CN105607687A

CN105607687A - 一种抗旁路攻击的时钟串扰实现方法

Info

Publication number: CN105607687A
Application number: CN201510968398.2A
Authority: CN
Inventors: 孙坚; 周玉洁; 刘红明
Original assignee: SHANGHAI AISINO CHIP ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: Shanghai Hangxin Electronic Technology Co ltd
Priority date: 2015-12-22
Filing date: 2015-12-22
Publication date: 2016-05-25
Anticipated expiration: 2035-12-22
Also published as: CN105607687B

Abstract

本发明提供一种抗旁路攻击的时钟串扰实现方法，通过对输入时钟的相位和频率串扰，产生一个串扰时钟。对输入时钟进行相位延迟产生四个相位差为1/4个周期的时钟，以及分频数为2、3、4或者5的动态切换分频时钟，共五个时钟源。通过随机在五个时钟源中选择一路作为时钟输出，同时分频时钟在2到5分频数之间随机选择。每选择一路时钟后，此时钟持续周期数也在16个时钟到31个时钟之间随机选择，最终通过随机选择时钟源，随机每一个时钟源的持续周期产生一个相位和频率随机变换的串扰时钟。旁路攻击对功耗和电磁辐射的测量是以稳定时钟周期为基准的，对于加扰后的时钟，功耗和电磁辐射无法以同一时钟周期作为基准测量，大大增加旁路攻击的难度。

Description

一种抗旁路攻击的时钟串扰实现方法

技术领域

本发明涉及旁路攻击的防护技术，具体涉及一种抗旁路攻击的时钟串扰实现方法。

背景技术

随着信息技术的发展与应用，金融IC卡和电子交易设备的应用越来越广泛。而金融IC卡和电子交易设备的安全性也越来越重要。整个金融IC卡和电子交易设备的核心即采用公钥加密算法对交易者身份进行论证，使用对称加密对交易内容进行加密，保证整个交易环节的安全。

随着交易安全性的提高，黑客的攻击技术也在提高。从早期通过对磁条卡复制制作伪卡进行攻击，到现在通过旁路攻击和侵入式攻击对金融IC卡和交易设备进行攻击。这对金融IC卡和电子交易设备的本身抗攻击性提出了更高要求，仅仅实现加解密已经不能抵抗黑客的攻击，同时要保证加解密的实现方法和整个系统能够抵抗黑客的旁路攻击和侵入攻击。

最新的安全技术要不但保证加解密的正确性，也要保证加解密安全性。通过对加解密算法实现方式的改进，能提升加解密的安全性，但这会大大增加加解密算法的硬件实现成本和算法执行效率。

发明内容

本发明提供一种抗旁路攻击的时钟串扰实现方法，通过对时钟的串扰提高对旁路攻击的抵抗能力，提高系统的安全性。

为了达到上述目的，本发明的技术方案是提供一种抗旁路攻击的时钟串扰实现方法，其中对一路输入时钟的相位和频率进行串扰，产生一路串扰时钟的过程，包含：

对输入时钟进行相位延迟得到多路相位延迟时钟；

对输入时钟进行分频得到一路分频时钟，所述分频时钟的分频数在设定的数值范围内动态切换；

随机生成第一随机数和第二随机数；

将各路相位延迟时钟和一路分频时钟分别作为时钟源，锁存第一随机数分别得到第一选择信号和第二选择信号；根据第一选择信号对分频数进行随机选择；同时根据第二选择信号从多个时钟源中随机选出其中一路时钟源作为输出时钟；

对于选出的这一路输出时钟，锁存第二随机数得到第三选择信号，对这一路输出时钟的持续周期数进行随机选择；

对这一路输出时钟实际持续的周期进行计数，当计数的数值达到随机选择的持续周期数时，随机选出新的时钟源，随机选出新的持续周期数并重新开始计数。

其中，对输入时钟ClkIn进行相位延迟，得到四路相位差为1/4周期的相位延迟时钟Clk0、Clk1、Clk2和Clk3。

其中，使用10位LFSR反馈电路作为随机数生成电路，来产生第一随机数RandomSel[2:0]和第二随机数RandomCnt[3:0]。

其中，锁存第一随机数RandomSel[2:0]，并根据其中的后两位得到第一选择信号ClkSel[1:0]，用来确定分频时钟Clk4的分频数为2、3、4、5中随机选出的一个数值，使输入时钟ClkIn通过2-5分频电路进行分频。

其中，锁存第一随机数RandomSel[2:0]，得到第二选择信号ClkSel[2:0]；

采用不带毛刺的时钟切换电路进行随机时钟选择，根据第二选择信号ClkSel[2:0]选择相应的时钟源作为输出时钟，对应关系为：

ClkSel=3’b000时，选择相位延迟时钟Clk0；

ClkSel=3’b001时，选择相位延迟时钟Clk1；

ClkSel=3’b010时，选择相位延迟时钟Clk2；

ClkSel=3’b011时，选择相位延迟时钟Clk3；

ClkSel=3’b100时，选择的分频时钟Clk4为2分频时钟；

ClkSel=3’b101时，选择的分频时钟Clk4为3分频时钟；

ClkSel=3’b110时，选择的分频时钟Clk4为4分频时钟；

ClkSel=3’b111时，选择的分频时钟Clk4为5分频时钟。

其中，锁存第二随机数RandomCnt[3:0]，得到第三选择信号ClkCnt[3:0]，用来选择ClkCnt，使设定的持续周期数在16~31个时钟周期之间随机变化；当计数值count[4:0]从0计数到ClkCnt+16后，重新从0开始计数。

综上所述，本发明提供的一种抗旁路攻击的时钟串扰实现方法，其优点在于：

综上所述，本发明通过对输入时钟的相位和频率串扰，产生一个加扰的时钟。对输入时钟进行相位延迟产生四个相位差为1/4个周期的时钟，以及分频数为2、3、4或者5的动态切换分频时钟，共五个时钟源。通过随机在五个时钟源中选择一路作为时钟输出，同时分频时钟在2到5分频数之间随机选择。每选择一路时钟后，此时钟持续周期数也在16个时钟到31个时钟之间随机选择，最终通过随机选择时钟源，随机每一个时钟源的持续周期产生一个相位和频率随机变换的串扰时钟。旁路攻击对功耗和电磁辐射的测量是以稳定时钟周期为基准的，对于加扰后的时钟，功耗和电磁辐射无法以同一时钟周期作为基准测量，大大增加旁路攻击的难度。

附图说明

图1为本发明一种抗旁路攻击的时钟串扰方法整体实现结构图；

图2为本发明所述随机数生成模块的实现图；

图3为本发明中所述不带毛刺时钟切换电路实现图；

图4为一个示例中原始时钟ClkIn和串扰时钟ClkOut的信号波形图。

具体实施方式

以下结合附图说明对本发明的实施例作进一步详细描述，但本实施例并不用于限制本发明，凡是采用本发明的相似结构、方法及其相似变化，均应列入本发明的保护范围。

本发明提供一种抗旁路攻击的时钟串扰实现方法，能够在系统级别提升加解密实现的安全性，通过很小的硬件成本，对算法时钟进行串扰，使旁路攻击者难以精确测量加解密过程中的功耗和电磁辐射，很大程度提高旁路攻击难度和攻击时间，从而抵御黑客攻击。

如图1所示，是本发明所述抗旁路攻击的时钟串扰方法的整体实现结构，所述方法包含：

相位延迟时钟生成：令输入时钟ClkIn通过三级相同的相位延迟电路，产生相位间隔一致的三个时钟Clk1、Clk2和Clk3，再将输入时钟ClkIn作为时钟Clk0，得到共四个相位延迟时钟。

其中，单级相位延迟电路采用标准单元库的DEL1模块级联而成。DEL1模块在TTcorner下的时间延迟为1ns，在不同温度和工艺下，偏差范围为±50%，即时间延迟为0.5ns~1.5ns。根据输入时钟的周期，单级延迟电路设计延迟时间为时钟周期的四分之一，比如时钟频率为40MHz，时钟周期即为25ns，则单级延迟电路设计为延迟6ns，因此使用6个DEL1模块级联。

分频时钟生成：令输入时钟ClkIn通过动态可设2-5分频电路，产生分频时钟Clk4，在某个确定时刻，Clk4分频值是确定的，为2-5中的一个。根据输入的ClkSel[1:0]值选择不同分频值，对应关系为：

ClkSel[1:0]=2’b00:Clk4为2分频时钟

ClkSel[1:0]=2’b01:Clk4为3分频时钟

ClkSel[1:0]=2’b10:Clk4为4分频时钟

ClkSel[1:0]=2’b11:Clk4为5分频时钟。

随机数生成：随机数生成电路使用LFSR反馈电路，产生随机选择和随机时钟周期需要的随机数（RandomSel[2:0]和RandomCnt[3:0]）。如图2所示，随机数采用10位的LFSR（线性反馈移位寄存器）电路，面积很小，产生的随机数随机性能满足应用要求。公式如下：

feedback=lsfr[8]^lsfr[5]^lsfr[4]^lsfr[2]^lsfr[0];

lsfr[9:0]={feedback,lsfr[9:1]};

RandomSel[2:0]=lsfr[2:0]^lsfr[5:3];

RandomCnt[3:0]=lsfr[9:6]。

随机时钟选择：采用不带毛刺的时钟切换电路，根据ClkSel[2:0]，从四个相位延迟时钟Clk0、Clk1、Clk2和Clk3和分频时钟Clk4这五个时钟源中，随机选择一路对应的时钟源。

不带毛刺时钟切换电路，如图3所示，其核心在于每个时钟的选择信号经过此时钟下降沿采样后，再去开关时钟避免产生毛刺。同时，每个时钟的选择有效信号与其它时钟有效信号互斥，保证最终只有一个时钟输出。比如ClkSel[2:0]=3’b010，选择Clk2，此时

clk0_sel_reg=0;

clk1_sel_reg=0;

clk2_sel_reg=1;

clk3_sel_reg=0;

clk4_sel_reg=0。

Clk0~Clk4与其各自对应的选择信号clk0_sel_reg~clk4_sel_reg相与，因为只有Clk2的选择信号clk2_sel_reg为1，所以相与后，只有clk2_gated信号为Clk2时钟，其它clk0_gated、clk1_gated、clk3_gated和clk4_gated都为低电平，这些信号经过OR（逻辑或）之后，ClkOut输出为Clk2时钟。选择其他时钟源时的情况类似。

随机时钟持续周期数选择：时钟选择信号通过count计数（以ClkIn计数）到一定特定值（ClkCnt+16）后，锁存随机数RandomSel[2:0]得到最终的ClkSel[2:0]，变化范围为0~7，按照如下定义选择时钟：

ClkSel=3’b000：选择Clk0；

ClkSel=3’b001：选择Clk1；

ClkSel=3’b010：选择Clk2；

ClkSel=3’b011：选择Clk3；

ClkSel=3’b100：选择Clk4，2分频时钟；

ClkSel=3’b101：选择Clk4，3分频时钟；

ClkSel=3’b110：选择Clk4，4分频时钟；

ClkSel=3’b111：选择Clk4，5分频时钟。

因此，对于任意一路选择的时钟，使其持续时间为16+ClkCnt个时钟周期。而ClkCnt来自于随机数RandomCnt[3:0]，锁存随机数RandomCnt[3:0]得到ClkCnt[3:0]，其变换范围为0~15，因此任意一路选择的时钟的持续时间的计数值在16~31之间随机变化。ClkCnt在count=0时候更新，每次count从0计到16+ClkCnt后，ClkCnt会变化，则下一次的时钟持续个数就会不同。

如图4所示，是一个具体的示例中原始时钟ClkIn和串扰时钟ClkOut的信号波形图，示例了部分串扰时钟的变化。整个波形图分为4个阶段。第1阶段，ClkCnt为6，ClkSel为0，则ClkOut选择为Clk0，即ClkIn，持续的时钟个数为16+6=22个ClkIn时钟。第2阶段，ClkCnt为8，ClkSel为3，则ClkOut选择为Clk3，即ClkIn经过3/4个相位延迟后的时钟，从图中的虚线看出延迟时间，持续的时钟个数为16+8=24个ClkIn时钟。第3阶段，ClkCnt为9，ClkSel为4，则ClkOut选择为Clk4，即ClkIn的2分频时钟（ClkSel[1:0]=0）,持续的时钟个数为16+9=25个ClkIn时钟。第4阶段，ClkCnt为10，ClkSel为7，则ClkOut选择为Clk4，即ClkIn的5分频时钟（ClkSel[1:0]=3），持续的时钟个数为16+10=26个ClkIn时钟。从最终的ClkOut波形可以看出，输出时钟的相位和频率不停变化，能够达到发明的预期效果，有效地抵抗旁路攻击。

尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

Claims

1.一种抗旁路攻击的时钟串扰实现方法，其特征在于，对一路输入时钟的相位和频率进行串扰，产生一路串扰时钟的过程，包含：

对输入时钟进行相位延迟得到多路相位延迟时钟；

随机生成第一随机数和第二随机数；

2.如权利要求1所述的抗旁路攻击的时钟串扰实现方法，其特征在于：

对输入时钟ClkIn进行相位延迟，得到四路相位差为1/4周期的相位延迟时钟Clk0、Clk1、Clk2和Clk3：

将输入时钟ClkIn作为其中一路相位延迟时钟Clk0；

并且，使该输入时钟ClkIn分别通过三级相同的相位延迟电路，得到另外三路相位延迟时钟Clk1、Clk2和Clk3。

3.如权利要求2所述的抗旁路攻击的时钟串扰实现方法，其特征在于：

每一级相位延迟电路，由若干个延迟时间各为1ns的模块级联而成。

4.如权利要求2所述的抗旁路攻击的时钟串扰实现方法，其特征在于：

使用10位LFSR反馈电路作为随机数生成电路，来产生第一随机数RandomSel[2:0]和第二随机数RandomCnt[3:0]，其中：

feedback=lsfr[8]^lsfr[5]^lsfr[4]^lsfr[2]^lsfr[0];

lsfr[9:0]={feedback,lsfr[9:1]};

RandomSel[2:0]=lsfr[2:0]^lsfr[5:3];

RandomCnt[3:0]=lsfr[9:6]。

5.如权利要求4所述的抗旁路攻击的时钟串扰实现方法，其特征在于：

使输入时钟ClkIn通过2-5分频电路进行分频，分频时钟Clk4的分频数为2、3、4、5中随机选出的一个数值；

锁存第一随机数RandomSel[2:0]，根据其中的后两位得到第一选择信号ClkSel[1:0]；

向2-5分频电路输入第一选择信号ClkSel[1:0]来确定分频值，其对应关系为：

ClkSel[1:0]=2’b00时，Clk4为2分频时钟

ClkSel[1:0]=2’b01时，Clk4为3分频时钟

ClkSel[1:0]=2’b10时，Clk4为4分频时钟

ClkSel[1:0]=2’b11时，Clk4为5分频时钟。

6.如权利要求5所述的抗旁路攻击的时钟串扰实现方法，其特征在于：

锁存第一随机数RandomSel[2:0]，得到第二选择信号ClkSel[2:0]；

ClkSel=3’b000时，选择相位延迟时钟Clk0；

ClkSel=3’b001时，选择相位延迟时钟Clk1；

ClkSel=3’b010时，选择相位延迟时钟Clk2；

ClkSel=3’b011时，选择相位延迟时钟Clk3；

ClkSel=3’b100时，选择的分频时钟Clk4为2分频时钟；

ClkSel=3’b101时，选择的分频时钟Clk4为3分频时钟；

ClkSel=3’b110时，选择的分频时钟Clk4为4分频时钟；

ClkSel=3’b111时，选择的分频时钟Clk4为5分频时钟。

7.如权利要求6所述的抗旁路攻击的时钟串扰实现方法，其特征在于：

所述不带毛刺的时钟切换电路中，每个时钟源的选择信号经过该时钟源的时钟下降沿采样后，再开关时钟以避免产生毛刺；

并且，每个时钟源的选择有效信号与其它时钟源的选择有效信号互斥，确保只有一个时钟源会被输出。

8.如权利要求6所述的抗旁路攻击的时钟串扰实现方法，其特征在于：

锁存第二随机数RandomCnt[3:0]，得到第三选择信号ClkCnt[3:0]；

根据第三选择信号ClkCnt[3:0]，随机选择作为ClkCnt的数值，其变化范围为0~15；

输出时钟的持续周期数设为ClkCnt+16个时钟周期；根据ClkCnt数值的随机变化，设定的持续周期数在16~31个时钟周期之间随机变化；

当计数值count[4:0]从0计数到ClkCnt+16后，重新从0开始计数。