JP2003526151A - フリップフロップ準安定性を使用する乱数生成方法および装置 - Google Patents

フリップフロップ準安定性を使用する乱数生成方法および装置

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Abstract

(57)【要約】 【課題】 ディジタル技術だけを利用でき、かつ非常に少くないゲートからなる乱数生成方法および装置を提供する。 【解決手段】 フリップフロップの準安定動作を利用して、乱数を生成する方法および装置が開示される。フリップフロップは、フリップフロップのセットアップ時間または保持時間（または、両方）を故意に乱す入力信号でクロック動作して、準安定動作を保証する。フリップフロップの準安定動作が、乱数を生成する機構を実現する。フリップフロップへの遅延入力によって、フリップフロップの準安定出力は、クロック源に対して非同期になる。したがって、フリップフロップの準安定出力をクロック源と同期させる同期回路が開示される。フリップフロップの同期出力は、入力波形と比較され、出力信号が入力信号に一致していないかどうかが決定され、準安定状態が表示される。準安定事象が検出された時、出力ビットがランダムビットとして与えられる。第２の実施形態は、誤りと誤りの間の時間遅延を利用して、乱数を生成する。第３の実施形態は、特定の種類のフリップフロップについて、準安定はほとんどゼロ（または１）で起こるとみなし、ゼロの半分を「１」として、ゼロの他の半分を「ゼロ」として「印を付ける」ことで、一様な乱数分布を得る。さらに、１の半分を「１」として印を付け、１の他の半分を「ゼロ」として印を付ける。第４の実施形態は、準安定動作がより頻繁に起こるようにクロックと入力の間の遅延を調整することを、プロセス変動の主な原因とする。第５の実施形態は、ｎ個の回路のうちの少なくとも１つが特定の時間に不安定であるように、ｎ個の異なったフリップフロップを有する複数の回路を使用する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は乱数生成器に関し、より詳細には、フリップフロップ準安定を使用し
て乱数を生成するための方法および装置に関する。
【０００２】
【従来の技術】
フリップフロップおよびラッチは、例えば、サンプリング素子、計数素子、お
よび記憶素子として、コンピュータおよび他の電子デバイスで広く使用されてい
る。Ｄ型フリップフロップ（「データ」）、ＲＳラッチ（「リセットとセット」
）、ＪＫフリップフロップ（ＪとＫの入力を有する）およびＴフリップフロップ
（１入力だけを有する）などのいくつかの種類のフリップフロップが開発されて
いる。Ｄ型フリップフロップは、例えば、クロック動作フリップフロップであり
、これの出力は１クロックパルスだけ遅延される。
【０００３】 従来のＲＳラッチ１００を図１Ａに示す。図１Ａのように、ＲＳラッチ１００
は、２個のＮＯＲゲート１１０と１２０で構成される。２個のＮＯＲゲート１１
０、１２０の出力は、反対側のＮＯＲゲートのそれぞれの入力に交差接続されて
いる。このようにして、ＮＯＲゲート１１０は、入力として、ＮＯＲゲート１２
０の出力とリセット信号Ｒとを受け取る。同様に、ＮＯＲゲート１２０は、入力
として、NＯＲゲート１１０の出力とセット信号Ｓとを受け取る。
【０００４】 つい最近、図１Ａに示す簡単なラッチが、図１Ｂに示すＤ型フリップフロップ
１５０のようなエッジトリガフリップフロップで置き換えられた。エッジトリガ
フリップフロップは、立上りまたは立ち下がりのクロックエッジおよびデータ入
力に基づいて、状態を変える。従来のＤ型フリップフロップ１５０を図１Ｂに示
す。そのようなＤ型フリップフロップは、クロック信号に対して予期できないタ
イミングを有する非同期ディジタル信号の論理状態を検出するために使用される
ことが多い。非同期信号が、フリップフロップ１５０のクロック入力ＣＬＫに加
えられ、一方で、検出すべき非同期信号のディジタル論理レベルがＤ入力に向け
られる。そのとき、検出された信号がＱ出力ラインに生成される。その後、Ｄ入
力の入力信号が変化する度に（リセット信号がいつまでも接地につながれている
限りで）フリップフロップ１５０は状態を変える。
【０００５】 図１Ａに示すラッチ１００は準安定になりやすいことは周知である。準安定に
ついての詳細な説明は、例えば、Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ， Ａ Ｍ
ｅｔａ−Ｓｔａｂｉｌｉｔｙ Ｐｒｉｍｅｒ， ＡＮ２１９， Ｐｈｉｌｉｐｓ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ （Ｎｏｖ．１５，１９８９）を参照されたい
。この参照によりその内容を本願明細書に引用したものとする。一般に、ラッチ
１００の両方の入力がＨＩＧＨ論理値（「１１」）に設定され、次に、ＬＯＷ論
理値（「００」）にリセットされる時、準安定が起こる。この条件の下で、ラッ
チ出力は、統計的に公知のやり方で予想不可能に振動することができる。理論で
は、ラッチ１００は、無期限に振動することができる。しかし、実際には、ラッ
チ１００はでたらめに変わり、論理ＬＯＷかＨＩＧＨかいずれかのランダムな出
力値になる。一般に、この準安定値は、その後、ある特定の用途の他の回路で検
出され、異なる論理レベル状態とみなすことができる。
【０００６】 さらに、図１Ｂに示すエッジトリガフリップフロップ１５０は、フリップフロ
ップのセットアップ時間または保持時間を乱した時、準安定になることができる
。全てのエッジトリガフリップフロップ１５０の内部に、エッジ検出回路で信号
が供給されているラッチ１００があるので、エッジトリガフリップフロップ１５
０は準安定になりやすい。セットアップ時間または保持時間を乱した場合、内部
ラッチ１００は、準安定状態をトリガすることができる入力に従う。
【０００７】 大抵の用途で、特に、非同期信号の論理レベル状態を確実に検出することを必
要とする用途では、そのような準安定動作は望ましくない。したがって、準安定
になり易くないフリップフロップを実現するいくつかの方法が提案または示唆さ
れている。例えば、カリフォルニア州サニーヴェールのＰｈｉｌｉｐｓ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒｓは、準安定のない特性を示す一群の集積回路を供給して
いる。例えば、Ａｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅ， Ｓｙｎｃｈｒｏｎｉｚｉ
ｎｇ ａｎｄ Ｃｌｏｃｋ Ｄｒｉｖｉｎｇ Ｓｏｌｕｔｉｏｎｓ−Ｕｓｉｎｇ
ｔｈｅ ７４Ｆ５０ＸＸＸ Ｆａｍｉｌｙ， ＡＮ２２０， Ｐｈｉｌｉｐｓ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ （Ｓｅｐｔ．，１９８９）を参照されたい。
このＡｐｐｌｉｃａｔｉｏｎ Ｎｏｔｅを参照することによりその内容を本願明
細書に引用したものとする。さらに、Ｒａｃｋｌｅｙに発行された米国特許第５
，３６５，１２２号は、準安定に対して耐性のあるＲＳラッチを開示している。
【０００８】 ポーカー、ルーレット、およびスロットマシーンのような確率のゲームなどの
多くの用途および電子装置では、乱数が必要である。特に、多数の暗号アルゴリ
ズムおよびプロトコルは、予期不可能な乱数ソースに依存して、安全な電子通信
などを実現する。乱数を生成するために使用できる装置は沢山ある。乱数生成器
の評価では、いくつかの要素が重要である。例えば、乱数生成器は、指定された
範囲の数で全ての可能な並べ換えを生成できることが望ましい。さらに、乱数生
成器は、片寄っていてはいけないし、どのような数も他のどの数とも同じ確率で
生成しなければならない。さらに、乱数生成器は、前の結果の全体の大きさに関
係なく、予期できない乱数を生成しなければならない。このように、乱数は完全
に予期不可能で、かつ外部の影響を受けないものでなければならない。したがっ
て、理想的な乱数生成器では、ランダム性のソースとして、放射性崩壊またはツ
ェナーダイオードのアナログ雑音などの自然の力を使用した。自然の力は予期で
きないし影響も受けないという点では、これらの装置は基本的に完全である。
【０００９】
【発明が解決しようとする課題】
多くのコンピュータ生成乱数は容易に予期することができ、安全システムまた
は確率のゲームの障害につながる。ハードウェアをベースにした乱数生成器は、
一般に、ディジタル集積回路上に集積することが困難なアナログデバイスを使用
して組み立てられる。さらに、それは、電源の雑音およびコンピュータシステム
内の局所的な的な電子雑音に反応するという点で、気まぐれであることが多かっ
た。このようにして、スマートカードまたは一般的なパーソナルコンピュータの
ような多くのシステムで実施するには、そのような生成器は経済的でなかった。
【００１０】 したがって、ディジタル技術だけを利用することができ、かつ非常に少くない
ゲートからなる乱数生成方法および装置が必要である。これによって、乱数生成
器から利益を受けるあらゆる製品に乱数生成器を容易に集積化することができる
ようになる。
【００１１】
【課題を解決するための手段】
一般に、フリップフロップの準安定動作を利用して、乱数を生成する方法およ
び装置を開示する。本発明の第１の態様によれば、フリップフロップは、フリッ
プフロップのセットアップ時間または保持時間（または、両方）を故意に乱す入
力信号でクロック動作して、準安定動作を保証する。フリップフロップの準安定
動作が、乱数を生成する機構を実現する。
【００１２】 フリップフロップへの入力によって、フリップフロップの準安定出力は、クロ
ック源に対して非同期になる。したがって、本発明の他の態様によれば、フリッ
プフロップの準安定出力をクロック源と同期させる周知の同期化回路が開示され
る。
【００１３】 フリップフロップの同期出力は、入力波形と比較され、出力信号が入力信号に
一致していないかどうかが決定され、準安定状態が表示される。準安定事象が検
出された時に、出力ビットはランダムビットとして与えられる。
【００１４】 本発明の第２の実施態様によれば、準安定事象間の時間遅延を、乱数を生成す
るために使用することができる。第１の実施態様は、準安定状態が一様な分布で
１またはゼロの誤りを生成するものとみなすが、第３の実施態様は、特定の種類
のフリップフロップについて、準安定は１つの２進値（ゼロか１かいずれか）で
より頻繁に起こるものとみなす。第３の実施態様は、ゼロの半分を「１」として
、ゼロの他の半分を「ゼロ」として「印を付ける」ことで、一様な乱数分布を得
る。さらに、１の半分を「１」として印を付け、他の半分を「ゼロ」として印を
付ける。このようにして、ゼロ状態または１状態で生じる誤りの比に無関係に、
ランダム出力ビットの分布は一様である。
【００１５】 本発明の第４および第５の実施態様では、規則的にまたは確実に準安定になる
ようにフリップフロップの能力に影響を及ぼす、電圧または温度のようなプロセ
ス変動が主な原因となる。本発明の第４の実施態様は、準安定動作がより頻繁に
起こるようにするために、クロックと入力の間の遅延を調整する。本発明の第５
の実施態様では、ｎ個の回路のうちの少なくとも１つが特定の時間に不安定であ
るように、ｎ個の異なったフリップフロップを有する複数の回路を使用すること
がプロセス変動の主な原因となる。
【００１６】 本発明の他の特徴および利点だけでなく、本発明のより完全な理解が、次の詳
細な説明および図面を参照することで得られるであろう。
【００１７】
【発明の実施の形態】
図２Ａは、本発明による乱数生成器２００の第１の実施形態を示す。本発明は
、フリップフロップの準安定動作が乱数を生成するための物理的な一手段を表す
ものと認識する。例えば、エッジトリガフリップフロップのセットアップ時間ま
たは保持時間を乱すことと組み合わせて、フリップフロップ自体のパラメータを
変えることで、規則的または確実に準安定になるフリップフロップまたはラッチ
を作ることができる点に留意されたい。
【００１８】 本発明の第１の実施形態によれば、フリップフロップ２１０は、フリップフロ
ップ２１０のセットアップ時間または保持時間（または、両方）を故意に乱す入
力でクロック動作する。例えば、遅延２１５、２２０を使用して、セットアップ
時間または保持時間を乱すことができる。フリップフロップ２１０は、例えば、
D、TまたはＪＫ型フリップフロップとして実現することができる。さらに、フリ
ップフロップ２１０は、当業者には明らかなように、簡単なラッチ１００および
僅かに異なった回路として実現することができる。
【００１９】 クロック源がクロック発振器２３０およびＤ型フリップフロップ２２５で生成
され、このＤ型フリップフロップのＱバー出力がこれのＤ入力に帰還される。こ
のようにして、Ｄ型フリップフロップ２２５は、Ｔ型フリップフロップ（切換え
出力）と同じように動作して、２除算機構を実現する。このようにして、フリッ
プフロップ２１０のＤ入力が、１またはゼロで駆動される。
【００２０】 図２Ａおよび２Ｃで非常にはっきり理解されるように、クロック発振器２３０
で生成された波形Ｃｌｏｃｋは、図２Ａの「Ｃｌｏｃｋ」と印を付けたサンプル
点で得られる。２で除算するフリップフロップ２２５で生成された波形Ｉｎｐｕ
ｔは、図２Ａで「Ｉｎｐｕｔ」と印を付けたサンプル点で得られる。同様に、遅
延２１５で生成された波形Ｉｎｐｕｔ＿Ｄおよび遅延２２０で生成された波形Ｉ
ｎｐｕｔ＿ｃｌｏｃｋは、図２Ａの対応するサンプル点で得られる。
【００２１】 図２Ｃに示すように、遅延２１５、２２０によるセットアップ時間または保持
時間（または、両方）を乱すことで、フリップフロップ２１０は、波形Ｍｅｔａ
＿ｓｔａｂｌｅ＿ｏｕｔで実証されるように、確実に準安定動作を示すようにな
る。さらに下で述べるように、フリップフロップ２１０の準安定動作により、乱
数を生成する機構が可能になる。
【００２２】 遅延２１５、２２０からの遅延、およびフリップフロップ２１０自体の固有の
遅延のために、さらに最も重要なことには準安定動作による不均一な遅延で、波
形Ｍｅｔａ＿ｓｔａｂｌｅ＿ｏｕｔは、波形Ｃｌｏｃｋに同期していない。この
ようにして、図２Ａの乱数生成器２００を同期の用途に適したものにするために
、波形Ｍｅｔａ＿ｓｔａｂｌｅ＿ｏｕｔを波形Ｃｌｏｃｋと同期させる例示の機
構を図２Ｂに示す。図２Ａおよび２Ｂの回路は、同じ文字の丸囲いをつないで接
続される点に留意されたい。
【００２３】 図２Bに示す同期回路２３５は、いくつかの直列のフリップフロップ２４０〜
２４２を含み、これらの直列フリップフロップは容易に準安定状態に入らないよ
うに選ばれる。さらに、これらのフリップフロップ２４０〜２４２の１つが準安
定になった場合、クロック信号は、準安定フリップフロップの出力が安定になる
ことができるように十分長い比率でなければならない。その結果、信号が次のフ
リップフロップ２４０〜２４２でサンプリングされた時に、フリップフロップは
安定であるようになる。このようにして、各フリップフロップ２４０〜２４２に
より、波形Ｍｅｔａ＿Ｓｔａｂｌｅ＿ｏｕｔを波形Ｃｌｏｃｋと同期させる確率
は向上し、一方で、準安定は取り除かれる。実際に、そのような回路の誤った動
作の機会は、十年を単位として測られるであろう。
【００２４】 排他的論理和ゲート（「ＸＯＲ」）２５０で、波形Ｍｅａｔ＿Ｓｔａｂｌｅ＿
ｏｕｔの同期を取られたものが、（２で除算するフリップフロップ２２５の出力
でサンプリングされた）波形Ｉｎｐｕｔと比較される。１つの入力がＨＩＧＨで
ある場合、またこの場合だけ、ＸＯＲゲート２５０の出力はＨＩＧＨであるので
、波形ｓｔａｂｌｅ＿ｏｕｔが入力信号と一致しない場合、ＸＯＲゲート２５０
の出力（「Ｍｉｓｔａｋｅ」）はＨＩＧＨになる。ＸＯＲゲート２５０の出力（
「Ｍｉｓｔａｋｅ」）がシフトレジスタ２６０のシフト入力に加えられ、シフト
レジスタ２６０は、Ｍｉｓｔａｋｅがある度に、ｓｔａｂｌｅ＿ｏｕｔ信号から
上方にビットをシフトする。このようにして、本発明の第１の実施形態は、エラ
ー（誤り）のある度に、ビットを収集する。
【００２５】 第１の実施形態は、準安定状態は一様な分布で１またはゼロの誤りを生成する
ものと想定している点に留意されたい。乱数生成器が一様な分布で１またはゼロ
を生成しない場合、乱数生成器は片寄っている点に、再度留意されたい。
【００２６】 本発明の第２の実施形態によれば、誤りと誤りの間の時間遅延を使用して、乱
数を生成することができる。図３は、図２Ｂと同じ直列のフリップフロップ２４
０〜２４２およびＸＯＲゲート２５０を含む同期回路３００を示す。図３の同期
回路３００は、図２Ａの乱数生成器２００と関連して動作する。直列のフリップ
フロップ２４０〜２４２は、図２Ｂに関連して上で説明したのと同じように動作
して、波形Ｍｅｔａ＿ｓｔａｂｌｅ＿ｏｕｔを波形Ｃｌｏｃｋと同期させる。Ｘ
ＯＲゲート２５０は、図２Ｂに関連して上で説明したのと同じように動作して、
Ｍｉｓｔａｋｅ信号を生成する。
【００２７】 図３に示すように、同期回路３００は２で除算するフリップフロップ３１０と
カウンタ３２０を含み、誤りと誤りの間の時間を測定する。カウンタ３２０は、
例えば４ビットカウンタとして実現される。カウンタの最下位ビット（ＬＳＢ）
は、乱数を生成するために使用することができる。カウンタ３２０は、誤りごと
に、順次にオンとオフにされる。例えば、図２Ｃに示す波形について、誤りゼロ
と１の間に、６クロックサイクル（２進数＝１１０）がある。このようにして、
２進カウンタ３２０は、ゼロ（ＬＳＢ）のランダムビットを生成する。片寄りが
起こらないという条件で、時間間隔ごとに、より多くのランダムビットを抽出す
ることができる。従って、平均して、時間の５０パーセント（５０％）以上で現
れているビットを含めてはならない。これは、時間の半分以上でゼロのままであ
るＭＳＢも含む。
【００２８】 前に示したように、第１の実施形態は、準安定状態は一様な分布で１またはゼ
ロの誤りを生成すると想定した。しかし、ある特定の種類のフリップフロップで
、準安定がほとんどゼロ（または１）で起こることを実験結果が示す場合（すな
わち、フリップフロップ入力がゼロか１かいずれかの２進値である時に、ほとん
ど誤りが得られるということを示す場合）、ゼロの半分を「１」として、ゼロの
他の半分を「ゼロ」として「マークを付ける」ことで、さらに１の半分を「１」
として、１の他の半分を「ゼロ」として「マークを付ける」ことで、一様な分布
を得ることができる。このようにして、本発明の第３の実施形態によれば、波形
Ｉｎｐｕｔのゼロの半分は「１」としてマークを付けられ、ゼロの他の半分は「
ゼロ」としてマークを付けられる。同様に、波形Ｉｎｐｕｔの１の半分を「１」
としてマークを付け、１の他の半分を「ゼロ」としてマークを付ける。例示の実
施形態は、フリップフロップ入力がゼロの２進値である時、ほとんど誤りが得ら
れると想定している。
【００２９】 図４Ａに示すように、乱数生成器４００は、フリップフロップ２１０、遅延２
１５、２２０、Ｄ型フリップフロップ２２５、およびクロック発振器２３０を含
み、これらは、図２Ａに関連して上で説明したのと同じように動作する。さらに
、乱数生成器４００は、２で除算するフリップフロップ４１０を含み、このフリ
ップフロップ４１０は、波形Ｉｎｐｕｔのゼロの半分を「１」として、ゼロの他
の半分を「ゼロ」として印を付ける図４Ｃに示すＭａｒｋ信号を生成する。
【００３０】 図４Ｂは、図２Ｂと同じ直列のフリップフロップ２４０〜２４２、ＸＯＲゲー
ト２５０、およびシフトレジスタ２６０を含む同期回路４５０を示す。図４Ｂの
同期回路４５０は、図４Ａの乱数生成器４００と関連して動作する。直列のフリ
ップフロップ２４０〜２４２は、図２Ｂに関連して上で説明したのと同じように
動作して、波形Ｍｅｔａ＿ｓｔａｂｌｅ＿ｏｕｔを波形Ｃｌｏｃｋと同期させる
。ＸＯＲゲート２５０は、図２Ｂに関連して上で説明したのと同じように動作し
て、Ｍｉｓｔａｋｅ信号を生成する。
【００３１】 ＸＯＲゲート２５０の出力（「Ｍｉｓｔａｋｅ」）は、図２Ｂと同じようして
シフトレジスタ２６０のシフト入力に加えられる。図２Ｂの同期回路では、入力
ラインはｓｔａｂｌｅ＿ｏｕｔ信号に接続されたが、同期回路４５０の入力ライ
ンはＭａｒｋ信号に接続される。このようにして、Ｍｉｓｔａｋｅがある度に、
シフトレジスタ２６０はＭａｒｋ信号からビットをシフトする。このようにして
、図４Ｃに示すように、ゼロの誤りに対して、ゼロに等しいビット（Ｍａｒｋ信
号に基づいて）が取得される。同様に、１の誤りに対して、１に等しいビット（
Ｍａｒｋ信号に基づいて）が取得される。
【００３２】 乱数生成器４００はまた、フリップフロップ２１０に入力された１に、「１」
か「０」かいずれかの印を付ける点に、再度留意されたい。このようにして、１
の状態で誤りが生じた場合、１の状態で作られた誤りのために、一様な分布のラ
ンダムビットが取得される。したがって、この回路は１の状態またはゼロの状態
で生じるエラーとエラーの間の片寄りに対して反応しない。
【００３３】 電圧または温度のようなプロセス変動は、規則的な片寄りまたは確実な片寄り
で準安定になるフリップフロップの能力に影響を及ぼすことが分かった。したが
って、図５に示す本発明の第４の実施形態は、クロックと入力の間の遅延を調整
して、準安定動作がより頻繁に起こるようにする乱数生成器５００を利用する。
図５に示すように、乱数生成器５００は、図２に関連して上で説明したのと同じ
ように動作するフリップフロップ２１０、Ｄ型フリップフロップ２２５およびク
ロック発振器２３０を含む。さらに、乱数生成器５００は、可変遅延２１５−Ｖ
ＡＲ、２２０−ＶＡＲを含む。これらの遅延を実時間で調整して、誤りの数およ
び回路の生産性を増すことができる。
【００３４】 同様に、図６に示す本発明の第５の実施形態は、異なるフリップフロップを有
する多数の回路６１０−１から６１０−ｎを、ｎ個の回路の少なくとも１つが特
定の時間に準安定になるように利用することを、プロセス変動の原因としている
。セレクタ６２０はハードウェアまたはソフトウェアで実施することができる。
例えば、セレクタ６２０で、最も多くのビットを生成するフリップフロップ回路
６１０を選択する（ビットが生成されている場合、回路６１０は準安定状態にあ
る）。
【００３５】 ゼロの半分が「１」として「印」を付けられ、他の半分が「ゼロ」として印を
付けられる本発明の第３の実施形態は、生成されたランダムビットに片寄りが無
いようにする作用がある点に留意されたい。当技術分野で周知のように、隣合う
ビットに排他的論理和動作を適用することで片寄りを取り除くことができる点に
も留意されたい。例えば、ＸＯＲゲートが２ビットごとに与えられる場合、結果
は１ビットである。このようにして、出力は、ビットが少ないが（低生産性）、
より一様な乱数分布（片寄りがすくない）を有する。
【００３６】 ここで開示された乱数生成器は、使用前に既知状態（かつ準安定でない状態）
にリセットしなければならない。さらに、カウンタを本発明の乱数生成器内に実
施して、シフトレジスタが一杯になったときを検出することができる。このよう
にして、カウンタは、シストがある度にインクリメントしなければならない。カ
ウンタは、プロセッサ割込みを生成して、生成ビットを取り返すことができる。
【００３７】 ここに示し説明した実施形態および変形例は、単に本発明の原理を例証するも
のであり、当業者は、本発明の範囲および精神から逸脱することなく、様々な変
更例を実施できることを理解されたい。
【図面の簡単な説明】
【図１Ａ】 従来のＲＳラッチを示す。
【図１Ｂ】 従来のＤ型フリップフロップを示す。
【図２Ａ】 本発明による乱数生成器の第１の実施形態を示す。
【図２Ｂ】 図２Ａの乱数生成器の出力をクロック源と同期させるために使用することがで
きる同期回路を示す。
【図２Ｃ】 図２Ａおよび２Ｂの回路で生成された波形の組を示す。
【図３】 誤りと誤りの間の時間遅延を利用して乱数を生成する本発明の第２の実施形態
を示す。
【図４Ａ】 本発明の第３の実施形態による乱数生成器を示す。
【図４Ｂ】 図４Ａの乱数生成器の出力をクロック源と同期させるために使用することがで
きる同期回路を示す。
【図４Ｃ】 図４Ａと４Ｂの回路で生成された波形の組を示す。
【図５】 クロックと入力の間の遅延を調整して準安定動作をより頻繁に起こるようにす
る本発明の第４の実施形態による乱数生成器を示す。
【図６】 本発明による第５の実施形態による乱数生成器を示す。
【符号の説明】
２００，４００，５００ 乱数生成器 ２１０ フリップフロップ ２３０ 局所的なクロック源 ２３５，３００，４５０ 同期回路
───────────────────────────────────────────────────── 【要約の続き】 ロップについて、準安定はほとんどゼロ（または１）で 起こるとみなし、ゼロの半分を「１」として、ゼロの他 の半分を「ゼロ」として「印を付ける」ことで、一様な 乱数分布を得る。さらに、１の半分を「１」として印を 付け、１の他の半分を「ゼロ」として印を付ける。第４ の実施形態は、準安定動作がより頻繁に起こるようにク ロックと入力の間の遅延を調整することを、プロセス変 動の主な原因とする。第５の実施形態は、ｎ個の回路の うちの少なくとも１つが特定の時間に不安定であるよう に、ｎ個の異なったフリップフロップを有する複数の回 路を使用する。

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】 準安定状態でフリップフロップを動作させるステップと、 前記準安定状態に基づいてランダムビットを生成するステップと、 を備える乱数生成方法。
  2. 【請求項２】 前記フリップフロップのセットアップ時間を乱すことで、前記フリップフロッ
    プが前記準安定状態にされる、請求項１に記載の方法。
  3. 【請求項３】 前記フリップフロップの保持時間を乱すことで、前記フリップフロップが前記
    準安定状態にされる、請求項１に記載の方法。
  4. 【請求項４】 前記フリップフロップは、準安定になり易いように構成される、請求項１に記
    載の方法。
  5. 【請求項５】 前記生成ステップは、前記フリップフロップの出力と供給された入力とが一致
    しない場合に、誤り信号内にビットを設定するステップをさらに備える、請求項
    １に記載の方法。
  6. 【請求項６】 前記誤り信号によって、ランダムビットが得られるようになる、請求項５に記
    載の方法。
  7. 【請求項７】 前記フリップフロップの出力を局所的なクロック源と同期させるステップをさ
    らに備える、請求項１に記載の方法。
  8. 【請求項８】 前記同期化ステップを行う同期回路は、前記フリップフロップよりも準安定に
    なり易くない、請求項６に記載の方法。
  9. 【請求項９】 乱数を生成するために、複数の前記ランダムビットを集めるステップをさらに
    備える、請求項１に記載の方法。
  10. 【請求項１０】 準安定状態でフリップフロップを動作させるステップと、 ２以上の前記準安定状態間の時間に基づいて、少なくとも１つのランダムビッ
    トを生成するステップと、 を備える乱数生成方法。
  11. 【請求項１１】 前記フリップフロップのセットアップ時間を乱すことで、前記フリップフロッ
    プが前記準安定状態にされる、請求項１０に記載の方法。
  12. 【請求項１２】 前記フリップフロップの保持時間を乱すことで、前記フリップフロップが前記
    準安定状態にされる、請求項１０に記載の方法。
  13. 【請求項１３】 前記生成ステップは、前記フリップフロップの出力と供給された入力とが一致
    しない場合に、誤り信号内にビットを設定し、前記ビットの設定間のタイミング
    を決定するステップをさらに備える、請求項１０に記載の方法。
  14. 【請求項１４】 前記フリップフロップの出力を局所的なクロック源と同期させるステップをさ
    らに備える、請求項１０に記載の方法。
  15. 【請求項１５】 乱数を生成するために、複数の前記ランダムビットを集めるステップをさらに
    備える、請求項１０に記載の方法。
  16. 【請求項１６】 ゼロの半分がゼロとして印を付けられ、かつゼロの半分が１として印を付けら
    れるように、フリップフロップへの入力信号に印を付けるステップと、 前記フリップフロップを準安定状態で動作させるステップと、 前記準安定状態に基づいてランダムビットを生成するステップと、 を備える乱数生成方法。
  17. 【請求項１７】 前記フリップフロップのセットアップ時間を乱すことで、前記フリップフロッ
    プが前記準安定状態にされる、請求項１６に記載の方法。
  18. 【請求項１８】 前記フリップフロップの保持時間を乱すことで、前記フリップフロップが前記
    準安定状態にされる、請求項１６に記載の方法。
  19. 【請求項１９】 前記生成ステップは、前記フリップフロップの出力と供給された入力とが一致
    しない場合に、誤り信号内にビットを設定するステップをさらに備える、請求項
    １６に記載の方法。
  20. 【請求項２０】 前記誤り信号によって、ランダムビットが前記印し付け入力に基づいて得られ
    るようになる、請求項１９に記載の方法。
  21. 【請求項２１】 前記フリップフロップの出力を局所的なクロック源と同期させるステップをさ
    らに備える、請求項１９に記載の方法。
  22. 【請求項２２】 乱数を生成するために、複数の前記ランダムビットを集めるステップをさらに
    備える、請求項１９に記載の方法。
  23. 【請求項２３】 １の半分がゼロとして印を付けられ、かつ１の半分が１として印を付けられる
    ように、フリップフロップへの入力信号に印を付けるステップと、 前記フリップフロップを準安定状態で動作させるステップと、 前記準安定状態に基づいてランダムビットを生成するステップと、 を備える乱数生成方法。
  24. 【請求項２４】 ゼロの半分がゼロとして印を付けられ、かつゼロの半分が１として印を付けら
    れ、さらに１の半分がゼロとして印を付けられ、かつ１の半分が１として印を付
    けられるように、フリップフロップへの入力信号に印を付けるステップと、 前記フリップフロップを準安定状態で動作させるステップと、 前記準安定状態に基づいてランダムビットを生成するステップと、 を備える乱数生成方法。
  25. 【請求項２５】 フリップフロップの入力に可変な遅延を加えるステップであって、前記可変な
    遅延が、前記フリップフロップのセットアップ時間を乱し、それによって、前記
    フリップフロップを準安定状態にするステップと、 前記準安定状態に基づいてランダムビットを生成するステップと、 を備える乱数生成方法。
  26. 【請求項２６】 前記生成ステップは、前記フリップフロップの出力と供給された入力とが一致
    しない場合に、誤り信号内にビットを設定するステップをさらに備える、請求項
    ２５に記載の方法。
  27. 【請求項２７】 前記フリップフロップの出力を局所的なクロック源と同期させるステップをさ
    らに備える、請求項２５に記載の方法。
  28. 【請求項２８】 フリップフロップの入力に可変な遅延を加えるステップであって、前記可変な
    遅延が、前記フリップフロップの保持時間を乱し、それによって、前記フリップ
    フロップを準安定状態にするステップと、 前記準安定状態に基づいてランダムビットを生成するステップと、 を備える乱数生成方法。
  29. 【請求項２９】 前記生成ステップは、前記フリップフロップの出力と供給された入力とが一致
    しない場合に、誤り信号内にビットを設定するステップをさらに備える、請求項
    ２８に記載の方法。
  30. 【請求項３０】 前記フリップフロップの出力を局所的なクロック源と同期させるステップをさ
    らに備える、請求項２８に記載の方法。
  31. 【請求項３１】 複数のフリップフロップを並列で動作させ、その結果、前記フリップフロップ
    の少なくとも１つが準安定状態になるステップと、 前記準安定状態に基づいてランダムビットを生成するステップと、 を備える乱数生成方法。
  32. 【請求項３２】 準安定状態で動作し、この準安定状態に基づいてランダムビットを生成するフ
    リップフロップを備える乱数生成器。
  33. 【請求項３３】 前記フリップフロップのセットアップ時間を乱すことで、前記フリップフロッ
    プが前記準安定状態にされる、請求項３２に記載の乱数生成器。
  34. 【請求項３４】 前記フリップフロップの保持時間を乱すことで、前記フリップフロップが前記
    準安定状態にされる、請求項３２に記載の乱数生成器。
  35. 【請求項３５】 前記フリップフロップの出力と供給された入力とが一致しない場合に、誤り信
    号内にビットが設定される、請求項３２に記載の乱数生成器。
  36. 【請求項３６】 局所的なクロック源と、 前記フリップフロップの出力を前記局所的なクロック源と同期させる同期回路
    と、 をさらに備える請求項３２に記載の乱数生成器。
  37. 【請求項３７】 乱数を生成するために、複数の前記ランダムビットが集められる、請求項３２
    に記載の乱数生成器。
  38. 【請求項３８】 準安定状態で動作するフリップフロップと、 ２以上の準安定状態間の時間に基づいて少なくとも１つのランダムビットを生
    成するカウンタと、 を備える乱数生成器。
  39. 【請求項３９】 前記フリップフロップのセットアップ時間を乱すことで、前記フリップフロッ
    プが前記準安定状態にされる、請求項３８に記載の乱数生成器。
  40. 【請求項４０】 前記フリップフロップの保持時間を乱すことで、前記フリップフロップが前記
    準安定状態にされる、請求項３８に記載の乱数生成器。
  41. 【請求項４１】 前記フリップフロップの出力と供給された入力とが一致しない場合に、誤り信
    号内にビットが設定される、請求項３８に記載の乱数生成器。
  42. 【請求項４２】 局所的なクロック源と、 前記フリップフロップの出力を前記局所的なクロック源と同期させる同期回路
    と、 をさらに備える請求項３８に記載の乱数生成器。
  43. 【請求項４３】 準安定状態で動作するフリップフロップと、 ゼロの半分がゼロとして印を付けられ、かつゼロの半分が１として印を付けら
    れるように、前記フリップフロップへの入力信号に印を付ける印し付け回路と、 前記準安定状態に基づいてランダムビットを生成する手段と、 を備える乱数生成器。
  44. 【請求項４４】 準安定状態で動作するフリップフロップと、 １の半分がゼロとして印を付けられ、かつ１の半分が１として印を付けられる
    ように、前記フリップフロップへの入力信号に印を付ける印し付け回路と、 前記準安定状態に基づいてランダムビットを生成する手段と、 を備える乱数生成器。
  45. 【請求項４５】 準安定状態で動作するフリップフロップと、 ゼロの半分がゼロとして印を付けられ、かつゼロの半分が１として印を付けら
    れ、さらに１の半分がゼロとして印を付けられ、かつ１の半分が１として印を付
    けられるように、前記フリップフロップへの入力信号に印を付ける印し付け回路
    と、 前記準安定状態に基づいてランダムビットを生成する手段と、 を備える乱数生成器。
  46. 【請求項４６】 フリップフロップと、 前記フリップフロップの少なくとも１つの入力に接続された可変な遅延と、 を備え、 前記可変な遅延は、前記フリップフロップのセットアップ時間を乱し、これに
    より前記フリップフロップを準安定状態にし、この準安定状態に基づいてランダ
    ムビットを生成する乱数生成器。
  47. 【請求項４７】 フリップフロップと、 前記フリップフロップの少なくとも１つの入力に接続された可変な遅延と、 を備え、 前記可変な遅延は、前記フリップフロップの保持時間を乱し、これにより前記
    フリップフロップを準安定状態にし、この準安定状態に基づいてランダムビット
    を生成する乱数生成器。
  48. 【請求項４８】 並列に動作する複数のフリップフロップを備え、その結果、前記フリップフロ
    ップの少なくとも１つが準安定状態になり、この準安定状態に基づいて乱数ビッ
    トを生成するようになる乱数生成器。
  49. 【請求項４９】 時間の半分でゼロの値を有し、時間の半分で１の値をさらに有する入力信号を
    受け取る入力と、 前記入力信号に関連して誤りを引き起こすランダム化素子と、 を備え、 前記入力信号は、前記誤りが起こる度に、ランダムビットとして選ばれる乱数
    生成器。
  50. 【請求項５０】 前記入力信号は、先行入力信号内のゼロの半分をゼロとして、かつゼロの半分
    を１として印を付け、さらに、前記先行入力信号内の１の半分をゼロとして、か
    つ１の半分を１として印を付けることにより生成される、請求項４９に記載の乱
    数生成器。
  51. 【請求項５１】 前記ランダムビットは、前記誤りが起こる度に、前記印し付けされた信号から
    得られる、請求項５０に記載の乱数生成器。
  52. 【請求項５２】 前記ランダム化素子は、準安定状態で動作するフリップフロップである、請求
    項４９に記載の乱数生成器。
  53. 【請求項５３】 前記ランダム化素子の出力が前記入力信号と一致しない時に、前記誤りが起こ
    る、請求項４９に記載の乱数生成器。
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