JP4427581B2 - 乱数生成回路 - Google Patents
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Description
次に、本発明の一実施形態による乱数生成回路を説明する。本実施形態の乱数生成回路を図1に示す。本実施形態の乱数生成回路は、電流ノイズ源2と、シュミット・インバータ4と、インバータ121、122と、乱数化回路20とを備えている。電流ノイズ源2は、MOSFET型電流ノイズ源または抵抗型電流ノイズ源のいずれであってもよい。シュミット・インバータ4は電流ノイズ源2の出力を受ける。インバータ121はシュミット・インバータ4の出力を受け、インバータ122はインバータ121の出力を受ける。そして、インバータ122の出力は電流源ノイズ2に入力される。すなわち、電流ノイズ源2、シュミット・インバータ4、およびインバータ121、122によってリング発振器を構成している。このリング発振器においては、シュミット・インバータ4が電流ノイズ源2に効率的に電荷を流すことにより、このリング発振器の発振信号にノイズの影響が効果的に加わる。このため、リング発振器の周波数は大きく揺らぐことになる。乱数化回路20は、リング発振器の発振周波数の揺らぎを利用して乱数を生成する。
VG>VH+Vth
ここで、VHはシュミット・インバータ4の閾値の大きい側の値(第1閾値)であり、VthはnチャネルMOSFET型電流ノイズ源の閾値電圧である。この関係が満たされない場合、図9に示す点Aの電位が上昇していくと、ある時点でVGS=Vthが成立する。こうなってしまうと、nチャネルMOSFET型電流ノイズ源がオフするので、点Aに電荷が流入できなくなり、発振が止まる。
VG<VL−VTH
ここで、VLはシュミット・インバータ4の閾値の小さい側の値(第2閾値)であり、VTHはpチャネルMOSFET型電流ノイズ源の閾値電圧の絶対値である。この関係が満たされない場合、図9に示す点Aの電位が減少していくと、ある時点でVGS=VTHが成立する。こうなってしまうと、pチャネルMOSFET型電流ノイズ源がオフするので、点Aに電荷が流入できなくなり、発振が止まる。
4 シュミット・インバータ
12 インバータ
121,122 インバータ
20 乱数化回路
40 電流ノイズ源
Claims (14)
- 電流ノイズ源および前記電流ノイズ源の出力を受けるシュミット・インバータを有する組を少なくとも1組含むリング発振器と、
前記リング発振器の出力の周波数揺らぎを乱数化し、乱数を出力する乱数化回路と、
を備えていることを特徴とする乱数生成回路。 - 前記シュミット・インバータは第1閾値電圧VHと前記第1閾値電圧よりも低い第2閾値電圧VLとを有し、Cを前記シュミット・インバータの入力ゲート容量、σを前記電流ノイズ源の電気伝導度、Δσを前記電流ノイズ源の電気伝導度σの揺らぎ、VDDを電源電圧、Tを前記リング発振器から前記シュミット・インバータを除いた部分のゲート遅延の積算値、t1を前記シュミット・インバータのゲートの電圧が前記第2閾値電圧VLから前記第1閾値電圧VHになるまでの時間、Δt1を前記電流ノイズ源の電気伝導度σがΔσだけ揺らいでいる場合の遅延時間の揺らぎとすると、前記第1閾値電圧VHおよび前記第2閾値電圧VLは、以下の関係式を満たすことを特徴とする請求項1記載の乱数生成回路。
- 前記電流ノイズ源はnチャネルMOSFET型電流ノイズ源であって、VHを前記シュミット・インバータの2つの閾値のうち大きい方の閾値とし、Vthを前記nチャネルMOSFET型電流ノイズ源の閾値とするとき、前記nチャネルMOSFET型電流ノイズ源のゲートに印加する電圧VGは、
VG>VH+Vth
を満たすように与えられることを特徴とする請求項1または2記載の乱数生成回路。 - 前記電流ノイズ源はpチャネルMOSFET型電流ノイズ源であって、VLを前記シュミット・インバータの2つの閾値のうち小さい方の閾値とし、Vthを前記pチャネルMOSFET型電流ノイズ源の閾値の絶対値とするとき、前記pチャネルMOSFET型電流ノイズ源のゲートに印加する電圧VGは、
VG<VL−Vth
を満たすように与えられることを特徴とする請求項1または2記載の乱数生成回路。 - 前記乱数化回路は、
前記リング発振器の出力を受けるCE端子、外部からの発振信号を受けるCK端子、D端子、およびQ端子を有する第1のD型フリップフロップと、
前記第1のD型フリップフロップのQ端子からの出力を反転し前記第1のD型フリップフロップのD端子に帰還する第1のインバータと、
前記リング発振器の出力を反転する第2のインバータと、
前記第2のインバータの出力を受けるCK端子、前記第1のD型フリップフロップのQ端子からの出力を受けるD端子、および乱数を出力するQ端子を有する第2のD型フリップフロップと、
を備えていることを特徴とする請求項1乃至4のいずれかに記載の乱数生成回路。 - 前記乱数化回路が受ける前記リング発振器の出力は、ハイレベルの期間がローレベルの期間より長い信号であることを特徴とする請求項5記載の乱数生成回路。
- 前記乱数化回路は、
前記リング発振器の出力を受けるCK端子、外部からの発振信号を受けるCE端子、D端子、およびQ端子を有する第1のD型フリップフロップと、
前記第1のD型フリップフロップのQ端子からの出力を反転し前記第1のD型フリップフロップのD端子に帰還する第1のインバータと、
前記リング発振器の出力を反転する第2のインバータと、
前記第2のインバータの出力を受けるCK端子、前記第1のD型フリップフロップのQ端子からの出力を受けるD端子、および乱数を出力するQ端子を有する第2のD型フリップフロップと、
を備えていることを特徴とする請求項1乃至4のいずれかに記載の乱数生成回路。 - 外部からの前記発振信号は、ハイレベルの期間がローレベルの期間より長い信号であることを特徴とする請求項7記載の乱数生成回路。
- 前記乱数化回路は、前記リング発振器の出力を受けるCK端子、外部からの発振信号を受けるD端子、および乱数を出力するQ端子を有するD型フリップフロップを備えていることを特徴とする請求項1乃至4のいずれかに記載の乱数生成回路。
- 前記乱数化回路は、
前記リング発振器の出力の周波数を分周する分周器と、
外部からの発振信号を受けるCK端子、前記分周器の出力を受けるD端子、および乱数を出力するQ端子を有するD型フリップフロップと、
を備えていることを特徴とする請求項1乃至4のいずれかに記載の乱数生成回路。 - 前記乱数化回路は、前記リング発振器の出力を受けるD端子、外部からの発振信号を受けるCK端子、および乱数を出力するQ端子を有するD型フリップフロップを備えていることを特徴とする請求項1乃至4のいずれかに記載の乱数生成回路。
- 前記シュミット・インバータは、
入力端子と、
出力端子と、
ゲートが前記入力端子に接続され、ソースが駆動電源に接続される第1のpチャネルMOSFETと、
ゲートが前記入力端子に接続され、ソースが前記第1のpチャネルMOSFETのドレインに接続される第2のpチャネルMOSFETと、
ゲートが前記入力端子に接続され、ドレインが前記第2のpチャネルMOSFETのドレインに接続される第1のnチャネルMOSFETと、
ゲートが前記入力端子に接続され、ドレインが前記第1のnチャネルMOSFETのソースに接続され、ソースが接地される第2のnチャネルMOSFETと、
ソースが前記第1のpチャネルMOSFETのドレインに接続され、ドレインが接地され、ゲートが前記出力端子に接続される第3のpチャネルMOSFETと、
ソースが前記第1のnチャネルMOSFETのソースに接続され、ドレインが前記駆動電源に接続され、ゲートが前記出力端子に接続される第3のnチャネルMOSFETと、
を備えていることを特徴とする請求項1乃至11のいずれかに記載の乱数生成回路。 - 前記リング発振器は、前記電流ノイズ源および前記シュミット・インバータからなる組が奇数個直列に接続された直列回路であることを特徴とする請求項1乃至12のいずれかに記載の乱数生成回路。
- 前記リング発振器は、
少なくとも1つのインバータを更に備え、前記シュミット・インバータの個数と前記インバータの個数の合計が奇数であることを特徴とする請求項1乃至12のいずれかに記載の乱数生成回路。
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