JP5870634B2 - Non-volatile memory - Google Patents
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Description
この発明は、抵抗変化型素子を利用した不揮発性メモリに関する。 The present invention relates to a nonvolatile memory using a resistance variable element.
微細化に限界が見えてきたフラッシュメモリあるいはDRAMに代わり、近年、次世代不揮発性メモリとしてMTJ(Magnetic Tunnel Junction;磁気トンネル接合)素子などの抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子を利用した不揮発性メモリとしては、MRAM(Magnetoresistive Random Access Memory;磁気抵抗RAM)、PRAM(Phasechange Random Access Memory;相変化RAM)、ReRAM(Resistance Random Access Memory;抵抗変化型RAM)等が挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献1または非特許文献1に開示されている。 In place of flash memory or DRAM, where miniaturization has become apparent, in recent years, resistance change that stores data using resistance variable elements such as MTJ (Magnetic Tunnel Junction) elements as next-generation nonvolatile memory Type memory is attracting attention. Non-volatile memories using this resistance change element include MRAM (Magnetic Resistive Access Memory), PRAM (Phase Random Access Memory), ReRAM (Resistivity Random Access Memory). Etc. A memory using such a resistance variable element does not require a complicated process like a flash memory, is compatible with a standard logic process, is suitable for miniaturization, and operates at a low voltage. The future is promising. An element configuration, characteristics, and array configuration of a memory using this type of variable resistance element are disclosed in Patent Document 1 or Non-Patent Document 1, for example.
上述した従来の抵抗変化型素子を利用した不揮発性メモリのメモリセルは、メモリセルに接続するビット線とソース線の配線がばらばらに配線されていたため、ビット線及びソース線の特性インピーダンスが変動する箇所で、メモリセルに送受するデータの信号が反射してノイズを発生させる問題があり、そのノイズがメモリセルへのデータの読み書きの信頼性を悪くする問題があった。 In the memory cell of the nonvolatile memory using the above-described conventional variable resistance element, the bit line and the source line connected to the memory cell are separated from each other, so that the characteristic impedance of the bit line and the source line varies. There is a problem that a signal of data transmitted to and received from the memory cell is reflected at a portion to generate noise, and the noise deteriorates reliability of data reading / writing to the memory cell.
また、従来の技術では、メモリセルのデータを読み書きする信号線として用いるビット線とソース線へ供給する電圧を自由に切り替えて、メモリセルへのデータの書き込みと読み出しの動作を切り替える、効率の良い回路の構成が開示されていなかった。 In the conventional technique, the voltage supplied to the bit line and the source line used as signal lines for reading and writing data in the memory cell can be freely switched to switch the data writing and reading operations to the memory cell. The circuit configuration was not disclosed.
そのため、本発明は、以上説明した事情に鑑みてなされたものであり、メモリセルへのデータの書き込みと読出しの信頼性を高くし、かつ、メモリセルへデータを読み書きする動作の切り替えのためのビット線とソース線へ供給する電圧を自由に切り替える効率の良い回路構成を提供することを目的とする。 Therefore, the present invention has been made in view of the circumstances described above, and is intended to increase the reliability of writing and reading data to and from the memory cell and to switch the operation of reading and writing data to and from the memory cell. An object of the present invention is to provide an efficient circuit configuration for freely switching a voltage supplied to a bit line and a source line.
本発明は、上記の課題を解決するために、1つのメモリセル選択用トランジスタと1つの抵抗変化型素子を直列に接続した回路をメモリセルとして、2つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの2つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記2つのメモリセルを2つのビット線に接続した抵抗変化型メモリであり、
前記ソース線を第1のメタル層に配線し、
前記ビット線を第2のメタル層に配線し、
前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、
前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させ、行デコーダが前記メモリセルアレイに接続するワード線に1つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路がメモリセルへ書き込むデータの値に応じて出力電圧を切り替える複数のデータ線を有し、前記ビット線及び前記ソース線が、列ゲート部における複数のカラムゲートのトランジスタを介して、前記複数のデータ線と接続が切り替えられ、前記データ線のうちの一部にセンスアンプが接続され、列デコーダから出力する列選択信号が前記カラムゲートを開閉して前記データ線を切り替えて前記ビット線及び前記ソース線に接続することで1つのメモリセルの列を選択して、メモリセルにデータを読み書きする不揮発性メモリであって、前記基本ユニットの2つのメモリセルの2つのビット線が前記列ゲート部における2つのカラムゲートに接続され、該2つのカラムゲートが2つの前記データ線に接続され、前記ソース線がソース線用のカラムゲートを介してソース線用の前記データ線に接続され、前記2つのカラムゲートのトランジスタの開閉が列デコーダの2つの列選択信号で制御されていることを特徴とする不揮発性メモリである。
In order to solve the above-mentioned problems, the present invention uses a circuit in which one memory cell selection transistor and one resistance change element are connected in series as a memory cell, and a basic unit in which two memory cells are adjacent to each other. A resistance change type in which a memory cell selection transistor of two memory cells of the basic unit is connected to a common source line, and the two memory cells are connected to two bit lines memory der is,
Wiring the source line to the first metal layer;
Wiring the bit line to a second metal layer;
Running the wiring pattern of the source line and the wiring pattern of the bit line in parallel,
Row selection in which a row decoder selects a row of one memory cell as a word line connected to the memory cell array, with the source line wiring pattern and a partial area of the bit line wiring pattern overlapped vertically. A write voltage generation circuit having a plurality of data lines for switching an output voltage in accordance with a value of data to be written to the memory cell, wherein the bit line and the source line are connected to a plurality of column gates in a column gate portion. Connections to the plurality of data lines are switched via transistors, a sense amplifier is connected to a part of the data lines, and a column selection signal output from a column decoder opens and closes the column gate to open the data lines Is connected to the bit line and the source line to select one memory cell column and read data into the memory cell. In the nonvolatile memory, two bit lines of two memory cells of the basic unit are connected to two column gates in the column gate portion, and the two column gates are connected to two data lines. The source line is connected to the data line for the source line via the column gate for the source line, and the opening / closing of the transistors of the two column gates is controlled by the two column selection signals of the column decoder. It is a non-volatile memory characterized.
かかる発明によれば、前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させることで、メモリセルに読み書きするデータを伝送するための信号線であるビット線とソース線の組が、特性インピーダンスが一定の安定した伝送線路を構成する効果がある。それにより、信号線の特性インピーダンスが一定で安定し、信号線を伝達する信号が信号線の途中で反射してノイズを発生することも無く、信号の伝送の信頼性が高い信号線を持つ回路ができる効果がある。 According to this invention, the wiring pattern of the source line and the wiring pattern of the bit line are caused to run in parallel, and the source line wiring pattern and a partial region of the wiring pattern of the bit line are vertically overlapped to face each other. By doing so, a combination of a bit line and a source line, which are signal lines for transmitting data to be read / written to / from the memory cell, has an effect of forming a stable transmission line having a constant characteristic impedance. As a result, the characteristic impedance of the signal line is constant and stable, the signal transmitted through the signal line is not reflected in the middle of the signal line and no noise is generated, and the circuit has a signal line with high signal transmission reliability. There is an effect that can.
このように構成することで、本発明は、読出しデータを増幅するセンスアンプが接続するデータ線を含むデータ線群の電圧を切り替え、ビット線及びソース線のデータ線との接続を切り替えることで、基本ユニットで隣接して、かつ、ソース端子を共有する2つのメモリセルから成る基本ユニットの一方のメモリセルを自由に選んでデータを読み書きできる効果がある。 By configuring in this way, the present invention switches the voltage of the data line group including the data line connected to the sense amplifier that amplifies the read data, and switches the connection between the bit line and the data line of the source line, There is an effect that data can be read and written by freely selecting one memory cell of the basic unit composed of two memory cells adjacent to each other and sharing the source terminal.
また、本発明は、上記の不揮発性メモリであって、前記カラムゲートがCMOS回路で構成されていることを特徴とする不揮発性メモリである。 According to another aspect of the present invention, there is provided the nonvolatile memory described above, wherein the column gate is constituted by a CMOS circuit.
また、本発明は、上記の不揮発性メモリであって、前記書き込み電圧発生回路が、書込制御回路からデータ入力信号と書き込み制御信号とカラムアドレス信号を受信し、前記カラムアドレス信号の値に応じて、前記基本ユニットの2つのメモリセルのうちの一方を選択してデータを読み書きする信号を前記データ線に出力することを特徴とする不揮発性メモリである。 Further, the present invention is the above-described nonvolatile memory, wherein the write voltage generation circuit receives a data input signal, a write control signal, and a column address signal from the write control circuit, and depends on a value of the column address signal. The nonvolatile memory is characterized in that one of the two memory cells of the basic unit is selected and a signal for reading and writing data is output to the data line.
また、本発明は、上記の不揮発性メモリであって、前記メモリセル選択用トランジスタがCMOS回路で構成され、行デコーダが前記メモリセルアレイに接続するワード線に1つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路が書込制御回路から複数ビットのデータ入力信号と書き込み制御信号を受信し、前記複数ビットのデータ入力信号の値に応じた値を出力する複数の第1のデータ線とソース線専用のデータ線を有し、前記第1のデータ線の各々にセンスアンプが接続され、列デコーダが列選択信号を出力し、該列選択信号が、メモリセルアレイの一部分のメモリセル群の前記カラムゲートの開閉を切り替えて前記複数ビットのデータ入力信号を同時に前記メモリセル群に書き込むことを特徴とする不揮発性メモリである。 Further, the present invention is the above-described non-volatile memory, before Symbol memory cell selection transistor is a CMOS circuit, the row decoder selects a row of the one memory cell to the word line connected to said memory cell array Outputting a row selection signal, the write voltage generating circuit receiving a plurality of bits of data input signal and write control signal from the write control circuit, and outputting a value corresponding to the value of the plurality of bits of data input signal Each of the first data lines, a sense amplifier is connected to each of the first data lines, a column decoder outputs a column selection signal, and the column selection signal is a part of the memory cell array. And switching the opening and closing of the column gate of the memory cell group to simultaneously write the data input signals of a plurality of bits into the memory cell group. Is Li.
また、本発明は、上記の不揮発性メモリであって、前記メモリセルにデータを書き込む際に、前記ソース線専用のデータ線に、前記抵抗変化型素子の最低動作電圧を印加し、前記第1のデータ線に接地電圧か、又は、前記最低動作電圧の2倍の電圧を印加することで、前記抵抗変化型素子に前記第1のデータ線の電位と前記ソース線専用の電位の差の、最低動作電圧の逆符号の電圧か、又は、最低動作電圧を加えて前記抵抗変化型素子にデータを書き込むことを特徴とする不揮発性メモリである。 Further, the present invention provides the above-described nonvolatile memory, wherein when data is written to the memory cell, the lowest operating voltage of the resistance variable element is applied to the data line dedicated to the source line, and the first By applying a ground voltage or a voltage twice the minimum operating voltage to the data line, a difference between the potential of the first data line and the potential dedicated to the source line is applied to the resistance variable element. The nonvolatile memory is characterized in that data is written to the resistance variable element by applying a voltage having the opposite sign of the minimum operating voltage or applying the minimum operating voltage.
本発明は、ソース線の配線パターンとビット線の配線パターンを平行に走行させ、ソース線の配線パターンとビット線の配線パターンの一部の領域を上下で重ねあわせて対向させることで、メモリセルに読み書きするデータを伝送するための信号線であるビット線とソース線の組が、特性インピーダンスが一定の安定した伝送線路を構成する効果がある。それにより、メモリセルにデータを読み書きする信号線の特性インピーダンスが一定で安定し、信号線を伝達するメモリセルのデータの信号が信号線の途中で反射してノイズを発生することも無く、信号の伝送の信頼性が高い回路にできる効果がある。 According to the present invention, a wiring pattern of a source line and a wiring pattern of a bit line are run in parallel, and a part of the source line wiring pattern and a bit line wiring pattern are vertically overlapped to face each other. A combination of a bit line and a source line, which are signal lines for transmitting data to be read / written, has the effect of forming a stable transmission line with a constant characteristic impedance. As a result, the characteristic impedance of the signal line for reading / writing data to / from the memory cell is constant and stable, and the data signal of the memory cell that transmits the signal line is not reflected in the middle of the signal line to generate noise. There is an effect that a circuit having high transmission reliability can be obtained.
以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはMOSFET(Metal Oxide Semiconductor Field Effect Transistor;金属−酸化膜−半導体構造の電界効果トランジスタ)を指す。 Embodiments of the present invention will be described below with reference to the drawings. In the following embodiments, the transistor refers to a MOSFET (Metal Oxide Semiconductor Field Effect Transistor; field-effect transistor having a metal-oxide film-semiconductor structure).
<第1の実施形態>
図1は、第1の実施形態の不揮発性メモリの構成を示す回路図である。すなわち、メモリセルM00〜Mmnの配列であるメモリセルアレイ100と、そのメモリセルアレイ100の1つのメモリセルを選択して駆動するためのデコーダ系回路とその他の制御回路から成る。デコーダ系回路は、行デコーダ200と列デコーダ300と列ゲート部400から成る。行デコーダ200は、ワード線WL0〜WLmを選択する。
<First Embodiment>
FIG. 1 is a circuit diagram showing a configuration of the nonvolatile memory according to the first embodiment. That is, the memory cell array 100 includes an array of memory cells M00 to Mmn, a decoder system circuit for selecting and driving one memory cell of the memory cell array 100, and other control circuits. The decoder system circuit includes a row decoder 200, a column decoder 300, and a column gate unit 400. The row decoder 200 selects the word lines WL0 to WLm.
列デコーダ300は、列アドレスが与えられて、その列アドレスに従ってメモリセルアレイ100の列を選択する列選択信号COL0〜COLnを列ゲート部400に出力する回路である。この列選択信号COL0〜COLnの各々は、図2のように、列選択信号COLと反転列選択信号COLBとのセットを、列ゲート部400のCMOS(コンプリメンタリ型)回路のカラムゲートCGに向けて出力する。以下の説明では、その列選択信号COLと反転列選択信号COLBのセットを列選択信号COLのみで代表させて記述する。 The column decoder 300 is a circuit that receives a column address and outputs column selection signals COL0 to COLn for selecting a column of the memory cell array 100 according to the column address to the column gate unit 400. As shown in FIG. 2, each of the column selection signals COL0 to COLn sets a set of the column selection signal COL and the inverted column selection signal COLB toward the column gate CG of the CMOS (complementary type) circuit of the column gate unit 400. Output. In the following description, a set of the column selection signal COL and the inverted column selection signal COLB is described by representing only the column selection signal COL.
列ゲート部400はカラムゲートCG00からCGn2で構成される。カラムゲートCG00からCGn2は、列選択信号COL0〜COLnに従ってメモリセルアレイ100の列を駆動する信号を切り替えるMOSスイッチ群である。 The column gate unit 400 includes column gates CG00 to CGn2. Column gates CG00 to CGn2 are a group of MOS switches for switching signals for driving the columns of the memory cell array 100 in accordance with column selection signals COL0 to COLn.
各々のカラムゲートCGは、図2のように、列選択信号COLをCMOS回路のNチャンネルMOSトランジスタのゲート端子に接続し、反転列選択信号COLBをCMOS回路のPチャンネルMOSトランジスタのゲート端子に接続し、それらのNチャンネルMOSトランジスタとPチャンネルMOSトランジスタは、データ線DL等とビット線BL等との間に並列に接続する。 As shown in FIG. 2, each column gate CG connects the column selection signal COL to the gate terminal of the N channel MOS transistor of the CMOS circuit, and connects the inverted column selection signal COLB to the gate terminal of the P channel MOS transistor of the CMOS circuit. The N channel MOS transistor and the P channel MOS transistor are connected in parallel between the data line DL and the like and the bit line BL and the like.
このように、カラムゲートCGはCMOS回路で構成するが、以下の説明では、そのCMOS回路の一方のゲート回路のNMOSトランジスタのみを表示して、そのNMOSトランジスタにCMOS回路を代表させる。 As described above, the column gate CG is formed of a CMOS circuit. In the following description, only the NMOS transistor of one gate circuit of the CMOS circuit is displayed, and the NMOS transistor is represented by the NMOS transistor.
その他の制御回路には、書き込み電圧発生回路(WriteDriver)500と、センスアンプ600と、センスアンプ600の後段に設けた出力回路700を有し、また、書込制御回路800を有する。 Other control circuits include a write voltage generation circuit (WriteDriver) 500, a sense amplifier 600, an output circuit 700 provided at the subsequent stage of the sense amplifier 600, and a write control circuit 800.
図3は図1の回路のうち、メモリセルアレイ100の一部を示す回路図である。図1のように、メモリセルアレイ100は、メモリセルMkjをm+1行n+1列の行列状に配列してなるものである。一列をなすm+1個のメモリセルMkj(k=0〜m)の左右両側には列方向に走行するソース線SLおよびビット線BLを配置して、メモリセルMkjに接続する。これらの、ビット線BLとソース線SLは、メモリセルアレイ100の中のメモリセルMkjに対して読み書きするデータを伝送するための信号線である。 FIG. 3 is a circuit diagram showing a part of the memory cell array 100 in the circuit of FIG. As shown in FIG. 1, the memory cell array 100 includes memory cells Mkj arranged in a matrix of m + 1 rows and n + 1 columns. A source line SL and a bit line BL that run in the column direction are arranged on the left and right sides of m + 1 memory cells Mkj (k = 0 to m) forming one column, and connected to the memory cell Mkj. The bit line BL and the source line SL are signal lines for transmitting data to be read from and written to the memory cell Mkj in the memory cell array 100.
一行をなすn+1個のメモリセルMkj(j=0〜n)には、行方向に走行するワード
線WLkを接続する。ワード線WLkは、第k行のメモリセルMkj(k=0〜m)のNチャネルのメモリセル選択用トランジスタTNに接続するワード線WLに行選択電圧を供給する配線である。
A word line WLk running in the row direction is connected to n + 1 memory cells Mkj (j = 0 to n) forming one row. The word line WLk is a wiring for supplying a row selection voltage to the word line WL connected to the N-channel memory cell selection transistor TN of the memory cell Mkj (k = 0 to m) in the k-th row.
ここで、同じワード線WLkに接続するメモリセル群Mkj(j=0〜n)を、2つの隣接するメモリセルを1組にした基本ユニットに組み分けする。基本ユニットは、2つの隣接するメモリセルに1つのソース線SLを共有させ、そのソース線SLの左右に、その2つのメモリセルを配置する。そして、左側に配置したメモリセルMkjの左側にビット線BLjを配置してメモリセルMkjに接続し、右側に配置したメモリセルMk(j+1)の右側にビット線BL(j+1)を配置してメモリセルMk(j+1)に接続する。こうして2つのメモリセルを1つの基本ユニットに構成するようにメモリセル群を組み分けする。 Here, the memory cell group Mkj (j = 0 to n) connected to the same word line WLk is grouped into basic units each including two adjacent memory cells. In the basic unit, two adjacent memory cells share one source line SL, and the two memory cells are arranged on the left and right sides of the source line SL. Then, a bit line BLj is arranged on the left side of the memory cell Mkj arranged on the left side and connected to the memory cell Mkj, and a bit line BL (j + 1) is arranged on the right side of the memory cell Mk (j + 1) arranged on the right side. Connect to cell Mk (j + 1). In this way, the memory cell group is grouped so that two memory cells are formed into one basic unit.
図4は、その基本ユニットの中の2つのメモリセルの一方のメモリセルMkjの構成を示す回路図である。図4に示すように、本実施形態による不揮発性メモリセルMkjは、抵抗変化型素子Rをビット線BLに接続し、Nチャネルのメモリセル選択用トランジスタTNをソース線SLに直列接続してなるものである。ビット線BLおよびソース線SLはメモリセルMkjへ読み書きするデータを伝送するための信号線である。 FIG. 4 is a circuit diagram showing a configuration of one memory cell Mkj of two memory cells in the basic unit. As shown in FIG. 4, the nonvolatile memory cell Mkj according to the present embodiment is formed by connecting a resistance change element R to a bit line BL and connecting an N-channel memory cell selection transistor TN in series to a source line SL. Is. The bit line BL and the source line SL are signal lines for transmitting data to be read / written to / from the memory cell Mkj.
さらに詳述すると、本実施形態において、抵抗変化型素子Rに図5に示すMTJ素子を用い、図5の回路図のように、MTJ素子である抵抗変化型素子Rのフリー層がビット線BLに接続され、ピン層がNチャネルのメモリセル選択用トランジスタTNのドレイン端子に接続され、このNチャネルのメモリセル選択用トランジスタTNのソース端子はソース線SLに接続されている。 More specifically, in the present embodiment, the MTJ element shown in FIG. 5 is used as the resistance variable element R, and the free layer of the resistance variable element R, which is an MTJ element, is used as the bit line BL as shown in the circuit diagram of FIG. The pin layer is connected to the drain terminal of the N-channel memory cell selection transistor TN, and the source terminal of the N-channel memory cell selection transistor TN is connected to the source line SL.
なお、抵抗変化型素子Rに接続するトランジスタ回路は、Nチャネルのメモリセル選択用トランジスタTNで代表させて図5に表記したが、このトランジスタ回路はCMOS回路で構成することが望ましい。すなわち、MTJ素子とソース線SLの間にCMOS回路のNチャンネルMOSトランジスタとPチャンネルMOSトランジスタを並列に配置してMTJ素子に流す電流を制御することが望ましい。 The transistor circuit connected to the resistance variable element R is represented by the N-channel memory cell selection transistor TN as shown in FIG. 5, but this transistor circuit is preferably composed of a CMOS circuit. That is, it is desirable that an N-channel MOS transistor and a P-channel MOS transistor of the CMOS circuit are arranged in parallel between the MTJ element and the source line SL to control the current flowing through the MTJ element.
図5(a)および(b)は、図4の不揮発性メモリセルMkjの抵抗変化型素子RとしてMTJ(Magnetic Tunnel Junction;磁気トンネル接合)素子を利用した場合のメモリセルの構成と動作を示す。図5(a)および(b)に示すように、MTJ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。 FIGS. 5A and 5B show the configuration and operation of a memory cell when an MTJ (Magnetic Tunnel Junction) element is used as the resistance variable element R of the nonvolatile memory cell Mkj in FIG. . As shown in FIGS. 5A and 5B, the MTJ element includes a pinned layer having a constant magnetic direction, a tunnel barrier film, and a free layer whose magnetic direction changes.
図5(a)に示すように、MTJ素子のフリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、MTJ素子は低抵抗となり、データ“0”を記憶した状態となる。 As shown in FIG. 5A, when a current in a direction from the free layer to the pinned layer of the MTJ element is passed, the magnetization direction of the free layer becomes the same as that of the pinned layer, the MTJ element becomes low resistance, and data “0” Is stored.
逆に、図5(b)に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、MTJ素子は高抵抗となり、データ“1”を記憶した状態になる。このようなMTJ素子によりメモリセルを構成する場合には、図5(a)および(b)に例示するように、MTJ素子を選択するためのスイッチとして、Nチャネルのメモリセル選択用トランジスタTNをMTJ素子に直列接続する。 Conversely, as shown in FIG. 5B, when a current in the direction from the pinned layer toward the free layer is passed, the magnetization direction of the free layer is opposite to that of the pinned layer, the MTJ element becomes high resistance, and data “1” "Is stored. When a memory cell is configured with such an MTJ element, an N-channel memory cell selection transistor TN is used as a switch for selecting the MTJ element, as illustrated in FIGS. 5A and 5B. The MTJ element is connected in series.
図6は本実施形態において、抵抗変化型素子RとしてMTJ素子MTJを用いた場合のメモリセルアレイ100のレイアウト例を示す平面図であり、図7は、その断面構造を示す断面図である。図6の平面図と図7の断面図によりメモリセルアレイ100立体構造を
示す。
FIG. 6 is a plan view showing a layout example of the memory cell array 100 when the MTJ element MTJ is used as the resistance variable element R in this embodiment, and FIG. 7 is a cross-sectional view showing the cross-sectional structure thereof. The three-dimensional structure of the memory cell array 100 is shown by the plan view of FIG. 6 and the cross-sectional view of FIG.
図6及び図7に示すように、メモリセルMkjに読み書きするデータを伝送するための信号線であるビット線BLとソース線SLは互いに平行に配置し、そのソース線SLとビット線BLとの両方と直交する方向にワード線WLを配置する。また、Nチャネルのメモリセル選択用トランジスタTNが、データ読み出し時およびデータ書き込み時に抵抗変化型素子R(MTJ素子MTJ)を選択する選択用スイッチとして機能し、そのゲート端子がワード線WLに接続され、ワード線WLから行選択電圧が加えられる。そして、列選択電圧がビット線BLとソース線SLに加えられてメモリセルの列を選択する。 As shown in FIGS. 6 and 7, the bit line BL and the source line SL which are signal lines for transmitting data to be read / written to the memory cell Mkj are arranged in parallel to each other, and the source line SL and the bit line BL are connected to each other. A word line WL is arranged in a direction orthogonal to both. The N-channel memory cell selection transistor TN functions as a selection switch for selecting the resistance variable element R (MTJ element MTJ) at the time of data reading and data writing, and its gate terminal is connected to the word line WL. A row selection voltage is applied from the word line WL. A column selection voltage is applied to the bit line BL and the source line SL to select a column of memory cells.
図7(a)の断面図は、ビット線BLに垂直な行方向に沿った断面図であり、半導体基板SUBに形成されるNチャネルのメモリセル選択用トランジスタTN1を含むメモリセルM22と、Nチャネルのメモリセル選択用トランジスタTN2を含むメモリセルM23を示す。Nチャネルのメモリセル選択用トランジスタTN1とTN2のゲートにはワード線WL2が接続されてメモリセルM22とM23の行が選択される。このメモリセルM22とM23は1つの基本ユニットを成し、メモリセルM22とM23のソース端子が共通のソース線SL23に接続されている。 The cross-sectional view of FIG. 7A is a cross-sectional view along the row direction perpendicular to the bit line BL, and includes a memory cell M22 including an N-channel memory cell selection transistor TN1 formed on the semiconductor substrate SUB, and N A memory cell M23 including a channel memory cell selection transistor TN2 is shown. The word line WL2 is connected to the gates of the N-channel memory cell selection transistors TN1 and TN2, and the rows of the memory cells M22 and M23 are selected. The memory cells M22 and M23 form one basic unit, and the source terminals of the memory cells M22 and M23 are connected to a common source line SL23.
図7(b)の断面図は、ビット線BLに平行な列方向に沿った断面図であり、Nチャネルのメモリセル選択用トランジスタTN2を含むメモリセルM23と、Nチャネルのメモリセル選択用トランジスタTN3を含むメモリセルM33を示す。ワード線WL2がNチャネルのメモリセル選択用トランジスタTN2のゲートに接続されてメモリセルM23の行が選択され、ワード線WL3がトランジスタTN3のゲートに接続されてメモリセルM33の行が選択される。 The cross-sectional view of FIG. 7B is a cross-sectional view along the column direction parallel to the bit line BL, and includes a memory cell M23 including an N-channel memory cell selection transistor TN2, and an N-channel memory cell selection transistor. A memory cell M33 including TN3 is shown. The word line WL2 is connected to the gate of the N-channel memory cell selection transistor TN2 to select the row of the memory cell M23, and the word line WL3 is connected to the gate of the transistor TN3 to select the row of the memory cell M33.
(2つのメモリセルからなる基本ユニット)
以下では、メモリセルアレイ100の構成と動作を、図3に破線で示した2つのメモリセルM22とM23から成る基本ユニットの回路で代表して、メモリセルの構成と動作を説明する。メモリセルM22は抵抗変化型素子R1とメモリセル選択用トランジスタTN1が直列接続されて構成される。メモリセルM23の構成はM22と同一であり、抵抗変化型素子R2とメモリセル選択用トランジスタTN2が直列接続されて構成される。
(Basic unit consisting of two memory cells)
In the following, the configuration and operation of the memory cell array 100 will be described with the configuration and operation of the memory cell represented by the circuit of the basic unit composed of the two memory cells M22 and M23 indicated by broken lines in FIG. The memory cell M22 is configured by connecting a resistance variable element R1 and a memory cell selection transistor TN1 in series. The configuration of the memory cell M23 is the same as that of M22, and the resistance change element R2 and the memory cell selection transistor TN2 are connected in series.
メモリセルM22のメモリセル選択用トランジスタTN1とメモリセルM23のメモリセル選択用トランジスタTN2のソース端子同士が、共通のソース線(SL23)に接続されている。メモリセルM22,M23の抵抗変化型素子R1とR2の端部は、それぞれのビット線(BL2、BL3)に接続される。この2つのメモリセルM22とM23が1つの基本ユニットを構成して、このような基本ユニットの集合でメモリセルアレイ100を構成する。 The source terminals of the memory cell selection transistor TN1 of the memory cell M22 and the memory cell selection transistor TN2 of the memory cell M23 are connected to a common source line (SL23). The ends of the resistance variable elements R1 and R2 of the memory cells M22 and M23 are connected to the respective bit lines (BL2, BL3). These two memory cells M22 and M23 constitute one basic unit, and a set of such basic units constitutes the memory cell array 100.
(メモリセルM22の動作)
図8には、2つのメモリセルM22とM23から成る1つの基本ユニットにおいてメモリセルM22が選択される場合における、メモリセルM22の抵抗変化型素子R1に対するデータ書き込みと読出しの動作条件を示す。
(Operation of memory cell M22)
FIG. 8 shows operating conditions of data writing and reading with respect to the resistance variable element R1 of the memory cell M22 when the memory cell M22 is selected in one basic unit composed of two memory cells M22 and M23.
(書き込み動作)
(0の書き込み)
まず、メモリセルM22の抵抗変化型素子R1に対するデータ書き込みについて説明する。抵抗変化型素子R1に“0”を書き込む場合、ビット線BL2を1V、ソース線SL23を0V、ビット線BL3を0Vとし、メモリセルM22の行を選択するワード線WL2の行選択電圧を1Vにする。
(Write operation)
(Write 0)
First, data writing to the resistance variable element R1 of the memory cell M22 will be described. When writing “0” to the resistance variable element R1, the bit line BL2 is set to 1V, the source line SL23 is set to 0V, the bit line BL3 is set to 0V, and the row selection voltage of the word line WL2 for selecting the row of the memory cell M22 is set to 1V. To do.
そうすると、メモリセルM22には、図5(a)のように、MTJ素子のフリー層からピン層の方向に電流が流れるため、"0"書き込み状態となり、抵抗変化型素子R1は低抵抗になり、データ“0”を記憶した状態となる。この状態では、抵抗変化型素子R1の両端に約0.6Vの電圧が印加され、ビット線BL2からソース線SL23に約49μAの電流が流れる。 As a result, as shown in FIG. 5A, a current flows from the free layer to the pinned layer of the MTJ element in the memory cell M22, so that a "0" write state is entered, and the resistance variable element R1 has a low resistance. The data “0” is stored. In this state, a voltage of about 0.6 V is applied to both ends of the resistance variable element R1, and a current of about 49 μA flows from the bit line BL2 to the source line SL23.
一方、メモリセルM23では、メモリセルM23が接続するビット線BL3とソース線SL23の電位が0Vで同じため、メモリセルM23には電流が流れないため、状態は変化しない。すなわち、メモリセルM22にのみ、データの書き換えができる。 On the other hand, in the memory cell M23, since the potentials of the bit line BL3 and the source line SL23 to which the memory cell M23 is connected are the same at 0V, no current flows through the memory cell M23, so the state does not change. That is, data can be rewritten only in the memory cell M22.
(1の書き込み)
メモリセルM22の抵抗変化型素子R1に“0”を書き込む場合、ビット線BL2を0V、ソース線SL23を1V、ビット線BL3を1Vとし、メモリセルM22の行を選択するワード線WL2の行選択電圧を1Vにする。
(Write 1)
When “0” is written to the resistance variable element R1 of the memory cell M22, the bit line BL2 is set to 0V, the source line SL23 is set to 1V, the bit line BL3 is set to 1V, and the row selection of the word line WL2 is selected. Set the voltage to 1V.
そうすると、メモリセルM22には、図5(b)のように、MTJ素子のピン層からフリー層の方向に電流が流れるため、MTJ素子が高抵抗状態になり、データ“1”を記憶した状態に変化なる。この場合でも、メモリセルM23では、メモリセルM23が接続するビット線BL3とソース線SL23の電位が1Vで同じため、メモリセルM23には電流が流れないため、状態は変化しない。すなわち、メモリセルM22にのみ、データの書き換えが出来る。 Then, since a current flows in the memory cell M22 from the pinned layer to the free layer of the MTJ element as shown in FIG. 5B, the MTJ element is in a high resistance state and data “1” is stored. Will change. Even in this case, in the memory cell M23, since the potentials of the bit line BL3 and the source line SL23 to which the memory cell M23 is connected are the same at 1 V, no current flows through the memory cell M23, so the state does not change. That is, data can be rewritten only in the memory cell M22.
(読出し動作)
次に、メモリセルM22の抵抗変化型素子R1からのデータ読み出しについて説明する。データ読み出しでは、誤書き込みを防ぐためにビット線BL2の電圧を0.2V程度に下げてビット線BL2のデータを読み出す。それ以外の回路ノードについては、ビット線BL3の電圧を0V、ソース線SL23を0V、ワード線WL2に供給する行選択電圧を1Vにする。
(Read operation)
Next, data reading from the resistance variable element R1 of the memory cell M22 will be described. In data reading, the data of the bit line BL2 is read by reducing the voltage of the bit line BL2 to about 0.2 V in order to prevent erroneous writing. For other circuit nodes, the voltage of the bit line BL3 is set to 0V, the source line SL23 is set to 0V, and the row selection voltage supplied to the word line WL2 is set to 1V.
ここで、抵抗変化型素子R1がデータ“0”を記憶しており、低抵抗である場合、ビット線BL2からソース線SL23に向けて15μAの電流が流れる。一方、抵抗変化型素子R1がデータ“1”を記憶しており、高抵抗である場合、ビット線BL2からソース線SL23に向けて10μAの電流が流れる。従って、データ“0”の読み出し時に流れる電流15μAと、データ“1”の読み出し時に流れる電流10μAとの間の閾値(例えば12.5μA)を発生し、データ読み出し時にビット線BLからソース線SLに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子R1に記憶されているデータが“0”か“1”を判定することができる。 Here, when the resistance variable element R1 stores data “0” and has a low resistance, a current of 15 μA flows from the bit line BL2 to the source line SL23. On the other hand, when the resistance variable element R1 stores data “1” and has a high resistance, a current of 10 μA flows from the bit line BL2 to the source line SL23. Therefore, a threshold value (for example, 12.5 μA) is generated between the current 15 μA flowing when reading data “0” and the current 10 μA flowing when reading data “1”, and the bit line BL is switched to the source line SL when reading data. By comparing the current flowing in the direction with this threshold value, it is possible to determine whether the data stored in the resistance variable element R1 is “0” or “1”.
(メモリセルアレイ中のメモリセルの行と列の選択動作)
以下では、図9の表と図1の回路図を参照して、メモリセルにデータを読み書きする際に、デコーダ系回路、すなわち、行デコーダ200と列デコーダ300が、メモリセルM22又はM23を選択してデータを読み書きする動作を例にして、メモリセルアレイ100からデータを読み書きする特定のメモリセルを選択する動作を説明する。
(Selection of memory cell rows and columns in the memory cell array)
In the following, referring to the table of FIG. 9 and the circuit diagram of FIG. 1, the decoder system circuit, that is, the row decoder 200 and the column decoder 300 selects the memory cell M22 or M23 when reading / writing data from / to the memory cell. An operation for selecting a specific memory cell for reading / writing data from / to the memory cell array 100 will be described by taking an operation for reading / writing data as an example.
図9の表には、メモリセルM22とM23から成る基本ユニットにおいて、列デコーダ300がメモリセルの選択をM22かM23かに切り替えてメモリセルを選択する動作の条件を示す。すなわち、メモリセルM22の抵抗変化型素子R1とメモリセルM23の抵抗変化型素子R2へのデータ書き込み動作及び読出し動作を行う際に回路の各ノードに与える電圧を示す。 The table of FIG. 9 shows the conditions of operation in which the column decoder 300 switches the memory cell selection to M22 or M23 and selects the memory cell in the basic unit composed of the memory cells M22 and M23. That is, the voltage applied to each node of the circuit when performing a data write operation and a read operation to the resistance variable element R1 of the memory cell M22 and the resistance variable element R2 of the memory cell M23.
図1の回路図の行デコーダ200が、それに入力された行アドレスの指令に従って、メモリセルアレイ100の中の一行のメモリセルMkj(j=0〜n)を選択する行選択信号をワード線WLkに出力する。詳しくは、行デコーダ200は、行アドレスが第k’行を指示するとき、第k’行に対応したワード線WLk’に対して1Vの行選択電圧を出力する。また、第k’行以外の各行に対応したワード線WLk(k≠k’)に供給する行選択電圧を0Vにして出力する。これにより第k’行のメモリセルMk’j(j=0〜n)の各抵抗変化型素子Rがソース線SLj(j=0〜n)に接続され、他の行のメモリセルMkj(k≠k’、j=0〜n)の各抵抗変化型素子Rはソース線SLj(j=0〜n)から切り離される。 The row decoder 200 in the circuit diagram of FIG. 1 applies a row selection signal to the word line WLk to select one row of memory cells Mkj (j = 0 to n) in the memory cell array 100 in accordance with the row address command input thereto. Output. Specifically, when the row address indicates the k′th row, the row decoder 200 outputs a row selection voltage of 1V to the word line WLk ′ corresponding to the k′th row. Further, the row selection voltage supplied to the word line WLk (k ≠ k ′) corresponding to each row other than the k′th row is set to 0 V and output. As a result, each resistance variable element R of the memory cell Mk′j (j = 0 to n) in the k′th row is connected to the source line SLj (j = 0 to n), and the memory cell Mkj (k) in the other row. ≠ k ′, j = 0 to n), each variable resistance element R is disconnected from the source line SLj (j = 0 to n).
データの書き込みかデータ読み出しに応じて、書き込み電圧発生回路500がデータ線DLへ出力する電圧と連携して、列デコーダ300に入力された列アドレスの指令に従って列デコーダ300がメモリセルアレイ100の中の一列のメモリセルMkj(k=0〜m)を選択する列選択信号COLを出力する。 In response to data write or data read, the column decoder 300 in the memory cell array 100 operates in accordance with a column address command input to the column decoder 300 in cooperation with a voltage output from the write voltage generation circuit 500 to the data line DL. A column selection signal COL for selecting one column of memory cells Mkj (k = 0 to m) is output.
詳しくは、列デコーダ300は、列選択信号COL0〜COLnを列ゲート部400に出力して、その信号により列ゲート部400のカラムゲートCGを選択する。そして、選択されたカラムゲートCGが、そのカラムゲートCGが接続する書き込み電圧発生回路500のデータ線DLあるいは反転データ線DLBを、ビット線BL及びソース線SLに接続する。 Specifically, the column decoder 300 outputs column selection signals COL0 to COLn to the column gate unit 400, and selects the column gate CG of the column gate unit 400 based on the signal. Then, the selected column gate CG connects the data line DL or the inverted data line DLB of the write voltage generation circuit 500 to which the column gate CG is connected to the bit line BL and the source line SL.
列ゲート部400のカラムゲートCGは、図2のようにCMOS回路のカラムゲートCGを用いる。そして、カラムゲートCGのNチャンネルMOSトランジスタのゲートに、列デコーダ300の出力する列選択信号COLを接続し、PチャンネルMOSトランジスタのゲートに反転列選択信号COLBを接続してカラムゲートCGのスイッチを開閉させる制御を行う。そのカラムゲートCGのスイッチ動作をするCMOS回路を、NチャンネルMOSトランジスタとPチャンネルMOSトランジスタを並列にして、書き込み電圧発生回路500のデータ線DLあるいは反転データ線DLBと、ビット線BLあるいはソース線SLとの間に挿入する。 The column gate CG of the column gate unit 400 uses a column gate CG of a CMOS circuit as shown in FIG. A column selection signal COL output from the column decoder 300 is connected to the gate of the N channel MOS transistor of the column gate CG, and an inverted column selection signal COLB is connected to the gate of the P channel MOS transistor to switch the column gate CG. Control to open and close. In the CMOS circuit for performing the switching operation of the column gate CG, an N channel MOS transistor and a P channel MOS transistor are arranged in parallel, and the data line DL or the inverted data line DLB and the bit line BL or the source line SL of the write voltage generation circuit 500 are arranged. Insert between.
図2のようなCMOS回路で構成するカラムゲートCGでは、トランジスタの閾値相当の電圧降下(いわゆる閾値落ち)を起こさず、書き込み電圧発生回路500のデータ線DLあるいは反転データ線DLBの電圧を、電圧降下させずに、ビット線BLあるいはソース線SLに加えることができる。それにより、トランジスタの閾値相当の電圧分だけ高い電圧をカラムゲートCGに加える必要が無くなり、カラムゲートCGを動作させる消費電力を低減できる効果がある。 In the column gate CG configured by the CMOS circuit as shown in FIG. 2, the voltage drop corresponding to the threshold of the transistor (so-called threshold drop) does not occur, and the voltage of the data line DL or the inverted data line DLB of the write voltage generation circuit 500 is set to the voltage. It can be applied to the bit line BL or the source line SL without being lowered. This eliminates the need to apply a voltage that is higher by a voltage corresponding to the threshold value of the transistor to the column gate CG, and has the effect of reducing power consumption for operating the column gate CG.
このカラムゲートCGをnMOS回路のみでカラムゲートCGを構成することも可能であるが、その場合は、書き込み電圧発生回路500のデータ線DLあるいは反転データ線DLBの電圧は、カラムゲートCGのトランジスタでおきる閾値分の電圧降下分だけ高い電圧を書き込み電圧発生回路500のデータ線DLあるいは反転データ線DLBから供給する。 Although it is possible to form the column gate CG with only the nMOS circuit as the column gate CG, in this case, the voltage of the data line DL or the inverted data line DLB of the write voltage generation circuit 500 is the transistor of the column gate CG. A voltage that is higher by a voltage drop corresponding to the threshold value is supplied from the data line DL or the inverted data line DLB of the write voltage generation circuit 500.
図1の回路図のビット線BL2には、書き込み電圧発生回路500のデータ線DLに接続するカラムゲートCG20と、反転データ線DLBに接続するカラムゲートCG30を接続する。それにより、カラムゲートCG20が選択されればデータ線DLをビット線BL2に接続し、カラムゲートCG30が選択されれば反転データ線DLBをビット線BL2に接続する。カラムゲートCG20のゲートには列選択信号COL2を接続し、カラムゲートCG30のゲートには列選択信号COL3を接続する。 A column gate CG20 connected to the data line DL of the write voltage generation circuit 500 and a column gate CG30 connected to the inverted data line DLB are connected to the bit line BL2 in the circuit diagram of FIG. Thereby, if the column gate CG20 is selected, the data line DL is connected to the bit line BL2, and if the column gate CG30 is selected, the inverted data line DLB is connected to the bit line BL2. A column selection signal COL2 is connected to the gate of the column gate CG20, and a column selection signal COL3 is connected to the gate of the column gate CG30.
ソース線SL23には、書き込み電圧発生回路500の反転データ線DLBに接続するカラムゲートCG21と、同じく反転データ線DLBに接続するカラムゲートCG31を接続する。そのため、カラムゲートCG21かカラムゲートCG31かの何れのカラムゲートが選択されても、反転データ線DLBの電位をソース線SL23に伝達する。カラムゲートCG21のゲートには列選択信号COL2を接続し、カラムゲートCG31のゲートには列選択信号COL3を接続する。これにより、列デコーダ300から列選択信号COL2又は列選択信号COL3が出力される場合に、反転データ線DLBの電位がソース線SL23に伝達される。 A column gate CG21 connected to the inverted data line DLB of the write voltage generation circuit 500 and a column gate CG31 connected to the inverted data line DLB are connected to the source line SL23. Therefore, regardless of which column gate CG21 or column gate CG31 is selected, the potential of the inverted data line DLB is transmitted to the source line SL23. A column selection signal COL2 is connected to the gate of the column gate CG21, and a column selection signal COL3 is connected to the gate of the column gate CG31. Thus, when the column selection signal COL2 or the column selection signal COL3 is output from the column decoder 300, the potential of the inverted data line DLB is transmitted to the source line SL23.
ビット線BL3には、反転データ線DLBに接続するカラムゲートCG22と、データ線DLに接続するカラムゲートCG32を接続する。それにより、カラムゲートCG22が選択されれば反転データ線DLBをビット線BL3に接続し、カラムゲートCG32が選択されればデータ線DLをビット線BL3に接続する。カラムゲートCG22のゲートには列選択信号COL2を接続し、カラムゲートCG32のゲートには列選択信号COL3を接続する。 A column gate CG22 connected to the inverted data line DLB and a column gate CG32 connected to the data line DL are connected to the bit line BL3. Accordingly, when the column gate CG22 is selected, the inverted data line DLB is connected to the bit line BL3, and when the column gate CG32 is selected, the data line DL is connected to the bit line BL3. A column selection signal COL2 is connected to the gate of the column gate CG22, and a column selection signal COL3 is connected to the gate of the column gate CG32.
メモリセルM22の列を選択する場合には、列デコーダ300から1Vの電圧を列選択信号COL2に送信し(反転列選択信号には0Vの電圧を送信)、その列選択信号COL2をカラムゲートCG20,CG21、CG22のゲートに送信する。メモリセルM22を選択しない場合は0Vの電圧を列選択信号COL2に送信する(反転列選択信号には1Vの電圧を送信する)。 When the column of the memory cell M22 is selected, a voltage of 1V is transmitted from the column decoder 300 to the column selection signal COL2 (a voltage of 0V is transmitted to the inverted column selection signal), and the column selection signal COL2 is transmitted to the column gate CG20. , CG21 and CG22. When the memory cell M22 is not selected, a voltage of 0V is transmitted to the column selection signal COL2 (a voltage of 1V is transmitted to the inverted column selection signal).
列選択信号COL2に1Vの電圧を送信して、カラムゲートCG20,CG21、CG22のゲートにその信号を送信すると、ビット線BL2にはデータ線DLが接続され、ビット線BL3には反転データ線DLBが接続され、ソース線SL23には反転データ線DLBの電位が加わり、それにより、メモリセルM22が選択される。 When a voltage of 1V is transmitted to the column selection signal COL2 and the signal is transmitted to the gates of the column gates CG20, CG21, and CG22, the data line DL is connected to the bit line BL2, and the inverted data line DLB is connected to the bit line BL3. Are connected, and the potential of the inverted data line DLB is applied to the source line SL23, whereby the memory cell M22 is selected.
選択されたメモリセルM22にデータを書き込む場合は、書き込み電圧発生回路500がデータ線DLの電圧と反転データ線DLBの電圧を、書き込みデータの値が”0”であるか”1”であるかに応じて1Vか0Vかに変える。また、メモリセルM22のデータを読み出す場合は、書き込み電圧発生回路500は、データ線DLを駆動する3ステートバッファをフローティング状態にして、反転データ線DLBの電圧を0Vにする。そして、センスアンプ600が0.2Vの電圧をデータ線DLに印加する。それにより、データ線DL及び反転データ線DLBに接続されたビット線BL2とBL3とソース線SL23の電圧が図8の表のようになりデータがメモリセルM23に読み書きできる。 When data is written to the selected memory cell M22, the write voltage generation circuit 500 sets the voltage of the data line DL and the voltage of the inverted data line DLB and whether the value of the write data is “0” or “1”. Change to 1V or 0V depending on When reading data from the memory cell M22, the write voltage generation circuit 500 sets the three-state buffer that drives the data line DL in a floating state and sets the voltage of the inverted data line DLB to 0V. Then, the sense amplifier 600 applies a voltage of 0.2V to the data line DL. Thereby, the voltages of the bit lines BL2 and BL3 connected to the data line DL and the inverted data line DLB and the source line SL23 become as shown in the table of FIG. 8, and data can be read from and written to the memory cell M23.
メモリセルM23の列を選択する場合は、列デコーダ300から1Vの電圧を列選択信号COL3に送信し(反転列選択信号には0Vの電圧を送信)、その列選択信号COL3を、カラムゲートCG30,CG31、CG32のゲートに送信する。メモリセルM23を選択しない場合は0Vの電圧を列選択信号COL3に送信する(反転列選択信号には1Vの電圧を送信する)。 When selecting a column of the memory cell M23, a voltage of 1V is transmitted from the column decoder 300 to the column selection signal COL3 (a voltage of 0V is transmitted to the inverted column selection signal), and the column selection signal COL3 is transmitted to the column gate CG30. , CG31 and CG32. When the memory cell M23 is not selected, a voltage of 0V is transmitted to the column selection signal COL3 (a voltage of 1V is transmitted to the inverted column selection signal).
列選択信号COL3に1Vの電圧を送信して、カラムゲートCG30,CG31、CG32のゲートにその信号を送信すると、ビット線BL2には反転データ線DLBが接続され、ビット線BL3にはデータ線DLが接続され、ソース線SL23には反転データ線DLBの電位が加わり、それにより、メモリセルM23が選択される。 When a voltage of 1V is transmitted to the column selection signal COL3 and the signal is transmitted to the gates of the column gates CG30, CG31, and CG32, the inverted data line DLB is connected to the bit line BL2, and the data line DL is connected to the bit line BL3. Are connected, and the potential of the inverted data line DLB is applied to the source line SL23, whereby the memory cell M23 is selected.
また、それ以外のメモリセルMkjの列を選択する場合は、列デコーダ300から、それらのメモリセルMkjの列を選択する列選択信号COLjに1Vの電圧を送信し、メモ
リセルMkjを選択しない場合は、列選択信号COLjに0Vの電圧を送信する。
When selecting other columns of the memory cells Mkj, a voltage of 1V is transmitted from the column decoder 300 to the column selection signal COLj for selecting the columns of the memory cells Mkj, and the memory cells Mkj are not selected. Transmits a voltage of 0 V to the column selection signal COLj.
ここで、カラムゲートCG20、CG21、CG31、CG32は、電流を流すために、大きな寸法のトランジスタを用いる。一方、カラムゲートCG22、CG30については、電圧を与える動作のみをさせるようにし、デバイスの面積を節約するために小さな寸法のトランジスタを用いる。 Here, as the column gates CG20, CG21, CG31, and CG32, transistors having large dimensions are used in order to flow current. On the other hand, for the column gates CG22 and CG30, only the operation of applying a voltage is performed, and a transistor with a small size is used in order to save the area of the device.
(データの読み書きの制御)
図1の書込制御回路800は、書き込みデータ入力信号Dinを受信して書き込み電圧発生回路500に引き渡す回路である。すなわち、書き込み制御信号WEとともに書き込みデータ入力信号Dinが与えられたとき、その書き込みデータ入力信号Dinを書き込み電圧発生回路500に引き渡す回路である。
(Data read / write control)
The write control circuit 800 in FIG. 1 is a circuit that receives the write data input signal Din and passes it to the write voltage generation circuit 500. That is, it is a circuit that delivers the write data input signal Din to the write voltage generation circuit 500 when the write data input signal Din is given together with the write control signal WE.
また、書き込み電圧発生回路500は、データ線DLを駆動する3ステートバッファと、反転データ線DLBを駆動する3ステートバッファを有する。そして、書き込み電圧発生回路500のデータ線DLおよび反転データ線DLBは、メモリセルアレイ100に対して書き込むデータまたはメモリセルアレイ100から読み出したデータを伝送するための信号線である。 The write voltage generation circuit 500 includes a three-state buffer that drives the data line DL and a three-state buffer that drives the inverted data line DLB. The data line DL and the inverted data line DLB of the write voltage generation circuit 500 are signal lines for transmitting data to be written to the memory cell array 100 or data read from the memory cell array 100.
(データ書き込み時)
データ書き込み時、書き込み電圧発生回路500は、データ線DLおよび反転データ線DLBを駆動する2個の3ステートバッファを出力イネーブル状態とする。そして、書き込み電圧発生回路500は、書き込みデータ入力信号Dinが“0”である場合、データ線DLに1Vを、反転データ線DLBに0Vを出力する。
(When writing data)
At the time of data writing, the write voltage generation circuit 500 enables two three-state buffers that drive the data line DL and the inverted data line DLB in an output enable state. When the write data input signal Din is “0”, the write voltage generation circuit 500 outputs 1 V to the data line DL and 0 V to the inverted data line DLB.
なお、データ書き込み時に、アクセス対象であるメモリセルMkjの行アドレスおよび列アドレスが行デコーダ200および列デコーダ300に与えられ、行アドレスにより指定されたk行および列アドレスにより指定されたj列に属する1個のメモリセルMkjが選ばれる。詳しくは、メモリセルMkjの接続するビット線がデータ線DLに接続され、そのメモリセルMkjと同じ基本ユニットに属するもう1つのメモリセルの接続するビット線と、その基本ユニットの2つのメモリセルが共有するソース線とが反転データ線DLBに接続される。 At the time of data writing, the row address and column address of the memory cell Mkj to be accessed are given to the row decoder 200 and the column decoder 300, and belong to the j column designated by the k row and column address designated by the row address. One memory cell Mkj is selected. Specifically, the bit line to which the memory cell Mkj is connected is connected to the data line DL, the bit line to which another memory cell belonging to the same basic unit as the memory cell Mkj is connected, and the two memory cells of the basic unit are The shared source line is connected to the inverted data line DLB.
そして、書き込み電圧発生回路500からデータ線DLに1V、反転データ線DLBに0Vが出力されると、ビット線BLjから当該メモリセルMkjを介してソース線SLjに電流が流れる。この結果、当該メモリセルMkjの抵抗変化型素子R1が低抵抗となり、データ“0”を記憶した状態となる。 When 1V is output from the write voltage generation circuit 500 to the data line DL and 0V is output to the inverted data line DLB, a current flows from the bit line BLj to the source line SLj through the memory cell Mkj. As a result, the resistance variable element R1 of the memory cell Mkj has a low resistance and stores data “0”.
また、書き込み電圧発生回路500は、書き込みデータ入力信号Dinが“1”である場合、データ線DLに0Vを、反転データ線DLBに1Vを出力する。この結果、書き込みデータ入力信号Dinが“0”の場合とは逆に、ソース線SLjから当該メモリセルMkjを介してビット線BLjに電流が流れる。これにより、当該メモリセルMkjの抵抗変化型素子R1が高抵抗となり、データ“1”を記憶した状態となる。 Further, when the write data input signal Din is “1”, the write voltage generation circuit 500 outputs 0 V to the data line DL and 1 V to the inverted data line DLB. As a result, contrary to the case where the write data input signal Din is “0”, a current flows from the source line SLj to the bit line BLj through the memory cell Mkj. As a result, the resistance variable element R1 of the memory cell Mkj becomes high resistance, and the data “1” is stored.
(データ読出し時)
データ読み出し時における行選択および列選択の動作はデータ書き込み時と同様である。すなわち、アクセス対象であるメモリセルMkjの行アドレスが行デコーダ200に与えられ、列アドレスが列デコーダ300に与えられ、行アドレスにより指定されたk行および列アドレスにより指定されたj列に属する1個のメモリセルMkjが選ばれる。詳しくは、メモリセルMkjの接続するビット線がデータ線DLに接続され、そのメモリセルMkjと同じ基本ユニットに属するもう1つのメモリセルの接続するビット線と、その基本ユニットの2つのメモリセルが共有するソース線とが反転データ線DLBに接続される。
(When reading data)
The operation of row selection and column selection at the time of data reading is the same as that at the time of data writing. That is, the row address of the memory cell Mkj to be accessed is given to the row decoder 200, the column address is given to the column decoder 300, and 1 belongs to the k row designated by the row address and the j column designated by the column address. Memory cells Mkj are selected. Specifically, the bit line to which the memory cell Mkj is connected is connected to the data line DL, the bit line to which another memory cell belonging to the same basic unit as the memory cell Mkj is connected, and the two memory cells of the basic unit are The shared source line is connected to the inverted data line DLB.
データ読み出しのための回路として、データ線DLにはセンスアンプ600が接続され、センスアンプ600の後段には出力回路700が設けられている。このセンスアンプ600および出力回路700と、その他に書き込み電圧発生回路500がデータ読み出しのための動作を行う。 As a circuit for reading data, a sense amplifier 600 is connected to the data line DL, and an output circuit 700 is provided after the sense amplifier 600. The sense amplifier 600, the output circuit 700, and the write voltage generation circuit 500 perform an operation for reading data.
すなわち、データ読み出し時、書き込み電圧発生回路500は、データ線DLを駆動する3ステートバッファを出力ディセーブル状態(フローティング状態)とし、反転データ線DLBを駆動する3ステートバッファを出力イネーブル状態とし、後者の3ステートバッファから反転データ線DLBに0Vを出力する。そして、センスアンプ600は、0.2Vの電圧をデータ線DLに印加し、センスアンプ600からデータ線DLに流れ込む電流を検知して増幅する。 That is, at the time of data read, the write voltage generation circuit 500 sets the 3-state buffer that drives the data line DL to the output disabled state (floating state), and sets the 3-state buffer that drives the inverted data line DLB to the output enabled state. 0V is output from the three-state buffer to the inverted data line DLB. The sense amplifier 600 applies a voltage of 0.2 V to the data line DL, and detects and amplifies the current flowing from the sense amplifier 600 to the data line DL.
ここで、アクセス対象であるメモリセルMkjがデータ“0”を記憶している場合、15μAの電流がセンスアンプ600→データ線DL→ビット線BLj→メモリセルMkjの抵抗変化型素子R1→ソース線SLj→反転データ線DLB→書き込み電圧発生回路500→基準電源(GND=0V)という経路を辿って流れる。 When the memory cell Mkj to be accessed stores data “0”, the current of 15 μA is sense amplifier 600 → data line DL → bit line BLj → resistance change element R1 of the memory cell Mkj → source line. It flows following a path of SLj → inverted data line DLB → write voltage generation circuit 500 → reference power supply (GND = 0V).
一方、アクセス対象であるメモリセルMkjがデータ“1”を記憶している場合、10μAの電流が同じ経路を辿って流れる。そこで、センスアンプ600は、データ線DLに流れ込む電流Iを10μAと15μAの中間の閾値Iref(参照電流:Reference)と比較し、I>Irefならばデータ“0”を、I<Irefならばデータ“1”を出力する。出力回路700は、このセンスアンプ600の出力データを外部へ出力する。 On the other hand, when the memory cell Mkj to be accessed stores data “1”, a current of 10 μA flows along the same path. Therefore, the sense amplifier 600 compares the current I flowing into the data line DL with an intermediate threshold value Iref (reference current: Reference) between 10 μA and 15 μA, and if I> Iref, the data “0”, and if I <Iref, the data “0”. Outputs “1”. The output circuit 700 outputs the output data of the sense amplifier 600 to the outside.
(メモリセルに接続するソース線とビット線の立体構造)
図6の平面図と図7の断面図に示すように、本実施形態では、メモリセルMkjへ読み書きするデータを伝送するための信号線であるビット線BLjとソース線SLj(j+1)(は互いに平行に配置され、そのソース線SLj(j+1)とビット線BLjとの両方と直交する方向にワード線WLが配置されている。
(Three-dimensional structure of source lines and bit lines connected to memory cells)
As shown in the plan view of FIG. 6 and the cross-sectional view of FIG. 7, in this embodiment, the bit line BLj and the source line SLj (j + 1) (which are signal lines for transmitting data to be read / written to the memory cell Mkj) are mutually connected. Word lines WL are arranged in parallel and in a direction perpendicular to both the source line SLj (j + 1) and the bit line BLj.
図6では、メモリセルM23のNチャネルのメモリセル選択用トランジスタTN2のソース端子とメモリセルM23のNチャネルのメモリセル選択用トランジスタTN3のソース端子とを共通のスルーホールCSを介して第1メタル層Mt1に配線したソース線SL23に接続する。また、メモリセルM23のNチャネルのメモリセル選択用トランジスタTN2のドレイン端子は、スルーホールCSを介して抵抗変化型素子(MTJ素子MTJ)のピン層に接続され、このMTJ素子MTJのフリー層はスルーホールV1を介して第2メタル層Mt2に配線したビット線BL3に接続する。 In FIG. 6, the first metal is connected to the source terminal of the N-channel memory cell selection transistor TN2 of the memory cell M23 and the source terminal of the N-channel memory cell selection transistor TN3 of the memory cell M23 through a common through hole CS. The source line SL23 wired to the layer Mt1 is connected. The drain terminal of the N-channel memory cell selection transistor TN2 of the memory cell M23 is connected to the pin layer of the resistance variable element (MTJ element MTJ) through the through hole CS. The free layer of the MTJ element MTJ is The bit line BL3 wired to the second metal layer Mt2 is connected through the through hole V1.
図6の平面図のレイアウトにおいて、ソース線SL01,SL23、SL45は第1メタル層Mt1に配線し、ビット線BL0、BL1からBL4は第2メタル層Mt2に配線する。そして、図6の四角マークは、MTJ素子MTJの部分であり、図7の断面図のように、上層から順に、第2メタル層Mt2に配線したビット線BL1に接続するスルーホールV1と、MTJ素子と、そのMTJ素子の第1メタル層Mt1に接続するスルーホールCSと、半導体基板のNチャネルのメモリセル選択用トランジスタTNのドレインのnチャンネル拡散層とが重なっている。 In the layout of the plan view of FIG. 6, the source lines SL01, SL23, and SL45 are wired to the first metal layer Mt1, and the bit lines BL0, BL1 to BL4 are wired to the second metal layer Mt2. The square marks in FIG. 6 are portions of the MTJ element MTJ. Through holes V1 connected to the bit line BL1 wired to the second metal layer Mt2 in order from the upper layer as shown in the cross-sectional view of FIG. The element, the through hole CS connected to the first metal layer Mt1 of the MTJ element, and the n-channel diffusion layer of the drain of the N-channel memory cell selection transistor TN of the semiconductor substrate overlap.
また、図6の円形マークは、Nチャネルのメモリセル選択用トランジスタTNのソース端子を第1メタル層Mt1に配線したソース線SLに接続するスルーホールCSの部分を示す。図7の断面図のように、上層から順に、第1メタル層Mt1に配線したソース線SLに接続するスルーホールCSと、半導体基板のNチャネルのメモリセル選択用トランジスタTNのソースのnチャンネル拡散層とが重なっている。 Further, the circular mark in FIG. 6 indicates a portion of the through hole CS that connects the source terminal of the N-channel memory cell selection transistor TN to the source line SL wired in the first metal layer Mt1. As shown in the cross-sectional view of FIG. 7, in order from the top layer, the through hole CS connected to the source line SL wired in the first metal layer Mt1, and the n-channel diffusion of the source of the N-channel memory cell selection transistor TN of the semiconductor substrate Layers overlap.
図6の平面図と図7(a)の断面図のように、メモリセルM22のソース端子のスルーホールCSとメモリセルM23のソース端子のスルーホールCSとを接近させて、共通のソース線SL23に接続する。また、図7(b)の断面図のように、メモリセルM32とメモリセルM33はソース端子を共有し、すなわち共有するスルーホールCSを介してソース線SL23に接続する。 As shown in the plan view of FIG. 6 and the cross-sectional view of FIG. 7A, the through hole CS of the source terminal of the memory cell M22 and the through hole CS of the source terminal of the memory cell M23 are brought close to each other, thereby providing a common source line SL23. Connect to. Further, as shown in the cross-sectional view of FIG. 7B, the memory cell M32 and the memory cell M33 share the source terminal, that is, are connected to the source line SL23 via the shared through hole CS.
本実施形態は、図7(a)(b)の断面図のように、ソース線SL23を第1メタル層Mt1に配線し、ビット線BL2、BL3等を第2メタル層Mt2に配線し、ソース線SL23とビット線BL2及びBL3を平行に対向させて走行させ、上下で一部の領域を重ね合わせるように構成している点に第1の特徴がある。 In the present embodiment, as shown in the cross-sectional views of FIGS. 7A and 7B, the source line SL23 is wired to the first metal layer Mt1, the bit lines BL2, BL3, etc. are wired to the second metal layer Mt2, and the source The first feature is that the line SL23 and the bit lines BL2 and BL3 are made to run in parallel to each other and a part of the area is overlapped on the top and bottom.
この構成により、メモリセルMkjに読み書きするデータを伝送するための信号線であるビット線BL2又はBL3とソース線SL23の組が、特性インピーダンスが一定の安定した伝送線路を構成する。そのように特性インピーダンスが一定で安定しているので、ビット線BL2及びBL3を伝送する信号が、その信号線の途中で信号が反射してノイズを発生することも無く、信号の伝送の信頼性が高い信号線を持つ回路ができる効果がある。 With this configuration, the combination of the bit line BL2 or BL3, which is a signal line for transmitting data to be read / written to the memory cell Mkj, and the source line SL23 constitutes a stable transmission line having a constant characteristic impedance. Since the characteristic impedance is constant and stable as described above, the signal transmitted through the bit lines BL2 and BL3 is not reflected in the middle of the signal line to generate noise, and the signal transmission reliability. There is an effect that a circuit having a high signal line can be formed.
また、本実施形態は、ビット線BL2、BL3等を第2メタル層Mt2に配線し、第1メタル層Mt1にソース線SL23を配線し、ビット線BL2及びBL3と、ソース線SL23とを、異なる層のメタル層に配線した点に第2の特徴がある。 In the present embodiment, the bit lines BL2, BL3, etc. are wired to the second metal layer Mt2, the source line SL23 is wired to the first metal layer Mt1, and the bit lines BL2 and BL3 are different from the source line SL23. There is a second feature in that wiring is performed on the metal layer.
この構成により、レイアウト上でメタル層間のスペースに余裕が出来、メモリセルサイズを大きくすることなくソース線SLの幅を、1.5F〜2F(Fは最小デザインルール)程度に、最小幅より太く設定できる。また、メモリセルのソース端子を第1メタル層Mt1のソース線SLに接続するスルーホールCSは、第1メタル層Mt1のソース線SLの高さで止まり、更に上層の第2メタル層Mt2には達さず第2メタル層Mt2には干渉しない。そのため、ソース線SLを配線した第1メタル層Mt1より上層の第2メタル層Mt2にソース線SLに平行して配線するビット線BLの幅を、ソース線SLと同程度に1.5F〜2F程度に太く設定できる。 With this configuration, a space between metal layers can be provided on the layout, and the width of the source line SL is made larger than the minimum width to about 1.5F to 2F (F is the minimum design rule) without increasing the memory cell size. Can be set. Further, the through hole CS that connects the source terminal of the memory cell to the source line SL of the first metal layer Mt1 stops at the height of the source line SL of the first metal layer Mt1, and further on the second metal layer Mt2 that is an upper layer. It does not reach and does not interfere with the second metal layer Mt2. Therefore, the width of the bit line BL to be wired in parallel to the source line SL to the second metal layer Mt2 above the first metal layer Mt1 to which the source line SL is wired is 1.5F to 2F to the same extent as the source line SL. It can be set to be thick.
そのように、ソース線SLの幅とビット線BLの幅を太く設定することで、ソース線SLとビット線BLの配線抵抗を小さくできる効果がある。これにより、ソース線SL及びビット線BLに流れる電流を大きくしても、それらの配線での電圧降下を少なくすることができ、回路の配線の場所による電位の差を少なくできる効果がある。 Thus, by setting the width of the source line SL and the width of the bit line BL to be large, there is an effect that the wiring resistance between the source line SL and the bit line BL can be reduced. As a result, even if the currents flowing through the source line SL and the bit line BL are increased, the voltage drop in these wirings can be reduced, and the potential difference due to the location of the circuit wirings can be reduced.
また、本実施形態は、第1メタル層の高さの位置にMTJ素子MTJを形成し、その高さの層の領域をソース線SL23とMTJ素子MTJとが使うようにした点に第3の特徴がある。 The third embodiment is also characterized in that the MTJ element MTJ is formed at a height position of the first metal layer, and the region of the height layer is used by the source line SL23 and the MTJ element MTJ. There are features.
このように、MTJ素子MTJとソース線SL23とが同じ高さの層の領域を共有することで第1メタル層Mt1の使用率が上がる。また、ビット線BL2、BL3をソース線SL23と異なる層である第2メタル層Mt2に配線することにより、第2メタル層Mt2でのビット線BL2,BL3の配線に余裕ができ、ビット線BL2とBL3の配線の幅
を太く設定できる効果がある。このように、配線の総層数を変えないで、高さ方向の層数を最小の数になるように、高さ方向の領域の使用率を最適化した不揮発性メモリデバイスが得られる効果がある。
As described above, the MTJ element MTJ and the source line SL23 share the same height region, thereby increasing the usage rate of the first metal layer Mt1. In addition, by wiring the bit lines BL2 and BL3 to the second metal layer Mt2 which is a different layer from the source line SL23, there is a margin in the wiring of the bit lines BL2 and BL3 in the second metal layer Mt2, and the bit lines BL2 and There is an effect that the width of the wiring of BL3 can be set thick. In this way, there is an effect that a nonvolatile memory device can be obtained in which the usage rate of the region in the height direction is optimized so that the number of layers in the height direction is minimized without changing the total number of layers of wiring. is there.
こうして、図6の平面図のレイアウトでは、メモリセルの行方向(横方向)のピッチが3F(ここでFはFeature Sizeを示し、最小デザインルールに相当する値を持つ)にできる。また、列方向(縦方向)のピッチは約3.5Fのピッチにでき、この場合のメモリセルの面積は3F×3.5F=10.5F2まで小さくすることができる。 Thus, in the layout of the plan view of FIG. 6, the pitch in the row direction (lateral direction) of the memory cells can be 3F (where F is a Feature Size and has a value corresponding to the minimum design rule). The pitch in the column direction (vertical direction) can be about 3.5F, and the area of the memory cell in this case can be reduced to 3F × 3.5F = 10.5F 2 .
(変形例1)
変形例1として、図10に、さらにメモリセルの面積を小さくしたレイアウト方法を示す。破線で示したメモリセルM23を例にすると、そのメモリセルM23に隣接するメモリセルの行方向(横方向)のピッチは、ほぼ最小加工限界寸法の2倍の2Fにまで小さくすることができる。列方向(縦方向)のメモリセルのピッチは、約3.5Fまで小さくでき、この場合のメモリセルの面積は2F×3.5F=7F2まで小さくすることができる。こうすることで、DRAMのメモリセルの面積8F2よりも小さな面積のメモリセルが形成できる効果がある。
(Modification 1)
As a first modification, FIG. 10 shows a layout method in which the area of the memory cell is further reduced. Taking the memory cell M23 indicated by the broken line as an example, the pitch in the row direction (lateral direction) of the memory cell adjacent to the memory cell M23 can be reduced to 2F, which is almost twice the minimum processing limit dimension. The pitch of the memory cells in the column direction (vertical direction) can be reduced to about 3.5F, and the area of the memory cells in this case can be reduced to 2F × 3.5F = 7F 2 . Thus, there is an effect that a memory cell having an area smaller than the area 8F 2 of the DRAM memory cell can be formed.
(変形例2)
変形例2として、図11に、さらにメモリセルの面積を小さくしたレイアウト方法を示す。ワード線WL1とWL2の間の素子の分離箇所に、ワード線と平行なゲート線を通して、そのゲート線の電圧をGNDに固定して素子分離を行う。
(Modification 2)
As a second modification, FIG. 11 shows a layout method in which the area of the memory cell is further reduced. Element isolation is performed by fixing the voltage of the gate line to GND through a gate line parallel to the word line at the element isolation point between the word lines WL1 and WL2.
この素子分離を行うGND電位のゲート線の下のnチャンネル拡散層の間の間隙は、Nチャネルのメモリセル選択用トランジスタTN2のゲート長と同様に、最小ゲート長の長さがあれば良いので、nチャンネル拡散層の分離領域を最小限に設定することが出来る。そのため、メモリセルの列方向(縦方向)のピッチは、3Fにできる。従って、メモリセルの面積は、行方向(横方向)の2Fに、列方向(縦方向)の3Fを掛け合せた面積の6F2という小さな面積に形成できる効果がある。この場合は、DRAMのメモリセルの面積8F2よりも十分小さな面積にでき、そのメモリセルの製造プロセスも単純なので、低コストで製造できる効果があり、書き換え可能な不揮発性RAMを提供することができる効果がある。 Since the gap between the n-channel diffusion layers under the GND potential gate line for performing the element isolation needs to have a minimum gate length as in the case of the gate length of the N-channel memory cell selection transistor TN2. The isolation region of the n channel diffusion layer can be set to a minimum. Therefore, the pitch in the column direction (vertical direction) of the memory cells can be 3F. Therefore, the area of the memory cell can be reduced to 6F 2 which is an area obtained by multiplying 2F in the row direction (horizontal direction) by 3F in the column direction (vertical direction). In this case, the area can be made sufficiently smaller than the area 8F 2 of the memory cell of the DRAM, and the manufacturing process of the memory cell is simple. Therefore, there is an effect that it can be manufactured at low cost, and a rewritable nonvolatile RAM can be provided. There is an effect that can be done.
<第2の実施形態>
図12は、第2の実施形態を示す。第2の実施形態では、図12のように、列ゲート部400の回路は、メモリセルM00とM01との1組のメモリセルから成る基本ユニットに接続する回路の例では、第1の実施形態の回路からカラムゲートCG10とCG02を除去し、回路にCG03とCG04を追加した回路にする。そして、カラムゲートCG03は、ゲート端子を列選択信号COL0に接続して、ソース端子とドレイン端子をソース線SL01とビット線BL1に接続する。また、カラムゲートCG04は、ゲート端子を列選択信号COL1に接続して、ソース端子とドレイン端子をソース線SL01とビット線BL0に接続する。それにより、これらのカラムゲートと、書き込み電圧発生回路500のデータ線DL及び反転データ線DLBとを4本の配線で接続する。
<Second Embodiment>
FIG. 12 shows a second embodiment. In the second embodiment, as shown in FIG. 12, the circuit of the column gate unit 400 is an example of a circuit connected to a basic unit composed of a set of memory cells M00 and M01. The column gates CG10 and CG02 are removed from the circuit of FIG. 5 to obtain a circuit in which CG03 and CG04 are added to the circuit. The column gate CG03 has a gate terminal connected to the column selection signal COL0 and a source terminal and a drain terminal connected to the source line SL01 and the bit line BL1. The column gate CG04 has a gate terminal connected to the column selection signal COL1, and a source terminal and a drain terminal connected to the source line SL01 and the bit line BL0. Accordingly, these column gates are connected to the data line DL and the inverted data line DLB of the write voltage generation circuit 500 by four wirings.
第2の実施形態では、メモリセルM20とM21から成る基本ユニットの中のメモリセルM20を選択する場合は、列デコーダ300から1Vの電圧を列選択信号COL0に送信し、その列選択信号COL0をカラムゲートCG00、CG01、CG03のゲートに送信する。そうすると、カラムゲートCG00によりビット線BL0にデータ線DLが接続され、カラムゲートCG01によりソース線SL01には反転データ線DLBが接続され、カラムゲートCG03により、ビット線BL1にそのソース線SL01、すなわち、
反転データ線DLBの電位が接続される。ここで、メモリセルM20を選択しない場合は0Vの電圧を列選択信号COL0に送信する。
In the second embodiment, when selecting the memory cell M20 in the basic unit composed of the memory cells M20 and M21, the column decoder 300 transmits a voltage of 1 V to the column selection signal COL0, and the column selection signal COL0 is The data is transmitted to the gates of the column gates CG00, CG01, and CG03. Then, the data line DL is connected to the bit line BL0 by the column gate CG00, the inverted data line DLB is connected to the source line SL01 by the column gate CG01, and the source line SL01, that is, the bit line BL1 is connected to the bit line BL1 by the column gate CG03.
The potential of the inverted data line DLB is connected. Here, when the memory cell M20 is not selected, a voltage of 0 V is transmitted to the column selection signal COL0.
メモリセルM20とM21から成る基本ユニットの中のメモリセルM21を選択する場合は、列デコーダ300から1Vの電圧を列選択信号COL1に送信し、その列選択信号COL1をカラムゲートCG12、CG11、CG04のゲートに送信する。そうすると、カラムゲートCG12によりビット線BL1にデータ線DLが接続され、カラムゲートCG11によりソース線SL01には反転データ線DLBが接続され、カラムゲートCG04により、ビット線BL0にそのソース線SL01、すなわち、反転データ線DLBの電位が接続される。ここで、メモリセルM21を選択しない場合は0Vの電圧を列選択信号COL1に送信する。 When selecting the memory cell M21 in the basic unit composed of the memory cells M20 and M21, the column decoder 300 transmits a voltage of 1V to the column selection signal COL1, and the column selection signal COL1 is transmitted to the column gates CG12, CG11, CG04. Send to the gate. Then, the data line DL is connected to the bit line BL1 by the column gate CG12, the inverted data line DLB is connected to the source line SL01 by the column gate CG11, and the source line SL01, that is, the bit line BL0 is connected to the bit line BL0 by the column gate CG04. The potential of the inverted data line DLB is connected. Here, when the memory cell M21 is not selected, a voltage of 0 V is transmitted to the column selection signal COL1.
第2の実施形態は、この回路構成により、第1の実施形態では、メモリセルM00とM01との1組のメモリセルから成る基本ユニットに接続する列ゲート部400の回路が、データ線DL及び反転データ線DLBと6本の配線で接続していたのを、4本の配線のみで接続するようにして、配線の数を減らした。これにより、第2の実施形態では、列ゲート部400の配線が容易になり、カラムゲートCGのレイアウトを簡略化でき、そのレイアウトの面積を縮小することができる効果がある。 In the second embodiment, the circuit configuration of the column gate unit 400 connected to the basic unit composed of one set of memory cells M00 and M01 is connected to the data lines DL and The number of wirings is reduced by connecting the inverted data line DLB with the six wirings instead of the four wirings. Thereby, in the second embodiment, wiring of the column gate portion 400 is facilitated, and the layout of the column gate CG can be simplified, and the area of the layout can be reduced.
<第3の実施形態>
図13は、第3の実施形態を示す。第3の実施形態では、書き込み電圧発生回路510が、書込制御回路800から書き込みデータ入力信号Dinと書き込み制御信号WEを受信するとともに、基本ユニットの2つのメモリセルのうち一方を選択するカラムアドレス信号AY0を書込制御回路800から受信する。
<Third Embodiment>
FIG. 13 shows a third embodiment. In the third embodiment, the write voltage generation circuit 510 receives the write data input signal Din and the write control signal WE from the write control circuit 800 and selects a column address for selecting one of the two memory cells of the basic unit. Signal AY 0 is received from write control circuit 800.
そして、書き込み電圧発生回路510は、図14の回路図に示す回路から成り、図15の真理値表に従って、カラムアドレス信号AY0の値と書き込みデータ入力信号Dinの値に従って、データ線D1とD3へ出力する信号を切り替える。すなわち、データ線D2には、書き込みデータ入力信号Dinの値と同じ信号を出力し、データ線D1とD3には互いに反転した信号を出力する。データ線D3には、排他的論理和回路XORでカラムアドレス信号AY0とデータ入力信号Dinの排他的な論理和を取った信号が出力される。ここで、図14の書き込み電圧発生回路510におけるインバータINV2、3、4、5は、データ線D1,D2、D3への出力電流を多く取るためのバッファを兼ねており、論理的には省略できる。 The write voltage generation circuit 510 includes the circuit shown in the circuit diagram of FIG. 14. According to the truth table of FIG. 15, the write voltage generation circuit 510 is applied to the data lines D1 and D3 according to the value of the column address signal AY0 and the value of the write data input signal Din. Switch the output signal. That is, the same signal as the value of the write data input signal Din is output to the data line D2, and inverted signals are output to the data lines D1 and D3. A signal obtained by taking an exclusive OR of the column address signal AY0 and the data input signal Din by the exclusive OR circuit XOR is output to the data line D3. Here, the inverters INV2, 3, 4, and 5 in the write voltage generation circuit 510 of FIG. 14 also serve as a buffer for taking a large amount of output current to the data lines D1, D2, and D3, and can be logically omitted. .
また、図13のように、列ゲート部400の回路は、第1の実施形態の回路からカラムゲートCG10とCG11とCG12を除去し、カラム選択信号COL1を除去した回路にする。そして、ビット線BL0,ソース線SL01,ビット線BL1は、それぞれ、ゲートにカラム選択信号COL0が入力されるカラムゲートCG00、CG01、CG02を介してデータ線D1、D2、D3と接続する。 As shown in FIG. 13, the circuit of the column gate unit 400 is a circuit in which the column gates CG10, CG11, and CG12 are removed from the circuit of the first embodiment, and the column selection signal COL1 is removed. The bit line BL0, the source line SL01, and the bit line BL1 are connected to the data lines D1, D2, and D3 via column gates CG00, CG01, and CG02, respectively, to which the column selection signal COL0 is input.
同じく、ビット線BL2、ソース線SL23,ビット線BL3、・・・ビット線BLn、ソース線SLn(n+1)、ビット線BL(n+1)もそれぞれ、データ線D1、D2、D3に接続する。そして、カラム選択信号COL3、COL5、COL7・・・を除去する。それにより、これらの各基本ユニット毎のカラムゲートと、書き込み電圧発生回路510のデータ線D1、D2、D3とを3本の配線で接続する。 Similarly, bit line BL2, source line SL23, bit line BL3,... Bit line BLn, source line SLn (n + 1), and bit line BL (n + 1) are also connected to data lines D1, D2, and D3, respectively. Then, the column selection signals COL3, COL5, COL7,. Thereby, the column gate for each basic unit and the data lines D1, D2, and D3 of the write voltage generation circuit 510 are connected by three wirings.
(メモリセルへの書込み動作)
以下では、この回路のうち、メモリセルM20とM21から成る基本ユニットのメモリセルへのデータの書込み動作を説明する。この基本ユニットを動作させるため、列デコー
ダ300から1Vの電圧を列選択信号COL0に送信する。そうすると、その列選択信号COL0がカラムゲートCG00、CG01、CG02のゲートに接続しているので、0Vのデータ線D1がカラムゲートCG00によりビット線BL0に接続され、1Vのデータ線D2がカラムゲートCG01によりソース線SL01に接続され、1Vのデータ線D3がカラムゲートCG03によりビット線BL1に接続される。
(Write operation to memory cell)
In the following, the data write operation to the memory cell of the basic unit composed of the memory cells M20 and M21 in this circuit will be described. In order to operate this basic unit, a voltage of 1 V is transmitted from the column decoder 300 to the column selection signal COL0. Then, since the column selection signal COL0 is connected to the gates of the column gates CG00, CG01, and CG02, the 0V data line D1 is connected to the bit line BL0 by the column gate CG00, and the 1V data line D2 is connected to the column gate CG01. Is connected to the source line SL01, and the 1V data line D3 is connected to the bit line BL1 by the column gate CG03.
図13の回路のカラムアドレス信号AY0は、BL0、BL2、・・・(図13の左側メモリセル)を選択するか、BL1、BL3,・・・(図13の右側メモリセル)を選択するかを決める。カラムアドレス信号AY0の電位が0Vの場合は、図16の書込み状態表のように、データ入力信号Dinが1Vになるとデータ線D2が1Vになるとともにデータ線D1が0Vになる。 13 selects BL0, BL2,... (Left memory cell in FIG. 13) or BL1, BL3,... (Right memory cell in FIG. 13). Decide. When the potential of the column address signal AY0 is 0V, as shown in the write state table of FIG. 16, when the data input signal Din becomes 1V, the data line D2 becomes 1V and the data line D1 becomes 0V.
そのため、カラムアドレス信号AY0の電位が0Vの場合は、図16の書込み状態表のように、電位差があるソース線SL01とビット線BL0により、メモリセルM20に”1”が書き込まれる。 Therefore, when the potential of the column address signal AY0 is 0 V, “1” is written to the memory cell M20 by the source line SL01 and the bit line BL0 having a potential difference as shown in the write state table of FIG.
カラムアドレス信号AY0の電位が0Vの場合にデータ入力信号Dinが0Vになると、データ線D2とD3が0Vになるとともにデータ線D1が1Vになり、電位差があるソース線SL01とビット線BL0により、メモリセルM20に”0”が書き込まれる。 If the data input signal Din becomes 0V when the potential of the column address signal AY0 is 0V, the data lines D2 and D3 become 0V and the data line D1 becomes 1V, and the source line SL01 and the bit line BL0 having a potential difference “0” is written in the memory cell M20.
他方、カラムアドレス信号AY0の電位が1Vの場合は、図16の書込み状態表のように、データ入力信号Dinが1Vになるとデータ線D1とD2が1Vになるとともにデータ線D3が0Vになる。そのため、電位差があるデータ線D2とD3が接続するソース線SL01とビット線BL1により、メモリセルM21に”1”が書き込まれる。 On the other hand, when the potential of the column address signal AY0 is 1V, when the data input signal Din becomes 1V, the data lines D1 and D2 become 1V and the data line D3 becomes 0V as shown in the write state table of FIG. Therefore, “1” is written to the memory cell M21 by the source line SL01 and the bit line BL1 to which the data lines D2 and D3 having a potential difference are connected.
また、カラムアドレス信号AY0の電位が1Vの場合にデータ入力信号Dinが0Vになると、データ線D1及びD2が0Vになるとともにデータ線D3が1Vになる。そのため、電位差があるデータ線D2とD3が接続するソース線SL01とビット線BL1により、メモリセルM21に”0”が書き込まれる。 Further, when the potential of the column address signal AY0 is 1V and the data input signal Din becomes 0V, the data lines D1 and D2 become 0V and the data line D3 becomes 1V. Therefore, “0” is written in the memory cell M21 by the source line SL01 and the bit line BL1 to which the data lines D2 and D3 having a potential difference are connected.
(メモリセルからの読出し動作)
メモリセルからの読み出し時は、カラムアドレス信号AY0の電位が0Vの場合は、ソース線SL01との間に電位差があるビット線BL0、BL2、BLnのデータがデータ線D1に出力される。そのため、データ線D1の選択トランジスタTR1がカラムアドレス信号AY0により選択されて、センスアンプSA,出力回路OUTを通して出力信号Doutとして出力される。
(Read operation from memory cell)
At the time of reading from the memory cell, if the potential of the column address signal AY0 is 0V, the data of the bit lines BL0, BL2, BLn having a potential difference from the source line SL01 is output to the data line D1. Therefore, the selection transistor TR1 of the data line D1 is selected by the column address signal AY0, and is output as the output signal Dout through the sense amplifier SA and the output circuit OUT.
カラムアドレス信号AY0の電位が1Vの場合は、ソース線SL01との間に電位差があるビット線BL1、BL3、BL(n+1)のデータがデータ線D3に出力される。そのため、データ線D3の選択トランジスタTR3が反転カラムアドレス信号AY0Bにより選択されて、センスアンプSA,出力回路OUTを通して出力信号Doutとして出力される。 When the potential of the column address signal AY0 is 1V, the data of the bit lines BL1, BL3, BL (n + 1) having a potential difference from the source line SL01 is output to the data line D3. Therefore, the selection transistor TR3 of the data line D3 is selected by the inverted column address signal AY0B, and is output as the output signal Dout through the sense amplifier SA and the output circuit OUT.
<第4の実施形態>
図17と図18は、第4の実施形態を示す。第4の実施形態では、図17のように、隣接したメモリセルに同時にデータを読み書きする回路を構成する。図17には、16個のメモリセルに同時に書き込みを行う、16I/O(×16)を持つ例を示す。そして、図18のように、メモリセルアレイ100の回路を、同時にデータ読み書きする隣接したメモリセル群毎にメモリブロック100−0から100−nに分割する。
<Fourth Embodiment>
17 and 18 show a fourth embodiment. In the fourth embodiment, as shown in FIG. 17, a circuit for simultaneously reading and writing data in adjacent memory cells is configured. FIG. 17 shows an example having 16 I / O (× 16) for simultaneously writing to 16 memory cells. Then, as shown in FIG. 18, the circuit of the memory cell array 100 is divided into memory blocks 100-0 to 100-n for each adjacent memory cell group that simultaneously reads and writes data.
また、列ゲート部400を、各メモリブロックに対応させて、各メモリブロックに接続する列ゲートブロック400−0、400−1〜400−nに分割する。列ゲートブロック400−kとメモリブロック100−kとは一体にして、図18の回路図の横方向に順番にメモリブロックを配置するのが好適である。そして、列デコーダ300は、図18の回路図の横方向に配置した列ゲートブロック400−kに対応した位置の上方に、それぞれのデコード回路を配置するのが好適である。 Further, the column gate unit 400 is divided into column gate blocks 400-0 and 400-1 to 400-n connected to the memory blocks in association with the memory blocks. The column gate block 400-k and the memory block 100-k are preferably integrated and the memory blocks are sequentially arranged in the horizontal direction of the circuit diagram of FIG. In the column decoder 300, it is preferable to dispose each decoding circuit above the position corresponding to the column gate block 400-k arranged in the horizontal direction in the circuit diagram of FIG.
図17のように、メモリブロック100−0は列アドレス0に対応したメモリセル群であり、列ゲートブロック400−0のカラムゲートCG00、CG01、CG02、CG20、CG21、CG22〜CG(14)0、CG(14)1、CG(14)2のソース端子にビット線BL0、BL1、BL2、BL3〜BL14、BL15を接続する。 As shown in FIG. 17, the memory block 100-0 is a memory cell group corresponding to the column address 0, and the column gates CG00, CG01, CG02, CG20, CG21, CG22 to CG (14) 0 of the column gate block 400-0. , CG (14) 1, CG (14) 2 are connected to bit lines BL0, BL1, BL2, BL3 to BL14, BL15.
列選択信号COL0により列ゲートブロック400−0のカラムゲートCG00、CG01、CG02、CG20、CG21、CG22〜CG(14)0、CG(14)1、CG(14)2のゲートが同時に開かれ、それらのカラムゲートのドレイン端子が接続するデータ線DL0、DL1、DL2、DL3〜DL14、DL15が、メモリブロック100−0のビット線BL0、BL1、BL2、BL3〜BL14、BL15に接続される。 The column gates CG00, CG01, CG02, CG20, CG21, CG22 to CG (14) 0, CG (14) 1, CG (14) 2 of the column gate block 400-0 are simultaneously opened by the column selection signal COL0. Data lines DL0, DL1, DL2, DL3 to DL14, and DL15 connected to the drain terminals of the column gates are connected to the bit lines BL0, BL1, BL2, BL3 to BL14, and BL15 of the memory block 100-0.
また、メモリブロック100−0のソース線SL01、SL23〜SL(14)(15)は、列デコーダ300の共通ソース線COMSLによってゲートを開かれるカラムゲートCG01、CG21〜CG(14)1のドレイン端子に接続する。 The source lines SL01 and SL23 to SL (14) (15) of the memory block 100-0 are drain terminals of the column gates CG01 and CG21 to CG (14) 1 whose gates are opened by the common source line COMSL of the column decoder 300. Connect to.
同様にして、図18のメモリブロック100−1は列アドレス0に対応したメモリセル群であり、列選択信号COL1により列ゲートブロック400−1のカラムゲートが開かれ、データ線DL0〜DL15が、メモリブロック100−1のビット線BL0、BL1、BL2、BL3〜BL14、BL15に接続される。メモリブロック100−nは列アドレスnに対応したメモリセル群であり、列選択信号COLnにより列ゲートブロック400−nのカラムゲートが開かれ、データ線DL0〜DL15が、メモリブロック100−nのビット線BL0、BL1、BL2、BL3〜BL14、BL15に接続される。 Similarly, the memory block 100-1 in FIG. 18 is a memory cell group corresponding to the column address 0. The column gate of the column gate block 400-1 is opened by the column selection signal COL1, and the data lines DL0 to DL15 are connected to each other. The bit lines BL0, BL1, BL2, BL3 to BL14, BL15 of the memory block 100-1 are connected. The memory block 100-n is a group of memory cells corresponding to the column address n. The column gate of the column gate block 400-n is opened by the column selection signal COLn, and the data lines DL0 to DL15 are bit of the memory block 100-n. Connected to the lines BL0, BL1, BL2, BL3 to BL14, BL15.
図17の回路のように、メモリブロック100−0は、各I/Oに繋がるビット線BL0〜BL15及び、ソース線SL01〜SL(14)(15)を含み、ビット線BL0とBL1はメモリセルM00とM01を介して共通のソース線SL01に繋げる。同様にして、ビット線BL14とBL15はメモリセルM014とM15を介して共通のソース線SL(14)(15)と接続する。図18のメモリブロック100−1から100−nについても同様に構成する。 As in the circuit of FIG. 17, the memory block 100-0 includes bit lines BL0 to BL15 and source lines SL01 to SL (14) (15) connected to each I / O, and the bit lines BL0 and BL1 are memory cells. It is connected to a common source line SL01 via M00 and M01. Similarly, bit lines BL14 and BL15 are connected to a common source line SL (14) (15) via memory cells M014 and M15. The memory blocks 100-1 to 100-n in FIG.
図19に、書き込み電圧発生回路510の具体回路を示す。書き込み時は、書き込み制御信号WE="1"となり、書き込み状態に設定すると、データ入力信号Din0〜Din15に従って、その反転電圧がデータ線DL0〜DL15に出力される。また、共通ソース線COMSLの信号が、図示しない0.6Vを発生する電源回路より電圧VSLを供給され、0.6Vを出力する。これにより、書き込み電圧(抵抗変化型素子に印加する電圧)を0.6Vにする。ここで、非特許文献1のMTJ素子を用いた場合は、抵抗変化型素子に対する印加電圧を0.6V(MTJ素子の最低動作電圧)以上確保できればストアが可能であり、そのとき抵抗変化型素子に流れる電流は49μAとなる。 FIG. 19 shows a specific circuit of the write voltage generation circuit 510. At the time of writing, the write control signal WE = "1", and when the writing state is set, the inverted voltage is output to the data lines DL0 to DL15 according to the data input signals Din0 to Din15. Further, the signal of the common source line COMSL is supplied with a voltage VSL from a power supply circuit that generates 0.6 V (not shown), and outputs 0.6 V. Thereby, the write voltage (voltage applied to the resistance variable element) is set to 0.6V. Here, when the MTJ element of Non-Patent Document 1 is used, if the voltage applied to the resistance variable element can be secured to 0.6 V (minimum operating voltage of the MTJ element) or more, the store can be performed. The current flowing in the current becomes 49 μA.
なお、本実施例の回路では、カラムゲートCGはCMOS回路で構成し、また、メモリセルMkjのメモリセル選択用トランジスタTNもCMOS回路で構成する。CMOS回路で構成したメモリセル選択用トランジスタTNでは、トランジスタの閾値相当の電圧降下(いわゆる閾値落ち)を起こさないので、MTJ素子の抵抗変化型素子に加える印加電
圧のみを、共通ソース線COMSLに加える電圧とデータ入力信号Din0〜Din15との差の電圧にするだけで、メモリセルへデータを書き込める効果がある。
In the circuit of this embodiment, the column gate CG is formed of a CMOS circuit, and the memory cell selection transistor TN of the memory cell Mkj is also formed of a CMOS circuit. In the memory cell selection transistor TN formed of a CMOS circuit, a voltage drop corresponding to the threshold of the transistor (so-called threshold drop) does not occur, so that only the applied voltage applied to the resistance variable element of the MTJ element is applied to the common source line COMSL. There is an effect that data can be written into the memory cell only by setting the voltage to the difference voltage between the voltage and the data input signals Din0 to Din15.
一方、書き込み制御信号WE="0"となり、読み出し状態になると、データ線DL0〜DL15はオープンとなり、共通ソース線COMSLは0V(GND)レベルとなる。 On the other hand, when the write control signal WE = “0” and the read state is set, the data lines DL0 to DL15 are opened, and the common source line COMSL is set to the 0 V (GND) level.
(回路の動作)
図20は、図17のメモリブロック100−0の一部の回路を抜粋した図である。この図20の回路を参照して、本実施例の動作を説明する。本実施形態では、同一のソース線SL23に接続しているメモリセルM12、M13に独立して、独立なビット線BL2、BL3の伝送されたデータを書き込む。図21にこの回路動作のバイアス条件を示す。
(Circuit operation)
FIG. 20 is an excerpt of a part of the circuit of the memory block 100-0 of FIG. The operation of this embodiment will be described with reference to the circuit of FIG. In this embodiment, the transmitted data on the independent bit lines BL2 and BL3 is written to the memory cells M12 and M13 connected to the same source line SL23. FIG. 21 shows the bias conditions for this circuit operation.
以下では、この回路のメモリセルM12とM13への書き込みデータの組み合わせで、ケース1〜ケース4を示す。ここで、メモリセルM12及びM13に用いるCMOS回路にはトランジスタの閾値の電圧降下が無いので、ビット線BL2又はビット線BL3の電圧とソース線SL23の電圧の差がそのまま、メモリセルM12及びM13の抵抗変化型素子に印加される。そのため、メモリセルM12とM13の最低動作電圧は、抵抗変化型素子(MTJ素子)の最低動作電圧の0.6Vと等しい。 In the following, cases 1 to 4 are shown by combinations of write data to the memory cells M12 and M13 of this circuit. Here, the CMOS circuit used for the memory cells M12 and M13 does not have a transistor threshold voltage drop, so that the difference between the voltage of the bit line BL2 or bit line BL3 and the voltage of the source line SL23 remains unchanged. Applied to the resistance variable element. Therefore, the minimum operating voltage of the memory cells M12 and M13 is equal to the minimum operating voltage of 0.6 V of the resistance variable element (MTJ element).
(ケース1)
図22にケース1の場合の、メモリセルM00〜M03の動作の状態を示す。ケース1は、メモリセルM12とM13の両方に"0"データを書き込む例である。ビット線BL2に、MTJ素子の最低動作電圧0.6Vの2倍の1.2Vを印加し、ソース線SL23に、MTJ素子の最低動作電圧0.6Vを印加し、ビット線BL3に、MTJ素子の最低動作電圧の2倍の1.2Vを印加する。
(Case 1)
FIG. 22 shows the operation state of the memory cells M00 to M03 in the case 1. Case 1 is an example in which “0” data is written to both memory cells M12 and M13. A minimum operating voltage of 0.6V of the MTJ element is applied to the bit line BL2 and a minimum operating voltage of 0.6V of the MTJ element is applied to the source line SL23, and the MTJ element is applied to the bit line BL3. Apply 1.2V, which is twice the minimum operating voltage.
このようなバイアスにすると、ビット線BL2及びBL3とソース線SL23の間に0.6Vの正電圧の電位差を生じ、メモリセルM12及びM13それぞれの抵抗変化型素子にその電位差の電圧が印加される。そのため、メモリセルM12及びM13の抵抗変化型素子は低抵抗となり、それぞれ"0"データが書き込まれる。 With such a bias, a positive voltage difference of 0.6 V is generated between the bit lines BL2 and BL3 and the source line SL23, and the voltage of the potential difference is applied to the resistance variable elements of the memory cells M12 and M13. . Therefore, the resistance variable elements of the memory cells M12 and M13 have low resistance, and “0” data is written to each of them.
(ケース2)
図23にケース2の場合の、M00〜M03のセル動作の状態を示す。ケース2では、ビット線BL2に、MTJ素子の最低動作電圧0.6Vの2倍の1.2Vを印加し、ソース線SL23にMTJ素子の最低動作電圧0.6Vを印加し、ビット線BL3に0Vの電圧を印加する。この状態では、メモリセルM12の抵抗変化型素子には、ビット線BL2の電圧とソース線SL23の差の0.6Vの正電圧が印加され、メモリセルM13の抵抗変化型素子には、ビット線BL3の電圧とソース線SL23の差の−0.6Vの負電圧が印加される。そのため、メモリセルM12の抵抗変化型素子は低抵抗に変化し、メモリセルM13の抵抗変化型素子は高抵抗に変化する。すなわち、メモリセルM12には"0"が書き込まれ、メモリセルM13には"1"が書き込まれる。
(Case 2)
FIG. 23 shows the cell operation state of M00 to M03 in case 2. In Case 2, 1.2 V, which is twice the minimum operating voltage 0.6V of the MTJ element, is applied to the bit line BL2, the minimum operating voltage 0.6V of the MTJ element is applied to the source line SL23, and the bit line BL3 is applied. Apply a voltage of 0V. In this state, a positive voltage of 0.6 V, which is the difference between the voltage of the bit line BL2 and the source line SL23, is applied to the resistance variable element of the memory cell M12, and the bit line is applied to the resistance variable element of the memory cell M13. A negative voltage of −0.6 V, which is the difference between the voltage of BL3 and the source line SL23, is applied. Therefore, the resistance variable element of the memory cell M12 changes to low resistance, and the resistance variable element of the memory cell M13 changes to high resistance. That is, “0” is written in the memory cell M12 and “1” is written in the memory cell M13.
(ケース3)
同様にして、ケース3では、メモリセルM12が高抵抗となり"1"データが書き込まれ、メモリセルM13が低抵抗となり、"0"データが書き込まれる。
(ケース4)
ケース4では、メモリセルM12、M13共に"1"が書き込まれる。
(Case 3)
Similarly, in case 3, the memory cell M12 has a high resistance and "1" data is written, and the memory cell M13 has a low resistance and "0" data is written.
(Case 4)
In case 4, “1” is written to both the memory cells M12 and M13.
このように、本実施形態では、共通ソース線COMSLに0.6Vの電圧を供給し、その共通ソース線COMSLの電圧をメモリブロック100−kのソース線に接続すること
で、ソース線を共有する隣接したメモリセルM12、M13に、独立した任意のデータを書き込むことが出来る効果がある。
As described above, in this embodiment, a voltage of 0.6 V is supplied to the common source line COMSL, and the voltage of the common source line COMSL is connected to the source line of the memory block 100-k, thereby sharing the source line. There is an effect that arbitrary independent data can be written in the adjacent memory cells M12 and M13.
(読出し動作)
データ読み出し時は、書き込み電圧発生回路510は、データ線DL0〜DL15を駆動する3ステートバッファを出力ディセーブル状態(フローティング状態)とし、共通ソース線COMSLに0Vを供給する。そして、各センスアンプ600は、0.2Vの電圧をデータ線DL0〜DL15に印加し、各センスアンプ600からデータ線DL0〜DL15に流れ込む電流を検知して増幅する。こうして、書き込まれたデータ(抵抗値)により、"0"データ(Low)あるいは"1"データ(High)が読み出される。
(Read operation)
At the time of data reading, the write voltage generation circuit 510 sets the 3-state buffer that drives the data lines DL0 to DL15 to the output disabled state (floating state), and supplies 0 V to the common source line COMSL. Each sense amplifier 600 applies a voltage of 0.2 V to the data lines DL0 to DL15, and detects and amplifies the current flowing from each sense amplifier 600 to the data lines DL0 to DL15. Thus, “0” data (Low) or “1” data (High) is read out according to the written data (resistance value).
100・・・メモリセルアレイ
100−0、100−1、100−n・・・メモリブロック
200・・・行デコーダ
300・・・列デコーダ
400・・・列ゲート部
400−0〜400−n・・・列ゲートブロック
500、510、WD・・・書き込み電圧発生回路
600、SA・・・センスアンプ
700、OUT・・・出力回路
800・・・書込制御回路
AY0・・・カラムアドレス信号
AY0B・・・反転カラムアドレス信号
BL,BL0〜BLn・・・ビット線
CG、CG00〜CG(14)2・・・カラムゲート
COL、COL0、COL1、COL2、COL3、COLn−1,COLn・・・列選択信号
COLB・・・反転列選択信号
CS・・・スルーホール
Din、Din0〜Din15・・・データ入力信号
DL、D1、D2、D3、DL0〜DL15・・・データ線
DLB・・・反転データ線
INV1〜INV5・・・インバータ
Mkj、M00、M01、M03〜Mm(n+1)・・・メモリセル
Mt1・・・第1メタル層
Mt2・・・第2メタル層
n・・・nチャンネル拡散層
p・・・p型領域
R、R1、R2、MTJ・・・抵抗変化型素子
SL,SL01〜SLn(n+1)・・・ソース線
SUB・・・半導体基板
TN、TN1、TN2、TN3・・・メモリセル選択用トランジスタ
TR1・・・データ線D1の選択トランジスタ
TR3・・・データ線D3の選択トランジスタ
V1・・・スルーホール
WE・・・書き込み制御信号
WL、WLk、WL0〜WLm・・・ワード線
XOR・・・排他的論理和回路
DESCRIPTION OF SYMBOLS 100 ... Memory cell array 100-0, 100-1, 100-n ... Memory block 200 ... Row decoder 300 ... Column decoder 400 ... Column gate part 400-0-400-n ... Column gate blocks 500, 510, WD ... write voltage generation circuit 600, SA ... sense amplifier 700, OUT ... output circuit 800 ... write control circuit AY0 ... column address signal AY0B ... Inverted column address signals BL, BL0 to BLn... Bit lines CG, CG00 to CG (14) 2... Column gates COL, COL0, COL1, COL2, COL3, COLn-1, COLn. COLB ... Inverted column selection signal CS ... Through hole Din, Din0 to Din15 ... Data input signals DL, D1, D , D3, DL0 to DL15 ... data line DLB ... inverted data lines INV1 to INV5 ... inverters Mkj, M00, M01, M03 to Mm (n + 1) ... memory cell Mt1 ... first metal layer Mt2... Second metal layer n... N channel diffusion layer p... P-type regions R, R1, R2, MTJ... Variable resistance elements SL, SL01 to SLn (n + 1). SUB ... Semiconductor substrate TN, TN1, TN2, TN3 ... Memory cell selection transistor TR1 ... Selection transistor TR3 on data line D1 ... Selection transistor V1 on data line D3 ... Through hole WE ... Write control signals WL, WLk, WL0 to WLm: word line XOR: exclusive OR circuit
Claims (5)
前記ソース線を第1のメタル層に配線し、
前記ビット線を第2のメタル層に配線し、
前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、
前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させ、
行デコーダが前記メモリセルアレイに接続するワード線に1つのメモリセルの行を選択する行選択信号を出力し、書き込み電圧発生回路がメモリセルへ書き込むデータの値に応じて出力電圧を切り替える複数のデータ線を有し、前記ビット線及び前記ソース線が、列ゲート部における複数のカラムゲートのトランジスタを介して、前記複数のデータ線と接続が切り替えられ、前記データ線のうちの一部にセンスアンプが接続され、列デコーダから出力する列選択信号が前記カラムゲートを開閉して前記データ線を切り替えて前記ビット線及び前記ソース線に接続することで1つのメモリセルの列を選択して、メモリセルにデータを読み書きする不揮発性メモリであって、前記基本ユニットの2つのメモリセルの2つのビット線が前記列ゲート部における2つのカラムゲートに接続され、該2つのカラムゲートが2つの前記データ線に接続され、前記ソース線がソース線用のカラムゲートを介してソース線用の前記データ線に接続され、前記2つのカラムゲートのトランジスタの開閉が列デコーダの2つの列選択信号で制御されていることを特徴とする不揮発性メモリ。 A circuit in which one memory cell selection transistor and one variable resistance element are connected in series is used as a memory cell, and a memory cell array having a basic unit in which two memory cells are adjacent to each other is provided. one of the source terminal of the memory cell selection transistor of the memory cell connected to a common source line, Ri resistance change memory der connected to two bit lines said two memory cells,
Wiring the source line to the first metal layer;
Wiring the bit line to a second metal layer;
Running the wiring pattern of the source line and the wiring pattern of the bit line in parallel,
A region of the wiring pattern of the source line and a part of the wiring pattern of the bit line are vertically overlapped to face each other ,
A plurality of data in which a row decoder outputs a row selection signal for selecting a row of one memory cell to a word line connected to the memory cell array, and a write voltage generation circuit switches an output voltage in accordance with a value of data written to the memory cell. The bit line and the source line are switched in connection with the plurality of data lines via a plurality of column gate transistors in a column gate portion, and a sense amplifier is connected to a part of the data lines. And a column selection signal output from a column decoder opens and closes the column gate, switches the data line and connects to the bit line and the source line to select a column of one memory cell, and A nonvolatile memory for reading / writing data from / to a cell, wherein two bit lines of two memory cells of the basic unit are connected to the column gate And the two column gates are connected to the two data lines, the source line is connected to the data line for the source line via the column gate for the source line, and the 2 A non-volatile memory , wherein opening and closing of transistors of one column gate is controlled by two column selection signals of a column decoder .
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