JP5857838B2 - 露光装置および画像形成装置 - Google Patents

Description

本発明は、露光装置および画像形成装置に関する。

公報記載の従来技術として、主走査方向に沿って一列に配列された２６０個の発光サイリスタをそれぞれが有する複数の発光チップを、主走査方向に沿い且つ副走査方向に２列となるように千鳥状に配置してなる発光装置であって、隣接する２つの発光チップの境界において、一方の発光チップの一端に設けられた複数の発光サイリスタと、他方の発光チップの他端に設けられた複数の発光サイリスタとを、副走査方向からみたときに重なるように配置することが記載されている。

特開２０１０−６４３３８号公報

本発明は、露光において主走査方向の倍率を補正する場合に、副走査方向に沿う筋の発生を抑制することを目的とする。

請求項１記載の発明は、主走査方向に並べて配置される複数の発光素子を備えた一方の素子列と、前記主走査方向に並べて配置される複数の発光素子を備え、前記一方の素子列と少なくとも一部が副走査方向からみて重なる重なり部を形成する他方の素子列と、前記一方の素子列を構成する複数の発光素子の発光／非発光、および、前記他方の素子列を構成する複数の発光素子の発光／非発光を制御する制御部とを備え、前記一方の素子列は、前記重なり部よりも外側で第１間隔にて複数の発光素子を並べてなる第１素子列と、当該第１素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個（ｍは２以上の整数）の発光素子を並べてなる第２素子列と、当該第２素子列に隣接し且つ当該重なり部の内側で当該第１間隔とは異なる第２間隔にてｎ個（ｎは２以上の整数であって、ｎ≠ｍ）の発光素子を並べてなる第３素子列とを有し、前記他方の素子列は、前記重なり部よりも外側で前記第１間隔にて複数の発光素子を並べてなる第４素子列と、当該第４素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個の発光素子を並べてなる第５素子列と、当該第５素子列に隣接し且つ当該重なり部の内側で前記第２間隔にてｎ個の発光素子を並べてなる第６素子列とを有し、前記制御部は、前記一方の素子列では前記第１素子列および前記第２素子列を発光可能に設定するとともに前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列および前記第５素子列を発光可能に設定するとともに前記第６素子列を発光させないように設定する第１の制御と、前記一方の素子列では前記第１素子列、前記第２素子列および前記第３素子列を発光可能に設定し、且つ、前記他方の素子列では前記第４素子列を発光可能に設定するとともに前記第５素子列および前記第６素子列を発光させないように設定する第２の制御と、前記一方の素子列では前記第１素子列を発光可能に設定するとともに前記第２素子列および前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列、前記第５素子列および前記第６素子列を発光可能に設定する第３の制御とを選択して実行することを特徴とする露光装置である。

請求項２記載の発明は、前記制御部は、副走査方向における列の変化に関わらず前記第１の制御を実行する第１の設定、または、副走査方向における列の変化に応じて前記第２の制御と前記第３の制御とを切り替えながら実行する第２の設定にて制御を行うことを特徴とする請求項１記載の露光装置である。
請求項３記載の発明は、前記第２間隔が前記第１間隔よりも小さい場合に、前記一方の素子列において、前記第２素子列を構成する発光素子における主走査方向の長さよりも、前記第３素子列を構成する発光素子における主走査方向の長さが小さく設定され、前記他方の素子列において、前記第５素子列を構成する発光素子における主走査方向の長さよりも、前記第６素子列を構成する発光素子における主走査方向の長さが小さく設定されることを特徴とする請求項１または２記載の露光装置である。
請求項４記載の発明は、前記第２間隔が前記第１間隔よりも大きい場合に、前記一方の素子列において、前記第２素子列を構成する発光素子における主走査方向の長さよりも、前記第３素子列を構成する発光素子における主走査方向の長さが大きく設定され、前記他方の素子列において、前記第５素子列を構成する発光素子における主走査方向の長さよりも、前記第６素子列を構成する発光素子における主走査方向の長さが大きく設定されることを特徴とする請求項１または２記載の露光装置である。

請求項５記載の発明は、回転する潜像保持体と、回転する前記潜像保持体を帯電する帯電手段と、帯電された前記潜像保持体を露光する露光手段と、前記露光手段によって前記潜像保持体に形成された静電潜像を現像する現像手段とを備え、前記露光手段は、前記潜像保持体の軸方向に倣う主走査方向に並べて配置される複数の発光素子を備えた一方の素子列と、前記主走査方向に並べて配置される複数の発光素子を備え、前記一方の素子列と少なくとも一部が副走査方向からみて重なる重なり部を形成する他方の素子列と、前記一方の素子列を構成する複数の発光素子の発光／非発光、および、前記他方の素子列を構成する複数の発光素子の発光／非発光を制御する制御部とを備え、前記一方の素子列は、前記重なり部よりも外側で第１間隔にて複数の発光素子を並べてなる第１素子列と、当該第１素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個（ｍは２以上の整数）の発光素子を並べてなる第２素子列と、当該第２素子列に隣接し且つ当該重なり部の内側で当該第１間隔とは異なる第２間隔にてｎ個（ｎは２以上の整数であってｎ≠ｍ）の発光素子を並べてなる第３素子列とを有し、前記他方の素子列は、前記重なり部よりも外側で前記第１間隔にて複数の発光素子を並べてなる第４素子列と、当該第４素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個の発光素子を並べてなる第５素子列と、当該第５素子列に隣接し且つ当該重なり部の内側で前記第２間隔にてｎ個の発光素子を並べてなる第６素子列とを有し、前記制御部は、前記一方の素子列では前記第１素子列および前記第２素子列を発光可能に設定するとともに前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列および前記第５素子列を発光可能に設定するとともに前記第６素子列を発光させないように設定する第１の制御と、前記一方の素子列では前記第１素子列、前記第２素子列および前記第３素子列を発光可能に設定し、且つ、前記他方の素子列では前記第４素子列を発光可能に設定するとともに前記第５素子列および前記第６素子列を発光させないように設定する第２の制御と、前記一方の素子列では前記第１素子列を発光可能に設定するとともに前記第２素子列および前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列、前記第５素子列および前記第６素子列を発光可能に設定する第３の制御とを選択して実行することを特徴とする画像形成装置である。

請求項１記載の発明によれば、本構成を有していない場合と比較して、露光において主走査方向の倍率を補正する場合に、副走査方向に沿う筋の発生を抑制することができる。
請求項２記載の発明によれば、本構成を有していない場合と比較して、露光において主走査方向の倍率を補正しない場合においても、副走査方向に沿う筋の発生を抑制することができる。
請求項３記載の発明によれば、本構成を有していない場合と比較して、露光において主走査方向の倍率を縮小する補正を行うことができる。
請求項４記載の発明によれば、本構成を有していない場合と比較して、露光において主走査方向の倍率を拡大する補正を行うことができる。
請求項５記載の発明によれば、本構成を有していない場合と比較して、露光において主走査方向の倍率を補正する場合に、副走査方向に沿う筋の発生を抑制することができる。

本実施の形態が適用される画像形成装置の全体構成の一例を示した図である。 本実施の形態が適用される発光素子ヘッドの構成の一例を示した図である。 発光素子ヘッドにおける回路基板および発光部の上面図である。 発光部を構成する発光チップの構造を説明するための図である。 発光チップとして自己走査型発光素子アレイチップを採用した場合における、信号発生回路の構成および回路基板の配線構成を示した図である。 発光チップの回路構成を説明するための図である。 発光チップにおいて発光素子アレイを構成する複数の発光サイリスタの配列を説明するための図である。 （ａ）は、発光部において上流側発光部を構成する奇数発光チップを説明するための図であり、（ｂ）は、発光部において下流側発光部を構成する偶数発光チップを説明するための図である。 発光チップ、奇数発光チップおよび偶数発光チップと、発光チップにおける各発光サイリスタ、奇数発光チップにおける各発光点および偶数発光チップにおける各発光点との関係を示した図である。 発光部における、３つの発光チップの配列を示した図である。 発光部を構成する複数の発光チップを駆動する信号を発生する信号発生回路の構成を説明するための図である。 発光チップ（奇数発光チップ）とそのＯＵＴ側に隣接する発光チップ（偶数発光チップ）との境界すなわち縮小側重なり部およびその前後において、発光の対象となる発光点を説明するための図である。 発光チップ（偶数発光チップ）とそのＯＵＴ側に隣接する発光チップ（奇数発光チップ）との境界すなわち拡大側重なり部およびその前後において、発光の対象となる発光点を説明するための図である。 主走査無補正設定時における、各発光チップの動作を説明するためのタイミングチャートである。 主走査無補正設定時において、副走査方向における奇数列目を露光する場合と副走査方向における偶数列目を露光する場合とを比較するための図である。 主走査縮小補正時における、各発光チップの動作を説明するためのタイミングチャートである。 主走査縮小補正時において、副走査方向における奇数列目を露光する場合と副走査方向における偶数列目を露光する場合とを比較するための図である。 主走査拡大補正時における、各発光チップの動作を説明するためのタイミングチャートである。 主走査拡大補正時において、副走査方向における奇数列目を露光する場合と副走査方向における偶数列目を露光する場合とを比較するための図である。 縮小側重なり部およびその前後に設けられた発光サイリスタを用いて形成された、網点の構造を説明するための図である。 拡大側重なり部およびその前後に設けられた発光サイリスタを用いて形成された、網点の構造を説明するための図である。

以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
＜画像形成装置の説明＞
図１は、本実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。
図１に示す画像形成装置１は、一般にタンデム型と呼ばれるものである。この画像形成装置１は、各色のデータに対応して画像形成を行う画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信した画像データに対して、予め定められた画像処理を施す画像処理部４０を備えている。

画像形成プロセス部１０は、一定の間隔をおいて並べて配置される画像形成ユニット１１を備えている。より具体的に説明すると、本実施の形態の画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する潜像保持体の一例としての感光体ドラム１２、感光体ドラム１２に表面に形成された感光層を予め定められた電位に帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２の感光層を露光して静電潜像を形成する露光手段の一例としての発光素子ヘッド１４、発光素子ヘッド１４によって形成された静電潜像を現像する現像手段の一例としての現像器１５を備えている。ここで、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、現像器１５に収容されるトナーを除いて、構成に違いはない。そして、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれが、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。

また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２に形成された各色のトナー像を記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動する駆動ロール２２と、感光体ドラム１２上のトナー像を記録用紙に転写させる転写ロール２３と、記録用紙に転写後のトナー像を定着させる定着器２４とを備えている。

この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信した画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された露光データに基づいて発光する発光素子ヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。同様に、他の画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）のトナー像が形成される。

各色の画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２に形成された各色のトナー像は、矢印Ｂ方向に回転する用紙搬送ベルト２１の移動に伴って供給されてくる記録用紙に、転写ロール２３を介して印加された転写電界により順次静電転写され、記録用紙上には、各色のトナー像が重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器２４まで搬送される。定着器２４に搬送された記録用紙上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙上に固定化され、画像形成装置１の外に排出される。

＜発光素子ヘッドの説明＞
図２は、本実施の形態が適用される発光素子ヘッド１４の構成の一例を示した図である。
この発光素子ヘッド１４は、ハウジング６１と、複数の発光素子（発光素子７１：後述する図４参照）を備えた発光部６３と、発光部６３や信号発生回路（後述する図３を参照）等を搭載する回路基板６２と、発光部６３から出射された光を感光体ドラム１２上で結像させるロッドレンズアレイ６４とを備える。

ハウジング６１は、例えば金属で構成されており、回路基板６２およびロッドレンズアレイ６４を、発光部６３の発光点とロッドレンズアレイ６４の焦点面とが一致するように支持している。また、ロッドレンズアレイ６４は、径方向屈折率分布型レンズを、感光体ドラム１２の軸方向（主走査方向）に沿って複数並べることで構成されている。

＜発光部の説明＞
図３は、発光素子ヘッド１４における回路基板６２および発光部６３の上面図である。
図３に示すように、発光部６３は、回路基板６２上に、６０個の発光チップＣ（Ｃ１〜Ｃ６０）を、主走査方向ＦＳに沿い且つ副走査方向ＳＳにおいて二列となるように、千鳥状に配置して構成されている。以下の説明においては、発光部６３のうち、感光体ドラム１２の回転方向Ａ（図１参照）に沿う副走査方向ＳＳにおいて回転方向上流側に配置される複数（３０個）の発光チップＣで構成される部位を上流側発光部６３ａと呼び、副走査方向ＳＳにおいて回転方向下流側に配置される複数（３０個）の発光チップＣで構成される部位を、下流側発光部６３ｂと呼ぶ。ここで、本実施の形態では、上流側発光部６３ａが、主走査方向ＦＳにおいて奇数番目に配置される発光チップＣ（Ｃ１、Ｃ３、…、Ｃ５７、Ｃ５９）で構成されている。一方、下流側発光部６３ｂは、主走査方向ＦＳにおいて偶数番目に配置される発光チップＣ（Ｃ２、Ｃ４、…、Ｃ５８、Ｃ６０）で構成されている。なお、以下の説明においては、必要に応じて、上流側発光部６３ａを構成する発光チップＣを奇数発光チップＣｏと呼ぶことがあり、下流側発光部６３ｂを構成する発光チップＣを偶数発光チップＣｅと呼ぶことがある。また、以下の説明においては、発光部６３のうち、図中左側となる主走査方向ＦＳの一端側を「ＩＮ側」と呼び、図中右側となる主走査方向ＦＳの他端側を「ＯＵＴ側」と呼ぶ。
そして、回路基板６２のうち、発光部６３からみてＩＮ側となる部位には、発光部６３を構成する複数の発光チップＣの発光を制御するための信号を発生する信号発生回路１００が設けられている。

図４は、発光部６３を構成する発光チップＣの構造を説明するための図である。ここで、図４（ａ）は発光チップＣを光の出射面側からみた図であり、図４（ｂ）は図４（ａ）におけるＩＶｂ−ＩＶｂ断面図である。
発光チップＣは、長方形状の基板７０と、基板７０における一方の面に、主走査方向ＦＳ（図３参照）に倣う長手方向に沿って直線状に一列に配置される複数の発光素子７１とを備えている。これら複数の発光素子７１によって、発光素子アレイ（発光素子アレイ８１：後述する図６参照）が構成されている。また、発光チップＣにおいて、基板７０の長手方向両端には、発光素子アレイを挟むように、発光素子アレイを駆動する信号を入出力するためのボンディングパッド７２が２個ずつ設けられている。さらに、発光チップＣは、基板７０上に設けられた各々の発光素子７１を覆うマイクロレンズ７３を有している。

＜自己走査型発光素子アレイチップの説明＞
上述した発光チップＣとしては、発光素子アレイを構成する複数の発光素子７１について、個々にスイッチを設けることにより、発光／非発光を制御するものを用いてもかまわない。ただし、本実施の形態では、発光チップＣとして、共通の転送信号を用いて複数の発光素子７１の発光／非発光を制御することが可能な、自己走査型発光素子アレイ（ＳＬＥＤ：Self-Scanning Light Emitting Device）チップを用いている。自己走査型発光素子アレイチップは、発光素子７１としてｐｎｐｎ構造を持つ発光サイリスタを用い、発光素子７１の自己走査が実現できるように構成したものである。

図５は、発光チップＣとして自己走査型発光素子アレイチップを採用した場合における、信号発生回路１００の構成および回路基板６２の配線構成を示した図である。
信号発生回路１００には、画像出力制御部３０（図１参照）より、ライン同期信号Ｌｓｙｎｃ、画像データＶｄａｔａ、クロック信号ｃｌｋ、およびリセット信号ＲＳＴ等の各種制御信号が入力されるようになっている。そして、信号発生回路１００は、外部から入力されてくる各種制御信号に基づいて、例えば画像データＶｄａｔａの並べ替えおよび分割や出力値の補正等を行い、各発光チップＣ（Ｃ１〜Ｃ６０）のそれぞれに対して発光信号φＩ（φＩ１〜φＩ６０）を出力する。なお、本実施の形態では、各発光チップＣ（Ｃ１〜Ｃ６０）に、１個ずつ発光信号φＩ（φＩ１〜φＩ６０）が供給されるようになっている。

また、信号発生回路１００は、外部から入力されてくる各種制御信号に基づき、各発光チップＣ（Ｃ１〜Ｃ６０）に対して、スタート転送信号φＳ、第１転送信号φ１および第２転送信号φ２を出力する。なお、本実施の形態では、各発光チップＣ（Ｃ１〜Ｃ６０）に、共通のスタート転送信号φＳ、第１転送信号φ１および第２転送信号φ２が供給されるようになっている。

回路基板６２には、各発光チップＣ１〜Ｃ６０のＶｃｃ端子に接続される電力供給用のＶｃｃ＝−５．０の電源ライン１０１、および、ＧＮＤ端子に接続される接地用の電源ライン１０２が設けられている。また、回路基板６２には、信号発生回路１００から出力されるスタート転送信号φＳ、第１転送信号φ１および第２転送信号φ２を送信するスタート転送信号ライン１０３、第１転送信号ライン１０４および第２転送信号ライン１０５も設けられている。さらに、回路基板６２には、信号発生回路１００から各発光チップＣ（Ｃ１〜Ｃ６０）に対して発光信号φＩ（φＩ１〜φＩ６０）を出力する６０本の発光信号ライン１０６（１０６_１〜１０６_６０）も設けられている。なお、回路基板６２には、６０本の発光信号ライン１０６（１０６_１〜１０６_６０）に過剰な電流が流れるのを制限するための６０個の発光電流制限抵抗ＲＩＤが設けられている。また、発光信号φＩ１〜φＩ６０は、それぞれ、後述するようにハイレベル（Ｈ）およびローレベル（Ｌ）の２状態を取りうる。そして、ローレベルは−５．０Ｖの電位、ハイレベルは±０．０Ｖの電位となっている。

図６は、発光チップＣの回路構成を説明するための図である。
発光チップＣは、６５個の転送サイリスタＳ１〜Ｓ６５および６５個の発光サイリスタＬ１〜Ｌ６５を備えている。なお、発光サイリスタＬ１〜Ｌ６５は、転送サイリスタＳ１〜Ｓ６５と同様のｐｎｐｎ接続を有しており、その中のｐｎ接続を利用することで発光ダイオードすなわち発光素子７１（図４参照）としても機能するようになっている。また、発光チップＣは、６４個のダイオードＤ１〜Ｄ６４および６５個の抵抗Ｒ１〜Ｒ６５を備えている。さらに、発光チップＣは、第１転送信号φ１、第２転送信号φ２、そしてスタート転送信号φＳが供給される信号線に、過剰な電流が流れるのを制限するための転送電流制限抵抗Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａを有している。

ここで、発光サイリスタＬ１〜Ｌ６５は、図中左側からＬ１、Ｌ２、…、Ｌ６４、Ｌ６５の順に配列されており、発光素子列すなわち発光素子アレイ８１を構成している。また、転送サイリスタＳ１〜Ｓ６５も、図中左側からＳ１、Ｓ２、…、Ｓ６４、Ｓ６５の順に配列されており、スイッチ素子列すなわちスイッチ素子アレイ８２を構成している。さらに、ダイオードＤ１〜Ｄ６４も、図中左側からＤ１、Ｄ２、…、Ｄ６３、Ｄ６４の順に配列されている。さらにまた、抵抗Ｒ１〜Ｒ６５も、図中左側からＲ１、Ｒ２、…、Ｒ６４、Ｒ６５の順に配列されている。

では次に、発光チップＣにおける各素子の電気的な接続について説明する。
各転送サイリスタＳ１〜Ｓ６５のアノード端子は、ＧＮＤ端子に接続されている。このＧＮＤ端子には、電源ライン１０２（図５参照）が接続され、接地される。

また、奇数番目の転送サイリスタＳ１、Ｓ３、…、Ｓ６３、Ｓ６５のカソード端子は、転送電流制限抵抗Ｒ１Ａを介してφ１端子に接続されている。このφ１端子には、第１転送信号ライン１０４（図５参照）が接続され、第１転送信号φ１が供給される。

一方、偶数番目の転送サイリスタＳ２、Ｓ４、…Ｓ６２、Ｓ６４のカソード端子は、転送電流制限抵抗Ｒ２Ａを介してφ２端子に接続されている。このφ２端子には、第２転送信号ライン１０５（図５参照）が接続され、第２転送信号φ２が供給される。

また、各転送サイリスタＳ１〜Ｓ６５のゲート端子Ｇ１〜Ｇ６５は、各転送サイリスタＳ１〜Ｓ６５に対応して設けられた抵抗Ｒ１〜Ｒ６５をそれぞれ介してＶｃｃ端子に接続されている。このＶｃｃ端子には、電源ライン１０１（図５参照）が接続され、電源電圧Ｖｃｃが供給される。

さらに、各転送サイリスタＳ１〜Ｓ６５のゲート端子Ｇ１〜Ｇ６５は、対応する同番号の発光サイリスタＬ１〜Ｌ６５のゲート端子に、１対１でそれぞれ接続されている。

さらにまた、各転送サイリスタＳ１〜Ｓ６４のゲート端子Ｇ１〜Ｇ６４には、ダイオードＤ１〜Ｄ６４のアノード端子が接続されており、これらダイオードＤ１〜Ｄ６４のカソード端子は、それぞれに隣接する次段の転送サイリスタＳ２〜Ｓ６５のゲート端子Ｇ２〜Ｇ６５に接続されている。すなわち、各ダイオードＤ１〜Ｄ６４は、転送サイリスタＳ１〜Ｓ６５のゲート端子Ｇ１〜Ｇ６５を挟んで直列接続されている。

そして、ダイオードＤ１のアノード端子すなわち転送サイリスタＳ１のゲート端子は、転送電流制限抵抗Ｒ３Ａを介してφＳ端子に接続されている。このφＳ端子には、スタート転送信号ライン１０３（図５参照）を介してスタート転送信号φＳが入力される。

次に、各発光サイリスタＬ１〜Ｌ６５のアノード端子は、各転送サイリスタＳ１〜Ｓ６５のアノード端子と同様に、ＧＮＤ端子に接続されている。

また、各発光サイリスタＬ１〜Ｌ６５のカソード端子は、φＩ端子に接続されている。このφＩ端子には、発光信号ライン１０６（例えば発光チップＣ１の場合は発光信号ライン１０６_１：図５参照））が接続され、発光信号φＩ（例えば発光チップＣ１の場合は発光信号φＩ１：図５参照））が供給される。なお、他の発光チップＣ２〜Ｃ６０には、それぞれ、対応する発光信号φＩ２〜φＩ６０が供給される。

図７は、発光チップＣにおいて発光素子アレイ８１を構成する複数の発光サイリスタＬ（Ｌ１〜Ｌ６５）の配列を説明するための図である。
１つの発光チップＣに設けられた６５個の発光サイリスタＬ１〜Ｌ６５は、主走査方向ＦＳ（図３参照）に沿う長手方向において中央に位置する６０個の発光サイリスタＬ３〜Ｌ６２で構成される通常発光点群ＬＡと、通常発光点群ＬＡに対し長手方向の一端側に位置する２個の発光サイリスタＬ１、Ｌ２で構成される拡大発光点群ＬＢと、通常発光点群ＬＡに対し長手方向の他端側に位置する３個の発光サイリスタＬ６３〜Ｌ６５で構成される縮小発光点群ＬＣとを有する。ここで、各発光サイリスタＬの主走査方向ＦＳにおける長さ（幅）に着目すると、通常発光点群ＬＡを構成する発光サイリスタＬ３〜Ｌ６２のそれぞれの幅は、拡大発光点群ＬＢを構成する発光サイリスタＬ１、Ｌ２のそれぞれの幅よりも狭く、且つ、縮小発光点群ＬＣを構成する発光サイリスタＬ６３〜Ｌ６５のそれぞれの幅よりも広くなっている。そして、通常発光点群ＬＡにおいて、隣接する発光サイリスタＬ同士（例えばＬ３、Ｌ４）の間隔は、通常間隔ＰＡに設定され、拡大発光点群ＬＢにおいて、隣接する発光サイリスタＬ同士（例えばＬ１、Ｌ２）の間隔は、拡大間隔ＰＢ（＞ＰＡ）に設定され、縮小発光点群ＬＣにおいて、隣接する発光サイリスタＬ同士（例えばＬ６３、Ｌ６４）の間隔は、縮小間隔ＰＣ（＜ＰＡ）に設定されている。なお、通常発光点群ＬＡを構成する発光サイリスタＬ３〜Ｌ６２のそれぞれの幅は通常間隔ＰＡと同じであり、拡大発光点群ＬＢを構成する発光サイリスタＬ１、Ｌ２のそれぞれの幅は拡大間隔ＰＢと同じであり、縮小発光点群ＬＣを構成する発光サイリスタＬ６３〜Ｌ６５のそれぞれの幅は縮小間隔ＰＣと同じである。

ここで、以下の説明においては、通常発光点群ＬＡのうち、拡大発光点群ＬＢ側に配置される３つの発光サイリスタ（Ｌ３〜Ｌ５）を、拡大側通常発光点群ＬＡＢと呼び、通常発光点群ＬＡのうち、縮小発光点群ＬＣ側に配置される２つの発光サイリスタＬ（Ｌ６１、Ｌ６２）を、縮小側通常発光点群ＬＡＣと呼ぶ。また、通常発光点群ＬＡのうち、拡大側通常発光点群ＬＡＢおよび縮小側通常発光点群ＬＡＣを除いた６０個の発光サイリスタＬ（Ｌ６〜Ｌ６０）を、中央側通常発光点群ＬＡＡと呼ぶ。

この例では、２つの発光サイリスタＬ（Ｌ１、Ｌ２）で構成される拡大発光点群ＬＢの主走査方向ＦＳに沿う方向の長さと、３つの発光サイリスタＬ（Ｌ３〜Ｌ５）で構成される拡大側通常発光点群ＬＡＢの主走査方向ＦＳに沿う方向の長さとが等しくなるように、通常間隔ＰＡと拡大間隔ＰＢとの関係が決められている（３×ＰＡ＝２×ＰＢ）。
また、この例では、３つの発光サイリスタＬ（Ｌ６３〜Ｌ６５）で構成される縮小発光点群ＬＣの主走査方向ＦＳに沿う方向の長さと、２つの発光サイリスタＬ（Ｌ６１、Ｌ６２）で構成される縮小側通常発光点群ＬＡＣの主走査方向ＦＳに沿う方向の長さとが等しくなるように、通常間隔ＰＡと縮小間隔ＰＣとの関係が決められている（２×ＰＡ＝３×ＰＣ）。

本実施の形態では、図３に示す発光部６３を構成する際に、上流側発光部６３ａと下流側発光部６３ｂとで、図７に示す発光チップＣを取り付ける向きを異ならせている。以下では、上流側発光部６３ａに設けられる奇数発光チップＣｏと下流側発光部６３ｂに設けられる偶数発光チップＣｅとに関する説明を行う。

図８（ａ）は、発光部６３において上流側発光部６３ａを構成する奇数発光チップＣｏを説明するための図であり、図８（ｂ）は、発光部６３において下流側発光部６３ｂを構成する偶数発光チップＣｅを説明するための図である。また、図９は、発光チップＣ、奇数発光チップＣｏおよび偶数発光チップＣｅと、発光チップＣにおける各発光サイリスタＬ１〜Ｌ６５、奇数発光チップＣｏにおける各奇数チップ発光点Ｍ１〜Ｍ６５および偶数発光チップＣｅにおける各偶数チップ発光点Ｎ１〜Ｎ６５との関係（通常発光点群ＬＡ（中央側通常発光点群ＬＡＡ、拡大側通常発光点群ＬＡＢ、縮小側通常発光点群ＬＡＣ）、拡大発光点群ＬＢおよび縮小発光点群ＬＣとの関係も含む）を示した図である。

図８（ａ）に示す奇数発光チップＣｏおよび図８（ｂ）に示す偶数発光チップＣｅは、図７に示す発光チップＣの向きを、主走査方向ＦＳすなわち長手方向に対し反転（１８０°回転）させた状態で用いられる。
まず、奇数発光チップＣｏの場合、図８（ａ）および図９に示すように、拡大発光点群ＬＢがＩＮ側に、縮小発光点群ＬＣがＯＵＴ側に、それぞれ位置している。このため、奇数発光チップＣｏでは、ＩＮ側からＯＵＴ側に向かい、発光サイリスタＬ１〜Ｌ６５の順に奇数チップ発光点Ｍ１〜Ｍ６５が配置される。
一方、偶数発光チップＣｅの場合、図８（ｂ）および図９に示すように、縮小発光点群ＬＣがＩＮ側に、拡大発光点群ＬＢがＯＵＴ側に、それぞれ位置している。このため、偶数発光チップＣｅでは、ＩＮ側からＯＵＴ側に向かい、発光サイリスタＬ６５〜Ｌ１の順（奇数発光チップＣｏとは逆順）に偶数チップ発光点Ｎ１〜Ｎ６５が配置される。

図１０は、図３に示す発光部６３における、３つの発光チップＣ（発光チップＣ１、発光チップＣ２および発光チップＣ３）の配列を示した図である。ここで、発光チップＣ１および発光チップＣ３は上流側発光部６３ａ（図３参照）を構成するものであり、図８（ａ）に示す奇数発光チップＣｏが用いられている。一方、発光チップＣ２は下流側発光部６３ｂ（図３参照）を構成するものであり、図８（ｂ）に示す偶数発光チップＣｅが用いられている。

まず、発光チップＣ１（奇数発光チップＣｏ）と、そのＯＵＴ側に隣接する発光チップＣ２（偶数発光チップＣｅ）との関係について説明する。
発光チップＣ１とそのＯＵＴ側に隣接する発光チップＣ２との間には、副走査方向ＳＳからみて複数（この例では５個ずつ）の発光サイリスタＬが重なる縮小側重なり部ＯＬＲが設けられている。縮小側重なり部ＯＬＲでは、発光チップＣ１のＯＵＴ側に位置する縮小側通常発光点群ＬＡＣ（Ｍ６１、Ｍ６２）および縮小発光点群ＬＣ（Ｍ６３〜Ｍ６５）と、発光チップＣ２のＩＮ側に位置する縮小発光点群ＬＣ（Ｎ１〜Ｎ３）および縮小側通常発光点群ＬＡＣ（Ｎ４、Ｎ５）とが、副走査方向ＳＳにおいて重なっている。より具体的に説明すると、縮小側重なり部ＯＬＲでは、発光チップＣ１における縮小側通常発光点群ＬＡＣ（Ｍ６１、Ｍ６２）と発光チップＣ２における縮小発光点群ＬＣ（Ｎ１〜Ｎ３）とが副走査方向ＳＳにおいて重なり、且つ、発光チップＣ１における縮小発光点群ＬＣ（Ｍ６３〜Ｍ６５）と発光チップＣ２における縮小側発光点群ＬＡＣ（Ｎ４、Ｎ５）とが副走査方向ＳＳにおいて重なる。

次に、発光チップＣ２（偶数発光チップＣｅ）と、そのＯＵＴ側に隣接する発光チップＣ３（奇数発光チップＣｏ）との関係について説明する。
発光チップＣ２とそのＯＵＴ側に隣接する発光チップＣ３との間には、副走査方向ＳＳからみて複数（この例では５個ずつ）の発光サイリスタＬが重なる拡大側重なり部ＯＬＥが設けられている。拡大側重なり部ＯＬＥでは、発光チップＣ２のＯＵＴ側に位置する拡大側通常発光点群ＬＡＢ（Ｎ６１〜Ｎ６３）および拡大発光点群ＬＢ（Ｎ６４、Ｎ６５）と、発光チップＣ３のＩＮ側に位置する拡大発光点群ＬＢ（Ｍ１、Ｍ２）および拡大側通常発光点群ＬＡＢ（Ｍ３〜Ｍ５）とが、副走査方向ＳＳにおいて重なっている。より具体的に説明すると、拡大側重なり部ＯＬＥでは、発光チップＣ２における拡大側通常発光点群ＬＡＢ（Ｎ６１〜Ｎ６３）と発光チップＣ３における拡大発光点群ＬＢ（Ｍ１、Ｍ２）とが副走査方向ＳＳにおいて重なり、且つ、発光チップＣ２における拡大発光点群ＬＢ（Ｎ６４、Ｎ６５）と発光チップＣ３における拡大側通常発光点群ＬＡＢ（Ｍ３〜Ｍ５）とが副走査方向ＳＳにおいて重なる。

なお、発光チップＣ１とそのＯＵＴ側に隣接する発光チップＣ２との関係は、発光部６３のうち、奇数発光チップＣｏとそのＯＵＴ側に隣接する偶数発光チップＣｅとにおいて共通である。また、発光チップＣ２とそのＯＵＴ側に隣接する発光チップＣ３との関係は、発光部６３のうち、偶数発光チップＣｅとそのＯＵＴ側に隣接する奇数発光チップＣｏとの間において共通である。

ここで、本実施の形態では、発光チップＣ１および発光チップＣ３を含む上流側発光部６３ａと、発光チップＣ２を含む下流側発光部６３ｂとが、副走査方向ＳＳにおいてずらされた状態で配置されている（図３参照）。この例では、上流側発光部６３ａに設けられる発光素子アレイ８１（図７参照）と、下流側発光部６３ｂに設けられる発光素子アレイ８１とが、副走査方向ＳＳにおいて偶数ライン分（例えば２ライン分）だけずれているものとする。この場合において、同じタイミングで上流側発光部６３ａおよび下流側発光部６３ｂで発光を行ったとすると、感光体ドラム１２上では、上流側発光部６３ａによって形成される露光部位に対し、副走査方向ＳＳに２ラインだけ遅れた位置（回転方向Ａの下流側に２ラインだけずれた位置）に、下流側発光部６３ｂによる露光部位が形成されることになる。

図１１は、図３に示す回路基板６２に搭載され、発光部６３を構成する複数の発光チップＣを駆動する信号を発生する、露光装置あるいは露光手段の制御部の一例としての信号発生回路１００の構成を説明するための図である。
本実施の形態の信号発生回路１００は、主走査方向ＦＳにおける画像の伸縮（主走査方向倍率）を補正するための倍率補正データを格納する倍率補正データ記憶部１１１と、倍率補正データ記憶部１１１から必要に応じ倍率補正データを読み込む倍率補正データ読み込み部１１２と、シリアル信号として入力される画像データＶｄａｔａを並び替えるとともに、並び替えた画像データを、倍率補正データ読み込み部１１２によって読み込まれた倍率補正データに基づいて各発光チップＣ（Ｃ１〜Ｃ６０）に対応する数（この例では６０個）に分割する画像データ並び替え部１１３と、画像データ並び替え部１１３からパラレル信号として送られてくる駆動信号を受け取り、各発光チップＣ（Ｃ１〜Ｃ６０）の各発光サイリスタＬ（奇数発光チップＣｏでは奇数チップ発光点Ｍ、偶数発光チップＣｅでは偶数チップ発光点Ｎ）を発光／非発光に設定するための発光信号φＩを生成する発光信号生成部１１４_１〜１１４_６０とを備える。ここで、例えば発光信号生成部１１４_１は、発光チップＣ１に対し発光信号φＩ１を生成して出力し、また、例えば発光信号生成部１１４_６０は、発光チップＣ６０に対し発光信号φＩ６０を生成して出力する。

＜主走査方向における倍率補正について＞
ではここで、本実施の形態の発光素子ヘッド１４で行われる、主走査方向ＦＳにおける倍率補正（以下では、主走査倍率補正と呼ぶ）について説明を行う。
発光素子ヘッド１４への発光チップＣの取り付け精度および各発光チップＣにおける発光サイリスタＬの形成精度には限界がある。また、上述したロッドレンズアレイ６４には、焦点位置のばらつきが存在する。さらに、発光チップＣが取り付けられる回路基板６２（図３参照）に温度むらが生じた場合には、発光チップＣに回路基板６２の熱膨張に伴い主走査方向ＦＳにおける位置ずれが発生することもある。このような原因により、感光体ドラム１２の軸方向すなわち主走査方向ＦＳに対する露光範囲（主走査方向長さ）が、予め定められた範囲に対し伸縮することがある。感光体ドラム１２上に形成される静電潜像（画像）における主走査方向ＦＳの伸縮を抑制するためには、発光素子ヘッド１４を用いた露光プロセスにおいて、主走査方向ＦＳにおける倍率の変化を補正すること、すなわち、主走査倍率補正を施すことが要求される。

ここで、主走査倍率補正には、発光素子ヘッド１４を用いた露光範囲を、現状よりも狭めるための補正（以下では、主走査縮小補正と呼ぶ）と、現状よりも広げるための補正（以下では、主走査拡大補正と呼ぶ）とが存在する。また、当然のことながら、主走査倍率補正を行わない場合（以下では、主走査無補正と呼ぶ）も存在する。

図１２は、発光チップＣ１（奇数発光チップＣｏ）とそのＯＵＴ側に隣接する発光チップＣ２（偶数発光チップＣｅ）との境界すなわち縮小側重なり部ＯＬＲおよびその前後において、発光の対象となる発光点を説明するための図である。ここで、図１２（ａ）は主走査無補正の場合に発光の対象となる発光点を、図１２（ｂ）は第１の手法による主走査縮小補正（以下では、第１主走査縮小補正と呼ぶ）の場合に発光の対象となる発光点を、図１２（ｃ）は第１主走査縮小補正とは異なる第２の手法による主走査縮小補正（以下では、第２主走査縮小補正と呼ぶ）の場合に発光の対象となる発光点を、それぞれ示している。なお、図１２（ａ）〜（ｃ）のそれぞれにおいては、発光の対象となる発光点を斜線付きで示し、発光の対象とはならない（非発光の対象となる）発光点を塗りつぶしなしで示している。

なお、この場合においては、縮小側重なり部ＯＬＲが重なり部に対応する。そして、この場合にあっては、発光チップＣ１（奇数発光チップＣｏ）における、発光素子アレイ８１が一方の素子列に、中央側通常発光点群ＬＡＡが第１素子列に、縮小側通常発光点群ＬＡＣが第２素子列に、縮小発光点群ＬＣが第３素子列に、それぞれ対応する。また、この場合にあっては、発光チップＣ２（偶数発光チップＣｅ）における、発光素子アレイ８１が他方の素子列に、中央側通常発光点群ＬＡＡが第４素子列に、縮小側通常発光点群ＬＡＣが第５素子列に、縮小発光点群ＬＣが第６素子列に、それぞれ対応する。さらに、この場合にあっては、通常間隔ＰＡが第１間隔に、縮小間隔ＰＣが第２間隔に、それぞれ対応する。

まず、主走査無補正においては、図１２（ａ）に示すように、縮小側重なり部ＯＬＲにおいて、発光チップＣ１の縮小側通常発光点群ＬＡＣ（Ｍ６１、Ｍ６２）および発光チップＣ２の縮小側通常発光点群ＬＡＣ（Ｎ４、Ｎ５）を発光可能に設定する一方、発光チップＣ１の縮小発光点群ＬＣ（Ｍ６３〜Ｍ６５）および発光チップＣ２の縮小発光点群ＬＣ（Ｎ１〜Ｎ３）を発光させないように設定する。このとき、発光チップＣ１における中央側通常発光点群ＬＡＡ（Ｍ６〜Ｍ６０）および発光チップＣ２における中央側通常発光点群ＬＡＡ（Ｎ６〜Ｎ６０）は、すべてが発光可能に設定される。

この場合、発光チップＣ１における発光点Ｍ６０を１番目の発光対象とすると、縮小側重なり部ＯＬＲおよびその前後において発光可能に設定される発光点は、Ｍ６０（１番目：Ｃ１）→Ｍ６１（２番目：Ｃ１）→Ｍ６２（３番目：Ｃ１）→Ｎ４（４番目：Ｃ２）→Ｎ５（５番目：Ｃ２）→Ｎ６（６番目：Ｃ２）→Ｎ７（５番目：Ｃ２）、となる。したがって、主走査無補正を設定した場合においては、縮小側重なり部ＯＬＲおよびその前後において、発光の対象となる発光サイリスタＬが、主走査方向ＦＳにおいて連続することになる。

次に、第１主走査縮小補正においては、図１２（ｂ）に示すように、縮小側重なり部ＯＬＲにおいて、発光チップＣ１の縮小側通常発光点群ＬＡＣ（Ｍ６１、Ｍ６２）および縮小発光点群ＬＣ（Ｍ６３〜Ｍ６５）を発光可能に設定する一方、発光チップＣ２の縮小発光点群ＬＣ（Ｎ１〜Ｎ３）および縮小側通常発光点群ＬＡＣ（Ｎ４、Ｎ５）を発光させないように設定する。このとき、発光チップＣ１における中央側通常発光点群ＬＡＡ（Ｍ６〜Ｍ６０）および発光チップＣ２における中央側通常発光点群ＬＡＡ（Ｎ６〜Ｎ６０）は、すべてが発光可能に設定される。

この場合、発光チップＣ１における発光点Ｍ６０を１番目の発光対象とすると、縮小側重なり部ＯＬＲおよびその前後において発光可能に設定される発光点は、Ｍ６０（１番目：Ｃ１）→Ｍ６１（２番目：Ｃ１）→Ｍ６２（３番目：Ｃ１）→Ｍ６３（４番目：Ｃ１）→Ｍ６４（５番目：Ｃ１）→Ｍ６５（６番目：Ｃ１）→Ｎ６（７番目：Ｃ２）→Ｎ７（８番目：Ｃ２）となる。したがって、第１主走査縮小補正を設定した場合においても、縮小側重なり部ＯＬＲおよびその前後において、発光の対象となる発光サイリスタＬが、主走査方向ＦＳにおいて連続することになる。また、図１２（ａ）に示す主走査無補正と、図１２（ｂ）に示す第１主走査縮小補正とを比較すると、第１主走査縮小補正においては、発光チップＣ２のうち縮小側重なり部ＯＬＲよりもＯＵＴ側に配置された発光点Ｎ６、Ｎ７の発光順番が、主走査無補正のときと比較してＩＮ側に１ドット分シフトしていることがわかる。すなわち、第１主走査縮小補正の設定を行うことで、主走査無補正のときと比べて、主走査方向ＦＳにおける露光範囲が１ドット分だけ狭まる（縮小される）ことになる。

一方、第２主走査縮小補正においては、図１２（ｃ）に示すように、縮小側重なり部ＯＬＲにおいて、発光チップＣ１の縮小側通常発光点群ＬＡＣ（Ｍ６１、Ｍ６２）および縮小発光点群ＬＣ（Ｍ６３〜Ｍ６５）を発光させないように設定する一方、発光チップＣ２の縮小発光点群ＬＣ（Ｎ１〜Ｎ３）および縮小側通常発光点群ＬＡＣ（Ｎ４、Ｎ５）を発光可能に設定する。このとき、発光チップＣ１における中央側通常発光点群ＬＡＡ（Ｍ６〜Ｍ６０）および発光チップＣ２における中央側通常発光点群ＬＡＡ（Ｎ６〜Ｎ６０）は、すべてが発光可能に設定される。

この場合、発光チップＣ１における発光点Ｍ６０を１番目の発光対象とすると、縮小側重なり部ＯＬＲおよびその前後において発光可能に設定される発光点は、Ｍ６０（１番目：Ｃ１）→Ｎ１（２番目：Ｃ２）→Ｎ２（３番目：Ｃ２）→Ｎ３（４番目：Ｃ２）→Ｎ４（５番目：Ｃ２）→Ｎ５（６番目：Ｃ２）→Ｎ６（７番目：Ｃ２）→Ｎ７（８番目）、となる。したがって、第２主走査縮小補正を設定した場合においても、縮小側重なり部ＯＬＲおよびその前後において、発光の対象となる発光サイリスタＬが、主走査方向ＦＳにおいて連続することになる。また、図１２（ａ）に示す主走査無補正と、図１２（ｃ）に示す第２主走査縮小補正とを比較すると、第２主走査縮小補正においては、発光チップＣ２のうち縮小側重なり部ＯＬＲよりもＯＵＴ側に配置された発光点Ｎ６、Ｎ７の発光順番が、主走査無補正のときと比較してＩＮ側に１ドット分シフトしていることがわかる。すなわち、第２主走査縮小補正の設定を行うことで、主走査無補正のときと比べて、主走査方向ＦＳにおける露光範囲が１ドット分だけ狭まる（縮小される）ことになる。

ここで、図１２（ｂ）に示す第１主走査縮小補正と、図１２（ｃ）に示す第２縮小補正とを比較する。第１主走査縮小補正では、縮小側重なり部ＯＬＲにおいて、発光チップＣ１に設けられた発光点Ｍ６１〜Ｍ６５が発光可能に設定される一方、発光チップＣ２に設けられた発光点Ｎ１〜Ｎ５が発光させないように設定される。これに対し、第２主走査縮小補正では、縮小側重なり部ＯＬＲにおいて、発光チップＣ１に設けられた発光点Ｍ６１〜Ｍ６５が発光させないように設定される一方、発光チップＣ２に設けられた発光点Ｎ１〜Ｎ５が発光可能に設定される。このように、第１主走査縮小補正と第２主走査縮小補正とでは、縮小側重なり部ＯＬＲにおいて、発光可能に設定された発光サイリスタＬを搭載した発光チップＣが切り替えられていることになる。

なお、ここでは、発光チップＣ１とそのＯＵＴ側に隣接する発光チップＣ２との境界部を例として、主走査縮小補正に関する説明を行ったが、このことは、奇数発光チップＣｏとそのＯＵＴ側に隣接する偶数発光チップＣｅとの境界部においても成り立つ。つまり、例えば発光チップＣ１と発光チップＣ２との境界部のみ（１箇所）において上述した主走査縮小補正を行った場合、発光素子ヘッド１４（発光部６３）の全体としては、主走査方向ＦＳにおける露光範囲を１ドット分だけ縮小することができる。また、例えば発光チップＣ１と発光チップＣ２との境界部および発光チップＣ３と発光チップＣ４との境界部（２箇所）において上述した主走査縮小補正を行った場合、発光素子ヘッド１４（発光部６３）の全体としては、主走査方向ＦＳにおける露光範囲を２ドット分だけ縮小することができる。そして、この例では、発光部６３内に存在する縮小側重なり部ＯＬＲの数と同じ数のドット分まで、主走査縮小補正を行うことができる。

図１３は、発光チップＣ２（偶数発光チップＣｅ）とそのＯＵＴ側に隣接する発光チップＣ３（奇数発光チップＣｏ）との境界すなわち拡大側重なり部ＯＬＥおよびその前後において、発光の対象となる発光点を説明するための図である。ここで、図１３（ａ）は主走査無補正の場合に発光の対象となる発光点を、図１３（ｂ）は第１の手法による主走査拡大補正（以下では、第１主走査拡大補正と呼ぶ）の場合に発光の対象となる発光点を、図１３（ｃ）は第１主走査拡大補正とは異なる第２の手法による主走査拡大補正（以下では、第２主走査拡大補正と呼ぶ）の場合に発光の対象となる発光点を、それぞれ示している。なお、図１３（ａ）〜（ｃ）のそれぞれにおいては、発光の対象となる発光点を斜線付きで示し、発光の対象とはならない（非発光の対象となる）発光点を塗りつぶしなしで示している。

なお、この場合においては、拡大側重なり部ＯＬＥが重なり部に対応する。そして、この場合にあっては、発光チップＣ２（偶数発光チップＣｅ）における、発光素子アレイ８１が一方の素子列に、中央側通常発光点群ＬＡＡが第１素子列に、拡大側通常発光点群ＬＡＢが第２素子列に、拡大発光点群ＬＢが第３素子列に、それぞれ対応する。また、この場合にあっては、発光チップＣ３（奇数発光チップＣｏ）における、発光素子アレイ８１が他方の素子列に、中央側通常発光点群ＬＡＡが第４素子列に、拡大側通常発光点群ＬＡＢが第５素子列に、拡大発光点群ＬＢが第６素子列に、それぞれ対応する。さらに、この場合にあっては、通常間隔ＰＡが第１間隔に、拡大間隔ＰＢが第２間隔に、それぞれ対応する。

まず、主走査無補正においては、図１３（ａ）に示すように、拡大側重なり部ＯＬＥにおいて、発光チップＣ２の拡大側通常発光点群ＬＡＢ（Ｎ６１〜Ｎ６３）および発光チップＣ３の拡大側通常発光点群ＬＡＢ（Ｍ３〜Ｍ５）を発光可能に設定する一方、発光チップＣ２の拡大発光点群ＬＢ（Ｎ６４、Ｎ６５）および発光チップＣ３の拡大発光点群ＬＢ（Ｍ１、Ｍ２）を発光させないように設定する。このとき、発光チップＣ２における中央側通常発光点群ＬＡＡ（Ｎ６〜Ｎ６０）および発光チップＣ３における中央側通常発光点群ＬＡＡ（Ｍ６〜Ｍ６０）は、すべてが発光可能に設定される。

この場合、発光チップＣ２における発光点Ｎ６０を１番目の発光対象とすると、拡大重なり部ＯＬＥおよびその前後において発光可能に設定される発光点は、Ｎ６０（１番目：Ｃ２）→Ｎ６１（２番目：Ｃ２）→Ｎ６２（３番目：Ｃ２）→Ｎ６３（４番目：Ｃ２）→Ｍ３（５番目：Ｃ３）→Ｍ４（６番目：Ｃ３）→Ｍ５（７番目：Ｃ３）→Ｍ６（８番目：Ｃ３）→Ｍ７（９番目：Ｃ３）、となる。主走査無補正を設定した場合においては、拡大側重なり部ＯＬＥおよびその前後において、発光の対象となる発光サイリスタＬが、主走査方向ＦＳにおいて連続することになる。

次に、第１主走査拡大補正においては、図１３（ｂ）に示すように、拡大側重なり部ＯＬＥにおいて、発光チップＣ２の拡大側通常発光点群ＬＡＢ（Ｎ６１〜Ｎ６３）および拡大発光点ＬＢ（Ｎ６４、Ｎ６５）を発光させないように設定する一方、発光チップＣ３の拡大発光点群ＬＢ（Ｍ１、Ｍ２）および拡大側通常発光点群ＬＡＢ（Ｍ３〜Ｍ５）を発光可能に設定する。このとき、発光チップＣ２における中央側通常発光点群ＬＡＡ（Ｎ６〜Ｎ６０）および発光チップＣ３における中央側通常発光点群ＬＡＡ（Ｍ６〜Ｍ６０）は、すべてが発光可能に設定される。

この場合、発光チップＣ２における発光点Ｎ６０を１番目の発光対象とすると、拡大重なり部ＯＬＥおよびその前後において発光可能に設定される発光点は、Ｎ６０（１番目：Ｃ２）→Ｍ１（２番目：Ｃ３）→Ｍ２（３番目：Ｃ３）→Ｍ３（４番目：Ｃ３）→Ｍ４（５番目：Ｃ３）→Ｍ５（６番目：Ｃ３）→Ｍ６（７番目：Ｃ３）→Ｍ７（８番目：Ｃ３）、となる。したがって、第１主走査拡大補正を設定した場合においても、拡大側重なり部ＯＬＥおよびその前後において、発光の対象となる発光サイリスタＬが、主走査方向ＦＳにおいて連続することになる。また、図１３（ａ）に示す主走査無補正と、図１３（ｂ）に示す第１主走査拡大補正とを比較すると、第１主走査拡大補正においては、発光チップＣ３のうち拡大重なり部ＯＬＥよりもＯＵＴ側に配置された発光点Ｍ６、Ｍ７の発光順番が、主走査無補正のときと比較してＯＵＴ側に１ドット分シフトしていることがわかる。すなわち、第１主走査拡大補正の設定を行うことで、主走査無補正のときと比べて、主走査方向ＦＳにおける露光範囲が１ドット分だけ拡がる（拡大される）ことになる。

一方、第２主走査拡大補正においては、図１３（ｃ）に示すように、拡大側重なり部ＯＬＥにおいて、発光チップＣ２の拡大側通常発光点群ＬＡＢ（Ｎ６１〜Ｎ６３）および拡大発光点ＬＢ（Ｎ６４、Ｎ６５）を発光可能に設定する一方、発光チップＣ３の拡大発光点群ＬＢ（Ｍ１、Ｍ２）および拡大側通常発光点群ＬＡＢ（Ｍ３〜Ｍ５）を発光させないように設定する。このとき、発光チップＣ２における中央側通常発光点群ＬＡＡ（Ｎ６〜Ｎ６０）および発光チップＣ３における中央側通常発光点群ＬＡＡ（Ｍ６〜Ｍ６０）は、すべてが発光可能に設定される。

この場合、発光チップＣ１における発光点Ｍ６０を１番目の発光対象とすると、拡大重なり部ＯＬＥおよびその前後において発光可能に設定される発光点は、Ｎ６０（１番目：Ｃ２）→Ｎ６１（２番目：Ｃ２）→Ｎ６２（３番目：Ｃ２）→Ｎ６３（４番目：Ｃ２）→Ｎ６４（５番目：Ｃ２）→Ｎ６５（６番目：Ｃ２）→Ｍ６（７番目：Ｃ３）→Ｍ７（８番目：Ｃ３）、となる。したがって、第２主走査拡大補正を設定した場合においても、拡大側重なり部ＯＬＥおよびその前後において、発光の対象となる発光サイリスタＬが主走査方向ＦＳにおいて連続することになる。また、図１３（ａ）に示す主走査無補正と、図１３（ｃ）に示す第２主走査拡大補正とを比較すると、第２主走査拡大補正においては、発光チップＣ３のうち拡大側重なり部ＯＬＥよりもＯＵＴ側に配置された発光点Ｍ６、Ｍ７の発光順番が、主走査無補正のときと比較してＯＵＴ側に１ドット分シフトしていることがわかる。すなわち、第２主走査拡大補正の設定を行うことで、主走査無補正のときと比べて、主走査方向ＦＳにおける露光範囲が１ドット分だけ拡がる（拡大される）ことになる。

ここで、図１３（ｂ）に示す第１主走査拡大補正と、図１３（ｃ）に示す第２主走査拡大補正とを比較する。第１主走査拡大補正では、拡大側重なり部ＯＬＥにおいて、発光チップＣ２に設けられた発光点Ｎ６１〜Ｎ６５が発光させないように設定される一方、発光チップＣ３に設けられた発光点Ｍ１〜Ｍ５が発光可能に設定される。これに対し、第２主走査拡大補正では、拡大側重なり部ＯＬＥにおいて、発光チップＣ２に設けられた発光点Ｎ６１〜Ｎ６５が発光可能に設定される一方、発光チップＣ３に設けられた発光点Ｍ１〜Ｍ５が発光させないように設定される。このように、第１主走査拡大補正と第２主走査拡大補正とでは、拡大側重なり部ＯＬＥにおいて、発光可能に設定された発光サイリスタＬを搭載した発光チップＣが切り替えられていることになる。

なお、ここでは、発光チップＣ２とそのＯＵＴ側に隣接する発光チップＣ３との境界部を例として、主走査拡大補正に関する説明を行ったが、このことは、偶数発光チップＣｅとそのＯＵＴ側に隣接する奇数発光チップＣｏとの境界部においても成り立つ。つまり、例えば発光チップＣ２と発光チップＣ３との境界部のみ（１箇所）において上述した主走査拡大補正を行った場合、発光素子ヘッド１４（発光部６３）の全体としては、主走査方向ＦＳにおける露光範囲を１ドット分だけ拡大することができる。また、例えば発光チップＣ２と発光チップＣ３との境界部および発光チップＣ４と発光チップＣ５との境界部（２箇所）において上述した主走査拡大補正を行った場合、発光素子ヘッド１４（発光部６３）の全体としては、主走査方向ＦＳにおける露光範囲を２ドット分だけ拡大することができる。そして、この例では、発光部６３内に存在する拡大側重なり部ＯＬＥの数と同じ数のドット分まで、主走査拡大補正を行うことができる。

次に、本実施の形態の発光素子ヘッド１４を用いた露光動作について説明する。なお、以下においては、まず、主走査無補正時における露光動作について説明を行い、続いて、主走査縮小補正時における露光動作、および、主走査拡大補正時における露光動作について説明を行う。また、以下の説明においては、発光部６３を構成する複数の発光チップＣ１〜Ｃ６０のうち、ＩＮ側に位置する３つの発光チップＣ１〜Ｃ３を例として挙げる。ここで、発光チップＣ１および発光チップＣ３は上流側発光部６３ａ（図３参照）に属するとともに奇数発光チップＣｏ（図８（ａ）参照）で構成される。これに対し、発光チップＣ２は下流側発光部６３ｂ（図３参照）に属するとともに偶数発光チップＣｅ（図８（ｂ）参照）で構成される。

図１４は、発光チップＣ１と発光チップＣ２との境界部において主走査無補正の設定がなされ、且つ、発光チップＣ２と発光チップＣ３との境界部において主走査無補正の設定がなされる場合（以下では、単に主走査無補正設定時と呼ぶ）における、発光チップＣ１〜Ｃ３の動作を説明するためのタイミングチャートである。

図１４には、発光チップＣ１〜Ｃ３に対し共通に供給されるスタート転送信号φＳ、第１転送信号φ１および第２転送信号φ２と、副走査方向ＳＳの奇数列目（１列目、３列目、５列目、…：Ｏｄｄ）において発光チップＣ１〜Ｃ３のそれぞれに供給される発光信号φＩ１〜φＩ３と、副走査方向ＳＳの偶数列目（０列目、２列目、４列目、…：Ｅｖｅｎ）において発光チップＣ１〜Ｃ３のそれぞれに供給される発光信号φＩ１〜φＩ３が示されている。

なお、図１４に示すタイミングチャートは、発光チップＣ１〜Ｃ３において、発光対象に設定された発光サイリスタＬ（発光点Ｍあるいは発光点Ｎ）をすべて発光させる場合について表記している。また、初期状態においては、スタート転送信号φＳがローレベル（Ｌ）に、第１転送信号φ１がハイレベル（Ｈ）に、第２転送信号φ２がローレベルに、そして発光信号φＩ（φＩ１〜φＩ３）がハイレベルに、それぞれ設定されているものとする。また、ここでは、３つの発光チップＣ１〜Ｃ３の動作を説明するが、実際には、各発光チップＣ１〜Ｃ６０が並行して動作する。また、これらのことは、以下で説明する図１６および図１８においても同じである。

動作の開始に伴い、信号発生回路１００から入力されるスタート転送信号φＳがローレベルからハイレベルに変更される。これにより、発光チップＣ１〜Ｃ３のそれぞれに設けられた転送サイリスタＳ１のゲート端子Ｇ１に、ハイレベルのスタート転送信号φＳが供給される。このとき、発光チップＣ１〜Ｃ３のそれぞれでは、ダイオードＤ１〜Ｄ６４を介して、他の転送サイリスタＳ２〜Ｓ６５のゲート端子Ｇ２〜Ｇ６５にもスタート転送信号φＳが供給される。ただし、ダイオードＤ１〜Ｄ６４のそれぞれにおいて電圧降下が生じるため、転送サイリスタＳ１のゲート端子Ｇ１にかかる電圧が最も高くなる。

そして、スタート信号φＳがハイレベルとなっている状態で、信号発生回路１００から入力される第１転送信号φ１が、ハイレベルからローレベルに変更される。また、第１転送信号φ１がローレベルに変更されてから第１の期間ｔａが経過した後、第２転送信号φ２がローレベルからハイレベルに変更される。

このように、スタート転送信号φＳがハイレベルとなっている状態において、ローレベルの第１転送信号φ１が供給されると、発光チップＣ１〜Ｃ３のそれぞれでは、ローレベルの第１転送信号φ１が供給される奇数番目の転送サイリスタＳ１〜Ｓ６５のうち、ゲート電圧が最も高く、閾値以上となる転送サイリスタＳ１がターンオンする。また、このとき、第２転送信号φ２はハイレベルとなっているので、偶数番目の転送サイリスタＳ２、Ｓ４、…、Ｓ６４のカソード電圧は高いままとなり、ターンオフの状態が維持される。このとき、発光チップＣ１〜Ｃ３のそれぞれでは、奇数番目の転送サイリスタＳ１のみがターンオンした状態になる。これに伴い、奇数番目の転送サイリスタＳ１とゲート同士が接続された発光サイリスタＬ１（発光チップＣ１、Ｃ３においては発光点Ｍ１、発光チップＣ２においては発光点Ｎ６５）がターンオンし、発光可能な状態におかれる。

転送サイリスタＳ１がターンオンしている状態において、第２転送信号φ２がハイレベルに変更されてから第２の期間ｔｂが経過した後、第２転送信号φ２がハイレベルからローレベルに変更される。すると、発光チップＣ１〜Ｃ３のそれぞれにおいて、ローレベルの第２転送信号φ２が供給される偶数番目の転送サイリスタＳ２、Ｓ４、…、Ｓ６４のうち、ゲート電圧が最も高く、閾値以上となる転送サイリスタＳ２がターンオンする。このとき、発光チップＣ１〜Ｃ３のそれぞれでは、奇数番目の転送サイリスタＳ１とこれに隣接する偶数番目の転送サイリスタＳ２とが、ともにターンオンした状態になる。これに伴い、既にターンオンしている発光サイリスタＬ１に加えて、偶数番目の転送サイリスタＳ２とゲート同士が接続された発光サイリスタＬ２（発光チップＣ１、Ｃ３においては発光点Ｍ２、発光チップＣ２においては発光点Ｎ６４）がターンオンし、ともに発光可能な状態におかれる。

転送サイリスタＳ１および転送サイリスタＳ２がともにターンオンしている状態において、第２転送信号φ２がローレベルに変更されてから第３の期間ｔｃが経過した後、第１転送信号φ１がローレベルからハイレベルに変更される。これに伴い、奇数番目の転送サイリスタＳ１はターンオフし、偶数番目の転送サイリスタＳ２のみがターンオンした状態になる。これに伴い、奇数番目の発光サイリスタＬ１はターンオフして発光不能な状態におかれ、偶数番目の発光サイリスタＬ２のみがターンオンを維持して発光可能な状態におかれる。なお、この例では、第１転送信号φ１がハイレベルに変更されるのに合わせて、スタート転送信号φＳがハイレベルからローレベルに変更されている。

転送サイリスタＳ２がターンオンしている状態において、第１転送信号φ１がハイレベルに変更されてから第４の期間ｔｄが経過した後、第１転送信号φ１がハイレベルからローレベルに変更される。これに伴い、ローレベルの第１転送信号φ１が供給される奇数番目の転送サイリスタＳ１、Ｓ３、…、Ｓ６５のうち、ゲート電圧が最も高く、閾値以上となる転送サイリスタＳ３がターンオンする。このとき、発光チップＣ１〜Ｃ３のそれぞれでは、偶数番目の転送サイリスタＳ２とこれに隣接する転送サイリスタＳ３とが、ともにターンオンした状態になる。これに伴い、既にターンオンしている発光サイリスタＬ２に加えて、奇数番目の転送サイリスタＳ３とゲート同士が接続された発光サイリスタＬ３（発光チップＣ１、Ｃ３においては発光点Ｍ３、発光チップＣ２においては発光点Ｎ６３）がターンオンし、ともに発光可能な状態におかれる。

転送サイリスタＳ２および転送サイリスタＳ３がともにターンオンしている状態において、第１転送信号φ１がローレベルに変更されてから第５の期間ｔｅが経過した後、第２転送信号φ２がローレベルからハイレベルに変更される。これに伴い、偶数番目の転送サイリスタＳ２はターンオフし、奇数番目の転送サイリスタＳ３のみがターンオンした状態になる。これに伴い、偶数番目の発光サイリスタＬ２は発光不能な状態におかれ、奇数番目の発光サイリスタＬ３のみがターンオンを維持して発光可能な状態におかれる。

このように、発光チップＣ１〜Ｃ３のそれぞれでは、第１転送信号φ１および第２転送信号φ２がともにローレベルに設定される重なり期間を設けつつ、交互にハイレベル、ローレベルが切り替えられることにより、転送サイリスタＳ１〜Ｓ６５が番号順に順次ターンオンする。また、これに伴い、発光サイリスタＬ１〜Ｌ６５（発光チップＣ１、Ｃ３（奇数発光チップＣｏ）においては発光点Ｍ１〜Ｍ６５、発光チップＣ２（偶数発光チップＣｅ）においては発光点Ｎ６５〜Ｎ１）も、番号順に順次ターンオンする。このとき、第２の期間ｔｂでは、奇数番目の転送サイリスタ（例えば転送サイリスタＳ１）のみがターンオンし、第３の期間ｔｃでは奇数番目の転送サイリスタおよびその次段に設けられた偶数番目の転送サイリスタ（例えば転送サイリスタＳ１、Ｓ２）がターンオンし、第４の期間ｔｄでは、偶数番目の転送サイリスタ（例えば転送サイリスタＳ２）のみがターンオンし、第５の期間ｔｅでは、偶数番目の転送サイリスタおよびその次段に設けられた奇数番目の転送サイリスタ（例えば転送サイリスタＳ２、Ｓ３）がターンオンし、その後、再び第２の期間ｔｂにおいて奇数番目の転送サイリスタ（例えば転送サイリスタＳ３）のみがターンオンする、という過程を繰り返すことになる。

一方、本実施の形態における発光信号φＩ１〜φＩ３のそれぞれは、基本的に、奇数番目の転送サイリスタＳ１、Ｓ３、…、Ｓ６５のいずれかが単独でターンオンする第２の期間ｔｂ、および、偶数番目の転送サイリスタＳ２、Ｓ４、…、Ｓ６４のいずれかが単独でターンオンする第４の期間ｔｄにおいて、ハイレベルからローレベルへの変更およびローレベルからハイレベルへの変更が行われるようになっている。そして、例えば第２の期間ｔｂにおいて、発光信号φＩ１〜φＩ３をハイレベルからローレベルに変更することにより、ターンオンしている奇数番目の転送サイリスタＳとゲート同士が接続されている奇数番目の発光サイリスタＬが発光を開始し、続いて、発光信号φＩ１〜φＩ３をローレベルからハイレベルに変更することにより、この奇数番目の発光サイリスタＬの発光が終了する。また、例えば第４の期間ｔｄにおいて、発光信号φＩ１〜φＩ３をハイレベルからローレベルに変更することにより、ターンオンしている偶数番目の転送サイリスタＳとゲート同士が接続されている偶数番目の発光サイリスタＬが発光を開始し、続いて、発光信号φＩ１〜φＩ３をハイレベルからローレベルに変更することにより、この偶数番目の発光サイリスタＬの発光が終了する。

ここで、主走査無補正設定時においては、図１２（ａ）および図１３（ａ）を用いて説明したように、発光チップＣ１〜Ｃ３のそれぞれにおいて、発光可能に設定される発光サイリスタＬ（奇数チップ発光点Ｍ／偶数チップ発光点Ｎ）と、発光させないように設定される発光サイリスタＬ（奇数チップ発光点Ｍ／偶数チップ発光点Ｎ）とが存在することなる。

次に、主走査無補正設定時において、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する際の、発光信号φＩ１〜φＩ３の信号波形について説明を行う。
副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、上流側発光部６３ａを構成する発光チップＣ１、Ｃ３（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１、φＩ３をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１、φＩ３のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

また、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、下流側発光部６３ｂを構成する発光チップＣ２（偶数発光チップＣｅ）では、偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６４、Ｎ６５を発光させないようにするとともに、偶数チップ発光点Ｎ４〜Ｎ６３を発光させるようにする。より具体的に説明すると、偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６４、Ｎ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２をハイレベルに維持させ、偶数チップ発光点Ｎ４〜Ｎ６３の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

続いて、主走査無補正設定時において、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する際の、発光信号φＩ１〜φＩ３の信号波形について説明を行う。
副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、上流側発光部６３ａを構成する発光チップＣ１、Ｃ３（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１、φＩ３をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１、φＩ３のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

また、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、下流側発光部６３ｂを構成する発光チップＣ２（偶数発光チップＣｅ）では、偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６４、Ｎ６５を発光させないようにするとともに、偶数チップ発光点Ｎ４〜Ｎ６３を発光させるようにする。より具体的に説明すると、偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６４、Ｎ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２をハイレベルに維持させ、偶数チップ発光点Ｎ４〜Ｎ６３の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

なお、主走査無補正設定時においては、奇数列目Ｏｄｄを露光する場合の発光信号φＩ１〜φＩ３と、偶数列目Ｅｖｅｎを露光する場合の発光信号φＩ１〜φＩ３とに、違いは存在しない。

図１５は、主走査無補正設定時において、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合と副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合とを比較するための図である。ここで、図１５（ａ）は奇数列目Ｏｄｄを露光する場合に、発光チップＣ１〜Ｃ３のそれぞれにおいて発光可能に設定される発光点を示した図であり、図１５（ｂ）は偶数列目Ｅｖｅｎを露光する場合に、発光チップＣ１〜Ｃ３のそれぞれにおいて発光可能に設定される発光点を示した図である。なお、図１５（ａ）、（ｂ）のそれぞれにおいては、発光の対象となる発光点を斜線付きで示し、発光の対象とはならない（非発光の対象となる）発光点を塗りつぶしなしで示している。また、このことは、後述する図１７および図１９においても同じである。

主走査無補正設定時において奇数列目Ｏｄｄを露光する場合、図１５（ａ）に示すように、発光チップＣ１では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定され、発光チップＣ２では偶数チップ発光点Ｎ４〜Ｎ６３が発光可能に設定され、発光チップＣ３では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定される。また、逆の観点からみれば、発光チップＣ１では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定され、発光チップＣ２では偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６４、Ｎ６５が発光不能に設定され、発光チップＣ３では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定されているとみなすこともできる。

このとき、発光チップＣ１と発光チップＣ２との境界部では、発光可能に設定された発光点（Ｍ６２、Ｎ４）が、主走査方向ＦＳにおいて連続している。また、発光チップＣ２と発光チップＣ３との境界部でも、発光可能に設定された発光点（Ｎ６３、Ｍ３）が、主走査方向ＦＳにおいて連続している。

一方、主走査無補正設定時において、偶数列目Ｅｖｅｎを露光する場合、図１５（ｂ）に示すように、発光チップＣ１では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定され、発光チップＣ２では偶数チップ発光点Ｎ４〜Ｎ６３が発光可能に設定され、発光チップＣ３では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定される。また、逆の観点からみれば、発光チップＣ１では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定され、発光チップＣ２では偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６４、Ｎ６５が発光不能に設定され、発光チップＣ３では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定されているとみなすこともできる。

このとき、発光チップＣ１と発光チップＣ２との境界部では、発光可能に設定された発光点（Ｍ６２、Ｎ４）が、主走査方向ＦＳにおいて連続している。また、発光チップＣ２と発光チップＣ３との境界部でも、発光可能に設定された発光点（Ｎ６３、Ｍ３）が、主走査方向ＦＳにおいて連続している。

ここで、主走査無補正設定時において奇数列目Ｏｄｄを露光する場合、発光チップＣ１〜Ｃ３において発光可能に設定される発光点の数は、合計で１８０個（発光チップＣ１：６０個、発光チップＣ２：６０個、発光チップＣ３：６０個）である。また、主走査無補正設定時において偶数列目Ｅｖｅｎを露光する場合、発光チップＣ１〜Ｃ３において発光可能に設定される発光点の数は、同じく合計で１８０個（発光チップＣ１：６０個、発光チップＣ２：６０個、発光チップＣ３：６０個）である。また、主走査無補正時においては、奇数列目Ｏｄｄを露光する場合と偶数列目Ｅｖｅｎを露光する場合とで、画像データ並び替え部１１３（図１１参照）が、全画素分の画像データの分割位置を異ならせない。

図１６は、発光チップＣ１と発光チップＣ２との間において主走査縮小補正の設定がなされ、且つ、発光チップＣ２と発光チップＣ３との間において主走査無補正の設定がなされる場合（主走査方向ＦＳにおいて１ドット分の縮小補正を行う場合：以下では、単に主走査縮小補正時と呼ぶ）における、発光チップＣ１〜Ｃ３の動作を説明するためのタイミングチャートである。なお、図１６に示すタイミングチャートにおいて、スタート転送信号φＳ、第１転送信号φ１および第２転送信号φ２の信号波形は、図１４に示す主走査無補正時において説明したものと同じであるので、その詳細な説明を省略する。

ここで、主走査縮小補正時においては、図１２（ｂ）および図１２（ｃ）を用いて説明したように、発光チップＣ１〜Ｃ３のそれぞれにおいて、発光可能に設定される発光サイリスタＬ（奇数チップ発光点Ｍ／偶数チップ発光点Ｎ）と、発光させないように設定される発光サイリスタＬ（奇数チップ発光点Ｍ／偶数チップ発光点Ｎ）とが存在することなる。

次に、主走査縮小補正時において、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する際の、発光信号φＩ１〜φＩ３の信号波形について説明を行う。
副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、上流側発光部６３ａを構成する発光チップＣ１（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６５を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

また、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、下流側発光部６３ｂを構成する発光チップＣ２（偶数発光チップＣｅ）では、偶数チップ発光点Ｎ１〜Ｎ５、Ｎ６４、Ｎ６５を発光させないようにするとともに、偶数チップ発光点Ｎ６〜Ｎ６３を発光させるようにする。より具体的に説明すると、偶数チップ発光点Ｎ１〜Ｎ５、Ｎ６４、Ｎ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２をハイレベルに維持させ、偶数チップ発光点Ｎ６〜Ｎ６３の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

さらに、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、上流側発光部６３ａを構成する発光チップＣ３（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

続いて、主走査縮小補正時において、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する際の、発光信号φＩ１〜φＩ３の信号波形について説明を行う。
副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、上流側発光部６３ａを構成する発光チップＣ１（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６１〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６０を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６１〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６０の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

また、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、下流側発光部６３ｂを構成する発光チップＣ２（偶数発光チップＣｅ）では、偶数チップ発光点Ｎ６４、Ｎ６５を発光させないようにするとともに、偶数チップ発光点Ｎ１〜Ｎ６３を発光させるようにする。より具体的に説明すると、偶数チップ発光点Ｎ６４、Ｎ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２をハイレベルに維持させ、偶数チップ発光点Ｎ１〜Ｎ６３の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

さらに、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、上流側発光部６３ａを構成する発光チップＣ３（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

なお、主走査縮小補正時においては、奇数列目Ｏｄｄを露光する場合と偶数列目Ｅｖｅｎを露光する場合とで、発光信号φＩ１および発光信号φＩ２に違いが存在する。一方、主走査縮小補正時においては、奇数列目Ｏｄｄを露光する場合と偶数列目Ｅｖｅｎを露光する場合とで、発光信号φＩ３に違いは存在しない。

また、主走査縮小補正時においては、発光チップＣ１および発光チップＣ２のそれぞれにおいて、縮小発光点群ＬＣを発光可能に設定することになるが、通常発光点群ＬＡを構成する発光サイリスタＬに比べて、縮小発光点群ＬＣを構成する発光サイリスタＬの方が、主走査方向ＦＳにおける長さが小さい（幅が狭い）。このため、主走査縮小補正時においては、通常発光点群ＬＡを構成する発光サイリスタＬの光量よりも、縮小発光点群ＬＣを構成する発光サイリスタＬの光量を低減させることが望ましい。本実施の形態のようにＳＬＥＤを採用する場合、発光サイリスタＬが出力する光量を少なくするためには、縮小発光点群ＬＣを発光させる際の発光信号φＩに関し、ハイレベルからローレベルに切り替えてからローレベルからハイレベルに切り替えるまでの期間（発光期間）を短くすればよい。ただし、通常発光点群ＬＡを構成する発光サイリスタＬに比べて、縮小発光点群ＬＣを構成する発光サイリスタＬの方が、個々の発光面積が小さくなることから、主走査縮小補正時において、通常発光点群ＬＡを構成する発光サイリスタＬの光量よりも、縮小発光点群ＬＣを構成する発光サイリスタＬの光量を増加させた方がよい場合もある。

図１７は、主走査縮小補正時において、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合と副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合とを比較するための図である。ここで、図１７（ａ）は奇数列目Ｏｄｄを露光する場合に、発光チップＣ１〜Ｃ３のそれぞれにおいて発光可能に設定される発光点を示した図であり、図１７（ｂ）は偶数列目Ｅｖｅｎを露光する場合に、発光チップＣ１〜Ｃ３のそれぞれにおいて発光可能に設定される発光点を示した図である。

主走査縮小補正時において奇数列目Ｏｄｄを露光する場合、図１７（ａ）に示すように、発光チップＣ１では奇数チップ発光点Ｍ３〜Ｍ６５が発光可能に設定され、発光チップＣ２では偶数チップ発光点Ｎ６〜Ｎ６３が発光可能に設定され、発光チップＣ３では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定される。また、逆の観点からみれば、発光チップＣ１では奇数チップ発光点Ｍ１、Ｍ２が発光不能に設定され、発光チップＣ２では偶数チップ発光点Ｎ１〜Ｎ５、Ｎ６４、Ｎ６５が発光不能に設定され、発光チップＣ３では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定されているとみなすこともできる。

このとき、発光チップＣ１と発光チップＣ２との境界部では、発光可能に設定された発光点（Ｍ６５、Ｎ６）が、主走査方向ＦＳにおいて連続している。また、発光チップＣ２と発光チップＣ３との境界部でも、発光可能に設定された発光点（Ｎ６３、Ｍ３）が、主走査方向ＦＳにおいて連続している。

一方、主走査縮小補正時において、偶数列目Ｅｖｅｎを露光する場合、図１７（ｂ）に示すように、発光チップＣ１では奇数チップ発光点Ｍ３〜Ｍ６０が発光可能に設定され、発光チップＣ２では偶数チップ発光点Ｎ１〜Ｎ６３が発光可能に設定され、発光チップＣ３では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定される。また、逆の観点からみれば、発光チップＣ１では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６１〜Ｍ６５が発光不能に設定され、発光チップＣ２では偶数チップ発光点Ｎ６４、Ｎ６５が発光不能に設定され、発光チップＣ３では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定されているとみなすこともできる。

このとき、発光チップＣ１と発光チップＣ２との境界部では、発光可能に設定された発光点（Ｍ６０、Ｎ１）が、主走査方向ＦＳにおいて連続している。また、発光チップＣ２と発光チップＣ３との境界部でも、発光可能に設定された発光点（Ｎ６３、Ｍ３）が、主走査方向ＦＳにおいて連続している。

ここで、主走査縮小補正時において奇数列目Ｏｄｄを露光する場合、発光チップＣ１〜Ｃ３において発光可能に設定される発光点の数は、合計で１８１個（発光チップＣ１：６３個、発光チップＣ２：５８個、発光チップＣ３：６０個）である。また、主走査縮小補正時において偶数列目Ｅｖｅｎを露光する場合、発光チップＣ１〜Ｃ３において発光可能に設定される発光点の数は、同じく合計で１８１個（発光チップＣ１：５８個、発光チップＣ２：６３個、発光チップＣ３：６０個）である。したがって、主走査縮小補正時においては、上述した主走査無補正時に比べて、発光可能に設定される発光点の数が１つだけ増えることになる。また、主走査縮小補正時においては、奇数列目Ｏｄｄを露光する場合と偶数列目Ｅｖｅｎを露光する場合とで、画像データ並び替え部１１３（図１１参照）が、全画素分の画像データの分割位置を異ならせている。

そして、図１７より、主走査縮小補正時においては、副走査方向ＳＳにおける奇数列目Ｏｄｄと偶数列目Ｅｖｅｎとで、縮小側重なり部ＯＬＲおよびその前後における発光点の切れ目、すなわち、発光チップＣ１において発光可能に設定される発光点のＯＵＴ側端部と、発光チップＣ２において発光可能に設定される発光点のＩＮ側端部との境界が、主走査方向ＦＳにおいてずれることがわかる。

図１８は、発光チップＣ１と発光チップＣ２との間において主走査無補正の設定がなされ、且つ、発光チップＣ２と発光チップＣ３との間において主走査拡大補正の設定がなされる場合（主走査方向ＦＳにおいて１ドット分の拡大補正を行う場合：以下では、単に主走査拡大補正時と呼ぶ）における、発光チップＣ１〜Ｃ３の動作を説明するためのタイミングチャートである。なお、図１８に示すタイミングチャートにおいて、スタート転送信号φＳ、第１転送信号φ１および第２転送信号φ２の信号波形は、図１４に示す主走査無補正時において説明したものと同じであるので、その詳細な説明を省略する。

ここで、主走査拡大補正時においては、図１３（ｂ）および図１３（ｃ）を用いて説明したように、発光チップＣ１〜Ｃ３のそれぞれにおいて、発光可能に設定される発光サイリスタＬ（奇数チップ発光点Ｍ／偶数チップ発光点Ｎ）と、発光させないように設定される発光サイリスタＬ（奇数チップ発光点Ｍ／偶数チップ発光点Ｎ）とが存在することなる。

次に、主走査拡大補正時において、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する際の、発光信号φＩ１〜φＩ３の信号波形について説明を行う。
副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、上流側発光部６３ａを構成する発光チップＣ１（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

また、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、下流側発光部６３ｂを構成する発光チップＣ２（偶数発光チップＣｅ）では、偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６１〜Ｎ６５を発光させないようにするとともに、偶数チップ発光点Ｎ４〜Ｎ６０を発光させるようにする。より具体的に説明すると、偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６１〜Ｎ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２をハイレベルに維持させ、偶数チップ発光点Ｎ４〜Ｎ６０の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

さらに、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合、上流側発光部６３ａを構成する発光チップＣ３（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ１〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３をハイレベルに維持させ、奇数チップ発光点Ｍ１〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

続いて、主走査拡大補正時において、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する際の、発光信号φＩ１〜φＩ３の信号波形について説明を行う。
副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、上流側発光部６３ａを構成する発光チップＣ１（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ３〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１をハイレベルに維持させ、奇数チップ発光点Ｍ３〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ１のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

また、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、下流側発光部６３ｂを構成する発光チップＣ２（偶数発光チップＣｅ）では、偶数チップ発光点Ｎ１〜Ｎ３を発光させないようにするとともに、偶数チップ発光点Ｎ４〜Ｎ６５を発光させるようにする。より具体的に説明すると、偶数チップ発光点Ｎ１〜Ｎ３の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２をハイレベルに維持させ、偶数チップ発光点Ｎ４〜Ｎ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ２のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

さらに、副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合、上流側発光部６３ａを構成する発光チップＣ３（奇数発光チップＣｏ）では、奇数チップ発光点Ｍ１〜Ｍ５、Ｍ６３〜Ｍ６５を発光させないようにするとともに、奇数チップ発光点Ｍ６〜Ｍ６２を発光させるようにする。より具体的に説明すると、奇数チップ発光点Ｍ１〜Ｍ５、Ｍ６３〜Ｍ６５の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３をハイレベルに維持させ、奇数チップ発光点Ｍ６〜Ｍ６２の発光可能期間（第２の期間ｔｂあるいは第４の期間ｔｄ）においては、発光信号φＩ３のハイレベルからローレベルへの切り替えとローレベルからハイレベルへの切り替えとを実行させる。

なお、主走査拡大補正時においては、奇数列目Ｏｄｄを露光する場合と偶数列目Ｅｖｅｎを露光する場合とで、発光信号φＩ２および発光信号φＩ３に違いが存在する。一方、主走査拡大補正時においては、奇数列目Ｏｄｄを露光する場合と偶数列目Ｅｖｅｎを露光する場合とで、発光信号φＩ１に違いは存在しない。

また、主走査拡大補正時においては、発光チップＣ２および発光チップＣ３のそれぞれにおいて、拡大発光点群ＬＢを発光可能に設定することになるが、通常発光点群ＬＡを構成する発光サイリスタＬに比べて、拡大発光点群ＬＢを構成する発光サイリスタＬの方が、主走査方向ＦＳにおける長さが大きい（幅が広い）。このため、主走査拡大補正時においては、通常発光点群ＬＡを構成する発光サイリスタＬの光量よりも、拡大発光点群ＬＢを構成する発光サイリスタＬの光量を増加させることが望ましい。本実施の形態のようにＳＬＥＤを採用する場合、発光サイリスタＬが出力する光量を多くするためには、拡大発光点群ＬＢを発光させる際の発光信号φＩに関し、ハイレベルからローレベルに切り替えてからローレベルからハイレベルに切り替えるまでの期間（発光期間）を長くすればよい。ただし、通常発光点群ＬＡを構成する発光サイリスタＬに比べて、拡大発光点群ＬＢを構成する発光サイリスタＬの方が、個々の発光面積が大きくなることから、主走査拡大補正時において、通常発光点群ＬＡを構成する発光サイリスタＬの光量よりも、拡大発光点群ＬＢを構成する発光サイリスタＬの光量を低減させた方がよい場合もある。

図１９は、主走査拡大補正時において、副走査方向ＳＳにおける奇数列目Ｏｄｄを露光する場合と副走査方向ＳＳにおける偶数列目Ｅｖｅｎを露光する場合とを比較するための図である。ここで、図１９（ａ）は奇数列目Ｏｄｄを露光する場合に、発光チップＣ１〜Ｃ３のそれぞれにおいて発光可能に設定される発光点を示した図であり、図１９（ｂ）は偶数列目Ｅｖｅｎを露光する場合に、発光チップＣ１〜Ｃ３のそれぞれにおいて発光可能に設定される発光点を示した図である。

主走査拡大補正時において奇数列目Ｏｄｄを露光する場合、図１９（ａ）に示すように、発光チップＣ１では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定され、発光チップＣ２では偶数チップ発光点Ｎ４〜Ｎ６０が発光可能に設定され、発光チップＣ３では奇数チップ発光点Ｍ１〜Ｍ６２が発光可能に設定される。また、逆の観点からみれば、発光チップＣ１では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定され、発光チップＣ２では偶数チップ発光点Ｎ１〜Ｎ３、Ｎ６１〜Ｎ６５が発光不能に設定され、発光チップＣ３では奇数チップ発光点Ｍ６３〜Ｍ６５が発光不能に設定されているとみなすこともできる。

このとき、発光チップＣ１と発光チップＣ２との境界部では、発光可能に設定された発光点（Ｍ６２、Ｎ４）が、主走査方向ＦＳにおいて連続している。また、発光チップＣ２と発光チップＣ３との境界部でも、発光可能に設定された発光点（Ｎ６０、Ｍ１）が、主走査方向ＦＳにおいて連続している。

一方、主走査拡大補正時において、偶数列目Ｅｖｅｎを露光する場合、図１９（ｂ）に示すように、発光チップＣ１では奇数チップ発光点Ｍ３〜Ｍ６２が発光可能に設定され、発光チップＣ２では偶数チップ発光点Ｎ４〜Ｎ６５が発光可能に設定され、発光チップＣ３では奇数チップ発光点Ｍ６〜Ｍ６２が発光可能に設定される。また、逆の観点からみれば、発光チップＣ１では奇数チップ発光点Ｍ１、Ｍ２、Ｍ６３〜Ｍ６５が発光不能に設定され、発光チップＣ２では偶数チップ発光点Ｎ１〜Ｎ３が発光不能に設定され、発光チップＣ３では奇数チップ発光点Ｍ１〜Ｍ５、Ｍ６３〜Ｍ６５が発光不能に設定されているとみなすこともできる。

このとき、発光チップＣ１と発光チップＣ２との境界部では、発光可能に設定された発光点（Ｍ６２、Ｎ４）が、主走査方向ＦＳにおいて連続している。また、発光チップＣ２と発光チップＣ３との境界部でも、発光可能に設定された発光点（Ｎ６５、Ｍ６）が、主走査方向ＦＳにおいて連続している。

ここで、主走査拡大補正時において奇数列目Ｏｄｄを露光する場合、発光チップＣ１〜Ｃ３において発光可能に設定される発光点の数は、合計で１７９個（発光チップＣ１：６０個、発光チップＣ２：５７個、発光チップＣ３：６２個）である。また、主走査拡大補正時において偶数列目Ｅｖｅｎを露光する場合、発光チップＣ１〜Ｃ３において発光可能に設定される発光点の数は、同じく合計で１７９個（発光チップＣ１：６０個、発光チップＣ２：６２個、発光チップＣ３：５７個）である。したがって、主走査拡大補正時においては、上述した主走査無補正時に比べて、発光可能に設定される発光点の数が１つだけ減ることになる。また、主走査縮小補正時においては、奇数列目Ｏｄｄを露光する場合と偶数列目Ｅｖｅｎを露光する場合とで、画像データ並び替え部１１３（図１１参照）が、全画素分の画像データの分割位置を異ならせている。

そして、図１９より、主走査拡大補正時においては、副走査方向ＳＳにおける奇数列目Ｏｄｄと偶数列目Ｅｖｅｎとで、拡大側重なり部ＯＬＥおよびその前後における発光点の切れ目、すなわち、発光チップＣ２において発光可能に設定される発光点のＯＵＴ側端部と、発光チップＣ３において発光可能に設定される発光点のＩＮ側端部との境界が、主走査方向ＦＳにおいてずれることがわかる。

ここで、以下に示す表１は、上述した、『主走査無補正時』、『主走査縮小補正時』、および、『主走査拡大補正時』について、それぞれまとめたものを示している。

表１の上段に示すように、図１４および図１５を用いて説明した『主走査無補正時』では、発光チップＣ１および発光チップＣ２（Ｃ１−Ｃ２）に対し、副走査方向ＳＳの奇数列目Ｏｄｄにおいて「主走査無補正」（図１２（ａ）参照）が、副走査方向ＳＳの偶数列目Ｅｖｅｎにおいて「主走査無補正」（図１２（ａ）参照）が、それぞれ適用される。また、『主走査無補正時』では、発光チップＣ２および発光チップＣ３（Ｃ２−Ｃ３）に対し、副走査方向ＳＳの奇数列目Ｏｄｄにおいて「主走査無補正」（図１３（ａ）参照）が、副走査方向ＳＳの偶数列目Ｅｖｅｎにおいて「主走査無補正」（図１３（ａ）参照）が、それぞれ適用される。

次に、表１の中段に示すように、図１６および図１７を用いて説明した『主走査縮小補正時』では、発光チップＣ１および発光チップＣ２（Ｃ１−Ｃ２）に対し、副走査方向ＳＳの奇数列目Ｏｄｄにおいて「第１主走査縮小補正」（図１２（ｂ）参照）が、副走査方向ＳＳの偶数列目Ｅｖｅｎにおいて「第２主走査縮小補正」（図１２（ｃ）参照）が、それぞれ適用される。また、『主走査縮小補正時』では、発光チップＣ２および発光チップＣ３（Ｃ２−Ｃ３）に対し、副走査方向ＳＳの奇数列目Ｏｄｄにおいて「主走査無補正」（図１３（ａ）参照）が、副走査方向ＳＳの偶数列目Ｅｖｅｎにおいて「主走査無補正」（図１３（ａ）参照）が、それぞれ適用される。

さらに、表１の下段に示すように、図１８および図１９を用いて説明した『主走査拡大補正時』では、発光チップＣ１および発光チップＣ２（Ｃ１−Ｃ２）に対し、副走査方向ＳＳの奇数列目Ｏｄｄにおいて「主走査無補正」（図１２（ａ）参照）が、副走査方向ＳＳの偶数列目Ｅｖｅｎにおいて「主走査無補正」（図１２（ａ）参照）が、それぞれ適用される。また、『主走査拡大補正時』では、発光チップＣ２および発光チップＣ３（Ｃ２−Ｃ３）に対し、副走査方向ＳＳの奇数列目Ｏｄｄにおいて「第１主走査拡大補正」（図１３（ｂ）参照）が、副走査方向ＳＳの偶数列目Ｅｖｅｎにおいて「第２主走査拡大補正」（図１３（ｃ）参照）が、それぞれ適用される。

なお、本実施の形態では、『主走査無補正時』が第１の設定に対応し、『主走査縮小補正時』および『主走査拡大補正時』のそれぞれが第２の設定に対応する。また、『主走査無補正時』における、主走査無補正の手法が第１の制御に対応し、『主走査縮小補正時』における、第１主走査縮小補正が第２の制御に、第２主走査縮小補正が第３の制御に、それぞれ対応し、『主走査拡大補正時』における、第１主走査拡大補正が第２の制御に、第２主走査拡大補正が第３の制御に、それぞれ対応する。

では、本実施の形態において、主走査縮小補正を行う場合に、副走査方向ＳＳにおいて第１主走査縮小補正と第２主走査縮小補正とを交互に実行し、また、主走査拡大補正を行う場合に、副走査方向ＳＳにおいて第１主走査拡大補正と第２主走査拡大補正とを交互に実行している理由について説明を行う。

本実施の形態の画像形成装置１では、感光体ドラム１２上に、複数の画素（ドット）によって例えば正方形状のサブマトリックスを構成するとともに、発光素子ヘッド１４を用いて各サブマトリックス内に記録する画素の数すなわち網点の大きさを変えることにより、２階調（各画素に対する露光の有無）で画像の濃淡を表現する面積階調方式が用いられている。

図２０は、本実施の形態の発光素子ヘッド１４を用い、発光部６３に設けられた縮小側重なり部ＯＬＲおよびその前後に設けられた発光サイリスタＬ（奇数チップ発光点Ｍ、偶数チップ発光点Ｎ）を用いて形成された、網点の構造を説明するための図である。
ここで、図２０（ａ）には、発光部６３内に存在する複数の縮小側重なり部ＯＬＲのうち、発光チップＣ１（奇数発光チップＣｏ）とそのＯＵＴ側に隣接する発光チップＣ２（偶数発光チップＣｅ）との間に存在する縮小側重なり部ＯＬＲを例として示している。
また、図２０（ｂ）は、発光チップＣ１および発光チップＣ２において、図１２（ａ）に示す主走査無補正が設定される場合に形成される網点の構造を示している。
さらに、図２０（ｃ）は、発光チップＣ１および発光チップＣ２において、図１２（ｃ）に示す第２主走査縮小補正のみが設定される場合に形成される網点の構造を示している。
さらにまた、図２０（ｄ）は、発光チップＣ１および発光チップＣ２において、図１２（ｂ）に示す第１主走査縮小補正と図１２（ｃ）に示す第２主走査縮小補正とが交互に設定される場合に形成される網点の構造を示している。

なお、図２０は、副走査方向の０列目（ＳＳ０）〜６列目（ＳＳ６）にわたって、網点が形成される場合を例としている。また、図２０（ｂ）〜（ｄ）のそれぞれにおいて、複数の枠はそれぞれ１つの画素を意味するものであり、それぞれの枠内に記載された数字は、対象となる画素を露光するのに用いられる発光点の番号を意味している。ただし、ここでは、奇数チップ発光点を意味する「Ｍ」や偶数チップ発光点を意味する「Ｎ」の記載を省略しており、２桁の数字は奇数チップ発光点Ｍに、１桁の数字は偶数チップ発光点Ｎに、それぞれ対応している。また、このことは、後述する図２１においても同じである。

図２０（ｂ）に示す例では、副走査方向ＳＳにおける奇数列目Ｏｄｄ（ＳＳ１、ＳＳ３、ＳＳ５）に対しては図１２（ａ）に示す発光点の設定（主走査無補正）がなされ、副走査方向ＳＳにおける偶数列目Ｅｖｅｎ（ＳＳ０、ＳＳ２、ＳＳ４、ＳＳ６）に対しても図１２（ａ）に示す発光点の設定（主走査無補正）がなされる。これにより、縮小側重なり部ＯＬＲを含んで形成される網点は、正方形を４５°傾斜させた形状となる。

また、図２０（ｃ）に示す例では、副走査方向ＳＳにおける奇数列目Ｏｄｄ（ＳＳ１、ＳＳ３、ＳＳ５）に対しては図１２（ｃ）に示す発光点の設定（第２主走査縮小補正）がなされ、副走査方向ＳＳにおける偶数列目Ｅｖｅｎ（ＳＳ０、ＳＳ２、ＳＳ４、ＳＳ６）に対しても図１２（ｃ）に示す発光点の設定（第２主走査縮小補正）がなされる。これにより、縮小側重なり部ＯＬＲを含んで形成される網点は、図２０（ｂ）に示したものに比べて、図中右側が縮んだ形状となる。

これに対し、図２０（ｄ）に示す例では、副走査方向ＳＳにおける奇数列目Ｏｄｄ（ＳＳ１、ＳＳ３、ＳＳ５）に対しては図１２（ｂ）に示す発光点の設定（第１主走査縮小補正）がなされ、副走査方向ＳＳにおける偶数列目Ｅｖｅｎ（ＳＳ０、ＳＳ２、ＳＳ４、ＳＳ６）に対しては図１２（ｃ）に示す発光点の設定（第２主走査縮小補正）がなされる。これにより、縮小側重なり部ＯＬＲを含んで形成される網点は、図２０（ｃ）に示したものよりも、図２０（ｂ）に示したものに近づいた形状となる。

本実施の形態の画像形成装置１を用いて例えば全面ハーフトーンの画像を形成した場合、発光素子ヘッド１４の発光部６３において主走査縮小補正を行った部位では、他の部位と比べて、網点の形状に違いが生じることになる。そして、例えば図２０（ｃ）に示すように、常に同じ発光点の組み合わせを用いて主走査縮小補正を行うような場合にあっては、主走査縮小補正を行うことに伴い、網点の形状が他の部位とは異なっている部位が、副走査方向ＳＳにおいて連続してしまうことになり、この部位が画像中において筋となってしまうおそれがある。

これに対し、本実施の形態では、副走査方向ＳＳにおける１ライン毎すなわち奇数列目Ｏｄｄと偶数列目Ｅｖｅｎとで、主走査縮小補正を行うための発光点の組み合わせを変える（第１主走査縮小補正および第２主走査縮小補正を交互に実行する）ようにした。これにより、第１主走査縮小補正あるいは第２主走査縮小補正のいずれか一方のみを行う場合と比較して、副走査方向ＳＳに沿って伸びる筋を目立たなくすることができる。

ここで、第１主走査縮小補正と第２主走査縮小補正と交互に実行する場合にあっては、得られる網点の形状を主走査無補正の場合（図２０（ｂ）参照）により近づけるために、図２０（ｄ）において斜線を付した画素に対応する発光点の光量を、通常よりも増加させる（発光時間を長くする）とよい。

図２１は、本実施の形態の発光素子ヘッド１４を用い、発光部６３に設けられた拡大側重なり部ＯＬＥおよびその前後に設けられた発光サイリスタＬ（奇数チップ発光点Ｍ、偶数チップ発光点Ｎ）を用いて形成された、網点の構造を説明するための図である。
ここで、図２１（ａ）には、発光部６３内に存在する複数の拡大重なり部ＯＬＥのうち、発光チップＣ２（偶数発光チップＣｅ）とそのＯＵＴ側に隣接する発光チップＣ３（奇数発光チップＣｏ）との間に存在する拡大側重なり部ＯＬＥを例として示している。
また、図２１（ｂ）は、発光チップＣ２および発光チップＣ３において、図１３（ａ）に示す主走査無補正が設定される場合に形成される網点の構造を示している。
さらに、図２１（ｃ）は、発光チップＣ２および発光チップＣ３において、図１３（ｃ）に示す第２主走査拡大補正のみが設定される場合に形成される網点の構造を示している。
さらにまた、図２１（ｄ）は、発光チップＣ２および発光チップＣ３において、図１３（ｂ）に示す第１主走査拡大補正と図１３（ｃ）に示す第２主走査拡大補正とが交互に設定される場合に形成される網点の構造を示している。

図２１（ｂ）に示す例では、副走査方向ＳＳにおける奇数列目Ｏｄｄ（ＳＳ１、ＳＳ３、ＳＳ５）に対しては図１３（ａ）に示す発光点の設定（主走査無補正）がなされ、副走査方向ＳＳにおける偶数列目Ｅｖｅｎ（ＳＳ０、ＳＳ２、ＳＳ４、ＳＳ６）に対しても図１３（ａ）に示す発光点の設定（主走査無補正）がなされる。これにより、拡大側重なり部ＯＬＥを含んで形成される網点は、正方形を４５°傾斜させた形状となる。

また、図２１（ｃ）に示す例では、副走査方向ＳＳにおける奇数列目Ｏｄｄ（ＳＳ１、ＳＳ３、ＳＳ５）に対しては図１３（ｃ）に示す発光点の設定（第２主走査拡大補正）がなされ、副走査方向ＳＳにおける偶数列目Ｅｖｅｎ（ＳＳ０、ＳＳ２、ＳＳ４、ＳＳ６）に対しても図１３（ｃ）に示す発光点の設定（第２主走査拡大補正）がなされる。これにより、拡大側重なり部ＯＬＥを含んで形成される網点は、図２１（ｂ）に示したものに比べて、図中右側が伸びた形状となる。

これに対し、図２１（ｄ）に示す例では、副走査方向ＳＳにおける奇数列目Ｏｄｄ（ＳＳ１、ＳＳ３、ＳＳ５）に対しては図１３（ｂ）に示す発光点の設定（第１主走査拡大補正）がなされ、副走査方向ＳＳにおける偶数列目Ｅｖｅｎ（ＳＳ０、ＳＳ２、ＳＳ４、ＳＳ６）に対しては図１３（ｃ）に示す発光点の設定（第２主走査拡大補正）がなされる。これにより、拡大側重なり部ＯＬＥを含んで形成される網点は、図２１（ｃ）に示したものよりも、図２１（ｂ）に示したものに近づいた形状となる。

本実施の形態の画像形成装置１を用いて例えば全面ハーフトーンの画像を形成した場合、発光素子ヘッド１４の発光部６３において主走査拡大補正を行った部位では、他の部位と比べて、網点の形状に違いが生じることになる。そして、例えば図２１（ｃ）に示すように、常に同じ発光点の組み合わせを用いて主走査拡大補正を行うような場合にあっては、主走査拡大補正を行うことに伴い、網点の形状が他の部位とは異なっている部位が、副走査方向ＳＳにおいて連続してしまうことになり、この部位が画像中において筋となってしまうおそれがある。

これに対し、本実施の形態では、副走査方向ＳＳにおける１ライン毎すなわち奇数列目Ｏｄｄと偶数列目Ｅｖｅｎとで、主走査拡大補正を行うための発光点の組み合わせを変える（第１主走査拡大補正および第２主走査拡大補正を交互に実行する）ようにした。これにより、第１主走査拡大補正あるいは第２主走査拡大補正のいずれか一方のみを行う場合と比較して、副走査方向ＳＳに沿って伸びる筋を目立たなくすることができる。

ここで、第１主走査拡大補正と第２主走査拡大補正とを交互に実行する場合にあっては、得られる網点の形状を主走査無補正の場合（図２１（ｂ）参照）により近づけるために、図２１（ｄ）において斜線を付した画素に対応する発光点の光量を、通常よりも低減させる（発光時間を短くする）とよい。

なお、本実施の形態では、１つの発光チップＣにおいて、拡大側通常発光点群ＬＡＢを構成する発光サイリスタＬの数Ｗと、拡大側通常発光点群ＬＡＢに隣接して拡大発光点群ＬＢを構成する発光サイリスタＬの数Ｘとが、Ｗ：Ｘ＝３：２の関係を有していたが、これに限られるものではない。例えば１ドット分の主走査拡大補正を実現するためには、Ｘ＝Ｗ−１の関係を有していればよい。

また、本実施の形態では、１つの発光チップＣにおいて、縮小側通常発光点群ＬＡＣを構成する発光サイリスタＬの数Ｙと、縮小側通常発光点群ＬＡＣに隣接して縮小発光点群ＬＣを構成する発光サイリスタＬの数Ｚとが、Ｙ：Ｚ＝２：３の関係を有していたが、これに限られるものではない、例えば１ドット分の主走査縮小補正を実現するためには、Ｚ＝Ｙ＋１の関係を有していればよい。

さらに、本実施の形態では、Ｗ＝Ｚ、Ｘ＝Ｙの関係を有していたが、これに限られるものではなく、Ｗ≠Ｚ、Ｘ≠Ｙの関係を有していてもかまわない。ただし、通常発光点群ＬＡ（拡大側通常発光点群ＬＡＢおよび縮小側通常発光点群ＬＡＣを含む）における通常間隔ＰＡと、拡大発光点群ＬＢにおける拡大間隔ＰＢと、縮小発光点群ＬＣにおける縮小間隔ＰＣとについては、ＰＣ＜ＰＡ＜ＰＢの関係を有していることが必要となる。

さらにまた、本実施の形態では、発光部６３を用いて、主走査縮小補正および主走査拡大補正の両者を実現できる構成について説明を行ったが、主走査縮小補正または主走査拡大補正のいずれか一方が実現できるようにしてもかまわない。例えば主走査縮小補正のみを実現したい場合には、拡大側通常発光点群ＬＡＢおよび拡大発光点群ＬＢが設けられていない発光チップＣを用い、奇数発光チップＣｏとそのＯＵＴ側に隣接する偶数発光チップＣｅとの境界部において、奇数発光チップＣｏにおける中央側通常発光点群ＬＡＡのＯＵＴ側端部と、偶数発光チップＣｅにおける中央側通常発光点群ＬＡＡのＩＮ側端部とを、主走査方向ＦＳにおいて連続するように配置して発光部６３を構成すればよい。一方、例えば主走査拡大補正のみを実現したい場合には、縮小側通常発光点群ＬＡＣおよび縮小発光点群ＬＣが設けられていない発光チップＣを用い、偶数発光チップＣｅとそのＯＵＴ側に隣接する奇数発光チップＣｏとの境界部において、偶数発光チップＣｅにおける中央側通常発光点群ＬＡＡのＯＵＴ側端部と、奇数発光チップＣｏにおける中央側通常発光点群ＬＡＡのＩＮ側端部とを、主走査方向ＦＳにおいて連続するように配置して発光部６３を構成すればよい。

また、本実施の形態では、１つの発光素子ヘッド１４において、常に同じ重なり部（縮小する場合は縮小側重なり部ＯＬＲ、拡大する場合は拡大側重なり部ＯＬＥ）において主走査方向倍率の補正を行っていたが、これに限られるものではない。例えば、副走査方向ＳＳにおける１ライン毎あるいは２ライン毎に、主走査方向倍率の補正を行う重なり部の位置（奇数発光チップＣｏと偶数発光チップＣｅとの組み合わせ）を変更するようにしてもかまわない。

さらに、本実施の形態では、１つの発光素子ヘッド１４を例として説明を行ったが、図１に示す画像形成装置１のように、複数の発光素子ヘッド１４を備えるものにおいては、それぞれの発光素子ヘッド１４において、個別に、上述した主走査倍率補正を施すことができる。この場合、発光素子ヘッド１４毎に、主走査倍率補正を実行する重なり部（縮小する場合は縮小側重なり部ＯＬＲ、拡大する場合は拡大側重なり部ＯＬＥ）の位置（奇数発光チップＣｏと偶数発光チップＣｅとの組み合わせ）を異ならせることにより、副走査方向ＳＳに沿う筋をさらに目立たなくすることが可能となる。

１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１３…帯電器、１４…発光素子ヘッド、１５…現像器、６１…ハウジング、６２…回路基板、６３…発光部、６３ａ…上流側発光部、６３ｂ…下流側発光部、６４…ロッドレンズアレイ、７０…基板、７１…発光素子、１００…信号発生回路、Ｃ…発光チップ、Ｃｏ…奇数発光チップ、Ｃｅ…偶数発光チップ、Ｌ…発光サイリスタ、ＬＡ…通常発光点群、ＬＡＡ…中央側通常発光点群、ＬＡＢ…拡大側通常発光点群、ＬＡＣ…縮小側通常発光点群、ＬＢ…拡大発光点群、Ｍ…奇数チップ発光点、Ｎ…偶数チップ発光点、ＯＬＲ…縮小側重なり部、ＯＬＥ…拡大側重なり部

Claims (5)

1. 主走査方向に並べて配置される複数の発光素子を備えた一方の素子列と、
   前記主走査方向に並べて配置される複数の発光素子を備え、前記一方の素子列と少なくとも一部が副走査方向からみて重なる重なり部を形成する他方の素子列と、
   前記一方の素子列を構成する複数の発光素子の発光／非発光、および、前記他方の素子列を構成する複数の発光素子の発光／非発光を制御する制御部とを備え、
   前記一方の素子列は、前記重なり部よりも外側で第１間隔にて複数の発光素子を並べてなる第１素子列と、当該第１素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個（ｍは２以上の整数）の発光素子を並べてなる第２素子列と、当該第２素子列に隣接し且つ当該重なり部の内側で当該第１間隔とは異なる第２間隔にてｎ個（ｎは２以上の整数であって、ｎ≠ｍ）の発光素子を並べてなる第３素子列とを有し、
   前記他方の素子列は、前記重なり部よりも外側で前記第１間隔にて複数の発光素子を並べてなる第４素子列と、当該第４素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個の発光素子を並べてなる第５素子列と、当該第５素子列に隣接し且つ当該重なり部の内側で前記第２間隔にてｎ個の発光素子を並べてなる第６素子列とを有し、
   前記制御部は、
   前記一方の素子列では前記第１素子列および前記第２素子列を発光可能に設定するとともに前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列および前記第５素子列を発光可能に設定するとともに前記第６素子列を発光させないように設定する第１の制御と、
   前記一方の素子列では前記第１素子列、前記第２素子列および前記第３素子列を発光可能に設定し、且つ、前記他方の素子列では前記第４素子列を発光可能に設定するとともに前記第５素子列および前記第６素子列を発光させないように設定する第２の制御と、
   前記一方の素子列では前記第１素子列を発光可能に設定するとともに前記第２素子列および前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列、前記第５素子列および前記第６素子列を発光可能に設定する第３の制御と
   を選択して実行することを特徴とする露光装置。
2. 前記制御部は、副走査方向における列の変化に関わらず前記第１の制御を実行する第１の設定、または、副走査方向における列の変化に応じて前記第２の制御と前記第３の制御とを切り替えながら実行する第２の設定にて制御を行うことを特徴とする請求項１記載の露光装置。
3. 前記第２間隔が前記第１間隔よりも小さい場合に、
   前記一方の素子列において、前記第２素子列を構成する発光素子における主走査方向の長さよりも、前記第３素子列を構成する発光素子における主走査方向の長さが小さく設定され、
   前記他方の素子列において、前記第５素子列を構成する発光素子における主走査方向の長さよりも、前記第６素子列を構成する発光素子における主走査方向の長さが小さく設定されること
   を特徴とする請求項１または２記載の露光装置。
4. 前記第２間隔が前記第１間隔よりも大きい場合に、
   前記一方の素子列において、前記第２素子列を構成する発光素子における主走査方向の長さよりも、前記第３素子列を構成する発光素子における主走査方向の長さが大きく設定され、
   前記他方の素子列において、前記第５素子列を構成する発光素子における主走査方向の長さよりも、前記第６素子列を構成する発光素子における主走査方向の長さが大きく設定されること
   を特徴とする請求項１または２記載の露光装置。
5. 回転する潜像保持体と、
   回転する前記潜像保持体を帯電する帯電手段と、
   帯電された前記潜像保持体を露光する露光手段と、
   前記露光手段によって前記潜像保持体に形成された静電潜像を現像する現像手段とを備え、
   前記露光手段は、
   前記潜像保持体の軸方向に倣う主走査方向に並べて配置される複数の発光素子を備えた一方の素子列と、
   前記主走査方向に並べて配置される複数の発光素子を備え、前記一方の素子列と少なくとも一部が副走査方向からみて重なる重なり部を形成する他方の素子列と、
   前記一方の素子列を構成する複数の発光素子の発光／非発光、および、前記他方の素子列を構成する複数の発光素子の発光／非発光を制御する制御部とを備え、
   前記一方の素子列は、前記重なり部よりも外側で第１間隔にて複数の発光素子を並べてなる第１素子列と、当該第１素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個（ｍは２以上の整数）の発光素子を並べてなる第２素子列と、当該第２素子列に隣接し且つ当該重なり部の内側で当該第１間隔とは異なる第２間隔にてｎ個（ｎは２以上の整数であってｎ≠ｍ）の発光素子を並べてなる第３素子列とを有し、
   前記他方の素子列は、前記重なり部よりも外側で前記第１間隔にて複数の発光素子を並べてなる第４素子列と、当該第４素子列に隣接し且つ当該重なり部の内側で当該第１間隔にてｍ個の発光素子を並べてなる第５素子列と、当該第５素子列に隣接し且つ当該重なり部の内側で前記第２間隔にてｎ個の発光素子を並べてなる第６素子列とを有し、
   前記制御部は、
   前記一方の素子列では前記第１素子列および前記第２素子列を発光可能に設定するとともに前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列および前記第５素子列を発光可能に設定するとともに前記第６素子列を発光させないように設定する第１の制御と、
   前記一方の素子列では前記第１素子列、前記第２素子列および前記第３素子列を発光可能に設定し、且つ、前記他方の素子列では前記第４素子列を発光可能に設定するとともに前記第５素子列および前記第６素子列を発光させないように設定する第２の制御と、
   前記一方の素子列では前記第１素子列を発光可能に設定するとともに前記第２素子列および前記第３素子列を発光させないように設定し、且つ、前記他方の素子列では前記第４素子列、前記第５素子列および前記第６素子列を発光可能に設定する第３の制御と
   を選択して実行することを特徴とする画像形成装置。

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