JP5857212B2 - Ｄｃ／ｄｃコンバータ - Google Patents

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Description

本発明は、ＤＣ入力端子を備えたＤＣ／ＤＣコンバータに関する。
従来から、直流電圧を昇降圧して出力するために、ＤＣ入力端子を備えたＤＣ／ＤＣコンバータが用いられている（例えば、特許文献１参照）。この種のＤＣ入力端子を備えたＤＣ／ＤＣコンバータにおいては、仮にＤＣ入力端子に極性を誤って接続された場合、コンバータの内部回路が破損する。そこで、このようなＤＣ入力端子への逆接続の対策として、図２８に示すような従来から種々の構成が知られている。
図２８において（ａ）は、一方の入力端子に直列にダイオードを挿入し、逆接続時にＤＣ／ＤＣコンバータの内部回路に電圧が印加されるのを防止する構成である。この構成にあっては、ＤＣ入力端子に正常に接続（正常に接続）された場合、挿入されたダイオードにおける電圧降下によって常に電圧ロスが生ずる。また、逆接続時にＤＣ／ＤＣコンバータの内部回路に電圧が印加されないので、ＤＣ／ＤＣコンバータは動作しない。
図２８において（ｂ）は、一方の入力端子から他方の入力端子にダイオードを接続し、逆接続時にはダイオードで短絡させることにより逆接続時にＤＣ／ＤＣコンバータの内部回路に逆電圧が印加されるのを防止する構成である。この構成にあっては、ＤＣ入力端子に接続される回路を短絡電流から保護するための保護回路が別途必要となる。あるいは、太陽光発電パネルのように電流制限の働く電源への適用に限られる。また、逆接続時にＤＣ／ＤＣコンバータの内部回路に電圧が印加されないので、ＤＣ／ＤＣコンバータは動作しない。
図２８において（ｃ）は、交流電源が接続される場合と同様に、入力部にブリッジ回路を設けて、正逆いずれに接続されてもＤＣ／ＤＣコンバータの内部回路に正常な電圧が印加されるようにした構成である。この構成にあっては、正逆いずれに接続されてもＤＣ／ＤＣコンバータは動作するが、ブリッジ回路を構成するダイオード２つ分の電圧ロスが常に生ずる。
特開２０１０−０２２０７７号公報
本発明は、上記課題を解決するためになされたものであり、逆接続時においても正常に電圧ロスを生じさせることなく動作させることができるＤＣ／ＤＣコンバータを提供することを目的とする。
上記目的を達成するために本発明のＤＣ／ＤＣコンバータは、入力部にブリッジ回路を設けることなく、ＤＣ電源が正接続又は逆接続のいずれの形態で接続された場合であっても、正常に動作させることができるＤＣ／ＤＣコンバータであって、ＤＣ電源が入力されるＤＣ入力端子と、トランスと、前記トランスの１次側と前記ＤＣ入力端子との間に接続された少なくとも１つの双方向スイッチング素子と、前記ＤＣ入力端子に接続された極性判別回路を備え、前記極性判別回路によって判別された前記ＤＣ入力端子の極性に応じて前記双方向スイッチング素子のオンタイミングを制御することを特徴とする。
この発明において、前記トランスの１次側と前記ＤＣ入力端子との間に、１対の前記双方向スイッチング素子によってハーフブリッジ回路が形成されてなることが好ましい。
この発明において、前記トランスの１次側と前記ＤＣ入力端子との間に、２対の前記双方向スイッチング素子によってフルブリッジ回路が形成されてなることが好ましい。
この発明において、前記トランスの１次側と前記ＤＣ入力端子との間に、１対の前記双方向スイッチング素子によってプッシュプル回路が形成されてなることが好ましい。
この発明において、前記トランスの１次側と前記ＤＣ入力端子との間に、１対の前記双方向スイッチング素子によって複合共振回路が形成されてなることが好ましい。
この発明において、１つの前記双方向スイッチング素子を構成する２つのスイッチング素子のうち、いずれか一方のスイッチング素子を他方のスイッチング素子からタイミングをずらしてオンさせることが好ましい。
この発明において、１つの前記双方向スイッチング素子を構成する２つのスイッチング素子のうち、いずれか一方のスイッチング素子を他の前記双方向スイッチング素子を構成するスイッチング素子のオフと同時にオンさせることが好ましい。
この発明において、前記トランスの２次側に１対のスイッチング素子を備え、いずれか一方のスイッチング素子を常にオン、他方のスイッチング素子をオフさせることによりフォワード動作を行うことが好ましい。
この発明において、前記双方向スイッチング素子のオン時間をオフ時間よりも長く制御することにより、フライバック動作を行うことが好ましい。
この発明において、１つの前記双方向スイッチング素子を構成する２つのスイッチング素子のうち、いずれか一方のスイッチング素子を常にオンさせることが好ましい。
この発明において、前記極性判別回路によって判別された前記ＤＣ入力端子の極性に応じて前記スイッチング素子のオン又はオフを制御することが好ましい。
本発明のＤＣ／ＤＣコンバータによれば、ＤＣ電源が正接続又は逆接続のいずれの形態で接続された場合であっても、トランスの１次側に適切な電流を流すことができ、電圧ロスを生じさせることなく動作させることができる。
本発明の一実施形態によるハーフブリッジ方式のＤＣ／ＤＣコンバータの回路図。 同ＤＣ／ＤＣコンバータの動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータの別な動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータのさらに別な動作例を示すタイムチャート。 上記実施形態の変形例によるフルブリッジ方式のＤＣ／ＤＣコンバータの回路図。 同ＤＣ／ＤＣコンバータの動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータの別な動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータのさらに別な動作例を示すタイムチャート。 上記実施形態の別な変形例によるプッシュプル方式のＤＣ／ＤＣコンバータの回路図。 同ＤＣ／ＤＣコンバータの動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータの別な動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータのさらに別な動作例を示すタイムチャート。 上記実施形態のさらに別な変形例による複合共振方式のＤＣ／ＤＣコンバータの回路図。 同ＤＣ／ＤＣコンバータの動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータの別な動作例を示すタイムチャート。 上記実施形態のさらに別な変形例による一石フォワード方式のＤＣ／ＤＣコンバータの回路図。 同ＤＣ／ＤＣコンバータの動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータの別な動作例を示すタイムチャート。 上記実施形態のさらに別な変形例による一石フライバック方式のＤＣ／ＤＣコンバータの回路図。 同ＤＣ／ＤＣコンバータの動作例を示すタイムチャート。 同ＤＣ／ＤＣコンバータの別な動作例を示すタイムチャート。 上記実施形態のさらに別な変形例による極性判別回路等を備えたＤＣ／ＤＣコンバータの回路図。 双方向スイッチング素子（シングルゲート）の構成を示す平面図。 図２３における範囲Ａの拡大図。 図２３におけるＢ−Ｂ断面図。 双方向スイッチ素子（デュアルゲート）の構成を示す平面図。 図２６におけるＣ−Ｃ断面図。 従来のＤＣ／ＤＣコンバータにおけるＤＣ電源の逆接続対策を示す回路図。
（第１実施形態）
本発明の一実施形態によるＤＣ／ＤＣコンバータについて図面を参照して説明する。ＤＣ／ＤＣコンバータは、例えば、ノート型ＰＣの内部に組み込まれ、直流電圧を別の直流電圧に変換して、ＰＣの各部に給電する。図１はハーフブリッジ方式のＤＣ／ＤＣコンバータの回路構成を示す。ＤＣ／ＤＣコンバータ１は、ＤＣ電源１１が入力される１対のＤＣ入力端子２ａ，２ｂと、ＤＣ入力端子２ａ，２ｂが１次側に接続されるトランス３と、トランス３の１次側に１対の双方向スイッチング素子４，５と、１対のコンデンサＣ１，Ｃ２を有する。トランス３及び双方向スイッチング素子４，５によってトランス３の１次側にハーフブリッジ回路が形成されている。双方向スイッチング素子４は、スイッチング素子Ｑ１，Ｑ２を有する。双方向スイッチング素子５は、Ｑ３，Ｑ４を有する。トランス３の２次側には負荷１２が接続され、トランス３によって変換された後平滑化された直流電圧が負荷１２に印加される。
ＤＣ入力端子２ａ，２ｂには、ＤＣ電源１１が接続される。以下において、図１中Ａで示す極性でＤＣ電源１１がＤＣ入力端子２ａ，２ｂに接続された場合を正接続、Ｂで示す極性でＤＣ電源１１がＤＣ入力端子２ａ，２ｂに接続された場合を逆接続とする。本ＤＣ／ＤＣコンバータ１においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、以下に説明するように、双方向スイッチング素子４，５によってトランス３の１次側に適切な電流を流すことができる。
図２は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミング（各スイッチング素子のゲート電圧）の一例を示す。スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４は、各素子毎に設けられた駆動回路から出力される駆動信号がゲートに入力されて、オン／オフ動作する。駆動回路は、制御回路から入力される制御信号に応じて駆動信号を出力する。
図２において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２は、同じタイミングでオン／オフを繰り返す。一方、双方向スイッチング素子５を構成するスイッチング素子Ｑ３，Ｑ４は、同じタイミングでオン／オフを繰り返す。双方向スイッチング素子４と双方向スイッチング素子５とは、交互にオン／オフを繰り返す。すなわち、スイッチング素子Ｑ１，Ｑ２がオフしている期間にスイッチング素子Ｑ３，Ｑ４はオンし、スイッチング素子Ｑ３，Ｑ４がオフしている期間にスイッチング素子Ｑ１，Ｑ２はオンする。スイッチング素子Ｑ２がオンでスイッチング素子Ｑ４がオフのとき、コンデンサＣ１にチャージされた電荷により、双方向スイッチング素子４、トランス３の１次側に順次電流が流れる。スイッチング素子Ｑ２がオフでスイッチング素子Ｑ４がオンのとき、コンデンサＣ２にチャージされた電荷により、トランス３の１次側、双方向スイッチング素子５に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
図２において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この場合においても、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４は、同様にオン／オフを繰り返す。すなわち、スイッチング素子Ｑ３がオンでスイッチング素子Ｑ１がオフのとき、コンデンサＣ２にチャージされた電荷により、双方向スイッチング素子５、トランス３の１次側に順次電流が流れる。スイッチング素子Ｑ３がオフでスイッチング素子Ｑ１がオンのとき、コンデンサＣ１にチャージされた電荷により、トランス３の１次側、双方向スイッチング素子４に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
ＤＣ／ＤＣコンバータ１によれば、図２に示すように双方向スイッチング素子４，５を駆動することにより、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、トランス３の１次側に適切な電流を流すことができる。これにより、図２８（ａ）乃至（ｃ）に示す入力部のダイオードを廃することができる。
また、双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２がオンのとき、いずれかのスイッチング素子Ｑ１，Ｑ２のＦＥＴに電流が流れることとなる。同様に、双方向スイッチング素子５を構成するスイッチング素子Ｑ３，Ｑ４がオンのとき、いずれかのスイッチング素子Ｑ３，Ｑ４を構成するＦＥＴに電流が流れることとなる。ところが、ＦＥＴのオン抵抗は、図２８（ｃ）に示すブリッジ回路を構成するダイオードの抵抗よりも小さいため、電圧ロスを抑制することが可能となる。
図３は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングの別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図３において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ４のターンオフ時のサージ電圧を吸収するため、巻線の逆方向側に接続されたスイッチ素子Ｑ２のボディーダイオードを導通させる。このため、Ｑ１のオンタイミングをＱ４のオフタイミングと同時になるように、Ｑ２のオンタイミングから早めにずらしている。また、同様にＱ３のオンタイミングをＱ２のオフタイミングと同時になるように、Ｑ４のオンタイミングから早めにずらしている。
図３において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、Ｑ２のオンタイミングをＱ３のオフタイミングと同時になるように、Ｑ１のオンタイミングから早めにずらしている。また、同様にＱ４のオンタイミングをＱ１のオフタイミングと同時になるように、Ｑ３のオンタイミングから早めにずらしている。
この動作例によれば、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、スイッチング素子をターンオフ時のサージ電圧から保護することができる。
図４は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングのさらに別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図４において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ１，Ｑ３を常時オン状態とする。図２（ａ）と同様に、スイッチング素子Ｑ２がオンでスイッチング素子Ｑ４がオフのとき、コンデンサＣ１にチャージされた電荷により、双方向スイッチング素子４、トランス３の１次側に順次電流が流れる。スイッチング素子Ｑ２がオフでスイッチング素子Ｑ４がオンのとき、コンデンサＣ２にチャージされた電荷により、トランス３の１次側、双方向スイッチング素子５に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
図４において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ２，Ｑ４を常時オン状態とする。図２（ｂ）と同様に、スイッチング素子Ｑ３がオンでスイッチング素子Ｑ１がオフのとき、コンデンサＣ２にチャージされた電荷により、双方向スイッチング素子５、トランス３の１次側に順次電流が流れる。スイッチング素子Ｑ３がオフでスイッチング素子Ｑ１がオンのとき、コンデンサＣ１にチャージされた電荷により、トランス３の１次側、双方向スイッチング素子４に順次電流が流れる。
この動作例によれば、双方向スイッチング素子４を構成するスイッチング素子Ｑ１又はＱ２及び双方向スイッチング素子５を構成するスイッチング素子Ｑ３又はＱ４のうち、いずれか一方を常にオン状態とする。従って、双方向スイッチング素子４，５を制御する際の損失は増加するが、制御を簡素なものとすることができ、制御回路のコストダウンを図ることができる。
（変形例）
図５はＤＣ／ＤＣコンバータの回路構成の変形例としてフルブリッジ方式のＤＣ／ＤＣコンバータを示す。このＤＣ／ＤＣコンバータ１は、１対のＤＣ入力端子２ａ，２ｂと、トランス３と、トランス３の１次側に２対の双方向スイッチング素子４，５，６，７と、コンデンサＣ３を有する。トランス３及び双方向スイッチング素子４，５によってトランス３の１次側にフルブリッジ回路が形成されている。双方向スイッチング素子４は、スイッチング素子Ｑ１，Ｑ２を有する。双方向スイッチング素子５は、Ｑ３，Ｑ４を有する。双方向スイッチング素子６は、スイッチング素子Ｑ５，Ｑ６を有する。双方向スイッチング素子７は、Ｑ７，Ｑ８を有する。トランス３の２次側には負荷１２が接続され、トランス３によって変換された後平滑化された直流電圧が負荷１２に印加される。
図６は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングの一例を示す。
図６において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングを示す。双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８は、同じタイミングでオン／オフを繰り返す。一方、双方向スイッチング素子５を構成するスイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６は、同じタイミングでオン／オフを繰り返す。すなわち双方向スイッチング素子４と双方向スイッチング素子７とは、互いに同じタイミングでオン／オフを繰り返す。同様に、双方向スイッチング素子５と双方向スイッチング素子６とは、互いに同じタイミングでオン／オフを繰り返す。また、双方向スイッチング素子４と双方向スイッチング素子５とは、交互にオン／オフを繰り返す。同様に、双方向スイッチング素子６と双方向スイッチング素子７とは、交互にオン／オフを繰り返す。
すなわち、スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がオフしている期間にスイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６はオンし、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がオフしている期間にスイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８はオンする。スイッチング素子Ｑ２，Ｑ８がオンでスイッチング素子Ｑ４，Ｑ５がオフのとき、ＤＣ電源１１から双方向スイッチング素子４、トランス３の１次側、双方向スイッチング素子７、ＤＣ電源１１に順次電流が流れる。スイッチング素子Ｑ１，Ｑ８がオフでスイッチング素子Ｑ３，Ｑ５がオンのとき、ＤＣ電源１１から双方向スイッチング素子６、トランス３の１次側、双方向スイッチング素子５、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
図６において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングを示す。この場合においても、双方向スイッチング素子４，５，６，７を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８は、同様にオン／オフを繰り返す。すなわち、スイッチング素子Ｑ３，Ｑ５がオンでスイッチング素子Ｑ１，Ｑ８がオフのとき、ＤＣ電源１１から双方向スイッチング素子５、トランス３の１次側に、双方向スイッチング素子６に順次電流が流れる。スイッチング素子Ｑ３，Ｑ５がオフでスイッチング素子Ｑ１，Ｑ７がオンのとき、ＤＣ電源１１から双方向スイッチング素子７、トランス３の１次側、双方向スイッチング素子４、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
この変形例のＤＣ／ＤＣコンバータ１によれば、図６に示すように双方向スイッチング素子４，５，６，７を駆動することにより、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、トランス３の１次側に適切な電流を流すことができる。これにより、図２８（ａ）乃至（ｃ）に示す入力部のダイオードを廃することができる。また、図１に示したＤＣ／ＤＣコンバータ１と同様に、ＦＥＴのオン抵抗は、図２８（ｃ）に示すブリッジ回路を構成するダイオードの抵抗よりも少ないため、電圧ロスを抑制することが可能となる。また、フルブリッジ回路の構成により、トランス３の１次側にＤＣ電源１１の電圧がかかるので、トランス３の効率を高めることができる。
図７は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングの別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図７において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングを示す。この動作例では、図３（ａ）と同様に、Ｑ１，Ｑ７のオンタイミングをＱ４，Ｑ６のオフタイミングと同時になるように、Ｑ２，Ｑ８のオンタイミングから早めにずらしている。また、Ｑ３，Ｑ５のオンタイミングをＱ２，Ｑ８のオフタイミングと同時になるように、Ｑ４，Ｑ６のオンタイミングから早めにずらしている。
図７において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングを示す。この動作例では、Ｑ２，Ｑ８のオンタイミングをＱ３，Ｑ５のオフタイミングと同時になるように、Ｑ１，Ｑ７のオンタイミングから早めにずらしている。また、同様にＱ４，Ｑ６のオンタイミングをＱ１，Ｑ７のオフタイミングと同時になるように、Ｑ３，Ｑ５のオンタイミングから早めにずらしている。
この動作例によれば、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、スイッチング素子をターンオフ時のサージ電圧から保護することができる。
図８は、双方向スイッチング素子４，５，６，７を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングのさらに別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図８において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングを示す。この動作例では、図６（ａ）と同様に、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ７を常時オン状態とする。スイッチング素子Ｑ２，Ｑ８がオンでスイッチング素子Ｑ４，Ｑ６がオフのとき、ＤＣ電源１１から双方向スイッチング素子４、トランス３の１次側、双方向スイッチング素子７、ＤＣ電源１１に順次電流が流れる。スイッチング素子Ｑ２，Ｑ８がオフでスイッチング素子Ｑ４，Ｑ６がオンのとき、ＤＣ電源１１から双方向スイッチング素子６，トランス３の１次側、双方向スイッチング素子５、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
図８において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ２，Ｑ４，Ｑ６，Ｑ８を常時オン状態とする。図６（ｂ）と同様に、スイッチング素子Ｑ３，Ｑ５がオンでスイッチング素子Ｑ１，Ｑ７がオフのとき、ＤＣ電源１１から双方向スイッチング素子５、トランス３の１次側、双方向スイッチング素子６、ＤＣ電源１１に順次電流が流れる。スイッチング素子Ｑ３，Ｑ５がオフでスイッチング素子Ｑ１，Ｑ７がオンのとき、ＤＣ電源１１から双方向スイッチング素子７、トランス３の１次側、双方向スイッチング素子４、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
この動作例によれば、双方向スイッチング素子４を構成するスイッチング素子Ｑ１又はＱ２及び双方向スイッチング素子５を構成するスイッチング素子Ｑ３又はＱ４のうち、いずれか一方を常にオン状態とする。これと共に、双方向スイッチング素子６を構成するスイッチング素子Ｑ５又はＱ６及び双方向スイッチング素子７を構成するスイッチング素子Ｑ７又はＱ８のうち、いずれか一方を常にオン状態とする。従って、双方向スイッチング素子４，５，６，７を制御する際の損失は増加するが、制御を簡素なものとすることができ、制御回路のコストダウンを図ることができる。
（変形例）
図９はＤＣ／ＤＣコンバータの回路構成の変形例としてプッシュプル方式のＤＣ／ＤＣコンバータを示す。このＤＣ／ＤＣコンバータ１は、１対のＤＣ入力端子２ａ，２ｂと、トランス３と、トランス３の１次側に１対の双方向スイッチング素子４，５と、コンデンサＣ４を有する。トランス３及び双方向スイッチング素子４，５によってトランス３の１次側にプッシュプル回路が形成されている。双方向スイッチング素子４は、スイッチング素子Ｑ１，Ｑ２を有する。双方向スイッチング素子５は、Ｑ３，Ｑ４を有する。トランス３の２次側には負荷１２及び必要に応じて平滑用のコイルが接続され、トランス３によって変換された後平滑化された直流電圧が負荷１２に印加される。
図１０は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングの一例を示す。
図１０において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２は、同じタイミングでオン／オフを繰り返す。一方、双方向スイッチング素子５を構成するスイッチング素子Ｑ３，Ｑ４は、同じタイミングでオン／オフを繰り返す。双方向スイッチング素子４と双方向スイッチング素子５とは、交互にオン／オフを繰り返す。すなわち、スイッチング素子Ｑ１，Ｑ２がオフしている期間にスイッチング素子Ｑ３，Ｑ４はオンし、スイッチング素子Ｑ３，Ｑ４がオフしている期間にスイッチング素子Ｑ１，Ｑ２はオンする。スイッチング素子Ｑ２がオンでスイッチング素子Ｑ４がオフのとき、ＤＣ電源１１から、トランス３の１次側Ｎ１１巻線、双方向スイッチング素子４、ＤＣ電源１１に順次電流が流れる。スイッチング素子Ｑ２がオフでスイッチング素子Ｑ４がオンのとき、ＤＣ電源１１から、トランス３の１次側Ｎ１２巻線、双方向スイッチング素子５、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
図１０において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この場合においても、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４は、同様にオン／オフを繰り返す。すなわち、スイッチング素子Ｑ３がオンでスイッチング素子Ｑ１がオフのとき、ＤＣ電源１１から、双方向スイッチング素子５、トランス３の１次側Ｎ１２巻線、ＤＣ電源１１に順次電流が流れる。スイッチング素子Ｑ３がオフでスイッチング素子Ｑ１がオンのとき、ＤＣ電源１１から、双方向スイッチング素子４、トランス３の１次側Ｎ１１巻線、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
この変形例のＤＣ／ＤＣコンバータ１によれば、図１０に示すように双方向スイッチング素子４，５を駆動することにより、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、トランス３の１次側に適切な電流を流すことができる。これにより、図２８（ａ）乃至（ｃ）に示す入力部のダイオードを廃することができる。また、図１に示したＤＣ／ＤＣコンバータ１と同様に、ＦＥＴのオン抵抗は、図２８（ｃ）に示すブリッジ回路を構成するダイオードの抵抗よりも少ないため、電圧ロスを抑制することが可能となる。
図１１は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングの別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図１１において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ４のターンオフ時のサージ電圧を吸収するため、巻線の逆方向側に接続されたスイッチ素子Ｑ２のボディーダイオードを導通させる。このため、Ｑ１のオンタイミングをＱ４のオフタイミングと同時になるように、Ｑ２のオンタイミングから早めにずらしている。また、同様にＱ３のオンタイミングをＱ２のオフタイミングと同時になるように、Ｑ４のオンタイミングから早めにずらしている。
図１１において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、Ｑ２のオンタイミングをＱ３のオフタイミングと同時になるように、Ｑ１のオンタイミングから早めにずらしている。また、同様にＱ４のオンタイミングをＱ１のオフタイミングと同時になるように、Ｑ３のオンタイミングから早めにずらしている。
この動作例によれば、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、スイッチング素子をターンオフ時のサージ電圧から保護することができる。
図１２は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングのさらに別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図１２において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ１，Ｑ３を常時オン状態とする。図１０（ａ）と同様に、スイッチング素子Ｑ２がオンでスイッチング素子Ｑ４がオフのとき、ＤＣ電源１１からトランス３の１次側Ｎ１１巻線、双方向スイッチング素子４、ＤＣ電源１１に順次電流が流れる。スイッチング素子Ｑ２がオフでスイッチング素子Ｑ４がオンのとき、ＤＣ電源１１からトランス３の１次側Ｎ１２巻線、双方向スイッチング素子５、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
図１２において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ２，Ｑ４を常時オン状態とする。図１０（ｂ）と同様に、スイッチング素子Ｑ３がオンでスイッチング素子Ｑ１がオフのとき、ＤＣ電源１１から双方向スイッチング素子５、トランス３の１次側Ｎ１２巻線、ＤＣ電源１１に順次電流が流れる。スイッチング素子Ｑ３がオフでスイッチング素子Ｑ１がオンのとき、ＤＣ電源１１から双方向スイッチング素子４、トランス３の１次側Ｎ１１巻線、ＤＣ電源１１に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。
この動作例によれば、双方向スイッチング素子４を構成するスイッチング素子Ｑ１又はＱ２及び双方向スイッチング素子５を構成するスイッチング素子Ｑ３又はＱ４のうち、いずれか一方を常にオン状態とする。従って、双方向スイッチング素子４，５を制御する際の損失は増加するが、制御を簡素なものとすることができ、制御回路のコストダウンを図ることができる。
（変形例）
図１３はＤＣ／ＤＣコンバータの回路構成の変形例として複合共振方式のＤＣ／ＤＣコンバータを示す。このＤＣ／ＤＣコンバータ１は、１対のＤＣ入力端子２ａ，２ｂと、トランス３と、トランス３の１次側に１対の双方向スイッチング素子４，５と、コンデンサＣ５，Ｃ６と、コイルＬを有する。トランス３、双方向スイッチング素子４，５、コンデンサＣ６及びコイルＬによってトランス３の１次側に複合共振回路が形成されている。双方向スイッチング素子４は、スイッチング素子Ｑ１，Ｑ２を有する。双方向スイッチング素子５は、Ｑ３，Ｑ４を有する。トランス３の２次側には負荷１２が接続され、トランス３によって変換された後平滑化された直流電圧が負荷１２に印加される。
図１４は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングの一例を示す。ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、ＤＣ／ＤＣコンバータ１には、極性判別回路（図２２参照）が別途設けられる。
図１４において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。スイッチング素子Ｑ２がオンでスイッチング素子Ｑ４がオフのとき、ＤＣ電源１１から双方向スイッチング素子４、トランス３の１次側に順次電流が流れ、コンデンサＣ６に電荷がチャージされる。スイッチング素子Ｑ１がオフでスイッチング素子Ｑ４がオンのとき、コンデンサＣ６からトランス３の１次側、双方向スイッチング素子５に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。本変形例においても、図３（ａ）に示した動作と同様に、回生電流を流すために、Ｑ１のオンタイミングをＱ４のオフタイミングと同時になるように、Ｑ２のオンタイミングから早めにずらしている。また、同様にＱ３のオンタイミングをＱ１のオフタイミングと同時になるように、Ｑ４のオンタイミングから早めにずらしている。
図１４において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。スイッチング素子Ｑ３がオンでスイッチング素子Ｑ１がオフのとき、ＤＣ電源１１から双方向スイッチング素子５、トランス３の１次側に順次電流が流れ、コンデンサＣ６に電荷がチャージされる。スイッチング素子Ｑ３がオフでスイッチング素子Ｑ１がオンのとき、コンデンサＣ６からトランス３の１次側、双方向スイッチング素子４に順次電流が流れる。これを繰り返して、トランス３の１次側に向きの異なる電流が交互に流れる。本変形例においても、回生電流を流すために、図３（ｂ）に示した動作と同様に、Ｑ２のオンタイミングをＱ３のオフタイミングと同時になるように、Ｑ１のオンタイミングから早めにずらしている。また、同様にＱ４のオンタイミングをＱ１のオフタイミングと同時になるように、Ｑ３のオンタイミングから早めにずらしている。
この変形例のＤＣ／ＤＣコンバータ１によれば、図１４に示すように双方向スイッチング素子４，５を駆動することにより、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、トランス３の１次側に適切な電流を流すことができる。これにより、図２８（ａ）乃至（ｃ）に示す入力部のダイオードを廃することができる。また、図１に示したＤＣ／ＤＣコンバータ１と同様に、ＦＥＴのオン抵抗は、図２８（ｃ）に示すブリッジ回路を構成するダイオードの抵抗よりも少ないため、電圧ロスを抑制することが可能となる。また、複合共振回路による共振現象によってスイッチング素子をソフトスイッチングで動作させることができ、ノイズを抑制すると共に、スイッチング損失の低減を図ることができる。
図１５は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングのさらに別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図１５において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ１，Ｑ３を常時オン状態とする。図１５において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、スイッチング素子Ｑ２，Ｑ４を常時オン状態とする。いずれの場合のＤＣ／ＤＣコンバータ１の動作についても、図１４と同様であるので、説明を省略する。
この動作例によれば、双方向スイッチング素子４を構成するスイッチング素子Ｑ１又はＱ２及び双方向スイッチング素子５を構成するスイッチング素子Ｑ３又はＱ４のうち、いずれか一方を常にオン状態とする。従って、双方向スイッチング素子４，５を制御する際の損失は増加するが、制御を簡素なものとすることができ、制御回路のコストダウンを図ることができる。
（変形例）
図１６はＤＣ／ＤＣコンバータの回路構成の変形例として一石フォワード方式のＤＣ／ＤＣコンバータを示す。このＤＣ／ＤＣコンバータ１は、１対のＤＣ入力端子２ａ，２ｂと、トランス３と、トランス３の１次側に１対の双方向スイッチング素子４と、コンデンサＣ７と、トランス３の２次側にスイッチング素子Ｑ３，Ｑ４を有する。
図１７は、双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２及びスイッチング素子Ｑ３，Ｑ４の開閉タイミングの一例を示す。ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、ＤＣ／ＤＣコンバータ１には、極性判別回路（図２２参照）が別途設けられる。
図１７において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、トランス３の１次側のスイッチング素子Ｑ１，Ｑ２を同時にオン／オフさせる。また、トランス３の２次側のスイッチング素子Ｑ３を常時オンすると共に、スイッチング素子Ｑ４を常時オフしてフライバック側の２次巻き線を開放状態とすることにより、フォワード動作を行うことができる。
図１７において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例でも、トランス３の１次側のスイッチング素子Ｑ１，Ｑ２を同時にオン／オフさせる。また、トランス３の２次側のスイッチング素子Ｑ４を常時オンすると共に、スイッチング素子Ｑ３を常時オフしてフライバック側の２次巻線を開放状態とすることにより、フォワード動作を行うことができる。
この変形例のＤＣ／ＤＣコンバータ１によれば、図１７に示すように双方向スイッチング素子４，５を駆動することにより、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、トランス３の１次側に適切な電流を流すことができる。これにより、図２８（ａ）乃至（ｃ）に示す入力部のダイオードを廃することができる。また、図１に示したＤＣ／ＤＣコンバータ１と同様に、ＦＥＴのオン抵抗は、図２８（ｃ）に示すブリッジ回路を構成するダイオードの抵抗よりも少ないため、電圧ロスを抑制することが可能となる。
図１８は、双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２及びスイッチング素子Ｑ３，Ｑ４の開閉タイミングのさらに別な例を示す。この動作例においても、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図１８において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、トランス３の１次側のスイッチング素子Ｑ１を常時オン状態とする。また、トランス３の２次側のスイッチング素子Ｑ３を常時オンすると共に、スイッチング素子Ｑ４を常時オフしてフライバック側の２次巻線を開放状態とすることにより、フォワード動作を行うことができる。
図１８において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングを示す。この動作例では、トランス３の１次側のスイッチング素子Ｑ２を常時オン状態とする。また、トランス３の２次側のスイッチング素子Ｑ３を常時オフすると共に、スイッチング素子Ｑ４を常時オンしてフライバック側の２次巻線を開放状態とすることにより、フォワード動作を行うことができる。
この動作例によれば、双方向スイッチング素子４を構成するスイッチング素子Ｑ１又はＱ２のうち、いずれか一方を常にオン状態とする。従って、双方向スイッチング素子４を制御する際の損失は増加するが、制御を簡素なものとすることができ、制御回路のコストダウンを図ることができる。
（変形例）
図１９はＤＣ／ＤＣコンバータの回路構成の変形例として一石フライバック方式のＤＣ／ＤＣコンバータを示す。このＤＣ／ＤＣコンバータ１は、１対のＤＣ入力端子２ａ，２ｂと、トランス３と、トランス３の１次側に１対の双方向スイッチング素子４と、コンデンサＣ７を有する。図１９に示す構成のＤＣ／ＤＣコンバータ１において、フォワード側の出力電圧Vfw及びフライバック出力電圧Vｆｂは、以下の式で表される。
Vfw＝(N21/N11)*Vin
Vfb＝(N21/N11)*(Ton/Toff)*Vin
N11 ：トランスの１次側の巻数
N21=N22：トランスの２次側の巻数
Ton ：スイッチング素子Ｑ１，Ｑ２のオン時間
Toff ：スイッチング素子Ｑ１，Ｑ２のオフ時間
Vin ：入力電圧
両式より、Ton＞Toffで動作させると、Vｆｂ＞Vfとなり、フライバック動作を行うことができる。
図２０は、本変形例における双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２の開閉タイミングの一例を示す。この変形例においては、トランス３の１次側のスイッチング素子Ｑ１，Ｑ２を同時にオン／オフさせる。また、スイッチング素子Ｑ１，Ｑ２のオン時間Tonは、オフ時間Toffよりも長く設定される。なお、図２０に示す動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、正常な動作を行うことができるので、極性判別回路は不要とされる。
この変形例のＤＣ／ＤＣコンバータ１によれば、図２０に示すように双方向スイッチング素子４を駆動することにより、ＤＣ電源１１が正接続又は逆接続のいずれの形態で接続された場合であっても、正常な動作を行うことができる。これにより、図２８（ａ）乃至（ｃ）に示す入力部のダイオードを廃することができる。また、図１に示したＤＣ／ＤＣコンバータ１と同様に、ＦＥＴのオン抵抗は、図２８（ｃ）に示すブリッジ回路を構成するダイオードの抵抗よりも少ないため、電圧ロスを抑制することが可能となる。
図２１は、双方向スイッチング素子４を構成するスイッチング素子Ｑ１，Ｑ２の開閉タイミングのさらに別な例を示す。この動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２の開閉タイミングが異なるので、極性判別回路（図２２参照）が別途設けられる。
図２１において（ａ）は、図１中Ａで示すようにＤＣ電源１１が正接続された場合のスイッチング素子Ｑ１，Ｑ２の開閉タイミングを示す。この動作例では、トランス３の１次側のスイッチング素子Ｑ１を常時オン状態とする。図２１において（ｂ）は、図１中Ｂで示すようにＤＣ電源１１が逆接続された場合のスイッチング素子Ｑ１，Ｑ２の開閉タイミングを示す。この動作例では、トランス３の１次側のスイッチング素子Ｑ２を常時オン状態とする。
この動作例によれば、双方向スイッチング素子４を構成するスイッチング素子Ｑ１又はＱ２のうち、いずれか一方を常にオン状態とする。従って、双方向スイッチング素子４を制御する際の損失は増加するが、制御を簡素なものとすることができ、制御回路のコストダウンを図ることができる。
（変形例）
図２２は図１に示したハーフブリッジ方式のＤＣ／ＤＣコンバータの変形例を示す。このＤＣ／ＤＣコンバータ１は、図１のＤＣ／ＤＣコンバータに対して入力極性判別回路８等をさらに有する。入力極性判別回路８は、ＤＣ入力端子の極性を判別する。制御回路９は、極性判別回路によって判別されたＤＣ入力端子の極性に応じて駆動回路１０に制御信号を出力し駆動回路１０を制御する。駆動回路１０は、双方向スイッチング素子４，５を構成するスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４毎に設けられ、制御回路９から出力された制御信号に応じてスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のゲートを駆動する。図３，４に示す動作例においては、ＤＣ電源１１が正接続又は逆接続のいずれの形態の接続がなされるかによって、スイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４の開閉タイミングが異なる。従って、極性判別回路８、制御回路９、駆動回路１０を有する本ＤＣ／ＤＣコンバータ１が適する。なお、極性判別回路８、制御回路９、駆動回路１０に相当する構成を図５，図９，図１３，図１６，図１９に示すＤＣ／ＤＣコンバータ１に適用してもよい。
図２３乃至図２７は、本実施形態のＤＣ／ＤＣコンバータ１を構成する双方向スイッチング素子４，５，６，７に適用可能な、横型の横型トランジスタ構造を有する双方向スイッチ素子１００を示している。ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子は、ダイオード構造による損失がなく、ＦＥＴに比べて低損失であり、かつ制御回路の一体化が図れるというメリットを有している。以下、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子１００の詳細について説明する。
図２３は双方向スイッチ素子１００の構成を示す平面図であり、図２４は範囲Ａの拡大図、図２５はＢ−Ｂ断面図である。なお、この双方向スイッチ素子１００は、２つの電極Ｄ１及びＤ２間にゲートＧが１つだけ設けられているのでシングルゲート型と呼ばれている。
図２５に示すように、双方向スイッチ素子１００の基板１０１は、導体層１０１ａと、導体層１０１ａの上に積層されたＧａＮ層１０１ｂ及びＡｌＧａＮ層１０１ｃで構成されている。この実施形態では、チャネル層としてＡｌＧａＮ／ＧａＮヘテロ界面に生じる２次元電子ガス層を利用している。図２３に示すように、基板１０１の表面１０１ｄには、直流電源２及び負荷３に対してそれぞれ直列に接続された第１電極Ｄ１及び第２電極Ｄ２と、第１電極Ｄ１の電位及び第２電極Ｄ２の電位に対して中間電位となる中間電位部Ｓが形成されている。さらに、中間電位部Ｓの上には、制御電極（ゲート）Ｇが積層形成されている。制御電極Ｇとして、例えばショットキ電極を用いる。第１電極Ｄ１及び第２電極Ｄ２は、それぞれ互いに平行に配列された複数の電極部１１１，１１２，１１３・・・及び１２１，１２２，１２３・・・を有する櫛歯状であり、櫛歯状に配列された電極部同士が互いに対向するように配置されている。中間電位部Ｓ及び制御電極Ｇは、櫛歯状に配列された電極部１１１，１１２，１１３・・・及び１２１，１２２，１２３・・・の間にそれぞれ配置されており、電極部の間に形成される空間の平面形状に相似した形状（略魚背骨状）を有している。
次に、双方向スイッチ素子１００を構成する横型のトランジスタ構造について説明する。図２４に示すように、第１電極Ｄ１の電極部１１１と第２電極Ｄ２の電極部１２１は、それらの幅方向における中心線が同一線上に位置するように配列されている。また、中間電位部Ｓ及び制御電極Ｇは、それぞれ第１電極Ｄ１の電極部１１１及び第２電極Ｄ２の電極部１２１の配列に対して平行に設けられている。上記幅方向における第１電極Ｄ１の電極部１１１と第２電極Ｄ２の電極部１２１と中間電位部Ｓ及び制御電極Ｇの距離は、所定の耐電圧を維持しうる距離に設定されている。上記幅方向に直交する方向、すなわち第１電極Ｄ１の電極部１１１と第２電極Ｄ２の電極部１２１の長手方向においても同様である。また、これらの関係は、その他の電極部１１２及び１２２，１１３及び１２３・・・についても同様である。すなわち、中間電位部Ｓ及び制御電極Ｇは、第１電極Ｄ１及び第２電極Ｄ２に対して所定の耐電圧を維持しうる位置に配置されている。
そのため、第１電極Ｄ１が高電位側、第２電極Ｄ２が低電位側である場合、双方向スイッチ素子１００がオフのとき、少なくとも第１電極Ｄ１と、制御電極Ｇ及び中間電位部Ｓの間で、電流は確実に遮断される（制御電極（ゲート）Ｇの直下で電流が阻止される）。一方、双方向スイッチ素子１００がオンのとき、すなわち制御電極Ｇに所定の閾値以上の電圧の信号が印加されたときは、図中矢印で示すように、第１電極Ｄ１（電極部１１１・・・）、中間電位部Ｓ、第２電極Ｄ２（電極部１２１・・・）の経路で電流が流れる。逆の場合も同様である。その結果、制御電極Ｇに印加する信号の閾値電圧を必要最低限のレベルまで低下させても、双方向スイッチ素子１００を確実にオン／オフさせることができ、低オン抵抗を実現することができる。また、第１電極Ｄ１の電極部１１１，１１２，１１３・・・及び第２電極Ｄ２の電極部１２１，１２２，１２３・・・を櫛歯状に配列することができ、双方向スイッチ素子１００のチップサイズを大きくすることなく、大電流を取り出すことができる。
図２６及び２７は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する他の双方向スイッチ素子３００の構成を示す。図２６は双方向スイッチ素子３００の構成を示す平面図であり、図２７はＣ−Ｃ断面図である。なお、この双方向スイッチ素子３００は、２つの電極Ｄ１及びＤ２間に２つのゲートＧ１及びＧ２が設けられているので、デュアルゲート型と呼ばれている。
図２６及び２７に示すように、横型のデュアルゲートトランジスタ構造の主スイッチ素子３００は、耐圧を維持する箇所を１箇所とした損失の少ない双方向素子を実現する構造である。すなわち、ドレイン電極Ｄ１及びＤ２はそれぞれＧａＮ層に達するように形成され、ゲート電極Ｇ１及びＧ２はそれぞれＡｌＧａＮ層の上に形成されている。ゲート電極Ｇ１，Ｇ２に電圧が印加されていない状態では、ゲート電極Ｇ１，Ｇ２の直下のＡｌＧａＮ／ＧａＮヘテロ界面に生じる２次元電子ガス層に電子の空白地帯が生じ、電流は流れない。一方、ゲート電極Ｇ１，Ｇ２に電圧が印加されると、ドレイン電極Ｄ１からＤ２に向かって（又はその逆に）ＡｌＧａＮ／ＧａＮヘテロ界面に電流が流れる。ゲート電極Ｇ１とＧ２の間は、耐電圧を必要とし、一定の距離を設ける必要があるが、ドレイン電極Ｄ１とゲート電極Ｇ１の間及びドレイン電極Ｄ２とゲート電極Ｇ２の間は耐電圧を必要としない。そのため、ドレイン電極Ｄ１とゲート電極Ｇ１及びドレイン電極Ｄ２とゲート電極Ｇ２とが、絶縁層Ｉｎを介して重複していてもよい。なお、この構成の素子はドレイン電極Ｄ１，Ｄ２の電圧を基準として制御する必要があり、２つのゲート電極Ｇ１，Ｇ２にそれぞれ駆動信号を入力する必要がある（そのため、デュアルゲートトランジスタ構造と呼ぶ）。
なお、本発明は上記実施形態の構成に限られることなく、少なくともＤＣ電源が入力されるＤＣ入力端子と、トランスと、トランスの１次側に双方向スイッチング素子を備えて構成されていればよい。また、本発明は種々の変形が可能であり、例えば、ノート型ＰＣの電源回路に限られることなく、素子の耐圧が許す範囲で大容量の電源回路に適用可能でする。
１ ＤＣ／ＤＣコンバータ
３ トランス
４ 双方向スイッチング素子
５ 双方向スイッチング素子
６ 双方向スイッチング素子
７ 双方向スイッチング素子

Claims (11)

  1. 入力部にブリッジ回路を設けることなく、ＤＣ電源が正接続又は逆接続のいずれの形態で接続された場合であっても、正常に動作させることができるＤＣ／ＤＣコンバータであって、
    ＤＣ電源が入力されるＤＣ入力端子と、トランスと、前記トランスの１次側と前記ＤＣ入力端子との間に接続された少なくとも１つの双方向スイッチング素子と、前記ＤＣ入力端子に接続された極性判別回路を備え、前記極性判別回路によって判別された前記ＤＣ入力端子の極性に応じて前記双方向スイッチング素子のオンタイミングを制御することを特徴とするＤＣ／ＤＣコンバータ。
  2. 前記トランスの１次側と前記ＤＣ入力端子との間に、１対の前記双方向スイッチング素子によってハーフブリッジ回路が形成されてなることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  3. 前記トランスの１次側と前記ＤＣ入力端子との間に、２対の前記双方向スイッチング素子によってフルブリッジ回路が形成されてなることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  4. 前記トランスの１次側と前記ＤＣ入力端子との間に、１対の前記双方向スイッチング素子によってプッシュプル回路が形成されてなることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  5. 前記トランスの１次側と前記ＤＣ入力端子との間に、１対の前記双方向スイッチング素子によって複合共振回路が形成されてなることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  6. １つの前記双方向スイッチング素子を構成する２つのスイッチング素子のうち、いずれか一方のスイッチング素子を他方のスイッチング素子からタイミングをずらしてオンさせることを特徴とする請求項１乃至請求項５のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  7. １つの前記双方向スイッチング素子を構成する２つのスイッチング素子のうち、いずれか一方のスイッチング素子を他の前記双方向スイッチング素子を構成するスイッチング素子のオフと同時にオンさせることを特徴とする請求項１乃至請求項６のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  8. 前記トランスの２次側に１対のスイッチング素子を備え、いずれか一方のスイッチング素子を常にオン、他方のスイッチング素子をオフさせることによりフォワード動作を行うことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  9. 前記双方向スイッチング素子のオン時間をオフ時間よりも長く制御することにより、フライバック動作を行うことを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
  10. １つの前記双方向スイッチング素子を構成する２つのスイッチング素子のうち、いずれか一方のスイッチング素子を常にオンさせることを特徴とする請求項１乃至請求項５のいずれか一項に記載のＤＣ／ＤＣコンバータ。
  11. 前記極性判別回路によって判別された前記ＤＣ入力端子の極性に応じて前記スイッチング素子のオン又はオフを制御することを特徴とする請求項８に記載のＤＣ／ＤＣコンバータ。
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