JP6965294B2 - 電力変換装置、及びトランス - Google Patents

Description

本発明は、２つの半導体スイッチング素子が直列に接続されたハーフブリッジ回路を１つ以上、有する電力変換回路、及び複数の制御電源となる基準電位を生成する制御電源回路を備えた電力変換装置、及び制御電源回路に用いるトランスに関する。

電力変換装置には、半導体スイッチング素子のオン／オフ駆動により、電力変換を行うタイプがある。このタイプの電力変換装置のなかには、半導体スイッチング素子を直列に接続したハーフブリッジ回路を一つ以上、備えたものがある。

ハーフブリッジ回路を備えた電力変換装置では、通常、各半導体スイッチング素子の駆動用に、それぞれ異なる基準電位の制御電源を設ける必要がある。この制御電源を設けるために、電力変換装置のなかには、例えば、絶縁トランスを用いて複数の基準電位を生成する制御電源回路を備えるものがある。

数百ボルト級を扱う電力変換装置では、電力変換装置を構成する回路と筐体との間の絶縁が必要となる。そのため、ハーフブリッジ回路を構成する各半導体スイッチング素子をオン／オフ駆動する駆動回路のグランドとして、筐体とは異なる電位のグランドが必要となる。絶縁トランスを用いた制御電源回路は、主に、そのような電力変換装置に適用される。

電力変換装置の小型化、薄型化に伴い、トランスにも、小型化、薄型化が求められている。そのため、トランスのなかには、複数の配線層を有する多層配線基板に、一次巻線、及び複数の二次巻線の各配線を形成することにより、小型化、薄型化を実現させたものがある（例えば、特許文献１参照）。

特開２０１０−３９２６号公報

多層配線基板を用いて作製したトランスでは、巻線となる配線を積層する構造となる。積層された配線間には、寄生容量が形成され得る。このようなトランスを制御電源回路に用いた場合、形成された寄生容量は、各半導体スイッチング素子を駆動する駆動回路にそれぞれ接続されたグランド間の寄生容量となる。そのため、ハーフブリッジ回路を構成する各半導体スイッチング素子のオン／オフ駆動により、寄生容量に充放電電流が流れる。その充放電電流は、グランドに接続された配線に存在する寄生インダクタンスに応じたサージ電圧を発生させる。

発生したサージ電圧は、グランドと接続された駆動回路が半導体スイッチング素子に印加する電圧を変動させるノイズとなる。そのため、サージ電圧は、各半導体スイッチング素子の動作を不安定にし、その適切なオン／オフ動作を阻害する。

このサージ電圧対策としては、駆動回路と半導体スイッチング素子との間の抵抗値を調整して、スイッチング速度を遅くすることが考えられる。しかし、そのような高抵抗化による対策は、高周波のスイッチングを困難にするだけでなく、損失の増大、言い換えれば発熱量の増大への考慮も必要となる。放熱のために高放熱部材の追加等が必要な場合、電力変換装置が大型化し、製造コストも上昇する。このこともあり、サージ電圧の発生の有無に係わらず、各半導体スイッチング素子をより安定して動作させることが重要である。

本発明は、かかる問題点を解決するためになされたもので、ハーフブリッジ回路を構成する各半導体スイッチング素子をより安定して動作させる電力変換装置、及びトランスを提供することを目的とする。

本発明に係る電力変換装置は、第１の半導体スイッチング素子、及び第２の半導体スイッチング素子を直列に接続したハーフブリッジ回路を一つ以上、備え、第１の半導体スイッチング素子、及び第２の半導体スイッチング素子のオン／オフ駆動により、電源からの電力を変換する電力変換回路と、複数の配線層を有する配線基板に一次巻線、第１の二次巻線、第２の二次巻線、及び第３の二次巻線の各配線がそれぞれ形成されたトランスを用いて、第１の半導体スイッチング素子、及び第２の半導体スイッチング素子をそれぞれオン／オフ駆動するための制御電源となる基準電位を複数、生成する制御電源回路と、を有し、複数の配線層には、一次巻線の配線が形成されていない配線層が含まれており、配線層の積層方向上、一次巻線の配線が形成されていない配線層が間に挟まれる２つの配線層に、第１の二次巻線の配線、第２の二次巻線の配線、及び第３の二次巻線の配線のうち、それぞれ１つ又は２つの配線が形成されている。

本発明に係るトランスは、複数の配線層を有する配線基板と、配線基板を構成する一つの配線層に配線が形成された一次巻線と、一次巻線とは異なる配線層に配線が形成された第１の二次巻線と、第１の二次巻線の配線が形成された配線層との間に一つ以上の配線層が挟まれる他の配線層に配線が形成された第２の二次巻線と、第１の二次巻線、及び第２の二次巻線のうちの一方の配線が形成された配線層、及び第１の二次巻線の配線が形成された配線層と他の配線層との間に存在する一つの配線層以外であり、一次巻線、第１の二次巻線、及び第２の二次巻線の何れの配線も形成されていない配線層のうちの何れかに配線が形成された第３の二次巻線と、を備えている。

本発明によれば、ハーフブリッジ回路を構成する各半導体スイッチング素子をより安定して動作させることができる。

本発明の実施の形態１に係る電力変換装置が備える電力変換回路の構成例を示す図である。 本発明の実施の形態１に係る電力変換装置が備える制御電源回路の構成例を示す図である。 本発明の実施の形態１に係るトランスの概略構成例を説明する図である。 第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームがオン駆動からオフ駆動に切り換わる場合に流れる電流を説明する図である。 全てのアームがオフ状態になった後、第１のハーフブリッジ回路の上アーム、及び第２のハーフブリッジ回路の下アームがオン駆動される場合に流れる電流を説明する図である。 全てのアームがオフ状態になった後、第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームがオン駆動される場合に流れる電流を説明する図である。 多層配線基板の第１配線層に形成された配線例を説明する上面図である。 多層配線基板の第２配線層に形成された配線例を説明する上面図である。 多層配線基板の第３配線層に形成された配線例を説明する上面図である。 多層配線基板の第４配線層に形成された配線例を説明する上面図である。 多層配線基板の第５配線層に形成された配線例を説明する上面図である。 多層配線基板の第６配線層に形成された配線例を説明する上面図である。 多層配線基板の図７に示すＡ−Ａ線断面図の一部を説明する図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の第１配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の第２配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の第３配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の第４配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の第５配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の第６配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の図１４に示すＡ−Ａ線断面図の一部を説明する図である。 本発明の実施の形態２に係るトランスを構成する多層積層基板の第１配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態２に係るトランスを構成する多層積層基板の第２配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態２に係るトランスを構成する多層積層基板の第３配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態２に係るトランスを構成する多層積層基板の第４配線層に形成される配線の例を説明する上面図である。 本発明の実施の形態１に係るトランスを構成する多層積層基板の図２１に示すＡ−Ａ線断面図の一部を説明する図である。

以下、本発明に係る電力変換装置、及びトランスの各実施の形態を、図を参照して説明する。各図では、同一の要素、同一と見なせる要素、または対応する要素には、同一符号を付している。

実施の形態１．
図１は、本発明の実施の形態１に係る電力変換装置が備える電力変換回路の構成例を示す図である。

図１に構成例を示す電力変換回路は、２つのハーフブリッジ回路を備えたフルブリッジ型のＤＣ（Direct Current）／ＤＣコンバータである。このＤＣ／ＤＣコンバータは、単相インバータ１０、整流回路２０、及びトランス３０を備え、電源１０１から供給された直流電力を異なる電圧の直流電力に変換する。

本実施の形態１による電力変換装置は、このＤＣ／ＤＣコンバータである電力変換回路の他に、制御回路４０、及び制御電源回路を備えている。制御電源回路は、本実施の形態１によるトランスを用いて、単相インバータ１０が備える計４つの半導体スイッチング素子１１０ａ〜１１０ｄの駆動用の基準電位を生成する。この基準電源回路についての詳細は後述する。

本実施の形態１では、４つの半導体スイッチング素子１１０ａ〜１１０ｄとして、Ｎチャネル型のＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)を採用している。しかし、半導体スイッチング素子１１０ａ〜ｄは、ＭＯＳＦＥＴでなくとも良い。半導体スイッチング素子１１０ａ〜１１０ｄは、ダイオードが逆並列接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）であっても良く、ＳｉＣ（Silicon Carbide）、ＧａＮ（Gallium Nitride）などを用いたワイドバンドギャップ半導体により形成されたものでも良い。半導体スイッチング素子１１０ａ〜１１０ｄのうちの一部に、ワイドバンドギャップ半導体を用いたものとしても良い。

ワイドバンドギャップ半導体は、より高速なスイッチングが可能であり、電力損失も低い。そのため、半導体スイッチング素子１１０ａ〜１１０ｄとして、ワイドバンドギャップ半導体が用いられた半導体スイッチング素子を採用した場合、より高い周波数でのスイッチングに対応できるだけでなく、高効率化を実現するうえでも有効である。以降、混乱を避けるため、半導体スイッチング素子は「ＭＯＳＦＥＴ」と表記する。符号については、特定のＭＯＳＦＥＴを指さないような場合、「１１０」を付すこととする。これは、他でも同様とする。

単相インバータ１０は、接続された電源１０１が印加する直流電圧Ｖｉｎを交流電圧に変換する。電源１０１の両端間には、入力コンデンサ１０２、及び２つのハーフブリッジ回路が接続される。それにより、２つのハーフブリッジ回路には、入力コンデンサ１０２によって平滑化された直流電圧Ｖｉｎが印加される。

２つのハーフブリッジ回路は、２個のＭＯＳＦＥＴ１１０を直列に接続させた回路である。一方のハーフブリッジ回路では、ＭＯＳＦＥＴ１１０ａのソースがＭＯＳＦＥＴ１１０ｂのドレインと接続されている。ＭＯＳＦＥＴ１１０ａのドレインは、電源１０１の正極端子に接続され、ＭＯＳＦＥＴ１１０ｂのソースは電源１０１の負極端子に接続されている。他方のハーフブリッジ回路は、ＭＯＳＦＥＴ１１０ｃのソースがＭＯＳＦＥＴ１１０ｄのドレインと接続された構成となっている。各ＭＯＳＦＥＴ１１０ａ〜１１０ｄのソースは、それぞれグランド１１３ａ、１１３ｂ、１１３ｃ、１１３ｂにも接続されている。

本実施の形態１において、例えば各ハーフブリッジ回路の上アームを構成するＭＯＳＦＥＴ１１０ａ、１１０ｃは、共に第１の半導体スイッチング素子に相当する。各ハーフブリッジ回路の下アームを構成するＭＯＳＦＥＴ１１０ｂ、１１０ｄは、共に第２の半導体スイッチング素子に相当する。

ＭＯＳＦＥＴ１１０ａ、１１０ｃは、ハーフブリッジ回路における上アームであり、ＭＯＳＦＥＴ１１０ｂ、１１０ｄは、ハーフブリッジ回路における下アームである。「上アーム」「下アーム」は、ＭＯＳＦＥＴ１１０の別表現としても用いる。

各ＭＯＳＦＥＴ１１０は、ゲートと接続されたドライバ１１１によってオン／オフ駆動される。各ドライバ１１１ａ〜１１１ｄには、それぞれ例えばフォトカプラである絶縁素子５０ｃ〜５０ｆが接続されている。各絶縁素子５０ｃ〜５０ｆは、制御回路４０と接続されている。制御回路４０と接続された絶縁素子５０ａ、５０ｂは、それぞれ、直流電圧Ｖｉｎ、負荷２１０に印加される出力電圧Ｖｏｕｔのモニタに用いられる。そのようにして単相インバータ１０と絶縁された制御回路４０は、直流電圧Ｖｉｎ、及び出力電圧Ｖｏｕｔを確認し、出力電圧Ｖｏｕｔが目標電圧となるように、例えばデューティ比を調節しつつ、各絶縁素子５０ｃ〜５０ｆを介して、各ＭＯＳＦＥＴ１１０ａ〜１１０ｄをオン／オフ駆動する。

各ＭＯＳＦＥＴ１１０ａ〜１１０ｄは、ＭＯＳＦＥＴ１１０ａ、１１０ｄと、ＭＯＳＦＥＴ１１０ｂ、１１０ｃとに分けてオン／オフ駆動される。つまり、ＭＯＳＦＥＴ１１０ａ、１１０ｄのオン駆動時には、ＭＯＳＦＥＴ１１０ｂ、１１０ｃはオフ駆動される。逆に、ＭＯＳＦＥＴ１１０ａ、１１０ｄのオフ駆動時には、ＭＯＳＦＥＴ１１０ｂ、１１０ｃはオン駆動される。

各ドライバ１１１ａ〜１１１ｄは、各ＭＯＳＦＥＴ１１０ａ〜１１０ｄを適切にオン／オフ駆動するために、専用の電源１１２、及びグランド１１３と接続されている。ドライバ１１１ａは、電源１１２ａ、及びグランド１１３ａと接続され、ドライバ１１１ｂは、電源１１２ｂ、及びグランド１１３ｂと接続され、ドライバ１１１ｃは、電源１１２ｃ、及びグランド１１３ｃと接続され、ドライバ１１１ｄは、電源１１２ｂ、及びグランド１１３ｂと接続されている。ドライバ１１１ｂ、１１１ｄに電源１１２ｂ、及びグランド１１３ｂを接続させているのは、それらによってオン／オフ駆動されるＭＯＳＦＥＴ１１０ｂ、１１０ｄの各ソースは同ノードのためである。本実施の形態１において、電源１１２ａ〜１１２ｃは全て、制御電源に相当する。

図１に構成例を示す電力変換回路は、筐体とは絶縁されている。そのため、各電源１１２ａ〜１１２ｃ、及び各グランド１１３ａ〜１１３ｃも筐体とは絶縁されている。

トランス３０は、単相インバータ１０によって生成された交流電圧を整流回路２０、つまり二次側に伝達する。そのために、トランス３０の一次巻線３１は、２つのハーフブリッジ回路に接続されている。より具体的には、一次巻線３１の一端は、ＭＯＳＦＥＴ１１０ａのソース、及びＭＯＳＦＥＴ１１０ｂのドレインに接続され、一次巻線３１の他端は、ＭＯＳＦＥＴ１１０ｃのソース、及びＭＯＳＦＥＴ１１０ｄのドレインに接続されている。

整流回路２０は、交流電圧を直流電圧に整流する。そのために整流回路２０は、整流素子である４つのダイオード２０１ａ〜２０１ｄを接続させたブリッジ回路、ブリッジ回路の正極側に一端が接続されたリアクトル２０２、及びブリッジ回路の両端間に接続された出力コンデンサ２０３を備えている。リアクトル２０２の他端は、出力コンデンサ２０３の正極側の端子と接続されている。負荷２１０は、出力コンデンサ２０３の両端間に接続されている。トランス３０の二次巻線３２は、ブリッジ回路に接続されている。より具体的には、二次巻線３２の一端は、ダイオード２０１ａのアノード、及びダイオード２０１ｂのカソードに接続され、二次巻線３２の他端は、ダイオード２０１ｃのアノード、及びダイオード２０１ｄのカソードに接続されている。それにより、整流回路２０は、トランス３０の二次巻線３２に伝達された交流電圧をブリッジ回路により直流電圧に変換し、変換した直流電圧を、リアクトル２０２、及び出力コンデンサ２０３から構成される平滑化フィルタにより平滑化して負荷２１０に印加するようになっている。

図２は、本発明の実施の形態１に係る電力変換装置が備える制御電源回路の構成例を示す図である。次に図２を参照し、この制御電源回路について詳細に説明する。

この制御電源回路は、上記のように、電源１１２ａ〜１１２ｃとなる基準電位を生成する回路である。本実施の形態１では、図２に示すように、制御電源回路は、トランス３１０を用いた絶縁型フライバックコンバータである。本実施の形態１によるトランスは、トランス３１０として用いられている。なお、制御電源回路は、フライバックコンバータに限定されない。制御電源回路は、例えばフォワードコンバータであっても良い。

制御電源回路は、一次側と二次側とに大別される。一次側は、電源３００から印加される直流電圧を半導体スイッチング素子３０２のオン／オフ駆動により交流電圧に変換し、交流電圧をトランス３１０の一次巻線３１１に印加する。そのために、一次巻線３１１の一端は電源３００の正極端子と接続され、一次巻線３１１の他端は、半導体スイッチング素子３０２と接続されている。電源３００の両端間に接続された入力コンデンサ３０１は、電源３００が印加する直流電圧を平滑化する。

本実施の形態１では、半導体スイッチング素子３０２として、Ｎチャネル型のＭＯＳＦＥＴを採用している。一次巻線３１１の他端は、半導体スイッチング素子３０２のドレインと接続され、半導体スイッチング素子３０２のソースは電源３００の負極端子と接続されている。なお、半導体スイッチング素子３０２は、ＭＯＳＦＥＴに限定されない。半導体スイッチング素子３０２のオン／オフ駆動は、例えば絶縁素子を介して制御回路４０からの信号が入力される不図示のドライバによって行われる。

トランス３１０は、一次巻線３１１とは逆極性に接続された３つの二次巻線３１２ａ〜３１２ｃを備える。３つの二次巻線３１２ａ〜３１２ｃをトランス３１０が備えているのは、単相インバータ１０に用いられる電源１１２が３個だからである。各二次巻線３１２の両端間には、ダイオード３０４、及び出力コンデンサ３０５が直列に接続されている。出力コンデンサ３０５の両端間には、負荷３０６が接続されている。ダイオード３０４のアノードは二次巻線３１２の一端に接続されている。ダイオード３０４のカソードは、出力コンデンサ３０５の一端に接続されている。その一端が電源１１２としてドライバ１１１に接続される。本実施の形態１において、二次巻線３１２ａ〜３１２ｃは、例えば第１の二次巻線〜第３の二次巻線にそれぞれ相当する。

各二次巻線３１２は、半導体スイッチング素子３０２のオン駆動時に一次巻線３１１に蓄えられたエネルギーを、半導体スイッチング素子３０２のオフ駆動時に交流電流として放出する。この交流電流は、ダイオード３０４によって整流され、出力コンデンサ３０５によって平滑化される。出力コンデンサ３０５の一端とダイオード３０４とを接続するノードには、負荷３０６に応じた電圧が発生する。それにより、各電源１１２の電位は、半導体スイッチング素子３０２をオン／オフ駆動するデューティ比、負荷３０６等により制御することができる。

図３は、本発明の実施の形態１に係るトランスの概略構成例を説明する図である。次に図３を参照し、本実施の形態１によるトランス、つまりトランス３１０の概略構成例について具体的に説明する。

このトランス３１０は、複数の配線層を有する多層配線基板４００を用いて作製されている。多層配線基板４００には、図３に示すように、Ｅ型コア４０２の３つの突出する脚部がそれぞれ挿入される３つの穴４０４〜４０６が設けられている。一次巻線３１１、及び３つの二次巻線３１２となる各配線４０３は、穴４０５を囲むように形成されている。それにより、トランス３１０は、３つの脚部をそれぞれ３つの穴４０４〜４０６に挿入し、Ｅ型コア４０２との間に多層配線基板４００を挟み込むようにＩ型コア４０１を配置することで作製される。Ｉ型コア４０１は、３つの脚部と対向するように配置される。そのため、Ｉ型コア４０１、及びＥ型コア４０２は、Ｅ型コア４０２の３つの脚部を含む磁気回路を形成する。

Ｉ型コア４０１、及びＥ型コア４０２は、例えばフェライトを材料としている。しかし、材料は、フェライトに限定されない。また、形状も、本実施の形態１に限定されない。例えば２つのコアの形状は、Ｅ−Ｅ型、Ｐ−Ｑ型等であっても良い。

図３に示すような構成のトランス３１０では、各配線４０３の多層配線基板４００上の配置に応じた寄生容量が形成される。図２に示す構成の制御電源回路では、この寄生容量は、各グランド１１３間の寄生容量となる。形成された寄生容量には、各ＭＯＳＦＥＴ１１０のオン／オフ駆動に応じて、充放電電流が流れる。次に、図４〜図６を参照し、寄生容量に流れる充放電電流について具体的に説明する。ここでは、便宜的に、グランド１１３ａとグランド１１３ｂとの間に形成された寄生容量を想定し、説明を行う。また、以降、ＭＯＳＦＥＴ１１０ａ、１１０ｂが接続されたハーフブリッジ回路を指す場合は「第１のハーフブリッジ回路」、ＭＯＳＦＥＴ１１０ｃ、１１０ｄが接続されたハーフブリッジ回路を指す場合は「第２のハーフブリッジ回路」と表記する。

図４は、第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームがオン駆動からオフ駆動に切り換わる場合に流れる電流を説明する図である。図４では、グランド１１３ａとグランド１１３ｂとの間に形成された寄生容量１２１は、コンデンサのシンボルで示している。また、整流回路２０は省略している。これは、図５、図６でも同様である。

図４中の実線、及び点線の各矢印は、電流の流れる向きを表している。具体的には、実線の矢印は、第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームをオン駆動している状況で流れる電流の向きを表している。点線の矢印は、第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームをオフ駆動に切り換えた後に流れる電流の向きを表している。

第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームをオン駆動している状況では、図４の実線の矢印で表すように電流が流れる。つまり、電源１０１から供給された電流は、ＭＯＳＦＥＴ１１０ｃ→一次巻線３１→ＭＯＳＦＥＴ１１０ｂ、の経路で流れる。

その後、第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームがオフ駆動に切り換わると、図４の点線の矢印で表すように電流が流れる。つまり、トランス３０の一次巻線３１→グランド１１３ａ→寄生容量１２１→グランド１１３ｂ→ＭＯＳＦＥＴ１１０ｄのドレイン−ソース間寄生容量→トランス３０の一次巻線３１、の経路で充電電流が流れ、寄生容量１２１が充電される。このとき、寄生容量１２１が大きいほど、流れる充電電流は大きくなる。

なお、厳密には、ＭＯＳＦＥＴ１１０ｂ、１１０ｃがオフすると、ＭＯＳＦＥＴ１１０ａ、１１０ｄの各ドレイン−ソース間寄生容量が放電し、ＭＯＳＦＥＴ１１０ｂ、１１０ｃの各ドレイン−ソース間寄生容量が充電される。しかし、図４では、その容量が小さいとして省略している。

図５は、全てのアームがオフ状態になった後、第１のハーフブリッジ回路の上アーム、及び第２のハーフブリッジ回路の下アームがオン駆動される場合に流れる電流を説明する図である。図５では、その場合に流れる電流の向きを点線の矢印で表している。

第１のハーフブリッジ回路の上アーム、及び第２のハーフブリッジ回路の下アームがオン状態となると、図５に示すように、電源１０１から供給された電流の大部分は、ＭＯＳＦＥＴ１１０ａ→一次巻線３１→ＭＯＳＦＥＴ１１０ｄ、の経路で流れる。その電流の一部は、ＭＯＳＦＥＴ１１０ａ→グランド１１３ａ→寄生容量１２１→グランド１１３ｂ、の経路で流れる充電電流となり、寄生容量１２１を充電させる。

なお、厳密には、ＭＯＳＦＥＴ１１０ａ、１１０ｄがオンすると、ＭＯＳＦＥＴ１１０ａ、１１０ｄの各ドレイン−ソース間寄生容量が放電し、ＭＯＳＦＥＴ１１０ｂ、１１０ｃの各ドレイン−ソース間寄生容量が充電される。しかし、図５では、図４と同様に、その容量が小さいとして省略している。

図６は、全てのアームがオフ状態になった後、第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームがオン駆動される場合に流れる電流を説明する図である。図６でも、その場合に流れる電流の向きを点線の矢印で表している。

第１のハーフブリッジ回路の下アーム、及び第２のハーフブリッジ回路の上アームがオン状態となると、図６に示すように、電源１０１から供給された電流は、ＭＯＳＦＥＴ１１０ｃ→一次巻線３１→ＭＯＳＦＥＴ１１０ｂ、の経路で流れる。寄生容量１２１に蓄えられた電荷は、放電電流として、グランド１１３ａ→ＭＯＳＦＥＴ１１０ｂ→グランド１１３ｂ→寄生容量１２１、の経路で流れる。

図４〜図６に示すように、寄生容量１２１の充放電電流は、グランド１１３ａ、１１３ｂにそれぞれ接続された配線を介して流れる。図４〜図６に示す例では、充放電電流が流れる配線は、ＭＯＳＦＥＴ１１０ａのソースとグランド１１３ａとを接続する配線、及びＭＯＳＦＥＴ１１０ｂのソースとグランド１１３ｂとを接続する配線である。

充放電電流量は、寄生容量１２１が大きくなるほど大きくなる。充放電電流は、グランド１１３に接続された配線に存在する寄生インダクタンスに依存するサージ電圧を生じさせる。

生じたサージ電圧は、ドライバ１１１における電源１１２とグランド１１３との間の電位差を変化させる。それにより、ドライバ１１１がＭＯＳＦＥＴ１１０のゲートに印加する電圧が変化する。ドライバ１１１がゲートに印加する電圧は、通常時の電圧に、サージ電圧分が足し合わせたようなものになる。

このようなことから、寄生容量１２１の充放電電流によって生じたサージ電圧は、ドライバ１１１がＭＯＳＦＥＴ１１０のゲートに印加する電圧へのノイズとなる。このサージ電圧によるノイズは、ＭＯＳＦＥＴ１１０の望まないオン／オフ駆動の原因となる。そのため、サージ電圧によるノイズは、ＭＯＳＦＥＴ１１０の適切なオン／オフ駆動を阻害し、ＭＯＳＦＥＴ１１０の動作を不安定にさせる。

しかし、例えばドライバ１１１とＭＯＳＦＥＴ１１０のゲートとの間に配置する抵抗の抵抗値を調整して、ＭＯＳＦＥＴ１１０のスイッチング速度を低下させた場合、高速なスイッチングが困難となる。また、抵抗値を大きくさせることに伴う損失の増大に対応する必要が生じる。損失の増大に伴う発熱量の増大のために、高放熱部材の追加等を行う、或いはより放熱性能の高い高放熱部材に変更する、といった対策を行う必要性が高まる。何らかの対策を行う場合、電力変換装置が大型化すると共に、その製造コストを上昇させる。これは、他のグランド１１３間に形成される寄生容量でも同様である。

ここで、図７〜図１３を参照し、トランス３１０に形成される寄生容量について具体的に説明する。図７〜図１３は、多層配線基板４００が６層の配線層を備えていると想定し、各配線層に形成される配線の例を示している。具体的には、図７〜図１２は、それぞれ、第１配線層〜第６配線層に形成された配線例を説明する上面図である。図１３は、図７に示すＡ−Ａ線断面図の一部を説明する図である。

図７〜図１３に示す配置例は、本実施の形態１によるトランス３１０とは異なる。しかし、ここでは、便宜的に、対応関係を明確にさせる意味からも、本実施の形態１と同じ符号を付している。

図７に示すように、第１配線層５０２ａには、穴４０５を囲むように一次巻線３１１の配線が形成されている。多層配線基板４００には、第１配線層５０２ａ〜第６配線層５０２ｆを貫通する貫通ビア５００ａ〜５００ｄが設けられている。図７中に示す実線の矢印は、一次巻線３１１の巻かれる向きを表している。これは、図８〜図１０でも同様である。

第２配線層５０２ｂ〜第４配線層５０２ｄには、図８〜図１０に示すように、二次巻線３１２ａ〜３１２ｃの各配線が形成されている。各二次巻線３１２は一次巻線３１１とは逆極性であることから、図８〜図１０に示すように、実線の矢印の向きは一次巻線３１１とは逆になっている。

第５配線層５０２ｅには、図１１に示すように、一次巻線３１１の一部となる配線、及び各二次巻線３１２の一部となる配線が形成されている。一次巻線３１１の配線は、貫通ビア５００ａと接続されている。二次巻線３１２ａ〜３１２ｃは、貫通ビア５００ｂ〜５００ｄとそれぞれ接続されている。第５配線層５０２ｅに形成された各配線は、グランド１１３との接続用である。第６配線層５０２ｆには、図１２に示すように、トランス３１０に係わる配線は形成されていない。

多層配線基板４００の第１配線層５０２ａ〜第６配線層５０２ｆは、図１３に示すように、コア材・プリプレグ材５０１ａ〜５０１ｅを介して積層されている。図１３に示すように、一次巻線３１１、及び各二次巻線３１２の幅Ｗが同じ各配線は、配線層の積層方向上、重なるように配置されている。図１３中のＤは、二次巻線３１２ａと二次巻線３１２ｂとの間の距離である。この距離Ｄは、各コア材・プリプレグ材５０１の積層方向上の厚みに相当する。

一次巻線３１１、及び各二次巻線３１２の各配線が図７〜図１３に示すように配置されたトランス３１０を想定し、例えば二次巻線３１２ａと二次巻線３１２ｂとの間で形成される寄生容量１２１の容量値Ｃ１２１を考える。この容量値Ｃ１２１は、真空の誘電率をε０、コア材・プリプレグ材５０１の比誘電率をεｒ、二次巻線３１２ａと二次巻線３１２ｂとが対向する対向面積をＳ、二次巻線３１２ａと二次巻線３１２ｂとが対向する配線長をＬとすると、以下の式により求めることができる。
Ｃ１２１＝ε０・εｒ・Ｓ／Ｄ＝ε０・εｒ・Ｗ・Ｌ／Ｄ （１）

（１）式より、容量値Ｃ１２１は、対向面積Ｓが大きくなるほど、二次巻線３１２ａと二次巻線３１２ｂとの間の距離である厚みＤが小さくなるほど、大きくなることが分かる。上記のように、容量値Ｃ１２１が大きくなるほど、流れる充放電電流が大きくなって、ＭＯＳＦＥＴ１１０のゲートに印加される電圧に重畳されるノイズも大きくなる。重畳されるノイズが大きくなるほど、ＭＯＳＦＥＴ１１０の動作は不安定となる。そのため、ＭＯＳＦＥＴ１１０の動作を安定させるには、寄生容量の容量値は極力、小さくすることが好ましい。

本実施の形態１では、寄生容量の容量値をより小さくさせるために、二次巻線３１２間の距離Ｄをより大きくさせている。次に、図１４〜図２０を参照し、本実施の形態１によるトランス３１０について具体的に説明する。図１４〜図１９は、本発明の実施の形態１に係るトランスを構成する多層積層基板の各配線層に形成される配線の例を説明する上面図である。図２０は、本発明の実施の形態１に係るトランスを構成する多層積層基板の図１４に示すＡ−Ａ線断面図の一部を説明する図である。ここでは、上記配置例と異なる部分に着目して説明を行う。

図１４に示すように、第１配線層５０２ａには、図７と同様に、穴４０５を囲むように一次巻線３１１の配線が形成されている。第２配線層５０２ｂには、図１５に示すように、二次巻線３１２ａの配線が形成されている。第３配線層５０２ｃには、図１６に示すように、トランス３１０に係わる配線は形成されていない。

第４配線層５０２ｄには、図１７に示すように、二次巻線３１２ｂの配線が形成されている。第５配線層５０２ｅには、図１８に示すように、二次巻線３１２ｃの配線が形成されている。第６配線層５０２ｆには、図１９に示すように、一次巻線３１１の一部となる配線、及び各二次巻線３１２の一部となる配線が形成されている。一次巻線３１１の配線は、貫通ビア５００ａと接続されている。二次巻線３１２ａ〜３１２ｃは、貫通ビア５００ｂ〜５００ｄとそれぞれ接続されている。

多層配線基板４００の第１配線層５０２ａ〜第６配線層５０２ｆは、図２０に示すように、コア材・プリプレグ材５０１ａ〜５０１ｅを介して積層されている。図２０に示すように、一次巻線３１１、及び各二次巻線３１２の幅Ｗが同じ各配線は、配線層の積層方向上、重なるように配置されている。図１３中のＤは、二次巻線３１２ａと二次巻線３１２ｂとの間の距離である。この距離Ｄは、各コア材・プリプレグ材５０１の積層方向上の厚みに相当する。

このようなことから、二次巻線３１２ａ、及び二次巻線３１２ｂの各配線は、図２０に示すように、積層方向上、１配線層を挟んだ異なる配線層である第２配線層５０２ｂ、及び第４配線層５０２ｄにそれぞれ配置されている。そのような配置により、距離Ｄは、積層方向上、隣り合う配線層に各配線をそれぞれ配置する場合と比較して、より大きくなる。そのため、寄生容量１２１の容量値Ｃ１２１はより小さくなる。従って、ＭＯＳＦＥＴ１１０のゲートに印加される電圧に重畳されるノイズ分は抑制され、ＭＯＳＦＥＴ１１０の動作は安定することとなる。ＭＯＳＦＥＴ１１０のゲートに接続する抵抗の抵抗値を調整しなくとも良くなることから、高発熱部材の追加等の対策を行う必要性は回避させることができる。

なお、本実施の形態１では、寄生容量１２１の容量値Ｃ１２１の低減に着目しているが、二次巻線３１２ｂと二次巻線３１２ｃとの間に形成される寄生容量の容量値を低減させるようにしても良い。その２つの寄生容量の容量値を共に低減させるようにしても良い。二次巻線３１２間の寄生容量の容量値は、主に距離Ｄ、及び対向面積Ｓに依存することから、２つの二次巻線３１２間に、一次巻線３１１の配線を配置した配線層を挟んでも良い。それにより、２つの寄生容量の容量値を共に低減させる場合、例えば二次巻線３１２ａの配線を第１配線層５０２ａに、一次巻線３１１の配線を第２配線層５０２ｂに、二次巻線３１２ｂの配線を第３配線層５０２ｃに、二次巻線３１２ｃの配線を第５配線層５０２ｅにそれぞれ配置するようにしても良い。

２つの二次巻線３１２の各配線は、積層方向上、２つ以上の配線層を挟んでいる配線層にそれぞれ配置するようにしても良い。寄生容量の容量値を低減させることを重視する場合、各二次巻線３１２の配線を配置する配線層を決定した後、一次巻線３１１の配線を含む各配線を配置する配線層を決定するのが好ましい。多層配線基板４００の層数は、二次巻線３１２の数に応じて決定するようにしても良い。しかし、２つの二次巻線３１２の各配線を一つ以上の配線層を挟んだ配線層に配置する必要から、多層配線基板４００は３層以上とする必要がある。

対向面積Ｓは、積層方向上、配線が重なる部分を少なくするほど、小さくなる。このことから、距離Ｄをより大きくさせることと合わせ、配線が重なる部分をより少なくさせるようにしても良い。配線が重なる部分をより少なくさせることにより、二次巻線３１２間に形成される寄生容量の容量値を更に低減させることができる。

上記のように、半導体スイッチング素子１１０として、ワイドバンドギャップ半導体を採用した場合、より短い周期でのオン／オフ駆動が可能になる。しかし、単位時間当たりのスイッチング回数が増えるほど、寄生容量を充放電する回数も増え、流れる充放電電流は大きくなって、半導体スイッチング素子１１０の動作を不安定にさせる。しかし、本実施の形態１では、寄生容量の容量値が低減されるため、高周波駆動を行ったとしても、半導体スイッチング素子１１０の安定した動作を実現させることができる。従って、ワイドバンドギャップ半導体の利点は、より有効に利用できるようになる。

実施の形態２．
上記実施の形態１では、２つの二次巻線３１２の各配線を１層以上、挟む配線層に配置して、その２つの二次巻線３１２の間に形成される寄生容量の容量値をより小さくさせている。これに対し、本実施の形態２は、２つの二次巻線３１２の各配線を同一の配線層に形成するようにしている。

図２１〜図２４は、本発明の実施の形態２に係るトランスを構成する多層積層基板の各配線層に形成される配線の例を説明する上面図である。図２５は、本発明の実施の形態２に係るトランスを構成する多層積層基板の図２１に示すＡ−Ａ線断面図の一部を説明する図である。図２１〜図２５を参照し、本実施の形態２によるトランス３１０について具体的に説明する。

第１配線層５０２ａでは、図２１に示すように、穴４０５を囲むように一次巻線３１１の配線が形成されている。第２配線層５０２ｂには、図２２に示すように、２つの二次巻線３１２ａ、３１２ｂの各配線が形成されている。各配線は、積層方向と直交する方向上、間隔をより広げて形成されている。それにより、２つの配線は、一方の配線間に他方の配線が挟まれているように形成されている。

第３配線層５０２ｃには、図２３に示すように、一次巻線３１１の一部となる配線、及び各二次巻線３１２の一部となる配線が形成されている。一次巻線３１１の配線は、貫通ビア５００ａと接続されている。第４配線層５０２ｄには、図２４に示すように、二次巻線３１２ｃの配線が形成されている。

このようなことから、本実施の形態２では、図２５に示すように、二次巻線３１２ａ、及び二次巻線３１２ｂの各配線は、第１配線層５０２ａに共に配置され、二次巻線３１２ｃは第４配線層５０２ｄに配置されている。

この２つの二次巻線３１２ａ、３１２ｂの間に形成される寄生容量１２１の容量値Ｃ１２１は、第２配線層５０２ｂの積層方向上の厚みをＴ、対向する配線長をＬ、それらの間の距離をＤとすると、以下の式により算出できる。
Ｃ１２１＝ε０・εｒ・Ｓ／Ｄ＝ε０・εｒ・Ｔ・Ｌ／Ｄ （２）

一般的に、配線の幅Ｗはｍｍオーダー、厚みＴはμｍオーダーである。つまり、幅Ｗと厚みＴとは、Ｗ≫Ｔ、の関係にあるのが普通である。そのため、２つの二次巻線３１２の各配線を同一の配線層に配置した場合、対向面積Ｓが小さくなって、寄生容量の容量値を低減させることができる。また、各配線は、例え巻数が同じであっても、一つの配線層に一つの二次巻線３１２の配線を形成させる場合と比較して、より広い面積に配置されることになる。言い換えれば、各配線の単位面積当たりに占める割合は、より小さくなる。

例えば積層方向と直交する方向上の穴４０４、４０５間に着目する場合、上記実施の形態１では、図２０に示すように、例えば２つの二次巻線３１２ｂ、３１２ｃの各配線は、２箇所で重なっている。これに対し、本実施の形態２では、図２５に示すように、二次巻線３１２ｃの配線は、二次巻線３１２ａ、３１２ｂの各配線とそれぞれ１箇所で重なっている。２つの二次巻線３１２の各配線を同一の配線層に配置することにより、積層方向上、異なる配線層に配置された２つの二次巻線３１２間で重なる箇所の数も、より少なくさせることができる。そのため、積層方向上、異なる配線層に配置された２つの二次巻線３１２間で重なる部分である対向面積Ｓは、より小さくなる。

この結果、本実施の形態２では、二次巻線３１２ａと二次巻線３１２ｃとの間に形成される寄生容量、及び二次巻線３１２ｂと二次巻線３１２ｃとの間に形成される寄生容量の各容量値は、上記実施の形態１における寄生容量１２１の容量値Ｃ１２１より小さくなる。このようなことから、３つ以上の二次巻線３１２が存在する場合、２つの二次巻線３１２の配線を同一の配線層に形成することは、他の２つの二次巻線３１２間に形成される寄生容量の容量値を併せて低減させる利点がある。

２つの二次巻線３１２の配線を同一の配線層に形成することにより、多層配線基板４００に必要とされる層数はより小さくなる。このことから、電力変換装置の小型化、及び低コスト化の面での効果もある。

なお、本実施の形態２では、二次巻線３１２ａ、３１２ｂの各配線を同じ第２配線層５０２ｂに形成しているが、同一の配線層に配線を形成する二次巻線３１２の組み合わせは、特に限定されない。つまり、例えば二次巻線３１２ａ、３１２ｃの各配線を同一の配線層に形成しても良い。また、各配線を形成する配線層は、第１配線層５０２ａであっても良い。このようなことから、二次巻線３１２の各巻線の配置の仕方は、特に限定されない。二次巻線３１２の各巻線の配置では、様々な変形を行うことができる。これは、上記実施の形態１でも同様である。

１０ 単相インバータ（電力変換回路の一部）、２０ 整流回路（電力変換回路の一部）、３０ トランス（電力変換回路の一部）、１０１ 電源、１１０ａ〜１１０ｄ 半導体スイッチング素子、１１１ａ〜１１１ｄ ドライバ、１１２ａ〜１１２ｃ 電源（制御電源）、１１３ａ〜１１３ｃ グランド、３００ 電源、３１０ トランス、３１１ 一次巻線、３１２ａ〜３１２ｃ 二次巻線（第１の二次巻線〜第３の二次巻線）、４００ 多層配線基板、４０１ Ｉ型コア、４０２ Ｅ型コア、４０４〜４０６ 穴、５００ａ〜５００ｄ 貫通ビア、５０１ａ〜５０１ｅ コア材・プリプレグ材、５０２ａ 第１配線層、５０２ｂ 第２配線層、５０２ｃ 第３配線層、５０２ｄ 第４配線層、５０２ｅ 第５配線層、５０２ｆ 第６配線層。

Claims (5)

1. 第１の半導体スイッチング素子及び第２の半導体スイッチング素子を直列に接続したハーフブリッジ回路を一つ以上備え、前記第１の半導体スイッチング素子及び前記第２の半導体スイッチング素子のオン／オフ駆動により、電源からの電力を変換する電力変換回路と、
   トランスを用いて、前記第１の半導体スイッチング素子及び前記第２の半導体スイッチング素子をそれぞれオン／オフ駆動するための制御電源となる基準電位を複数生成する制御電源回路と、
   を有し、
   前記トランスは、複数の配線層を有する配線基板と、一次巻線と、第１の二次巻線と、第２の二次巻線と、第３の二次巻線とを備え、
   前記複数の配線層は、第１配線層、第２配線層、第３配線層、第４配線層、及び第５配線層を含み、
   前記第１配線層、前記第２配線層、前記第３配線層、前記第４配線層、及び前記第５配線層は、積層方向の一側から他側へ向けて、前記第１配線層、前記第２配線層、前記第３配線層、前記第４配線層、前記第５配線層の順に配置されており、
   前記一次巻線は、前記第１配線層及び前記第２配線層の何れか一方に形成されており、
   前記第１の二次巻線は、前記第１配線層及び前記第２配線層の他方に形成されており、
   前記第２の二次巻線は、前記第１の二次巻線が前記第２配線層に形成されている場合に前記第４配線層に形成されており、前記第１の二次巻線が前記第１配線層に形成されている場合に前記第３配線層に形成されており、
   前記第３の二次巻線は、前記第５配線層に形成されており、
   前記第３配線層及び前記第４配線層のうち、前記第２の二次巻線が形成されていない配線層には、前記一次巻線、前記第１の二次巻線、前記第２の二次巻線、及び前記第３の二次巻線の何れも形成されていない
   電力変換装置。
2. 第１の半導体スイッチング素子及び第２の半導体スイッチング素子を直列に接続したハーフブリッジ回路を一つ以上備え、前記第１の半導体スイッチング素子及び前記第２の半導体スイッチング素子のオン／オフ駆動により、電源からの電力を変換する電力変換回路と、
   トランスを用いて、前記第１の半導体スイッチング素子及び前記第２の半導体スイッチング素子をそれぞれオン／オフ駆動するための制御電源となる基準電位を複数生成する制御電源回路と、
   を有し、
   前記トランスは、複数の配線層を有する配線基板と、一次巻線と、第１の二次巻線と、第２の二次巻線と、第３の二次巻線とを備え、
   前記複数の配線層は、第１配線層、第２配線層、第３配線層、及び第４配線層を含み、
   前記第１配線層、前記第２配線層、前記第３配線層、及び前記第４配線層は、積層方向の一側から他側へ向けて、前記第１配線層、前記第２配線層、前記第３配線層、前記第４配線層の順に配置されており、
   前記一次巻線は、前記第１配線層に形成されており、
   前記第１の二次巻線は、前記第２配線層に形成されており、
   前記第２の二次巻線は、前記第２配線層及び前記第４配線層の何れか一方に形成されており、
   前記第３の二次巻線は、前記第２配線層及び前記第４配線層の他方に形成されており、
   前記第３配線層には、前記一次巻線、前記第１の二次巻線、前記第２の二次巻線、及び前記第３の二次巻線の何れも形成されていない
   電力変換装置。
3. 前記第１の半導体スイッチング素子、及び前記第２の半導体スイッチング素子は、ワイドバンドギャップ半導体を用いた半導体スイッチング素子である、
   請求項１又は請求項２に記載の電力変換装置。
4. 複数の配線層を有する配線基板と、
   一次巻線と、
   第１の二次巻線と、
   第２の二次巻線と、
   第３の二次巻線と、
   を備え、
   前記複数の配線層は、第１配線層、第２配線層、第３配線層、第４配線層、及び第５配線層を含み、
   前記第１配線層、前記第２配線層、前記第３配線層、前記第４配線層、及び前記第５配線層は、積層方向の一側から他側へ向けて、前記第１配線層、前記第２配線層、前記第３配線層、前記第４配線層、前記第５配線層の順に配置されており、
   前記一次巻線は、前記第１配線層及び前記第２配線層の何れか一方に形成されており、
   前記第１の二次巻線は、前記第１配線層及び前記第２配線層の他方に形成されており、
   前記第２の二次巻線は、前記第１の二次巻線が前記第２配線層に形成されている場合に前記第４配線層に形成されており、前記第１の二次巻線が前記第１配線層に形成されている場合に前記第３配線層に形成されており、
   前記第３の二次巻線は、前記第５配線層に形成されており、
   前記第３配線層及び前記第４配線層のうち、前記第２の二次巻線が形成されていない配線層には、前記一次巻線、前記第１の二次巻線、前記第２の二次巻線、及び前記第３の二次巻線の何れも形成されていない
   トランス。
5. 複数の配線層を有する配線基板と、
   一次巻線と、
   第１の二次巻線と、
   第２の二次巻線と、
   第３の二次巻線と、
   を備え、
   前記複数の配線層は、第１配線層、第２配線層、第３配線層、及び第４配線層を含み、
   前記第１配線層、前記第２配線層、前記第３配線層、及び前記第４配線層は、積層方向の一側から他側へ向けて、前記第１配線層、前記第２配線層、前記第３配線層、前記第４配線層の順に配置されており、
   前記一次巻線は、前記第１配線層に形成されており、
   前記第１の二次巻線は、前記第２配線層に形成されており、
   前記第２の二次巻線は、前記第２配線層及び前記第４配線層の何れか一方に形成されており、
   前記第３の二次巻線は、前記第２配線層及び前記第４配線層の他方に形成されており、
   前記第３配線層には、前記一次巻線、前記第１の二次巻線、前記第２の二次巻線、及び前記第３の二次巻線の何れも形成されていない
   トランス。

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