JP5855342B2 - 選択的プリチャージを使用したメモリ読取り安定性の改善 - Google Patents

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本出願は、２００７年１２月１５日に出願された米国仮出願第６１／０１４，０３８号の利益を主張する。

本開示は、一般に集積回路（ＩＣ）に関する。より詳細には、本開示はメモリデバイスに関する。

メモリデバイスまたはメモリは、後で取り出すためにデータを記憶することができるハードウェアとして一般に説明できる。いくつかのメモリデバイスは、（たとえば、電荷によって表される）データを記憶するために使用されるトランジスタのセットと、データストアへのアクセスを制御するために使用されるトランジスタのセットとを含む。トランジスタのサイズは、４５ｎｍに縮小しており、まもなく３２ｎｍに達する。サイズが減少するにつれて、製造中に容認できる誤差限界は減少した。したがって、製造されたトランジスタは動作中により大きい変動性を示す。

トランジスタ技術の変動性の大きい増加は、メモリデバイスおよびそれらの読取り安定性に悪影響を及ぼした。読取り安定性は、ノイズの存在下でアクセスされたときに正しいデータを保持するメモリデバイスの能力である。通常、読取り安定性は、スタティック・ノイズ・マージン（ＳＮＭ）を使用して測定される。製造されたトランジスタの大きいばらつきは、メモリデバイスのスタティック・ノイズ・マージンを低減させる。スタティック・ノイズ・マージンのこの低減は、ノイズに対するビットセルロバストネスおよび許容差を低下させ、したがって、障害の増加によりメモリ収率を低下させる。

供給電圧に比較してメモリデバイスのビット線電圧をわずかに低減させることにより、メモリデバイスのスタティック・ノイズ・マージンは大幅に改善する。しかしながら、メモリ設計において、ビット線は、一般に、メモリにアクセスする前に供給電圧にプリチャージされる。読取り安定性を改善するためにビット線電圧を低減するいくつかの試みが行われた。以前の試みは、読取り安定性を改善するためにそれらの有効性を制限することがある、製造中のプロセス変動、温度変動および電圧変動に対して大きい敏感性を示した。これらの試みのいくつかは、パルスビット線方式、二重供給電圧、および動的セルバイアスを含む。

パルスビット線方式では、プルダウン・デバイスをビット線に接続する。ビット線を供給電圧にプリチャージした後、ビット線電圧を低下させ、読取り安定性を改善する狭いパルスをプルダウン・デバイスに適用する。特に、パルス幅はトランジスタの製造中のプロセス変動、電圧変動、および温度変動、ならびに環境変動とともに変化するので、この技法はこの狭いパルスの発生に極めて敏感である。

別の試みは、２つの供給電圧、１つはビットセル用、もう１つはビット線用を使用し、ビット線電圧はビットセル電圧よりも低い。さらなる供給電圧を追加することは、困難な作業であり、チップの物理設計および検証を複雑にする。

ビット線電圧を低減するさらに別の試みは、ＮＭＯＳデバイスを使用してビット線をプリチャージして、ビット線電圧をＮＭＯＳデバイスのしきい値電圧だけ低減することを含む。この場合、低いしきい値電圧ＮＭＯＳデバイスを使用するので、プロセス複雑さおよびコストが増加し、たとえば、追加の作業が必要になる。さらに、しきい値電圧は、プロセス変動、電圧変動、および温度変動に強く依存する。

メモリ読取り安定性を改善するこれらの３つの試みは、製造ばらつきに敏感であり、したがって、実装が困難であり、実装にコストがかかる。複数の供給電圧またはＮＭＯＳデバイスがプリチャージ回路に実装されたとき、そのようなコストはさらに増加する。したがって、追加のコストを招くことなしに製造ばらつきに対する敏感性を低減するメモリ設計における読取り安定性の改善が必要である。

本開示の１つの態様によれば、メモリデバイスは、第１のセクションと第２のセクションとを有するビット線を含む。メモリデバイスはまた、第１のセクションと第２のセクションとに選択的に結合される電荷共有回路を含み、その電荷共有回路は、第１のセクションを第２のセクションに結合および分離するように構成される。

本開示の別の態様によれば、メモリデバイスを動作させる方法は、ビット線の第１のセクションを第１の電圧にプリチャージすることと、ビット線の第２のセクションを第２の電圧にプリチャージすることとを含む。第２の電圧は、第１の電圧とは異なる。本方法はまた、ビット線の第１のセクションとビット線の第２のセクションとの間で電荷を共有することを含む。

本開示のさらに別の態様によれば、メモリデバイスは、ビット線の第１のセクションを第１の電圧にプリチャージするための手段を含む。メモリデバイスはまた、ビット線の第２のセクションを第２の電圧にプリチャージするための手段を含む。メモリデバイスは、ビット線の第１のセクションとビット線の第２のセクションとの間で電荷を共有するための手段をさらに含む。

本開示のさらなる態様によれば、第１のセクションと第２のセクションとを含むビット線を有するメモリデバイスを動作させる方法は、ビット線の第１のセクションを第１の電圧にプリチャージするステップを含む。本方法は、ビット線の第２のセクションを、第１の電圧とは異なる第２の電圧にプリチャージするステップをさらに含む。本方法はまた、第１の電圧と第２の電圧との間の電圧レベルを得るために、ビット線の第１のセクションとビット線の第２のセクションとの間で電荷を共有するステップを含む。

ここでは、以下の詳細な説明がより良く理解できるように、本開示の特徴および技術的利点についてやや広く概説した。以下で、本開示の追加の特徴および利点について説明する。本開示は、本開示の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用できることを、当業者は理解されたい。また、そのような等価な構成は、添付の特許請求の範囲に記載の本開示の教示から逸脱しないことを、当業者は了解されたい。さらなる目的および利点とともに、本開示の編成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で提供され、本開示の範囲の限界を定めるものではないことを明白に理解されたい。

本出願における開示のより完全な理解のために、次に添付の図面とともに行う以下の説明を参照する。

有利には本開示の一実施形態が採用される例示的なワイヤレス通信システムの図。 ＳＲＡＭ安定性の改善のための従来のパルスビット線方式を示す回路図。 ＳＲＡＭ安定性の改善のための従来のパルスビット線方式を示すタイミング図。 本開示の一実施形態による、例示的な選択的プリチャージ技法における初期プリチャージ動作を示す回路図。 本開示の一実施形態による、例示的な選択的プリチャージ技法における電荷共有動作を示す回路図。 本開示の一実施形態による、読取りまたは書込み動作のためのビットセルの選択を示す回路図。 本開示の一実施形態による、例示的な選択的プリチャージ技法における異なる電圧へのビット線のプリチャージを示す回路図。 本開示の一実施形態による、例示的な選択的プリチャージ動作を示すタイミング図。 本開示の一実施形態による、例示的な選択的プリチャージ技法を実装するための回路の回路図。 開示する半導体集積回路の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図。

図１に、有利には本開示の一実施形態が採用される例示的なワイヤレス通信システム１００を示す。説明のために、図１に、３つのリモートユニット１２０、１３０、および１５０と、２つの基地局１４０とを示す。典型的なワイヤレス通信システムは、より多くのリモートユニットと基地局とを有することができることを認識されよう。リモートユニット１２０、１３０、および１５０は、本開示の一実施形態に従って作成される、メモリデバイス１２５Ａ、１２５Ｂおよび１２５Ｃを含む。図１に、基地局１４０とリモートユニット１２０、１３０、および１５０とからの順方向リンク信号１８０と、リモートユニット１２０、１３０、および１５０から基地局１４０への逆方向リンク信号１９０とを示す。

図１では、リモートユニット１２０は携帯電話として示され、リモートユニット１３０はポータブルコンピュータとして示され、リモートユニット１５０はワイヤレスローカルループシステム中の固定位置リモートユニットとして示されている。たとえば、リモートユニットは、セルホン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、またはメータ読取り装置などの固定位置データユニットとすることができる。図１は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的な図示されたユニットに限定されない。本開示は、本開示の教示に従って作製されるメモリデバイスを含む任意のデバイスにおいて好適に採用できる。

図２Ａは、メモリ安定性の改善のための従来のパルスビット線方式を示す回路図である。回路２０は、データを記憶するように構成されたビットセル２１を含み、回路２０の読取りおよび書込み挙動を制御するための追加の回路に結合される。ビットセル２１は６トランジスタ記憶セルとすることができる。プリチャージ信号ＰＣＨはプリチャージ回路２２に結合される。プリチャージ回路２２は、ビット線ＢＬに結合されたトランジスタ２２１と、逆ビット線ＢＬＢに結合されたトランジスタ２２２と、ビット線ＢＬと逆ビット線ＢＬＢの両方に結合されたトランジスタ２２３とを含む。パルス信号ＰＵＬＳＥはプルダウン回路２３に結合される。プルダウン回路２３は、ビット線ＢＬに結合されたトランジスタ２３１と、逆ビット線ＢＬＢに結合されたトランジスタ２３２と、ビット線ＢＬと逆ビット線ＢＬＢの両方に結合されたトランジスタ２３３とを含む。

説明のために、次に従来のパルスビット線方式の動作について説明する。図２Ｂは、メモリ安定性の改善のための従来のパルスビット線方式を示すタイミング図である。回路２０は、プリチャージ信号ＰＣＨがローである時間２５１において開始し、トランジスタ２２１はビット線ＢＬを供給電圧Ｖ_ＤＤにプルアップし、トランジスタ２２２は逆ビット線ＢＬＢを供給電圧Ｖ_ＤＤにプルアップする。時間２５２において、プリチャージ信号ＰＣＨはハイであり、トランジスタ２２１と、トランジスタ２２２と、トランジスタ２２３とをオフにして、ビット線ＢＬおよび逆ビット線ＢＬＢを供給電圧Ｖ_ＤＤから分離する。時間２５２において、狭い正のパルスがパルス信号ＰＵＬＳＥ上に発生される。パルス信号ＰＵＬＳＥはトランジスタ２３１とトランジスタ２３２とをオンに切り替えて、ビット線ＢＬと逆ビット線ＢＬＢとを接地２０６に結合する。トランジスタ２３３はオフに切り替わって、ビット線ＢＬを逆ビット線ＢＬＢから分離する。電圧の低減がビット線ＢＬと逆ビット線ＢＬＢとの上に起こる。時間２５３において、パルス信号ＰＵＬＳＥがローに戻り、その結果、ビット線ＢＬと逆ビット線ＢＬＢとが電圧の低減を止める。この技法は、読取り安定性を改善するためにビット線電圧を低減するが、特にパルス幅はトランジスタの製造中のプロセス変動、電圧変動、および温度変動とともに強く変動するので、この技法は、狭いパルスの発生に極めて敏感である。

次に図３、図４および図５を参照しながら、次に例示的な改善された選択的プリチャージ技法について説明する。選択的プリチャージ技法は、プロセス変動、電圧変動、および温度変動に敏感になることなし、読取り安定性を改善するためにビット線電圧を低減する。ビット線電圧は、読取りおよび書込み動作中の共有を可能にするために選択的に結合されるビット線のセクション間で電荷を共有することによって低減される。ＳＲＡＭメモリデバイスについて説明するが、選択的プリチャージ技法は、限定はしないがＳＲＡＭ、ＤＲＡＭ、またはＭＲＡＭを含む、任意のメモリ設計に適用できる。

ビット線の異なる部分が、異なる電圧（たとえば、Ｖ_ＤＤおよびＧＮＤ）にプリチャージされ、電荷共有を使用することによって、ビット線電圧の所要の最終値が達成される。一実施形態では、電荷共有動作は３つのパートに分割される。最初に、図３に示すように、ビット線の上側部分がＶ_ＤＤにプリチャージされ、ビット線の下側部分がＧＮＤにプリチャージされる。次に、図４に示すように、電荷共有スイッチがオンにされて、ビット線の上側部分と下側部分との間の電荷共有を可能にする。したがって、最終ビット線電圧は、Ｃ_ＢＬとＣ_２との間の容量の比によって決定される。最後に、図５で示すように、電荷共有はすべての列に対して無効にされ、スイッチは読取りまたは書込み動作のために選択された列に対してオンのままである。

図３は、例示的な選択的プリチャージ技法における初期プリチャージ動作を示すブロック図である。ブロック図３０は、値Ｃ_ＢＬをもつ、キャパシタ３１１によって示される関連する容量とともに上側ビット線３１を含む。下側ビット線３３は、値Ｃ_２をもつ、キャパシタ３３１によって示される関連する容量を有する。上側ビット線３１および下側ビット線３３はｍｕｘスイッチ３２に結合される。ブロック図３０では、ｍｕｘスイッチ３２は初期プリチャージ中に開いており、上側ビット線３１が供給電圧Ｖ_ＤＤにプリチャージすること、および下側ビット線３３が接地ＧＮＤにプリチャージすることを可能にする。さらに、ビットセル３４は上側ビット線３１に結合される。別の実施形態では、ビットセル３４は下側ビット線３３に結合される。

図４は、例示的な選択的プリチャージ技法における電荷共有動作を示すブロック図である。ブロック図４０は、上側ビット線３１と、キャパシタ３１１によって表される容量と、下側ビット線３３と、キャパシタ３３１によって表される容量と、ｍｕｘスイッチ３２とを含む。電荷共有動作は、ｍｕｘスイッチ３２を閉じて、上側ビット線３１を下側ビット線３３に結合することによって起こる。上側ビット線３１と下側ビット線３３との組合せ上の最終電圧Ｖ_ＢＬは、上側ビット線３１上の初期電圧と、下側ビット線３３上の初期電圧と、キャパシタ３１１と、キャパシタ３３１とに対応し、以下によって与えられる。

式中、Ｎは、ｍｕｘスイッチ３２に接続されたビット線対の数である。

図５は、例示的な選択的プリチャージ技法における電荷共有無効化を示すブロック図である。ブロック図５０は、上側ビット線３１と、キャパシタ３１１によって表される容量と、下側ビット線３３と、キャパシタ３３１によって表される容量と、ｍｕｘスイッチ３２とを含む。ｍｕｘスイッチ３２は、電荷共有が完了した後に開いて、上側ビット線３１を下側ビット線３３から分離する。この開きにより、電荷共有動作が無効になり、その結果、データをビットセル３４から読み取ること、またはそこに書き込むことができるようになる。読取りまたは書込み動作のためにビットセル５４が選択されたので、ｍｕｘスイッチ５２は閉じたままである。

図６は、本開示の別の実施形態による、例示的な選択的プリチャージ技法における異なる電圧へのビット線のプリチャージを示すブロック図である。この実施形態では、上側ビット線のすべてが供給電圧Ｖ_ＤＤにチャージされるわけではない。ブロック図６０は、上側ビット線３１と、キャパシタ３１１によって表される容量と、下側ビット線３３と、キャパシタ３３１によって表される容量と、ｍｕｘスイッチ３２とを含む。上側ビット線３１は供給電圧Ｖ_ＤＤにプリチャージされ、下側ビット線３３は接地ＧＮＤにプリチャージされる。本実施形態では、各上側ビット線は、異なる電圧にプリチャージされる。たとえば、上側ビット線６１は接地ＧＮＤにプリチャージされる。したがって、電荷共有が行われると、上側ビット線および逆上側ビット線は、すべての上側ビット線が供給電圧Ｖ_ＤＤにプリチャージされるときに比較して低い最終電圧を有することになる。適切な最終電圧を得るために、追加のビット線を接地ＧＮＤ、供給電圧Ｖ_ＤＤ、または他の供給電圧（図示せず）にチャージすることができる。

図７は、選択的プリチャージ動作を示すタイミング図である。上側ビット線ＢＬ_Ｕ、逆上側ビット線ＢＬＢ_Ｕ、下側ビット線ＢＬ_Ｌ、および逆下側ビット線ＢＬＢ_Ｌでの選択的プリチャージの動作は、プリチャージ信号ＰＲＥＣＨＧ、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥ、および電荷共有信号ＣＨ＿ＳＨによって制御される。ワード線信号ＷＬは、上側ビット線ＢＬ_Ｕ、逆上側ビット線ＢＬＢ_Ｕ、下側ビット線ＢＬ_Ｌ、および逆下側ビット線ＢＬＢ_Ｌへのアクセスを可能にする。回路の初期状態は時間７１１であり、プリチャージ信号ＰＲＥＣＨＧ、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥ、電荷共有信号ＣＨ＿ＳＨ、およびワード線ＷＬがローである。下側ビット線ＢＬ_Ｌ、および逆下側ビット線ＢＬＢ_Ｌは接地にプリディスチャージされ、上側ビット線ＢＬ_Ｕおよび逆上側ビット線ＢＬＢ_Ｕは供給電圧Ｖ_ＤＤにプリチャージされる。供給電圧レベルを一点短鎖線によって示す。

プリチャージ信号ＰＲＥＣＨＧがハイになった（プリチャージ回路を非活動化する）後、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥがローであるとき、電荷共有が有効にされる。したがって、時間７１２において、電荷共有信号ＣＨ＿ＳＨはハイになる。上側ビット線ＢＬ_Ｕおよび逆上側ビット線ＢＬＢ_Ｕは、電荷共有に応答して、電圧が接地ＧＮＤへ低減する。さらに、下側ビット線ＢＬ_Ｌおよび逆下側ビット線ＢＬＢ_Ｌは、供給電圧Ｖ_ＤＤへ電圧が増加する。ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥは、時間７１３の少し前にハイになり、電荷共有動作の終了を示す。したがって、電荷共有信号ＣＨ＿ＳＨは、時間７１３においてローになり、電荷共有動作を完了する。上側ビット線ＢＬ_Ｕ、逆上側ビット線ＢＬＢ_Ｕ、下側ビット線ＢＬ_Ｌ、および逆下側ビット線ＢＬＢ_Ｌの電圧は、電荷共有動作が終了する時間７１３において安定化する。上側ビット線ＢＬ_Ｕ、および逆上側ビット線ＢＬＢ_Ｕの電圧の低減は、メモリの読取り安定性を高める。

時間７１４において、ワード線ＷＬはハイになり、読取り動作が開始したことを示す。上側ビット線ＢＬ_Ｕ、上側逆ビット線ＢＬＢ_Ｕ、下側ビット線ＢＬ_Ｌ、および下側逆ビット線ＢＬＢ_Ｌ上の電圧は接地ＧＮＤへ放電する。読取り動作が完了し、ワード線ＷＬがローになった後の時間７１５において、プリチャージ信号ＰＲＥＣＨＧはローになる。したがって、上側ビット線ＢＬ_Ｕおよび逆上側ビット線ＢＬＢ_Ｕは、供給電圧Ｖ_ＤＤにプリチャージされ、下側ビット線ＢＬ_Ｌおよび逆下側ビット線ＢＬＢ_Ｌは接地ＧＮＤにプリディスチャージされる。時間７１６の少し前に、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥはローになり、時間７１６においてすべての信号をそれらの初期状態に戻す。

図８は、本開示の一実施形態による、例示的な選択的プリチャージ技法を実装するための回路の回路図である。回路８０は、ビットセル８４にアクセスするように構成された、上側ビット線８５ ＢＬ_Ｕと逆上側ビット線８７ ＢＬＢ_Ｕとを含む。さらに、回路８０は、下側ビット線８６ ＢＬ_Ｌと逆下側ビット線８８ ＢＬＢ_Ｌとを含む。ビットセル８４は上側ビット線８５、８７に接続されているのが示されているが、ビットセル８４は下側ビット線８６、８８に接続することもできる。電荷共有を活動化するように構成された電荷共有対応回路８１は、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥとプリチャージ信号ＰＲＥＣＨＲＧとに結合され、電荷共有信号ＣＨ＿ＳＨを出力する。電荷共有対応回路８１は、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥに結合されたインバータ８１２と、インバータ８１２の出力およびプリチャージ信号ＰＲＥＣＨＲＧに結合されたＮＡＮＤゲート８１４と、ＮＡＮＤゲート８１４の出力に結合されたインバータ８１６とを含む。図示の電荷共有対応回路８１は、電荷共有を活動化することが可能な論理ゲートのただ１つの可能な組合せである。プリチャージ回路８９１は上側ビット線８５、８７に結合され、プルダウン回路８９２は下側ビット線８６、８８に結合される。プリチャージ回路８９１およびプルダウン回路８９２はプリチャージ信号ＰＲＥＣＨＲＧによって制御される。

電荷共有信号ＣＨ＿ＳＨおよび選択信号ＳＥＬｎは、電荷共有回路８３を制御するためのＮＯＲゲート８２への入力である。電荷共有信号ＣＨ＿ＳＨがハイのとき、電荷共有回路８３はアクティブである。電荷共有回路８３がアクティブであるとき、上側ビット線８５は下側ビット線８６に結合され、上側ビット線８７は下側ビット線８８に結合される。選択信号ＳＥＬｎは、読取りまたは書込み動作のためのビットセルを選択するために使用される。ただ１つの選択信号ＳＥＬｎ、上側ビット線ＢＬ_Ｕ、逆上側ビット線ＢＬＢ_Ｕ、下側ビット線ＢＬ_Ｌ、および逆下側ビット線ＢＬＢ_Ｌが示されているが、より多くを回路８０に組み込むことができる。さらに、より多くのビットセルを回路８０に組み込むことができる。

次に、回路８０の動作をタイミング図７０に関して説明する。時間７１１において、プリチャージ信号ＰＲＥＣＨＧはローであり、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥはローである。電荷共有対応回路８１ ＣＨ＿ＳＨの出力はローになる。上側ビット線８５、８７は供給電圧Ｖ_ＤＤにプリチャージされ、下側ビット線８６、８８は接地にプリチャージされる。プリチャージ信号ＰＲＥＣＨＧが（プリチャージ回路を非活動化する）ハイになった後の時間７１２において、ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥはローのままであり、電荷共有対応回路８１ ＣＨ＿ＳＨの出力はハイになる。これにより、ＮＯＲゲート８２は、上側ビット線８５、８７を下側ビット線８６、８８に結合するように電荷共有回路８３を制御し、上側ビット線ＢＬ_Ｕおよび逆上側ビット線ＢＬＢ_Ｕ上の電圧が低減することになる。ｍｕｘ信号ＭＵＸ＿ＳＴＡＴＥがハイになった後の時間７１３において、電荷共有対応回路８１ ＣＨ＿ＳＨの出力はローになる。この変化により、電荷共有回路８３は上側ビット線８５、８７を下側ビット線８６、８８から分離させ、電荷共有が終了する。時間７１４において、（書込み線信号ＷＬに応答して）ビットセル８４がアクセスされ、読取りまたは書込み動作が起こる。

本開示で説明する電荷共有技法は、ビット線電圧を供給電圧から低減することによってメモリ読取り安定性を改善する。ビット線電圧は、ビット線の１つのセクションを第１の電圧にプリチャージし、ビット線の第２のセクションを第２の電圧にプリチャージすることによって低減される。次いで、電荷共有回路は、２つのセクションを選択的に結合して、ビット線電圧を第１の電圧と第２の電圧との間に到達させる。最終電圧は、ビット線の２つのセクションの相対容量に部分的に依存し、したがって、デバイスのいかなる製造ばらつきも電荷共有の動作に影響を及ぼさない。一実施形態では、第１のセクションは上側ビット線であり、第２のセクションは下側ビット線である。

本開示の１つの利点は、ビット線電圧を低減することによる読取り安定性の改善である。正確な電圧レベルをビット線に対して選択することができる。上述のように、ビット線電圧の低減はメモリデバイスのスタティック・ノイズ・マージン（ＳＮＭ）を改善する。すべてのビット線がビットセルの供給電圧に比較して低い電圧を示すので、アクセスされたビットセルと半選択ビットセルの両方が改善される。半選択ビットセルは、アサートされたワード線によっては選択されるが、そのビット線によっては選択されないセルである。

本開示の第２の利点は、優れた設計ロバストネスである。本開示は、トランジスタのしきい値電圧およびクリティカル信号のタイミングに依存しない。

本開示の第３の利点は、プロセス変動トレランスである。提案する解決策は、プロセス変動、電圧変動、および温度変動とともに変化しない相対容量値に依存する。ビット線電圧は、プロセス条件とは無関係になる。

本開示の第４の利点は、設計フレキシビリティである。ビット線の電圧値は、どのビット線セグメントをＶ_ＤＤにプリチャージすべきか、およびどのビット線セグメントを接地にプリチャージすべきかを選択することによって変更できる。たとえば、１つまたは複数のビット線を接地にプリチャージすることにより、より大きいデルタ値（Ｖ_ＤＤからのビット線の変更）が可能になる。たとえば、供給電圧が１．１２５ボルトであり、上部セクションが１．１２５ボルトであり、下側セクションが１．１２５ボルトである場合、すべてのビット線がＶ_ＤＤにプリチャージされるならば、最終電圧は１．１２５ボルトになる。デルタは、この場合、０ミリボルトになる。しかしながら、同じ場合において、ビット線の１つが接地にプリディスチャージされるならば、最終電圧は１．００ボルトになる。デルタは、この場合、１２５ミリボルトになる。したがって、ビット線セクションがプリチャージされる電圧に関して高度のフレキシビリティがある。

本開示の第５の利点は、ただ１つの供給電圧が使用されることである。これにより、メモリのトップレベルの物理設計および検証が単純化される。

開示するメモリデバイスは、マイクロプロセッサまたは他のマイクロエレクトロニクスのデバイスに結合できる。メモリデバイスは、マイクロプロセッサとともにパッケージングでき、さらに通信デバイスに組み込むことができる。たとえば、メモリは、携帯電話または通信基地局に埋め込むことができる。

図９は、開示する半導体集積回路の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。設計ワークステーション９００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアを含んでいる、ハードディスク９０１を含む。設計ワークステーション９００はまた、回路設計９１０の設計を可能にするためのディスプレイを含む。回路設計９１０は、上記で開示したメモリ回路とすることができる。回路設計９１０を有形に記憶するための記憶媒体９０４が設けられる。回路設計９１０は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイル形式で記憶媒体９０４に記憶できる。記憶媒体９０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスとすることができる。さらに、設計ワークステーション９００は、記憶媒体９０４から入力を受け入れるため、または記憶媒体９０４に出力を書き込むためのドライブ装置９０３を含む。

記憶媒体９０４に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定することができる。データは、論理シミュレーションに関連するタイミング図またはネット回路など、論理検証データをさらに含むことができる。記憶媒体９０４にデータを供給することにより、半導体集積回路を設計するためのプロセスの数が減少するので、回路設計９１０の設計が容易になる。

本開示およびその利点について詳細に説明したが、添付の特許請求の範囲によって規定される本開示の趣旨および範囲から逸脱することなく様々な変更、置換および改変を本明細書で行うことができることを理解されたい。たとえば、ＳＲＡＭメモリデバイスについて説明したが、選択的プリチャージ技法は、限定はしないがＳＲＡＭ、ＤＲＡＭまたはＭＲＡＭを含む任意のメモリ設計に適用できる。さらに、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の実施形態に限定されるものではない。当業者が本開示の開示から容易に諒解するように、ほぼ同じ機能を実行するか、または本明細書で説明する対応する実施形態とほぼ同じ結果を達成する、現在存在する、または後に開発される、プロセス、機械、製造、組成物、手段、方法またはステップは本開示に従って利用できる。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[１] 第１のセクションと第２のセクションとを有する第１のビット線と、
前記第１のセクションと前記第２のセクションとに選択的に結合された電荷共有回路と
を備えるメモリデバイスであって、前記電荷共有回路が、前記第１のセクションを前記第２のセクションに結合および分離するように構成された、メモリデバイス。
[２] 前記第１のビット線の前記第１のセクションが第１の電圧にプリチャージされ、前記第１のビット線の前記第２のセクションが、前記第１の電圧とは異なる第２の電圧にプリチャージされる、[１]に記載のメモリデバイス。
[３] 前記第１のビット線の前記第１のセクションが接地にプリチャージされ、前記第１のビット線の前記第２のセクションが供給電圧にプリチャージされる、[２]に記載のメモリデバイス。
[４] 第１のセクションと第２のセクションとを有する第２のビット線をさらに備え、前記第２のビット線の前記第１のセクションと、前記第２のビット線の前記第２のセクションとが、前記第１の電圧にプリチャージされる、[２]に記載のメモリデバイス。
[５] プリチャージ回路がアクティブでなく、ｍｕｘ信号が電荷共有を示すとき、前記電荷共有回路を活動化するように構成された電荷共有対応回路をさらに備える、[１]に記載のメモリデバイス。
[６] 前記第１のビット線の前記第１のセクションに結合されたビットセルをさらに備える、[１]に記載のメモリデバイス。
[７] 第１のセクションと第２のセクションとを有する逆ビット線をさらに備え、前記電荷共有回路が、前記逆ビット線の前記第１のセクションと前記逆ビット線の前記第２のセクションとに選択的に結合され、前記逆ビット線の前記第１のセクションを前記逆ビット線の前記第２のセクションに結合および分離するように構成された、[１]に記載のメモリデバイス。
[８] 前記メモリデバイスがマイクロプロセッサに結合された、[１]に記載のメモリデバイス。
[９] 前記メモリデバイスと前記マイクロプロセッサとが通信デバイスに一体化された、[８]に記載のメモリデバイス。
[１０] 第１のセクションと第２のセクションとを含むビット線を有するメモリデバイスを動作させる方法であって、
前記ビット線の前記第１のセクションを第１の電圧にプリチャージすることと、
前記ビット線の前記第２のセクションを、前記第１の電圧とは異なる第２の電圧にプリチャージすることと、
前記第１の電圧と前記第２の電圧との間の最終電圧を得るために、前記ビット線の前記第１のセクションと前記ビット線の前記第２のセクションとの間で電荷を共有することと
を備える、方法。
[１１] 少なくとも部分的に、前記ビット線の前記第１のセクションの容量と前記ビット線の前記第２のセクションの容量とによって前記最終電圧が決定される、[１０]に記載の方法。
[１２] 前記第１のセクションをプリチャージすることが、前記ビット線の前記第１のセクションを供給電圧にプリチャージすることを備え、前記第２のセクションをプリチャージすることが、前記ビット線の前記第２のセクションを接地電圧にプリチャージすることを備える、[１０]に記載の方法。
[１３] 第２のビット線の第１のセクションと第２のビット線の第２のセクションとを前記第１の電圧にプリチャージすること
をさらに備える、[１０]に記載の方法。
[１４] プリチャージ回路がアクティブでないとき、ｍｕｘ状態信号に従って電荷を共有することが行われる、[１０]に記載の方法。
[１５] 通信に関係するデータをメモリデバイスに記憶すること
をさらに備える、[１０]に記載の方法。
[１６] ビット線の第１のセクションを第１の電圧にプリチャージするための手段と、
前記ビット線の第２のセクションを第２の電圧にプリチャージするための手段と、
前記ビット線の前記第１のセクションと、前記ビット線の前記第２のセクションとの間で電荷を共有するための手段と
を備える、メモリデバイス。
[１７] 前記第１の電圧が供給電圧である、[１６]に記載のメモリデバイス。
[１８] 前記第２の電圧が接地である、[１６]に記載のメモリデバイス。
[１９] 前記メモリデバイスがセルラー電話に組み込まれる、[１６]に記載のメモリデバイス。
[２０] 第１のセクションと第２のセクションとを含むビット線を有するメモリデバイスを動作させる方法であって、
ビット線の第１のセクションを第１の電圧にプリチャージするステップと、
前記ビット線の前記第２のセクションを、前記第１の電圧とは異なる第２の電圧にプリチャージするステップと、
前記第１の電圧と第２の電圧との間の電圧レベルを得るために、前記ビット線の前記第１のセクションと前記ビット線の前記第２のセクションとの間で電荷を共有するステップと
を備える、方法。
[２１] 第２のビット線の第１のセクションを前記第１の電圧にプリチャージし、前記第２のビット線の第２のセクションを前記第１の電圧にプリチャージするステップをさらに備える、[１８]に記載の方法。
[２２] 逆ビット線の第１のセクションと、前記逆ビット線の第２のセクションとをプリチャージし、前記逆ビット線の前記第１のセクションと前記逆ビット線の前記第２のセクションとの間で電荷を共有するステップをさらに備える、[１８]に記載の方法。
[２３] 通信リンクを介して受信したデータを前記メモリデバイスに記憶すること
をさらに備える、[１６]に記載の方法。
[２４] コンピュータ可読媒体上に有形に実現されたメモリ設計構造であって、
第１のセクションと第２のセクションとを有する第１のビット線と、
前記第１のセクションと前記第２のセクションとに選択的に結合された電荷共有回路と
を備え、前記電荷共有回路が、前記第１のセクションを前記第２のセクションに結合および分離するように構成された、メモリ設計構造。
[２５] 前記第１のビット線と前記電荷共有回路とに結合されたマクロプロセッサをさらに備える、[２４]に記載のメモリ設計構造。

Claims (19)

1. 第１のセクションと第２のセクションとを有する第１のビット線であって、前記第１のビット線の前記第１のセクションが第１の電圧にプリチャージされ、前記第１のビット線の前記第２のセクションが、前記第１の電圧とは異なる第２の電圧にプリチャージされる、第１のビット線と、
   第１のセクションと第２のセクションとを有する第２のビット線であって、前記第２のビット線の前記第１のセクションが前記第１の電圧にプリチャージされ、前記第２のビット線の前記第２のセクションが前記第２の電圧にプリチャージされる、第２のビット線と、
   各ビット線の第１のセクションと前記各ビット線の第２のセクションとに選択的に結合された電荷共有回路と
   を備えるメモリデバイスであって、前記電荷共有回路は、前記各ビット線の第１のセクションを前記各ビット線の第２のセクションに結合して、すべてのビット線の第１のセクションとすべてのビット線の第２のセクションとの間の電荷共有を可能にし、電荷共有が完了した後に、非選択の前記第１のセクションを前記第２のセクションから分離するメモリデバイス。
2. 前記各ビット線の前記第１のセクションが供給電圧にプリチャージされ、前記各ビット線の前記第２のセクションが接地にプリチャージされる、請求項１に記載のメモリデバイス。
3. プリチャージ回路がアクティブでなく、ｍｕｘ信号が電荷共有を示すとき、前記電荷共有回路を活動化するように構成された電荷共有対応回路をさらに備える、請求項１に記載のメモリデバイス。
4. 前記各ビット線の前記第１のセクションに結合されたビットセルをさらに備える、請求項１に記載のメモリデバイス。
5. 第１のセクションと第２のセクションとを有する逆ビット線をさらに備え、前記電荷共有回路が、前記逆ビット線の前記第１のセクションと前記逆ビット線の前記第２のセクションとに選択的に結合され、前記逆ビット線の前記第１のセクションを前記逆ビット線の前記第２のセクションに結合および分離するように構成された、請求項１に記載のメモリデバイス。
6. 前記メモリデバイスがマイクロプロセッサに結合された、請求項１に記載のメモリデバイス。
7. 前記メモリデバイスと前記マイクロプロセッサとが通信デバイスに一体化された、請求項６に記載のメモリデバイス。
8. 第１のセクションと第２のセクションとを含む第１及び第２のビット線を有し、前記第１のビット線の前記第２のセクションと前記第２のビット線の前記第２のセクションとは同一の共有ビット線であり、メモリデバイスを動作させる方法であって、
   前記第１のビット線の前記第１のセクションを第１の電圧にプリチャージすることと、
   前記第１のビット線の前記第２のセクションを、前記第１の電圧とは異なる第２の電圧にプリチャージすることと、
   前記第２のビット線の前記第１のセクションを第１の電圧にプリチャージすることと、
   前記第２のビット線の前記第２のセクションを、前記第２の電圧にプリチャージすることと、
   前記第１の電圧と前記第２の電圧との間の最終電圧を得るために、各ビット線の前記第１のセクションと前記各ビット線の前記第２のセクションとの間で電荷を共有することと、
   電荷共有が完了した後に、非選択の前記第１のセクションを前記第２のセクションから分離することとを備える、方法。
9. 少なくとも部分的に、各ビット線の前記第１のセクションの容量と各ビット線の前記第２のセクションの容量とによって前記最終電圧が決定される、請求項８に記載の方法。
10. 前記第１のセクションをプリチャージすることが、各ビット線の前記第１のセクションを供給電圧にプリチャージすることを備え、前記第２のセクションをプリチャージすることが、各ビット線の前記第２のセクションを接地電圧にプリチャージすることを備える、請求項８に記載の方法。
11. プリチャージ回路がアクティブでないとき、ｍｕｘ状態信号に従って電荷を共有することが行われる、請求項８に記載の方法。
12. 通信に関係するデータをメモリデバイスに記憶すること
    をさらに備える、請求項８に記載の方法。
13. 第１のセクションと第２のセクションとを有する第１のビット線と、第１のセクションと第２のセクションとを有する第２のビット線とを備え、前記第１のビット線の前記第２のセクションと前記第２のビット線の前記第２のセクションとは同一の共有ビット線であるメモリデバイスであって、
    前記第１のビット線の第１のセクションを第１の電圧にプリチャージするための手段と、
    前記第１のビット線の第２のセクションを第２の電圧にプリチャージするための手段と、
    前記第２のビット線の前記第１のセクションを第１の電圧にプリチャージするための手段と、
    前記第２のビット線の前記第２のセクションを、前記第２の電圧にプリチャージするための手段と、
    前記各ビット線の前記第１のセクションと、前記各ビット線の前記第２のセクションとの間で電荷を共有するための手段と、
    電荷共有が完了した後に、非選択の前記第１のセクションを前記第２のセクションから分離するための手段とを備える、メモリデバイス。
14. 前記第１の電圧が供給電圧である、請求項１３に記載のメモリデバイス。
15. 前記第２の電圧が接地である、請求項１３に記載のメモリデバイス。
16. 前記メモリデバイスがセルラー電話に組み込まれる、請求項１３に記載のメモリデバイス。
17. 第１のセクションと第２のセクションとを含む第１及び第２のビット線を有し、前記第１のビット線の前記第２のセクションと前記第２のビット線の前記第２のセクションとは同一の共有ビット線であるメモリデバイスを動作させる方法であって、
    第１のビット線の第１のセクションを第１の電圧にプリチャージするステップと、
    前記第１のビット線の前記第２のセクションを、前記第１の電圧とは異なる第２の電圧にプリチャージするステップと、
    前記第２のビット線の第１のセクションを第１の電圧にプリチャージするステップと、
    前記第２のビット線の前記第２のセクションを、前記第２の電圧にプリチャージするステップと、
    前記第１の電圧と第２の電圧との間の電圧レベルを得るために、前記各ビット線の前記第１のセクションと前記各ビット線の前記第２のセクションとの間で電荷を共有するステップと、
    電荷共有が完了した後に、非選択の前記第１のセクションを前記第２のセクションから分離するステップとを備える、方法。
18. 逆ビット線の第１のセクションと、前記逆ビット線の第２のセクションとをプリチャージし、前記逆ビット線の前記第１のセクションと前記逆ビット線の前記第２のセクションとの間で電荷を共有するステップをさらに備える、請求項１７に記載の方法。
19. 通信リンクを介して受信したデータを前記メモリデバイスに記憶すること
    をさらに備える、請求項１７に記載の方法。

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