JP5849874B2 - 半導体装置、基板の製造方法およびシステム - Google Patents
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Description
めっき処理により、モールド樹脂60の表面および溝90は、シールド膜70で覆われ、シールド膜70は配線34(GND)に接続される。ベース基板80は、ハーフカットにより切断されるため、シールド膜70は、図12と同様にベース基板80の裏面側まで到達する。このため、シールド膜70による電磁波の遮蔽効果は高い。
(付記1)
表面に部品が搭載された基板と、
前記基板の裏面であって、かつ前記基板の端部に取り付けられた枠部材と
を備え、
前記枠部材は、
前記基板の端面に揃う第1の面と、
前記裏面から離れた位置に設けられ、前記基板の前記端面よりも前記基板の外側に向けて突出する突出部と
を備えていることを特徴とする半導体装置。
(付記2)
前記表面に前記部品を覆って設けられた封止部材と、
前記封止部材の表面を覆って前記基板の前記端面まで設けられ、前記端面に露出する前記基板の配線に接続された金属膜と
を備え、
前記突出部の先端は、前記基板の前記端面に接する前記金属膜の表面よりも突出していること
を特徴とする付記1に記載の半導体装置。
(付記3)
前記枠部材および前記基板に設けられ、前記裏面側から前記配線まで貫通する穴と、
前記穴に充填された導電性の部材と
を備えていることを特徴とする付記2に記載の半導体装置。
(付記4)
前記枠部材における前記裏面から離れた側の面に取り付けられた金属膜を備えていること
を特徴とする付記1または付記2に記載の半導体装置。
(付記5)
前記突出部の先端は、前記第1の面と平行な第2の面を有すること
を特徴とする付記1ないし付記5のいずれか1項に記載の半導体装置。
(付記6)
表面に部品が搭載された基板と、
前記表面に前記部品を覆って設けられた封止部材と、
前記基板の裏面に取り付けられた格子形状の枠部材と
前記枠部材に対向する位置に設けられ、前記封止部材を貫通し、前記基板まで入り込む溝と
を備えていることを特徴とする半導体装置。
(付記7)
前記溝は、前記基板を貫通し、前記枠部材まで入り込んでいること
を特徴とする付記6に記載の半導体装置。
(付記8)
前記基板に設けられた配線と、
前記封止部材の表面を覆って前記溝の内部まで設けられ、前記溝に露出する前記基板の配線に接続された第1金属膜と、
前記枠部材および前記基板に設けられ、前記裏面側から前記配線まで貫通する穴と、
前記穴に充填された導電性の部材と
を備えていること
を特徴とする付記6または付記7に記載の半導体装置。
(付記9)
前記穴は、格子形状の前記枠部材の交差部分に設けられていること
を特徴とする付記8に記載の半導体装置。
(付記10)
前記枠部材における前記裏面から離れた側の面に取り付けられた第2金属膜を備えていること
を特徴とする付記6または付記7に記載の半導体装置。
(付記11)
前記第2金属膜は、格子形状の前記枠部材の交差部分に設けられていること
を特徴とする付記10に記載の半導体装置。
(付記12)
基板の裏面に格子形状の枠部材を取り付ける工程と、
前記基板の表面に部品を取り付ける工程と、
前記表面に前記部品を覆って封止部材を設ける工程と、
前記封止部材を貫通し、前記基板に入り込む溝を、前記枠部材に対向する位置に形成する工程と、
前記溝の底から前記枠部材を切断し、前記基板から個別の半導体装置に切り出す工程と
を備えていることを特徴とする基板の製造方法。
(付記13)
前記溝は、前記基板を貫通し、前記枠部材まで入り込んでいること
を特徴とする付記12に記載の基板の製造方法。
(付記14)
前記溝を形成する工程の後に、前記封止部材の表面を覆って前記溝の内部まで第1金属膜を設ける工程を備え、
前記溝は、所定の肉厚の刃を用いて、前記封止部材および前記基板を切ることにより形成され、
前記枠部材の切断は、前記刃より肉厚の薄い刃を用いて実施されること
を特徴とする付記12または付記13に記載の基板の製造方法。
(付記15)
前記枠部材および前記基板に、前記裏面側から前記基板の配線まで貫通する穴を開ける工程と、
前記穴に導電性の部材を充填する工程と
を備え、
前記第1金属膜は、前記溝に露出する前記配線に接続されること
を特徴とする付記14に記載の基板の製造方法。
(付記16)
前記枠部材における前記裏面から離れた側の面に第2金属膜を取り付ける工程を
備えていることを特徴とする付記12ないし付記15のいずれか1項に記載の基板の製造方法。
(付記17)
表面に部品が搭載され、裏面にはんだ付け用の端子が設けられた基板を含む半導体装置と、
前記半導体装置の前記端子がはんだ付けされるシステム基板と
を備え、
前記半導体装置は、
前記基板の裏面であって、かつ前記基板の端部に取り付けられた枠部材と
を備え、
前記枠部材は、
前記基板の端面に揃う第1の面と、
前記基板の前記裏面から離れた位置に設けられ、前記基板の前記端面よりも前記基板の外側に突出する突出部と
を備えていることを特徴とするシステム。
(付記18)
前記表面に前記部品を覆って設けられた封止部材と、
前記封止部材の表面を覆って前記基板の前記端面まで設けられ、前記端面に露出する前記基板の配線に接続された金属膜と
を備え、
前記突出部の先端は、前記基板の前記端面に接する前記金属膜の表面よりも突出していること
を特徴とする付記16に記載のシステム。
(付記19)
前記枠部材および前記基板に設けられ、前記裏面側から前記配線まで貫通する穴と、
前記穴に充填された導電性の部材と
を備え、
前記導電性の部材は、前記システム基板にはんだ付けされていること
を特徴とする付記17に記載のシステム。
(付記20)
前記枠部材における前記裏面から離れた側の面に取り付けられた金属膜を備え、
前記金属膜は、前記システム基板にはんだ付けされていること
を特徴とする付記16または付記17に記載のシステム。
Claims (17)
- 表面に部品が搭載された基板と、
前記基板の裏面であって、かつ前記基板の端部に取り付けられた枠部材と
を備え、
前記枠部材は、
前記基板の端面に揃う第1の面と、
前記裏面から離れた位置に設けられ、前記基板の前記端面よりも前記基板の外側に向けて突出する突出部と
を備えていることを特徴とする半導体装置。 - 前記表面に前記部品を覆って設けられた封止部材と、
前記封止部材の表面を覆って前記基板の前記端面まで設けられ、前記端面に露出する前記基板の配線に接続された金属膜と
を備え、
前記突出部の先端は、前記基板の前記端面に接する前記金属膜の表面よりも突出していること
を特徴とする請求項1に記載の半導体装置。 - 前記枠部材および前記基板に設けられ、前記裏面側から前記配線まで貫通する穴と、
前記穴に充填された導電性の部材と
を備えていることを特徴とする請求項2に記載の半導体装置。 - 前記枠部材における前記裏面から離れた側の面に取り付けられた金属膜を備えていること
を特徴とする請求項1または請求項2に記載の半導体装置。 - 表面に部品が搭載された基板と、
前記表面に前記部品を覆って設けられた封止部材と、
前記基板の裏面に取り付けられた格子形状の枠部材と
前記枠部材に対向する位置に設けられ、前記封止部材を貫通し、前記基板まで入り込む溝と
を備えていることを特徴とする半導体装置。 - 前記溝は、前記基板を貫通し、前記枠部材まで入り込んでいること
を特徴とする請求項5に記載の半導体装置。 - 前記基板に設けられた配線と、
前記封止部材の表面を覆って前記溝の内部まで設けられ、前記溝に露出する前記基板の配線に接続された第1金属膜と、
前記枠部材および前記基板に設けられ、前記裏面側から前記配線まで貫通する穴と、
前記穴に充填された導電性の部材と
を備えていること
を特徴とする請求項5または請求項6に記載の半導体装置。 - 前記枠部材における前記裏面から離れた側の面に取り付けられた第2金属膜を備えていること
を特徴とする請求項5または請求項6に記載の半導体装置。 - 基板の裏面に格子形状の枠部材を取り付ける工程と、
前記基板の表面に部品を取り付ける工程と、
前記表面に前記部品を覆って封止部材を設ける工程と、
前記封止部材を貫通し、前記基板に入り込む溝を、前記枠部材に対向する位置に形成する工程と、
前記溝の底から前記枠部材を切断し、前記基板から個別の半導体装置に切り出す工程と
を備えていることを特徴とする基板の製造方法。 - 前記溝は、前記基板を貫通し、前記枠部材まで入り込んでいること
を特徴とする請求項9に記載の基板の製造方法。 - 前記溝を形成する工程の後に、前記封止部材の表面を覆って前記溝の内部まで第1金属膜を設ける工程を備え、
前記溝は、所定の肉厚の刃を用いて、前記封止部材および前記基板を切ることにより形成され、
前記枠部材の切断は、前記刃より肉厚の薄い刃を用いて実施されること
を特徴とする請求項9または請求項10に記載の基板の製造方法。 - 前記枠部材および前記基板に、前記裏面側から前記基板の配線まで貫通する穴を開ける工程と、
前記穴に導電性の部材を充填する工程と
を備え、
前記第1金属膜は、前記溝に露出する前記配線に接続されること
を特徴とする請求項11に記載の基板の製造方法。 - 前記枠部材における前記裏面から離れた側の面に第2金属膜を取り付ける工程を
備えていることを特徴とする請求項9ないし請求項12のいずれか1項に記載の基板の製造方法。 - 表面に部品が搭載され、裏面にはんだ付け用の端子が設けられた基板を含む半導体装置と、
前記半導体装置の前記端子がはんだ付けされるシステム基板と
を備え、
前記半導体装置は、
前記基板の裏面であって、かつ前記基板の端部に取り付けられた枠部材と
を備え、
前記枠部材は、
前記基板の端面に揃う第1の面と、
前記基板の前記裏面から離れた位置に設けられ、前記基板の前記端面よりも前記基板の外側に突出する突出部と
を備えていることを特徴とするシステム。 - 前記表面に前記部品を覆って設けられた封止部材と、
前記封止部材の表面を覆って前記基板の前記端面まで設けられ、前記端面に露出する前記基板の配線に接続された金属膜と
を備え、
前記突出部の先端は、前記基板の前記端面に接する前記金属膜の表面よりも突出していること
を特徴とする請求項14に記載のシステム。 - 前記枠部材および前記基板に設けられ、前記裏面側から前記配線まで貫通する穴と、
前記穴に充填された導電性の部材と
を備え、
前記導電性の部材は、前記システム基板にはんだ付けされていること
を特徴とする請求項15に記載のシステム。 - 前記枠部材における前記裏面から離れた側の面に取り付けられた金属膜を備え、
前記金属膜は、前記システム基板にはんだ付けされていること
を特徴とする請求項14または請求項15に記載のシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012153384A JP5849874B2 (ja) | 2012-07-09 | 2012-07-09 | 半導体装置、基板の製造方法およびシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012153384A JP5849874B2 (ja) | 2012-07-09 | 2012-07-09 | 半導体装置、基板の製造方法およびシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014017349A JP2014017349A (ja) | 2014-01-30 |
JP5849874B2 true JP5849874B2 (ja) | 2016-02-03 |
Family
ID=50111798
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012153384A Expired - Fee Related JP5849874B2 (ja) | 2012-07-09 | 2012-07-09 | 半導体装置、基板の製造方法およびシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5849874B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9202789B2 (en) * | 2014-04-16 | 2015-12-01 | Qualcomm Incorporated | Die package comprising die-to-wire connector and a wire-to-die connector configured to couple to a die package |
JP6237732B2 (ja) * | 2015-08-28 | 2017-11-29 | 東洋インキScホールディングス株式会社 | 電子部品モジュールの製造方法 |
JP2020031089A (ja) * | 2018-08-21 | 2020-02-27 | イビデン株式会社 | プリント配線板 |
EP3648161A1 (en) * | 2018-11-05 | 2020-05-06 | Heraeus Deutschland GmbH & Co KG | Method of manufacturing an electromagnetic interference shielding layer |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005109306A (ja) * | 2003-10-01 | 2005-04-21 | Matsushita Electric Ind Co Ltd | 電子部品パッケージおよびその製造方法 |
JP2010010360A (ja) * | 2008-06-26 | 2010-01-14 | Kyocera Corp | 電子装置および電子装置の製造方法 |
JP2008288610A (ja) * | 2008-07-17 | 2008-11-27 | Taiyo Yuden Co Ltd | 回路モジュールの製造方法 |
JP5565548B2 (ja) * | 2009-03-23 | 2014-08-06 | Tdk株式会社 | 樹脂封止型電子部品及びその製造方法 |
JP5306879B2 (ja) * | 2009-03-30 | 2013-10-02 | 日本特殊陶業株式会社 | 補強材付き配線基板 |
JP2011035140A (ja) * | 2009-07-31 | 2011-02-17 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2011216849A (ja) * | 2010-03-17 | 2011-10-27 | Tdk Corp | 電子回路モジュール部品及び電子回路モジュール部品の製造方法 |
JP2011258733A (ja) * | 2010-06-09 | 2011-12-22 | Casio Comput Co Ltd | 半導体装置及び半導体装置の製造方法 |
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2012
- 2012-07-09 JP JP2012153384A patent/JP5849874B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2014017349A (ja) | 2014-01-30 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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|
A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151117 |
|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |