JP5845452B2 - 半導体装置及びスイッチング電源装置 - Google Patents

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Description

本発明は、スイッチング素子をオンオフ制御することにより出力電圧に変換し、当該出力電圧に対応する出力電力を負荷に供給するスイッチング電源装置と、当該スイッチング電源装置のための半導体装置とに関する。
従来から、家電製品などの一般家庭用機器の電源装置として、消費電力の低減化による電力効率の向上などの目的から、トランジスタなどのスイッチング素子をオンオフ制御することにより出力電圧を制御する半導体装置を備えたスイッチング電源装置が広く用いられている。近年、このようなスイッチング電源装置は、地球温暖化防止のために家電製品などの機器の動作待機（スタンバイ）時における消費電力を削減することが強く求められている。
一般に、スタンバイ時などの軽負荷時には、スイッチング電源装置のエネルギー損失はスイッチング動作によるスイッチング損失が支配的である。軽負荷時の電源効率（入力電力に対する出力電力の比）を改善するためのよく知られている技術の一つとして、軽負荷時に、スイッチング素子がオンオフ動作する発振期間と、オンオフ動作が停止される停止期間とを繰り返すように制御する間欠発振制御が挙げられる。
例えば、負荷が軽くなるにつれてスイッチング電源装置から負荷に供給される負荷電流が小さくなると、スイッチング電源装置の出力電圧は上昇し、スイッチング素子に流れる電流は小さくなるように制御される。さらに負荷電流が小さくなると、所定の条件において、スイッチング素子はオンオフ動作する発振期間とオンオフ動作を停止する停止期間とを繰り返す間欠発振を行うように制御される。このように、軽負荷時に間欠発振制御を行うことによりスイッチング回数を低減し、軽負荷時の電源効率を改善できる。
一般に、発振期間と停止期間との繰り返し周期である間欠発振周期は、負荷が軽くなり出力電圧が大きくなるほど長くなるように制御され、これに伴って間欠発振周期に対応する間欠発振周波数は低下していく。このため、軽負荷時以外の通常動作時にスイッチング素子が周波数１００ｋＨｚでオンオフするように制御されていても、軽負荷時に間欠発振周波数が２０ｋＨｚ以下の可聴周波数領域内に入ることがある。特に、スタンバイ時などで負荷電流の変動が比較的小さい場合には、間欠発振周波数が一定の周波数に固定されてしまうが、この一定の周波数が可聴周波数領域内の特定の周波数に偏ると、スイッチング電源装置において一般に使用されるトランス及びコンデンサから音鳴り（トランス音又は磁歪音ともいう。）が発生し、大きな課題となることがある。
以上説明したように、軽負荷時の間欠発振制御は軽負荷時の電源効率を改善するためには有効な手段であるが、一方で間欠発周波数が可聴周波数領域内に入ってしまうと、トランスなどからトランス音が発生するという欠点があった。このトランス音の対策としては、間欠発振制御時のスイッチング素子のピーク電流を低下させることが知られている。しかしながら、この場合にはスイッチング回数が増加するため電源効率が悪化し、トランス音と電源効率はトレードオフの関係にあった。また、トランスを接着あるいは含浸する方法も知られているが、コストアップを招く。このため、上述したトレードオフを改善する間欠発振制御方法が求められていた。
これに対して、特許文献１記載のＤＣ−ＤＣコンバータは、鋸波電圧を用いて間欠発振制御を行うとともに、スイッチング素子のオン期間の開始時にスイッチング素子に流れる電流のピーク値を制限するソフトスタートを行うことにより、トランス音を抑制する。
また、特許文献２記載のスイッチング電源は、間欠発振制御時の最高間欠発振周波数を、スイッチング素子がスイッチングする基本発振周波数と、間欠発振制御時の再開状態でスイッチングする回数により決めている。具体的には、例えば、通常動作時の基本発振周波数を３０ｋＨｚとし、間欠発振制御時のスイッチング再開状態には少なくとも４回以上スイッチングさせている。この場合、間欠発振周波数の最高周波数としては、間欠発振制御時のスイッチング再開状態に４回連続発振させ、１回分発振停止、つまり、発振周期として５回分が１セットとなった場合となる。従って、間欠発振周波数の上限は６ｋＨｚとなる。このように、間欠発振周波数の上限を決定して、間欠発振制御時のトランス音を抑制する。
特許第３３９１３８４号公報。 特開２００８−９２７９３号公報。
しかしながら、特許文献１記載のＤＣ−ＤＣコンバータでは、間欠発振制御における発振再開時にスイッチング素子に流れる電流のピーク値を制限するので、スイッチング回数が増加してしまう。また、間欠発振周波数は制御回路内部で設定された所定の周波数に偏よるため、間欠発振制御時のトランス音と電源効率とのトレードオフを大きく改善することは難しい。
また、特許文献２記載のスイッチング電源では、スイッチング素子の基本発振周波数に基づいて、間欠発振中のスイッチング再開期間内のスイッチング回数を制御することにより、間欠発振周期の最小周期が決定される。つまり、特許文献２記載のスイッチング電源は、間欠発振周波数の上限を設定し、トランス音が大きくなる周波数領域で動作させないことで、トランス音を低減しようとするものである。しかしながら、間欠発振周波数の高調波の周波数が可聴周波数領域内に入ることでトランス音が問題になる場合があり、その場合には高調波の周波数を考慮して間欠発振周波数の上限を可聴周波数領域下限よりも十分に小さく設定する必要がある。また、動作できない間欠発振周波数帯域が広がるとフィードバック制御の観点から、スイッチング電源の動作が不安定になる傾向があるため、安易に間欠発振周波数の上限を小さく設定することは望ましくない。よって、間欠発振周波数の上限の設定に対する自由度が低く、幅広いスイッチング電源に応用することは難しい。
本発明の目的は以上の問題点を解決し、従来技術に比較して電源効率を悪くすることなく、トランス及びセラミックコンデンサなどの部品から発生する音を低減できるスイッチング電源装置及びスイッチング電源装置のための半導体装置を提供することにある。
第１の発明に係る半導体装置は、所定の入力電圧を、スイッチング素子をオンオフ制御することにより出力電圧に変換し、上記出力電圧に対応する出力電力を負荷に供給するスイッチング電源装置のための半導体装置であって、
上記半導体装置は、上記スイッチング素子がオンオフ動作する発振期間と、上記オンオフ動作が停止する停止期間とが所定の間欠発振周波数で交互に繰り返されるように、上記発振期間の開始タイミング及び終了タイミングを表す間欠発振制御信号を用いて、上記スイッチング素子の動作を制御する制御回路を備え、
上記制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて上記間欠発振周波数を変化させ、
上記変化信号が上記周期信号であり、かつ上記周期信号が、上記周期信号の各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたとき、上記周期信号周波数は上記間欠発振周波数よりも低い周波数に設定され、もしくは、上記間欠発振周波数よりも高くかつ上記間欠発振周波数の整数倍以外の周波数に設定され、上記変化信号の上記間欠発振制御信号に対する位相差は、上記間欠発振周波数の分布が分散するように設定され、
上記変化信号が上記周期信号であり、かつ上記周期信号が、
（ａ）上記周期信号の各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ
（ｂ）上記周期信号の各周期期間において上記間欠発振周波数の半分又は整数倍の互いに異なる周波数を有する複数の信号が順次生成されるように生成されたとき、上記各周期期間内の複数の信号間の位相差は、上記間欠発振周波数の分布が分散するように設定されることを特徴とする。
上記半導体装置において、上記制御回路は、上記変化信号を用いて上記スイッチング素子に流れる電流のピーク値を変化させることにより、上記間欠発振周波数を変化させることを特徴とする。
また、上記半導体装置において、上記制御回路は、上記スイッチング素子に流れる電流に対応する電流検出信号を用いて発生される第１の信号の電圧レベルが、上記出力電力に対応したフィードバック制御信号を用いて発生される第２の信号の電圧レベルを超えたときに、上記スイッチング素子をターンオフさせるターンオフ制御信号を発生するターンオフ制御回路を備え、
上記ターンオフ制御回路は、上記変化信号を用いて、上記ターンオフ制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする。
さらに、上記半導体装置において、上記第２の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする。
またさらに、上記半導体装置において、上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
上記第２の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする。
また、上記半導体装置において、上記第１の信号は、上記変化信号に従って上記電流検出信号を変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記ターンオフ制御回路は、上記ターンオフ制御信号を所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記ターンオフ制御回路は、上記変化信号に従って上記遅延時間を変調することにより、上記ターンオフ制御信号を発生するタイミングを変化させることを特徴とする。
またさらに、上記半導体装置において、上記制御回路は、上記間欠発振制御信号と、所定の三角波周波数を有する第１の三角波信号を用いて発生される第３の信号と、上記出力電力に対応したフィードバック制御信号を用いて発生される第４の信号とを用いて、上記発振期間における上記スイッチング素子のオン期間の開始タイミング及び終了タイミングを表すスイッチング制御信号を発生するスイッチング制御回路を備え、
上記スイッチング制御回路は、上記変化信号を用いて、上記スイッチング制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする。
また、上記半導体装置において、上記第４の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
上記第４の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする。
またさらに、上記半導体装置において、上記スイッチング制御回路は、上記変化信号に従って、上記第１の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
また、上記半導体装置において、上記スイッチング制御回路は、上記変化信号に従って上記第１の三角波信号の時間に対する電圧変化率を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
さらに、上記半導体装置において、上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
またさらに、上記半導体装置において、上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする。
また、上記半導体装置において、上記スイッチング素子に流れる電流のピーク値の変化量は、上記出力電力が大きくなるほど小さくなるように制御されることを特徴とする。
さらに、上記半導体装置において、上記スイッチング素子に流れる電流のピーク値は、上記発振期間の開始タイミングから、上記スイッチング素子が所定の回数だけオンオフ制御されるタイミングまでの期間において変化されることを特徴とする。
またさらに、上記半導体装置において、上記制御回路は、上記変化信号を用いて上記間欠発振制御信号を変化させることにより、上記間欠発振周波数を変化させることを特徴とする。
また、上記半導体装置において、上記制御回路は、上記出力電力に対応したフィードバック制御信号を用いて発生される第５の信号の電圧レベルが所定の第１のしきい値電圧未満になったときに上記発振期間を終了し、上記停止期間において上記第５の信号の電圧レベルが上記第１のしきい値電圧より高い所定の第２のしきい値電圧を超えたときに上記発振期間を開始するための上記間欠発振制御信号を発生する間欠発振制御回路を備えたことを特徴とする。
さらに、上記半導体装置において、上記第５の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする。
またさらに、上記半導体装置において、上記間欠発振制御回路は、上記変化信号に従って上記第１のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
また、上記半導体装置において、上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする。
さらに、上記半導体装置において、上記間欠発振制御回路は、上記変化信号に従って上記第２のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
またさらに、上記半導体装置において、上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする。
また、上記半導体装置において、上記間欠発振制御信号は、所定の第１の発振信号を用いて発生されることを特徴とする。
さらに、上記半導体装置において、上記第１の発振信号は第２の三角波信号であり、
上記間欠発振制御回路は、上記変化信号に従って上記第２の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
またさらに、上記半導体装置において、上記第１の発振信号は第２の三角波信号であり、
上記間欠発振制御回路は、上記変化信号に従って上記第２の三角波信号の時間に対する電圧変化率を変調することにより、上記間欠発振制御信号を変化させることを特徴とする。
また、上記半導体装置において、上記変化信号は、所定の変調パターン設定信号に従って上記周期信号の周波数又は位相を変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも１つは、上記スイッチング素子がオンされるタイミングのカウント値を用いて発生されることを特徴とする。
またさらに、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも１つは、上記発振期間の開始タイミング及び上記停止期間の開始タイミングのうちの少なくとも一方のカウント値を用いて発生されることを特徴とする。
また、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも１つは、上記間欠発振制御信号に従って所定の第２の発振信号を周波数変調することにより発生されることを特徴とする。
さらに、上記半導体装置において、上記変化信号及び上記変調パターン設定信号のうちの少なくとも１つは、交流電源からの所定の交流周波数を有する交流電圧信号を用いて発生されることを特徴とする。
第２の発明に係る半導体装置は、上記スイッチング素子をさらに備えたことを特徴とする。
第３の発明に係るスイッチング電源装置は、上記半導体装置を備えたことを特徴とする。
本発明に係る半導体装置及びスイッチング電源装置によれば、制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて間欠発振周波数を変化させるので、パルス幅変調制御、パルス周波数変調制御及び擬似共振制御などの制御方式によらずに、間欠発振制御を行うスイッチング電源装置において、従来技術に比較して電源効率を悪くすることなく、トランス及びセラミックコンデンサなどの部品から発生する音を低減できる。
本発明の第１の実施形態に係る制御回路２００を備えたスイッチング電源装置の構成を示すブロック図である。 図１のフィードバック信号制御回路２０１の回路図である。 図１の間欠発振制御回路２０２の回路図である。 図１のターンオン制御回路２０３の回路図である。 図１のターンオフ制御回路２０５ａの回路図である。 図１の周期信号発生回路２０７ａの回路図である。 （ａ）は、図６の周期信号発生回路２０７ａによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図５のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフである。 （ａ）は、図１の出力電流Ｉｏｕｔを示すグラフであり、（ｂ）は、図１の出力電圧Ｖｏｕｔを示すグラフであり、（ｃ）は、図１のフィードバック端子流出電流ＩＦＢを示すグラフであり、（ｄ）は、図３の間欠発振制御回路２０２の比較器３４の非反転入力端子に入力信号Ｓ３４ｎとして入力されるフィードバック制御信号ＥＡＯと、図３の間欠発振制御回路２０２の比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２と、図５のターンオフ制御回路２０５ａの比較器７３の反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフであり、（ｅ）は、図１の間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｆ）は、図５のターンオフ制御回路２０５ａの比較器７３への入力信号Ｓ７３ｎａ及びＳ７３ｉａを示すグラフである。 図１のスイッチング素子２に流れるドレイン電流ＩＤのピーク値ＩＤＰ（以下、ドレイン電流ピーク値ＩＤＰという。）と、間欠発振周波数ｆＩとの関係を示すグラフである。 図１の制御回路２００の間欠発振周波数ｆＩと、トランス１の音圧強度との関係を示すグラフである。 図１の周期信号発生回路２０７を備えない比較例に係るスイッチング電源装置の、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩと等しく設定されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩの３／２倍に設定されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩの２倍に設定されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩの１／２倍に設定されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩの１／２倍に設定され、かつ周期信号ＰＳの位相が図１１Ｅの周期信号ＰＳの位相から移相量πだけ移相されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩの１／４倍に設定されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩの１／８倍に設定されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。 本発明の第１の実施形態の第１の変形例に係るターンオフ制御回路２０５ｂの回路図である。 図１２のターンオフ制御回路２０５ｂを備えたスイッチング電源装置のフィードバック端子流出電流ＩＦＢと、ドレイン電流ピーク値ＩＤＰとの関係を示すグラフである。 本発明の第１の実施形態の第２の変形例に係るターンオフ制御回路２０５ｃの回路図である。 本発明の第１の実施形態の第３の変形例に係るターンオフ制御回路２０５ｄの回路図である。 本発明の第１の実施形態の第４の変形例に係るターンオフ制御回路２０５ｅの回路図である。 図１６のターンオフ制御回路２０５ｅを備えたスイッチング電源装置のフィードバック端子流出電流ＩＦＢと、ドレイン電流ピーク値ＩＤＰとの関係を示すグラフである。 本発明の第１の実施形態の第５の変形例に係る周期信号発生回路２０７ｂの回路図である。 （ａ）は、図１８の周期信号発生回路２０７ｂによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図５のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフである。 本発明の第２の実施形態に係る制御回路３００を備えたスイッチング電源装置の構成を示すブロック図である。 図２０の周期信号発生回路３０７の回路図である。 （ａ）は、図２１の周期信号発生回路３０７によって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２０の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２０のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａ（図５参照。）とを示すグラフである。 本発明の第３の実施形態に係る制御回路４００を備えたスイッチング電源装置の構成を示すブロック図である。 図２３の周期信号発生回路４０７ａの回路図である。 （ａ）は、図２４の周期信号発生回路４０７ａによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２３のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａ（図５参照。）とを示すグラフである。 本発明の第３の実施形態の第１の変形例に係る制御回路４００Ａを備えたスイッチング電源装置の構成を示すブロック図である。 図２６の周期信号発生回路４０７ｂの回路図である。 （ａ）は、図２７の周期信号発生回路４０７ｂによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２３のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａ（図５参照。）とを示すグラフである。 本発明の第４の実施形態に係る制御回路５００を備えたスイッチング電源装置の構成を示すブロック図である。 図２９の周期信号発生回路５０７の回路図である。 （ａ）は、図２９の電圧電流変換回路５０７１に入力される全波整流信号ＳＬＳと、図２９の周期信号発生回路５０７によって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２８の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２８のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフである。 本発明の第５の実施形態に係る制御回路６００を備えたスイッチング電源装置の構成を示すブロック図である。 図３２の間欠発振制御回路６０２ａの回路図である。 図３２のターンオフ制御回路６０５の回路図である。 （ａ）は、図３２の出力電流Ｉｏｕｔを示すグラフであり、（ｂ）は、図３２の出力電圧Ｖｏｕｔを示すグラフであり、（ｃ）は、図３２のフィードバック端子流出電流ＩＦＢを示すグラフであり、（ｄ）は、図３３のオペアンプ３７に入力されるフィードバック制御信号ＥＡＯと、図３３の比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２と、図３３の比較器３４の非反転入力端子に入力される入力信号Ｓ３４ｎａとを示すグラフであり、（ｅ）は、図３３の間欠発振制御回路６０２ａによって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｆ）は、図３４のターンオフ制御回路６０５の非反転入力端子に入力される電流検出信号ＶＩＳと、反転入力端子に入力されるフィードバック制御信号ＥＡＯとを示すグラフである。 本発明の第５の実施形態の第１の変形例に係る間欠発振制御回路６０２ｂの回路図である。 本発明の第５の実施形態の第２の変形例に係る間欠発振制御回路６０２ｃの回路図である。 本発明の第５の実施形態の第３の変形例に係る間欠発振制御回路６０２ｄの回路図である。 本発明の第５の実施形態の第４の変形例に係る間欠発振制御回路６０２ｅの回路図である。 本発明の第６の実施形態に係る制御回路９００を備えたスイッチング電源装置の構成を示すブロック図である。 図４０の間欠発振制御回路６０２ｆの回路図である。 （ａ）は、図４０の出力電流Ｉｏｕｔを示すグラフであり、（ｂ）は、図４０の出力電圧Ｖｏｕｔを示すグラフであり、（ｃ）は、図４０のフィードバック端子流出電流ＩＦＢを示すグラフであり、（ｄ）は、図４１の間欠発振制御回路６０２ｆの比較器３４の非反転入力端子に入力されるフィードバック制御信号ＥＡＯと、図４１の比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２とを示すグラフであり、（ｅ）は、図４１の低周波発振回路６０２３によって発生される三角波信号ＯＳＣを示すグラフであり、（ｆ）は、図４１の間欠発振制御回路６０２ｆによって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｇ）は、図４０のターンオフ制御回路６０５の非反転入力端子に入力される電流検出信号ＶＩＳと、反転入力端子に入力されるフィードバック制御信号ＥＡＯ（図３４参照。）とを示すグラフである。 本発明の第６の実施形態の第１の変形例に係る間欠発振制御回路６０２ｇの回路図である。 本発明の第６の実施形態の第２の変形例に係る間欠発振制御回路６０２ｈの回路図である。 本発明の第６の実施形態の第３の変形例に係る間欠発振制御回路６０２ｉの回路図である。 本発明の第７の実施形態に係る制御回路７００を備えたスイッチング電源装置の構成を示すブロック図である。 図４６のスイッチング制御回路２０４ａの回路図である。 本発明の第７の実施形態の第１の変形例に係るスイッチング制御回路２０４ｂの回路図である。 本発明の第７の実施形態の第２の変形例に係るスイッチング制御回路２０４ｃの回路図である。 本発明の第７の実施形態の第３の変形例に係るスイッチング制御回路２０４ｄの回路図である。 本発明の第７の実施形態の第４の変形例に係るスイッチング制御回路２０４ｅの回路図である。 本発明の第７の実施形態の第５の変形例に係るスイッチング制御回路２０４ｆの回路図である。 本発明の第８の実施形態に係る制御回路８００を備えたスイッチング電源装置の構成を示すブロック図である。 本発明の第９の実施形態に係る周期信号発生回路６０７ａの回路図である。 本発明の第１０の実施形態に係る周期信号発生回路６０７ｂの回路図である。 本発明の第１１の実施形態に係る変化信号発生回路８０７ａの回路図である。 図５６の変化信号発生回路８０７ａの動作を示すタイミングチャートである。 本発明の第１１の実施形態の第１の変形例に係る変化信号発生回路８０７ｂの回路図である。 図５８の変化信号発生回路８０７ｂの動作を示すタイミングチャートである。 本発明の第１１の実施形態の第２の変形例に係る変化信号発生回路８０７ｃの回路図である。 図６０の変化信号発生回路８０７ｃの動作を示すタイミングチャートである。 本発明の第１１の実施形態の第３の変形例に係る変化信号発生回路８０７ｄの回路図である。 本発明の第１１の実施形態の第４の変形例に係る変化信号発生回路８０７ｅの回路図である。 本発明の第１１の実施形態の第５の変形例に係る設定信号発生回路８０７０ｄの回路図である。 本発明の第１１の実施形態の第６の変形例に係る変化信号発生回路８０７ｆの回路図である。 図６５の可変遅延回路８０９１ａの回路図である。 本発明の第１２の実施形態に係る周期信号発生回路９０７の回路図である。 図６７の周期信号発生回路９０７の動作を示すタイミングチャートである。 本発明の第１３の実施形態に係るスイッチング電源装置の構成を示すブロック図である。 本発明の第１の実施形態に係る制御回路２００を降圧チョッパー型のスイッチング電源装置、昇圧チョッパー型のスイッチング電源装置及び極性反転チョッパー型のスイッチング電源装置に適用したときの各構成を示す表である。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
第１の実施形態．
図１は、本発明の第１の実施形態に係る制御回路２００を備えたスイッチング電源装置の構成を示すブロック図である。また、図２は、図１のフィードバック信号制御回路２０１の回路図であり、図３は、図１の間欠発振制御回路２０２の回路図であり、図４は、図１のターンオン制御回路２０３の回路図である。さらに、図５は、図１のターンオフ制御回路２０５ａの回路図であり、図６は、図１の周期信号発生回路２０７ａの回路図である。
図１のスイッチング電源装置はフライバック型のスイッチング電源装置である。詳細後述するように、本実施形態及び以下の各実施形態に係るスイッチング電源装置は、軽負荷時に発振期間と停止期間とを交互に繰り返す間欠発振動作を行う。図１のスイッチング電源装置は、例えばパワーＭＯＳ電界効果トランジスタであるスイッチング素子２と、ドレイン電流検出抵抗３と、入力端子Ｔｉ１及びＴｉ２と、入出力変換回路１０と、出力端子Ｔｏ１及びＴｏ２と、出力電圧検出回路４と、スイッチング素子２のオンオフ動作を制御する半導体装置である制御回路２００とを備えて構成される。また、入出力変換回路１０は、互いに逆極性の一次巻線１ａ及び二次巻線１ｂを備えた電力変換用のトランス１と、整流ダイオード５ａ及びコンデンサ５ｂを備えた出力電圧発生回路５とを備えて構成される。ここで、商用交流電源からの交流電圧は、例えばダイオードブリッジなどの整流器により整流された後に、入力コンデンサを用いて平滑化され、直流の入力電圧Ｖｉｎとして、入力端子Ｔｉ１及びＴｉ２間に出力される。入力端子Ｔｉ１及びＴｉ２のうちの低電位側の入力端子Ｔｉ１は、ドレイン電流検出抵抗３を介してスイッチング素子２のソース及び制御回路２００の電流検出端子ＩＳに接続されると共に、制御回路２００の接地端子ＧＮＤに接続される。また、入力端子Ｔｉ１及びＴｉ２のうちの高電位側の入力端子Ｔｉ２は一次巻線１ａの一端に接続される。さらに、一次巻線１ａの他端はスイッチング素子２のドレインに接続される。
また、図１において、二次巻線１ｂの一端は整流ダイオード５ａを介してコンデンサ５ｂの一方の電極及び出力端子Ｔｏ２に接続される一方、二次巻線１ｂの他端はコンデンサ５ｂの他方の電極及び出力端子Ｔｏ１に接続される。そして、スイッチング素子２のスイッチング動作により二次巻線１ｂに誘起された交流電圧は、出力電圧発生回路５により整流されかつ平滑化されて直流の出力電圧Ｖｏｕｔに変換される。さらに、出力電圧Ｖｏｕｔ及び出力端子Ｔｏ２に流れる出力電流Ｉｏｕｔに対応する出力電力は、出力端子Ｔｏ１及びＴｏ２を介して負荷６に印加されて供給される。
さらに、図１において、出力電圧検出回路４は、例えばフォトカプラ及びツェナーダイオードなどから構成され、出力電圧Ｖｏｕｔの電圧レベルを検出し、検出された出力電圧Ｖｏｕｔが所定のしきい値電圧以上であるとき、出力電圧Ｖｏｕｔに対応するフィードバック端子流出電流ＩＦＢが制御回路２００のフィードバック信号入力端子ＦＢから流出するように、フィードバック信号ＳＦＢを発生してフィードバック信号入力端子ＦＢに出力する。制御回路２００は、詳細後述するように、フィードバック端子流出電流ＩＦＢと、スイッチング素子２に流れるドレイン電流ＩＤに対応する電圧を有する電流検出端子ＩＳの電圧とを用いて、出力電圧Ｖｏｕｔが所定のしきい値電圧になるように、スイッチング素子２のオン期間の開始タイミング及び終了タイミングを表すスイッチング制御信号ＳＣを発生して、スイッチング制御信号出力端子ＯＵＴを介してスイッチング素子２のゲートに出力する。また、制御回路２００は、詳細後述するように、後述する間欠発振制御を行わない通常動作中は、電流モードのパルス幅変調（Pulse Width Modulation（ＰＷＭ））制御を行う。
図１において、制御回路２００は、フィードバック信号制御回路２０１と、周期信号発生回路２０７ａと、ドレイン電流検出回路２０６と、ターンオフ制御回路２０５ａと、間欠発振制御回路２０２と、ターンオン制御回路２０３と、スイッチング制御回路２０４と、入力端子Ｔｉ１及び接地電位に接続された接地端子ＧＮＤと、電流検出端子ＩＳと、スイッチング制御信号出力端子ＯＵＴと、フィードバック信号入力端子ＦＢとを備えて構成される。なお、制御回路２００は、制御回路２００に電源電圧ＶＤＤを供給するための図示しない電源電圧端子などを備える。
図２において、フィードバック信号制御回路２０１は、所定の定電流Ｉ１１を出力する定電流源１１と、所定の定電流Ｉ１２を出力する定電流源１２と、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタという。）１３及び１４と、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタという。）１５，１６及び１７と、定電圧源１８と、電流電圧変換回路２０１１とを備えて構成される。また、電流電圧変換回路２０１１は、ｎＭＯＳトランジスタ１９と、抵抗値Ｒ０を有する抵抗２０と、所定の定電圧ＶＲ０を出力する定電圧源２２と、ｎｐｎバイポーラトランジスタ２１とを備えて構成される。ここで、ｐＭＯＳトランジスタ１３及び１４と、ｎＭＯＳトランジスタ１６及び１９とは、それぞれカレントミラー回路を構成する。また、定電流源１１及び１２は、フィードバック信号入力端子ＦＢが接地端子ＧＮＤとショートしたときに、制御回路２００に流れる電流を所定の電流値に制限するために設けられる。
図２において、フィードバック信号入力端子ＦＢから流出するフィードバック端子流出電流ＩＦＢは、上述した２つのカレントミラー回路により折り返され、フィードバック端子流出電流ＩＦＢに対応する電流Ｉ０がｎＭＯＳトランジスタ１９及び抵抗２０に流れる。そして、電流Ｉ０は、次式で表される電圧レベルＶＥＡＯを有するフィードバック制御信号ＥＡＯに変換され、フィードバック制御信号ＥＡＯは間欠発振制御回路２０２及びターンオフ制御回路２０５ａに出力される。
ＶＥＡＯ＝ＶＲ０−Ｖｂｅ−Ｒ０×Ｉ０ （１）
ここで、電圧Ｖｂｅは、ｎｐｎバイポーラトランジスタ２１のベースエミッタ間電圧である。式（１）から明らかなように、抵抗２０に流れる電流Ｉ０が大きいほど電圧レベルＶＥＡＯは低下する一方、抵抗２０に流れる電流Ｉ０が小さいほど電圧レベルＶＥＡＯは上昇する。すなわち、フィードバック制御信号ＥＡＯは、負荷６への出力電圧に対応している。
図３において、間欠発振制御回路２０２は、所定の定電流Ｉ１及びＩ２をそれぞれ出力する定電流源３１及び３２と、抵抗値Ｒ１を有する抵抗３３と、比較器３４と、ｐＭＯＳトランジスタ３５とを備えて構成される。フィードバック制御信号ＥＡＯは、入力信号Ｓ３４ｎとして比較器３４の非反転入力端子に入力される。また、比較器３４の反転入力端子は抵抗３３を介して接地される。さらに、比較器３４の反転入力端子と抵抗３３との間の接続点に、定電流源３１と、定電流源３２及びｐＭＯＳトランジスタ３５の直列接続回路とが並列に接続される。そして、比較器３４からの出力信号は、間欠発振制御信号Ｅｎａｂｌｅとしてターンオン制御回路２０３に出力されるとともに、ｐＭＯＳトランジスタ３５のゲートに出力される。
図３において、比較器３４の反転入力端子３４に入力される基準電圧ＶＲはヒステリシスを有している。具体的には、入力信号Ｓ３４ｎであるフィードバック制御信号ＥＡＯの電圧レベルＶＥＡＯが基準電圧ＶＲより高いとき、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはハイレベルであるので、ｐＭＯＳトランジスタ３５はオフ状態であり、基準電圧ＶＲは以下のしきい値電圧ＶＲ１となる。
ＶＲ１＝Ｒ１×Ｉ１ （２）
一方、図３において、入力信号Ｓ３４ｎであるフィードバック制御信号ＥＡＯの電圧レベルＶＥＡＯが基準電圧ＶＲ未満であるとき、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはローレベルであるので、ｐＭＯＳトランジスタ３５はオン状態であり、基準電圧ＶＲは以下のしきい値電圧ＶＲ２となる。
ＶＲ２＝Ｒ１×（Ｉ１＋Ｉ２） （３）
すなわち、間欠発振制御回路２０２は、負荷６への出力電力に対応したフィードバック制御信号ＥＡＯの電圧レベルが、しきい値電圧ＶＲ１未満になったときにローレベルの間欠発振制御信号Ｅｎａｂｌｅを発生し、ローレベルの間欠発振制御信号Ｅｎａｂｌｅを発生しているときにフィードバック制御信号ＥＡＯの電圧レベルがしきい値電圧ＶＲ１より高いしきい値電圧ＶＲ２を超えたとき、ハイレベルの間欠発振制御信号Ｅｎａｂｌｅを発生する。
図４において、ターンオン制御回路２０３は、所定の周波数を有するクロックパルスであるターンオン信号を発生するオンパルス生成回路６１と、インバータ６２及び６３と、ノアゲート６４とを備えて構成される。ターンオン信号はインバータ６２を介してノアゲート６４の第１の入力端子に入力され、間欠発振制御信号Ｅｎａｂｌｅはインバータ６３を介してノアゲート６４の第２の入力端子に入力される。そして、ノアゲート６４からの出力信号は、スイッチング素子２をオンするためのターンオン制御信号ＯＮとしてスイッチング制御回路２０４に出力される。すなわち、図４のターンオン制御回路２０３は、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがハイレベルであるときターンオン信号をターンオン制御信号ＯＮとして出力する一方、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがローレベルであるときローレベルのターンオン制御信号ＯＮを出力する。なお、ターンオン制御回路２０３によって発生されるターンオン信号の周波数は、固定周波数であってもよく、可変周波数であってもよい。さらに、オンパルス生成回路６１からのターンオン信号に代えて、擬似共振制御において、スイッチング素子２のドレイン電圧のボトムタイミングを検出することにより得られるターンオン信号を用いてもよい。
図１において、スイッチング素子２に流れるドレイン電流ＩＤは、スイッチング素子２と接地端子ＧＮＤとの間に接続されたドレイン電流検出抵抗３によってドレイン電流ＩＤに対応する電圧に変換され、当該電圧は電流検出端子ＩＳに印加される。ドレイン電流検出回路２０６は、電流検出端子ＩＳの電圧を検出することによりドレイン電流ＩＤを検出し、検出されたドレイン電流ＩＤの大きさに比例する電流検出信号ＶＩＳを発生して、ターンオフ制御回路２０５に出力する。なお、ドレイン電流検出回路２０６は、スイッチング素子２のドレイン電圧を用いてドレイン電流ＩＤを検出してもよい。
図６において、周期信号発生回路２０７ａは、所定の周期信号周期ＴＣを有する三角波信号Ｓ２０７１を発生する低周波発振回路２０７１と、三角波信号Ｓ２０７１を電圧電流変換して電流信号である周期信号ＰＳに変換してターンオフ制御回路２０５ａに出力する電圧電流変換回路２０７２とを備えて構成される。ここで、低周波発振回路２０７１は、所定の定電流Ｉ３，Ｉ４及びＩ５をそれぞれ出力する定電流源１０１，１０７及び１０８と、インバータ１０６と、比較器１１０と、抵抗値Ｒ２を有する抵抗１０９と、容量Ｃ０を有するコンデンサ１１１と、ｐＭＯＳトランジスタ１０２，１０３及び１１２と、カレントミラー回路を構成するｎＭＯＳトランジスタ１０４及び１０５とを備えて構成される。
図６の低周波発振回路２０７１において、比較器１１０の反転入力端子の電圧Ｖａは、抵抗値Ｒ２と、定電流Ｉ４と、定電流Ｉ５とにより決定される。具体的には、ｐＭＯＳトランジスタ１１２がオフしているときは、電圧ＶａはＩ４×Ｒ２になり、ｐＭＯＳトランジスタ１１２がオンしているときは、電圧Ｖａは（Ｉ４＋Ｉ５）×Ｒ２となる。
図６において、比較器１１０の出力信号の電圧レベルがローレベルであるとき、ｐＭＯＳトランジスタ１０３及び１１２がオン状態となる。さらに、比較器１１０の出力信号はインバータ１０６を介してｐＭＯＳトランジスタ１０２のゲートに入力されるので、ｐＭＯＳトランジスタ１０２はオフ状態となる。従って、電圧Ｖａは、（Ｉ４＋Ｉ５）×Ｒ２となる。また、ｐＭＯＳトランジスタ１０３がオン状態となっているため、定電流源１０１からの定電流Ｉ３は、ｐＭＯＳトランジスタ１０３を介してコンデンサ１１１に流れ込む。これに伴って、比較器１１０の非反転入力端子の電圧Ｖｂは上昇し、電圧Ｖｂが電圧Ｖａ（＝（（Ｉ４＋Ｉ５）×Ｒ２）を超えたとき、比較器１１０の出力信号はハイレベルに切り換り、それに伴いｐＭＯＳトランジスタ１０３及び１１２がオフ状態となる。このとき、電圧ＶａはＩ４×Ｒ２に切り換る。また、ｐＭＯＳトランジスタ１０２はオン状態に切り換り、定電流源１０１からの定電流Ｉ３はｐＭＯＳトランジスタ１０２を介してｎＭＯＳトランジスタ１０４に流れる。例えば、ｎＭＯＳトランジスタ１０４及び１０５により構成されるカレントミラー回路のミラー比が１の場合、ｎＭＯＳトランジスタ１０５に流れる電流も定電流Ｉ３となる。従って、コンデンサ１１１に蓄えられた電荷は、この定電流Ｉ３により引き抜かれ、この結果、電圧Ｖｂは低下する。そして、電圧Ｖｂが電圧Ｖａ（＝Ｉ４×Ｒ２）未満になると、比較器１１０の出力信号は再びローレベルになる。
以上説明した動作を繰り返すことにより、図６の低周波発振回路２０７１は、電圧値（Ｉ４×Ｒ２）から電圧値（（Ｉ４＋Ｉ５）×Ｒ２）までの電圧範囲（Ｉ５×Ｒ２）を、次式で表される周期信号周期ＴＣで連続的に変化する三角波信号Ｓ２０７１を発生する。
ＴＣ＝２×Ｃ０×（Ｉ５×Ｒ２）／Ｉ３ （４）
また、図６において、電圧電流変換回路２０７２は、カレントミラー回路を構成するｐＭＯＳトランジスタ１１５及び１１６と、ｎｐｎバイポーラトランジスタ１１３と、抵抗値Ｒ３を有する抵抗１１４とを備えて構成される。三角波信号Ｓ２０７１はｎｐｎバイポーラトランジスタ１１３のベースに入力され、ｎｐｎバイポーラトランジスタ１１３のエミッタに接続された抵抗１１４によって三角波信号Ｓ２０７１の電圧レベルに対応する電流に変換され、変換後の電流は、ｐＭＯＳトランジスタ１１５及び１１６によって折り返されて周期信号ＰＳとしてターンオフ制御回路２０５ａに出力される。
例えば、図６において、ｐＭＯＳトランジスタ１１５及び１１６によって構成されるカレントミラー回路のミラー比が１である場合、周期信号ＰＳの電流値Ｉｆ(ｔ)（ｔは、時間である。）は、ｎｐｎバイポーラトランジスタ１１３のベースエミッタ間電圧をＶｂｅと、三角波信号Ｓ２０７１の電圧Ｖｆ（ｔ）とを用いて、次式で表される。
Ｉｆ(ｔ)＝（Ｖｆ(ｔ)−Ｖｂｅ）／Ｒ３ （５）
従って、周期信号ＰＳの電流値Ｉｆ（ｔ）は、三角波信号Ｓ２０７１と同様に、所定の第１の電流値から所定の第２の電流値までの電流範囲内で、周期信号周期ＴＣで連続的に変化する。図７において、（ａ）は、図６の周期信号発生回路２０７ａによって発生される周期信号ＰＳを示すグラフである。図７（ａ）に示すように、周期信号発生回路２０７ａには、三角波信号である規則的なパターン信号を周期信号周波数（ｆＣ＝１／ＴＣ）で繰り返すことにより、周期信号ＰＳの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号ＰＳを発生する。
図５において、ターンオフ制御回路２０５ａは、インピーダンス変換器として動作するオペアンプ７１と、抵抗７２と、比較器７３とを備えて構成される。ここで、電流検出信号ＶＩＳは、入力信号Ｓ７３ｎａとして比較器７３の非反転入力端子に出力される。また、フィードバック制御信号ＥＡＯは、オペアンプ７１によりインピーダンス変換されて抵抗７２に出力される。一方、周期信号ＰＳは、電流信号として抵抗７２に流れる。従って、フィードバック制御信号ＥＡＯに対応する信号に、周期信号ＰＳが加算され、加算結果の信号は比較器７３の反転入力端子に入力信号Ｓ７３ｉａとして入力される。比較器７３は、入力信号Ｓ７３ｎａの電圧レベルが入力信号Ｓ７３ｉａの電圧レベルを超えたとき、ハイレベルのターンオフ制御信号ＯＦＦを発生する一方、入力信号Ｓ７３ｎａの電圧レベルが入力信号Ｓ７３ｉａの電圧レベル未満であるとき、ローレベルのターンオフ制御信号ＯＦＦを発生し、スイッチング制御回路２０４に出力する。
図１において、スイッチング制御回路２０４は、ＲＳフリップフロップなどで構成され、ターンオン制御回路２０３から入力されたターンオン制御信号ＯＮの電圧レベルがローレベルからハイレベルに変化したときにスイッチング素子２をオンし、スイッチング素子２がオンしているときに、ターンオフ制御回路２０５からのハイレベルのターンオフ制御信号ＯＦＦに応答して、スイッチング素子２をオフするように、スイッチング制御信号ＳＣを発生して、出力端子ＯＵＴを介してスイッチング素子２のゲートに出力する。すなわち、スイッチング制御信号ＳＣは、スイッチング素子２のオン期間の開始タイミング及び終了タイミングを表す。
次に、図１のスイッチング電源装置の動作を説明する。まず始めに、入力電圧Ｖｉｎが入力端子Ｔｉ１及びＴｉ２に供給されると、制御回路２００に、当該制御回路２００の起動電流供給端子（図１には、簡略化のために図示せず。）を介して起動電流が供給される。そして、制御回路２００は、動作可能な状態になると、スイッチング素子２のオンオフ制御を開始する。起動時は、出力電圧Ｖｏｕｔは出力電圧検出回路４において設定されている所定のしきい値電圧未満であるので、出力電圧検出回路４はフィードバック信号ＳＦＢを制御回路２００に出力しない。従って、フィードバック信号入力端子ＦＢからフィードバック端子流出電流ＩＦＢは流出せず、フィードバック制御信号ＥＡＯの電圧レベルは、フィードバック端子流出電流ＩＦＢの流出時に比較して高い。このため、フィードバック制御信号ＥＡＯ及び周期信号ＰＳを用いて発生されるターンオフ制御回路２０５の比較器７３の入力信号７３ｉａの電圧レベルも、フィードバック端子流出電流ＩＦＢの流出時に比較して高く設定されている。
図１のスイッチング電源装置の起動後、フィードバック制御信号ＥＡＯの電圧レベルが式（３）で表されるしきい値電圧ＶＲ２より高い通常動作時、制御回路２００は以下のように動作する。通常動作時は、フィードバック制御信号ＥＡＯの電圧レベルが式（３）で表されるしきい値電圧ＶＲ２より高いので、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはハイレベルである。このため、ターンオン制御回路２０３は、オンパルス生成回路６１からのターンオン信号をそのままターンオン制御信号ＯＮとしてスイッチング制御回路２０４に出力する。一旦、スイッチング素子２がオンすると、スイッチング素子２にドレイン電流ＩＤが流れ、ドレイン電流ＩＤの大きさに比例する電流検出信号ＶＩＳが比較器７３の非反転入力端子に入力される。電流検出信号ＶＩＳの電圧レベルが入力信号Ｓ７３ｉａよりも高くなると、比較器７３はハイレベルのターンオフ制御信号ＯＦＦを発生してスイッチング制御回路２０４に出力し、これに応答して、スイッチング素子２はオフする。また、スイッチング素子２がオフした後、ターンオン制御信号ＯＮの電圧レベルがローレベルからハイレベルに変化すると、スイッチング素子２は再びオンする。
以上説明したように、通常動作時において、スイッチング素子２のスイッチング動作が繰り返されて、出力電圧Ｖｏｕｔは上昇していく。そして、出力電圧Ｖｏｕｔが出力電圧検出回路４において設定されている所定のしきい値電圧以上になると、出力電圧検出回路４は、出力電圧Ｖｏｕｔに対応するフィードバック信号ＳＦＢを制御回路２００に出力する。従って、フィードバック信号入力端子ＦＢから、出力電圧Ｖｏｕｔに対応するフィードバック端子流出電流ＩＦＢが流出し、フィードバック信号制御回路２０１の電流電圧変換回路２０１１からのフィードバック制御信号ＥＡＯの電圧レベルは低下する。このため、フィードバック制御信号ＥＡＯ及び周期信号ＰＳを用いて発生されるターンオフ制御回路２０５の比較器７３の入力信号７３ｉａの電圧レベルも低下する。この結果、ターンオフ制御信号ＯＦＦに応答して、スイッチング素子２のオン期間が短くなり、スイッチング素子２に流れるドレイン電流ＩＤは減少する。
以上説明したように、通常動作時において、スイッチング素子２のオンデューティは、出力電圧Ｖｏｕｔが出力電圧検出回路４において設定されている所定のしきい値電圧になるように、制御される。つまり、スイッチング素子２は、ターンオン制御回路２０３からのターンオン制御信号ＯＮに含まれるターンオン信号に応答してオンされる一方、スイッチング素子２に流れるドレイン電流ＩＤに対応する電流検出信号ＶＩＳが、フィードバック端子流出電流ＩＦＢに対応するフィードバック制御信号ＥＡＯと周期信号ＰＳとを用いて発生される入力信号Ｓ７３ｉａを超えたときにローレベルからハイレベルに変化するターンオフ制御信号ＯＦＦに応答してオフされる。
以上説明したように、出力電圧Ｖｏｕｔが上昇すると（すなわち、負荷６が軽くなると）、フィードバック端子流出電流ＩＦＢは大きくなり、フィードバック制御信号ＥＡＯの電圧レベルは低くなる。これに応答して、スイッチング素子２のオン期間は短くなるように制御され、ドレイン電流ＩＤは小さくなる。一方、出力電圧Ｖｏｕｔが低下すると（すなわち、負荷６が重くなると）、フィードバック端子流出電流ＩＦＢは小さくなり、フィードバック制御信号ＥＡＯの電圧レベルは高くなる。これに応答して、スイッチング素子２のオン期間は長くなるように制御され、ドレイン電流ＩＤは大きくなる。これにより、スイッチング電源装置の負荷６に供給される電力に応じて、スイッチング素子２に流れる電流が制御される。
図１において、フィードバック制御信号ＥＡＯの電圧レベルが式（３）で表されるしきい値電圧ＶＲ２より低いとき、制御回路２００は以下のように間欠発振制御を行う。フィードバック制御信号ＥＡＯの電圧レベルがしきい値電圧ＶＲ２未満まで低下した後に、しきい値電圧ＶＲ１未満にさらに低下すると、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはハイレベルからローレベルに切り換わる。これに応答して、ターンオン制御信号ＯＮの電圧レベルはローレベルに固定される。従って、スイッチング素子２はオンしないように制御され、スイッチング素子２のオンオフ動作が停止される停止期間になる。その後、フィードバック制御信号ＥＡＯの電圧レベルがしきい値電圧ＶＲ２より高くなると、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはローレベルからハイレベルへと切り換わる。これに応答して、ターンオン信号がターンオン制御信号ＯＮとして出力されるので、スイッチング素子２がオンオフ動作する発振期間となる。以上説明したように、制御回路２００は、間欠発振制御時は、スイッチング素子２の発振期間と停止期間とが交互に繰り返されるようにスイッチング素子２の動作を制御する。これにより、通常動作時に比較してスイッチング素子２のスイッチング回数が減少し、消費電力が低減される。ここで、間欠発振制御時の発振期間と停止期間との繰り返し周期を間欠発振周期ＴＩと定義し、間欠発振周期ＴＩに対応する周波数を間欠発振周波数ｆＩと定義する。
図８において、（ａ）は、図１の出力電流Ｉｏｕｔを示すグラフであり、（ｂ）は、図１の出力電圧Ｖｏｕｔを示すグラフであり、（ｃ）は、図１のフィードバック端子流出電流ＩＦＢを示すグラフであり、（ｄ）は、図３の間欠発振制御回路２０２の比較器３４の非反転入力端子に入力信号Ｓ３４ｎとして入力されるフィードバック制御信号ＥＡＯと、図３の間欠発振制御回路２０２の比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２と、図５のターンオフ制御回路２０５ａの比較器７３の反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフであり、（ｅ）は、図１の間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｆ）は、図５のターンオフ制御回路２０５ａの比較器７３への入力信号Ｓ７３ｎａ及びＳ７３ｉａを示すグラフである。
図８において、出力電圧Ｖｏｕｔが定格電圧でありかつ出力電流Ｉｏｕｔが定格電流である定格負荷状態の期間（タイミングｔ０からタイミングｔ１までの期間）において、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはハイレベルであり、制御回路２００は上述した通常動作を行う。次に、タイミングｔ１からタイミングｔ２までの期間において、負荷６の状態が変動し、負荷６に出力される出力電圧が大きくなり（負荷６が軽くなり）、フィードバック制御信号ＥＡＯの電圧レベルがＶＲ１未満まで低下すると、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはローレベルになり、スイッチング素子２のスイッチング動作は停止する。その後、出力電圧Ｖｏｕｔは徐々に低下するため、フィードバック端子流出電流ＩＦＢが徐々に減少し、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルはローレベルからハイレベルに反転する。これに応答して、スイッチング素子２のスイッチング動作が再開される。
ここで、図５に示すように、ターンオフ制御回路２０５ａの比較器７３の反転入力端子に入力される入力信号Ｓ７３ｉａは、フィードバック制御信号ＥＡＯに周期信号ＰＳを加算することにより得られる。すなわち、入力信号Ｓ７３ｉａは、周期信号ＰＳに従ってフィードバック制御信号ＥＡＯを変調することにより得られる。一方、従来技術に係るスイッチング電源装置のターンオフ制御回路は、図５のターンオフ制御回路２０５ａに比較して、フィードバック制御信号ＥＡＯそのものを入力信号Ｓ７３ｉａとして用いるので、待機状態において負荷６の変動がないと、スイッチング素子２の発振期間と停止期間とからなる間欠発振周期ＴＩは一定の値に固定される。このとき、一定の間欠発振周期ＴＩが可聴域内に入るとトランス音が発生するという課題があった。
本実施形態によれば、図５のターンオフ制御回路２０５ａは、電流検出信号ＶＩＳを、周期信号ＰＳに従ってフィードバック制御信号ＥＡＯを変調することにより得られる入力信号Ｓ７３ｉａと比較することにより、スイッチング素子２をターンオフさせるターンオフ制御信号ＯＦＦを発生するので、ターンオフ制御信号ＯＦＦを発生するタイミングは、待機状態において負荷６の変動がなくても、周期信号ＰＳに従って変化する。この結果、図８（ｆ）の電流検出信号ＶＩＳに示すように、ドレイン電流ＩＤのピーク値は変化する。従って、待機状態において負荷６の変動がなくても、スイッチング素子２の各発振期間における出力電圧Ｖｏｕｔの上昇量が変化し、この結果、各間欠発振周期ＴＩ１、ＴＩ２及びＴＩ３が互いに異なる（ＴＩ１≠ＴＩ２≠ＴＩ３）。
図７において、（ａ）は、図６の周期信号発生回路２０７ａによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図５のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフである。図７において、電流検出信号ＶＩＳの変化を明確に示すために、フィードバック端子流出電流ＩＦＢ及び間欠発振周期ＴＩがそれぞれ一定であると仮定している。図７（ｃ）に示すように、各発振期間において、電流検出信号ＶＩＳのピーク値（すなわち、ドレイン電流ＩＤのピーク値）は、周期信号ＰＳを用いて変化されている。
次に、本実施形態に係るスイッチング電源装置によるトランス音の低減効果を説明する。間欠発振制御時に負荷６に供給されるエネルギーＥは、一次巻線１ａのインダクタンスＬａと、スイッチング素子２に流れるドレイン電流ＩＤのピーク値ＩＤＰ（以下、ドレイン電流ピーク値ＩＤＰという。）と、間欠発振周波数ｆＩと、電源効率（入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比）をηとを用いて、次式で表される。
Ｅ＝Ｌａ×ＩＤＰ２×ｆＩ×η／２ （６）
ただし、ここでは説明の簡略化のために、電源効率ηは一定であり、間欠発振制御回路２０２の比較器３４に入力される基準電圧ＶＲにはヒステリシスがなく、間欠発振周波数ｆＩはスイッチング素子２の発振周波数（すなわち、図４のターンオン信号６１の周波数）と同一であると仮定した。さらに、負荷６の変動が比較的小さく、エネルギーＥが一定であると仮定し、定数ｋ（＝２Ｅ／（Ｌａ×η））を用いて式（６）を変形すると、間欠発振周波数ｆＩは次式で表される。
ｆＩ＝２Ｅ／（Ｌａ×η×ＩＤＰ２）＝ｋ／ＩＤＰ２ （７）
すなわち、式（７）により、間欠発振周波数ｆＩは、ドレイン電流ピーク値ＩＤＰの２乗に反比例することがわかる。図９は、図１のスイッチング素子２に流れるドレイン電流ＩＤのピーク値ＩＤＰと、間欠発振周波数ｆＩとの関係を示すグラフである。図９から明らかなように、ドレイン電流ピーク値ＩＤＰがＩＤＰ１からＩＤＰ２までの間で変化すると、間欠発振周波数ｆＩは、周波数ｆＩ１から周波数ｆＩ２までの間で変化する。
図１０は、図１の制御回路２００の間欠発振周波数ｆＩと、トランス１の音圧強度との関係を示すグラフである。図１０に示すように、本実施形態によれば、従来技術に比較して間欠発振周波数ｆＩの分布は分散し、かつトランス１の音圧強度のピーク値は低下する。従って、従来技術に比較してトランス音が低減される。
次に、図１１Ａ〜図１１Ｈを参照して、周期信号周期ＴＣに対応する周期信号周波数ｆＣの設定方法を説明する。図１１Ａは、図１の周期信号発生回路２０７を備えない比較例に係るスイッチング電源装置の、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。なお、比較例に係るスイッチング電源装置のターンオフ制御回路は、例えば、反転入力端子にフィードバック制御信号ＥＡＯを入力する一方、非反転入力端子に電流検出信号ＶＩＳを入力する比較器７３を備えた図３４のターンオフ制御回路６０５である。また、図１１Ｂ〜図１１Ｈは、図１のスイッチング電源装置において、周期信号周波数ｆＣが間欠発振周波数ｆＩに対して以下のように設定されたときの、間欠発振周波数ｆＩの時間変化を示すグラフと、間欠発振周波数ｆＩに対するトランス１の音圧強度を示すグラフである。
図１１Ｂ：周期信号周波数ｆＣが間欠発振周波数ｆＩと等しく設定されたとき；
図１１Ｃ：周期信号周波数ｆＣが間欠発振周波数ｆＩの３／２倍に設定されたとき；
図１１Ｄ：周期信号周波数ｆＣが間欠発振周波数ｆＩの２倍に設定されたとき；
図１１Ｅ：周期信号周波数ｆＣが間欠発振周波数ｆＩの１／２倍に設定されたとき；
図１１Ｆ：周期信号周波数ｆＣが間欠発振周波数ｆＩの１／２倍に設定され、かつ周期信号ＰＳの位相が図１１Ｅの周期信号ＰＳの位相から移相量πだけ移相されたとき；
図１１Ｇ：周期信号周波数ｆＣが間欠発振周波数ｆＩの１／４倍に設定されたとき；
図１１Ｈ：周期信号周波数ｆＣが間欠発振周波数ｆＩの１／８倍に設定されたとき。
なお、図１１Ａ〜図１１Ｈにおいて、黒丸で示した各タイミングは、例えば、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがローレベルからハイレベルに変化するタイミングであり、当該各タイミングにおいて、ドレイン電流ＩＤは実質的にピーク値になると仮定した。図１１Ａ〜図１１Ｈにおいて、説明の簡略化のために、黒丸の間隔（すなわち、間欠発振周期ＴＩ）は一定であるとした。また、各図１１Ａ〜図１１Ｈにおいて、黒丸のタイミングにおける間欠発振周波数ｆＩの頻度を、トランス１の音圧強度として示した。なお、実際には、ドレイン電流ピーク値ＩＤＰが一旦変化すると、フィードバック信号ＳＦＢが変化し、間欠発振周波数ｆＩも変化するため、図１１Ａ〜図１１Ｈの黒丸で示したタイミングからずれたタイミングでドレイン電流ＩＤはピーク値になる。
図１１Ａに示すように、比較例に係るスイッチング電源装置によれば、ドレイン電流ピーク値ＩＤＰは一定の値になるので、間欠発振周波数ｆＩは一定の周波数Ｆになる。また、図１１Ｂ及び図１１Ｄに示すように、周期信号周波数ｆＣが間欠発振周波数ｆＩの整数倍に設定されたときも、間欠発振周波数ｆＩは一定の周波数Ｆになる。さらに、図１１Ｃに示すように、周期信号周波数ｆＣが間欠発振周波数ｆＩの３／２倍に設定されたとき、間欠発振周波数ｆＩの分布は分散する。また、図１１Ｅに示すように、周期信号周波数ｆＣが間欠発振周波数ｆＩの１／２倍に設定されたとき、間欠発振周波数ｆＩの分布は分散していないが、図１１Ｆに示すように周期信号ＰＳの位相を図１１Ｅの周期信号ＰＳの位相から移相量πだけ移相させることにより、間欠発振周波数ｆＩの分布を分散させることができる。またさらに、図１１Ｇ及び図１１Ｈに示すように、周期信号周波数ｆＣが間欠発振周波数ｆＩより低いほど、間欠発振周波数ｆＩの分布は分散する。例えば、図１１Ｇに示すように、周期信号周波数ｆＣが間欠発振周波数ｆＩの１／４倍に設定された場合、間欠発振周波数ｆＩがＦであるときのスペクトル強度は、図１１Ａの場合の半分まで小さくなり、周波数Ｆ−ΔＦから周波数Ｆ＋Ｆまでの範囲内で分散する。すなわち、図１１Ｇにおいて、周期信号ＰＳの振幅に従って間欠発振周波数ｆＩは変調される。
従って、図１１Ａ〜図１１Ｈにより、トランス１の音圧強度のピーク値を小さくするためには、周期信号周波数ｆＣを、間欠発振周波数ｆＩよりも低い周波数に設定し（例えば、図１１Ｇ及び図１１Ｈ参照。）、もしくは、間欠発振周波数ｆＩよりも高くかつ上記間欠発振周波数ｆＩの整数倍以外の周波数に設定し（例えば、図１１Ｃ参照。）、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差を、間欠発振周波数ｆＩの分布が分散するように設定すればよいことがわかる。
好ましくは、周期信号周波数ｆＣを、間欠発振周波数ｆＩよりも低く設定する。実際は、負荷６の変動に従って間欠発振周波数ｆＩは変化するので、周期信号周波数ｆＣを、間欠発振周波数ｆＩが取り得る値の最小値よりも低く設定することが好ましい。すなわち、図６の周期信号発生回路２０７ａの低周波発振回路２０７１の各素子値を、周期信号周波数ｆＣが、間欠発振周波数ｆＩが取り得る値の最低値よりも低くなるように設定することが好ましい。具体的には、周期信号周期ＴＣは、１ミリ秒〜数十ミリ秒程度であることが好ましい。以上説明したように周期信号周波数ｆＣ及び周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差を設定することにより、負荷６のより広い変動範囲で間欠発振周波数ｆＩの分布を分散させることができる。
以上説明したように、本実施形態に係る制御回路２００によれば、電流検出信号ＶＩＳを、周期信号ＰＳに従ってフィードバック制御信号ＥＡＯを変調することにより発生した入力信号Ｓ７３ｉａと比較することにより、ターンオフ制御信号ＯＦＦを発生するターンオフ制御回路２０５ａを備えた。従って、周期信号ＰＳを用いて、ターンオフ制御信号ＯＦＦを発生するタイミングを変化させることにより、スイッチング素子２に流れる電流のピーク値ＩＤＰを変化させる（変調する）ことができ、これにより、間欠発振周波数ｆＩの分布を従来技術に比較して分散させることができる。従って、間欠発振制御時に負荷６の変動が比較的小さくても、間欠発振周波数ｆＩの分布は分散し、従来技術に比較して、トランス１からのトランス音が低減される。さらに、図１０に示すように、本実施形態に係るスイッチング電源装置における間欠発振周波数ｆＩの平均値は、従来技術に係るスイッチング電源装置における間欠発振周波数ｆＩの平均値と等しいので、従来技術に比較して電源効率は低下しない。
なお、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差を制御するために、周期信号発生回路２０７ａの低周波発振回路２０７１の充放電タイミングを、間欠発振制御信号Ｅｎａｂｌｅを利用して制御してもよい。また、本実施形態において、周期信号ＰＳを用いてスイッチング素子２に流れる電流のピーク値を変化させることにより間欠発振周波数ｆＩを変化させたが、本発明はこれに限られない。詳細後述する第５の実施形態及びその変形例、第６の実施形態及びその変形例並びに第８の実施形態のように、周期信号ＰＳを用いて間欠発振制御信号Ｅｎａｂｌｅを変化させることにより間欠発振周波数ｆＩを変化させてもよい。この場合も、周期信号ＰＳが、周期信号ＰＳの各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたときは、本実施形態と同様に、周期信号周波数ｆＣを、間欠発振周波数ｆＩよりも低い周波数に設定し、もしくは、間欠発振周波数ｆＩよりも高くかつ上記間欠発振周波数ｆＩの整数倍以外の周波数に設定し、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差を、間欠発振周波数ｆＩの分布が分散するように設定すればよい。
第１の実施形態の第１の変形例．
図１２は、本発明の第１の実施形態の第１の変形例に係るターンオフ制御回路２０５ｂの回路図である。また、図１３は、図１２のターンオフ制御回路２０５ｂを備えたスイッチング電源装置のフィードバック端子流出電流ＩＦＢと、ドレイン電流ピーク値ＩＤＰとの関係を示すグラフである。図１２において、ターンオフ制御回路２０５ｂは、所定の定電流Ｉ７４及びＩ７５をそれぞれ出力する定電流源７４及び７５と、抵抗７６と、比較器７３及び７７と、インバータ７８と、例えばｎＭＯＳトランジスタ又はトランスミッションゲート回路であるスイッチ７９及び８０とを備えて構成される。電流検出信号ＶＩＳは、入力信号Ｓ７３ｎｂとして比較器７３の非反転入力端子に入力される。また、周期信号ＰＳに定電流Ｉ７４及びＩ７５を加算した電流に抵抗７６の抵抗値を乗じた電圧ＶＪは、比較器７７の非反転入力端子に入力されるとともに、スイッチ７９に出力される。さらに、フィードバック制御信号ＥＡＯは、比較器７７の非反転入力端子に入力されるとともに、スイッチ８０に出力される。比較器７７からの出力信号は、スイッチ７９の制御端子に出力されるとともに、インバータ７８を介してスイッチ８０の制御端子に出力される。そして、スイッチ７９又は８０を介して、比較器７３の反転入力端子に入力信号Ｓ７３ｉｂが入力され、比較器７３はターンオフ制御信号ＯＦＦを発生して出力する。従って、電圧ＶＪがフィードバック制御信号ＥＡＯの電圧レベルより高いときは、比較器７３において電流検出信号ＶＩＳは電圧ＶＪと比較される一方、電圧ＶＪがフィードバック制御信号ＥＡＯの電圧レベルより低いときは、比較器７３において電流検出信号ＶＩＳはフィードバック制御信号ＥＡＯと比較される。
ここで、定電流Ｉ７４及びＩ７５ならびに抵抗７６の抵抗値は、通常動作時にスイッチ８０がオンするように設定される。具体的には、定電流Ｉ７４及びＩ７５の和を、図３の間欠発振制御回路２０２の定電流源３１及び３２から出力される定電流Ｉ１及びＩ２の和以上の値に設定することが好ましい。
本変形例によれば、通常動作時は、スイッチ８０がオンし、比較器７３において電流検出信号ＶＩＳはフィードバック制御信号ＥＡＯと比較されるので、ターンオフ制御回路２０５ｂは、周期信号ＰＳの影響を受けることなく、従来技術に係るターンオフ制御回路と同様に動作する。このため、第１の実施形態に比較して、通常動作時のドレイン電流ピーク値ＩＤＰは周期信号ＰＳの影響を受けないので、通常動作時にフィードバック制御が不安定になる可能性がない。
また、間欠発振制御時は、スイッチ７９がオンし、比較器７３において電流検出信号ＶＩＳは電圧ＶＪと比較される。従って、電流検出信号ＶＩＳの電圧レベルの下限値（限界値である。）は電圧ＶＪに設定され、これにより、図１３に示すように、ドレイン電流ピーク値ＩＤＰには電圧ＶＪに対応する下限値ＩＤＰｍｉｎが設定される。さらに、電圧ＶＪは周期信号ＰＳと同様に変化する（すなわち、周期信号ＰＳに従って電圧ＶＪは変調される）ので、周期信号ＰＳに従ってドレイン電流ピーク値ＩＤＰの下限値ＩＤＰｍｉｎは変調される。
従って、本変形例によれば、周期信号ＰＳに従って間欠発振制御時のスイッチング素子２のドレイン電流ピーク値ＩＤＰの下限値ＩＤＰｍｉｎが変調されるので、例えば、スイッチング電源装置の待機状態において負荷６の変動が小さいときにも第１の実施形態と同様に間欠発振周波数ｆＩの分布は分散し、従来技術に比較して電源効率を悪化させることなくトランス１からのトランス音を低減できる。さらに、第１の実施形態に比較して、通常動作時のドレイン電流ピーク値ＩＤＰは周期信号ＰＳの影響を受けないので、通常動作時にフィードバック制御が不安定になる可能性がない。
第１の実施形態の第２の変形例．
図１４は、本発明の第１の実施形態の第２の変形例に係るターンオフ制御回路２０５ｃの回路図である。図１４において、ターンオフ制御回路２０５ｃは、インピーダンス変換器として動作するオペアンプ２０５１と、抵抗２０５２と、比較器７３とを備えて構成される。フィードバック制御信号ＥＡＯは、入力信号Ｓ７３ｉｃとして比較器７３の非反転入力端子に入力される。また、電流検出信号ＶＩＳは、オペアンプ２０５１によりインピーダンス変換されて抵抗２０５２に出力される。一方、周期信号ＰＳは、電流信号として抵抗２０５２に流れる。従って、電流検出信号ＶＩＳに対応する信号に、周期信号ＰＳが加算され、加算結果の信号は比較器７３の非反転入力端子に入力信号Ｓ７３ｎｃとして入力される。比較器７３は、入力信号Ｓ７３ｎｃの電圧レベルが入力信号Ｓ７３ｉｃの電圧レベルを超えたとき、ハイレベルのターンオフ制御信号ＯＦＦを発生する一方、入力信号Ｓ７３ｎｃの電圧レベルが入力信号Ｓ７３ｉｃの電圧レベル未満であるとき、ローレベルのターンオフ制御信号ＯＦＦを発生し、スイッチング制御回路２０４に出力する。
従って、本変形例によれば、ターンオフ制御回路２０５ｃの比較器７３の非反転入力端子に入力される入力信号Ｓ７３ｎｃは、電流検出信号ＶＩＳに周期信号ＰＳを加算することにより得られる。すなわち、入力信号Ｓ７３ｎｃは、周期信号ＰＳに従って電流検出信号ＶＩＳを変調することにより得られる。これにより、ターンオフ制御信号ＯＦＦを発生するタイミングは、周期信号ＰＳに従って変化する。この結果、第１の実施形態と同様に、ドレイン電流ＩＤのピーク値は変化する。本変形例は、第１の実施形態と同様の効果を奏する。
第１の実施形態の第３の変形例．
図１５は、本発明の第１の実施形態の第３の変形例に係るターンオフ制御回路２０５ｄの回路図である。図１５において、ターンオフ制御回路２０５ｄは、比較器７３と、インバータ８１及び８７と、カレントミラー回路を構成するｎＭＯＳトランジスタ８８及び８９と、遅延回路２０５３とを備えて構成される。さらに、遅延回路２０５３は、所定の定電流Ｉ８２を出力する定電流源８２と、ｐＭＯＳトランジスタ８３と、ｎＭＯＳトランジスタ８４と、インバータ８６と、コンデンサ８５とを備えて構成される。電流検出信号ＶＩＳは入力信号Ｓ７３ｎｄとして比較器７３の非反転入力端子に入力される一方、フィードバック制御信号ＥＡＯは入力信号Ｓ７３ｉｄとして比較器７３の反転入力端子に入力される。比較器７３からの出力信号はインバータ８１を介して遅延回路２０５３に出力される。
また、図１５において、遅延回路２０５３において、ｐＭＯＳトランジスタ８３は、定電流源８２を介して電源電圧ＶＤＤに接続されたソースと、ｎＭＯＳトランジスタ８４のドレインに接続されたドレインと、インバータ８１の出力端子に接続されたゲートとを有する。また、ｎＭＯＳトランジスタ８４は、接地されたソースと、インバータ８１の出力端子に接続されたゲートとを有する。ｎＭＯＳトランジスタ８４とｐＭＯＳトランジスタ８３の各ドレイン間の接続点は、コンデンサ８５を介して接地されるとともに、インバータ８６を介してインバータ８７に接続される。さらに、インバータ８７からの出力信号は、ターンオフ制御信号ＯＦＦとして出力される。
さらに、図１５において、周期信号ＰＳは、ｎＭＯＳトランジスタ８８及び８９からなるカレントミラー回路により折り返され、周期信号ＰＳに対応する電流がｎＭＯＳトランジスタ８４とｐＭＯＳトランジスタ８３の各ドレイン間の接続点に流れる電流から減算される。
次に、ターンオフ制御回路２０５ｄの動作を説明する。電流検出信号ＶＩＳの電圧レベルがフィードバック制御信号ＥＡＯの電圧レベルより高くなると、比較器７３からハイレベルの出力信号がインバータ８１に出力される。従って、ｐＭＯＳトランジスタ８３がオンし、定電流Ｉ８２から周期信号ＰＳに対応する電流を減算した充電電流がコンデンサ８５に流れ、インバータ８６からの出力信号が反転すると、ハイレベルのターンオフ制御信号ＯＦＦが出力される。すなわち、スイッチング素子２に流れるドレイン電流ＩＤがフィードバック制御信号ＥＡＯに対応する値に達して比較器７３からハイレベルの出力信号された後、コンデンサ８５の容量及び充電電流に対応する遅延時間だけ遅延した後に、ハイレベルのターンオフ制御信号ＯＦＦが出力され、これに応答してスイッチング素子２はオフする。
図１５において、コンデンサ８５の充電電流は周期信号ＰＳに従って変化するので、遅延回路２０５３の遅延時間も周期信号ＰＳに従って変化する。すなわち、周期信号ＰＳに従って、遅延回路２０５３の遅延時間は変調されており、これにより、ターンオフ制御信号ＯＦＦを発生するタイミングは、周期信号ＰＳに従って変化する。この結果、第１の実施形態と同様に、ドレイン電流ＩＤのピーク値は変化する。本変形例は、第１の実施形態と同様の効果を奏する。
第１の実施形態の第４の変形例．
図１６は、本発明の第１の実施形態の第４の変形例に係るターンオフ制御回路２０５ｅの回路図である。図１６のターンオフ制御回路２０５ｅは、図５のターンオフ制御回路２０５ａに比較して、周期信号ＰＳから、フィードバック制御信号ＥＡＯの電圧レベルに対応する電流を減算する電流減算回路２０５５をさらに備えたことを特徴としている。図１６において、図５と同様に、電流検出信号ＶＩＳは入力信号Ｓ７３ｎｅとして比較器７３の非反転入力端子に入力される。また、電流源算回路２０５５は、電圧電流変換回路２０５４と、カレントミラー回路を構成するｎＭＯＳトランジスタ９４及び９５とを備えて構成される。さらに、電圧電流変換回路２０５４は、カレントミラー回路を構成するｐＭＯＳトランジスタ９２及び９３と、ｎｐｎバイポーラトランジスタ９０と、抵抗９１とを備えて構成される。
図１６において、電圧電流変換回路２０５４は、フィードバック制御信号ＥＡＯの電圧レベルに対応する電流を出力する。電圧電流変換回路２０５４から出力された電流は、ｎＭＯＳトランジスタ９４及び９５からなるカレントミラー回路により折り返され、周期信号ＰＳから減算される。そして、減算後の周期信号ＰＳは、電流信号として抵抗７２に流れる。一方、フィードバック制御信号ＥＡＯは、オペアンプ７１によりインピーダンス変換されて抵抗７２に出力される。従って、フィードバック制御信号ＥＡＯに対応する信号に、上記減算後の周期信号ＰＳが加算され、加算結果の信号は比較器７３の反転入力端子に入力信号Ｓ７３ｉｅとして入力される。
図１７は、図１６のターンオフ制御回路２０５ｅを備えたスイッチング電源装置のフィードバック端子流出電流ＩＦＢと、ドレイン電流ピーク値ＩＤＰとの関係を示すグラフである。本変形例によれば、周期信号ＰＳから、フィードバック制御信号ＥＡＯの電圧レベルに対応する電流が減算される。このため、負荷６が重く、出力電圧Ｖｏｕｔが低く、フィードバック端子流出電流ＩＦＢが小さく、フィードバック制御信号ＥＡＯの電圧レベルが高いほど、フィードバック制御信号ＥＡＯに対応する信号に加算される信号のレベルは低くなる。このため、ドレイン電流ピーク値ＩＤＰの変化量は小さくなる。一方、負荷６が軽く、出力電圧Ｖｏｕｔが高く、フィードバック端子流出電流ＩＦＢが大きく、フィードバック制御信号ＥＡＯの電圧レベルが低いほど、フィードバック制御信号ＥＡＯに対応する信号に加算される信号のレベルは高くなる。このため、ドレイン電流ピーク値ＩＤＰの変化量は大きくなる。すなわち、本変形例によれば、スイッチング素子２に流れる電流のピーク値ＩＤＰの変化量は、出力電圧が低くなるほど（すなわち、出力電力が大きくなるほど）、小さくなるように制御される。
本変形例は、第１の実施形態と同様の効果を奏する。さらに、負荷６が重くなり出力電圧が低いほど（すなわち、出力電力が大きいほど）ドレイン電流ピーク値ＩＤＰの変化量は小さくなるので、第１の実施形態に比較して、通常動作時のドレイン電流ピーク値ＩＤＰに対する周期信号ＰＳの影響は間欠発振制御時に比較して小さくなり、フィードバック制御が不安定になる可能性が小さい。
第１の実施形態の第５の変形例．
図１８は、本発明の第１の実施形態の第５の変形例に係る周期信号発生回路２０７ｂの回路図である。また、図１９において、（ａ）は、図１８の周期信号発生回路２０７ｂによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図５のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフである。図１９において、電流検出信号ＶＩＳの変化を明確に示すために、フィードバック端子流出電流ＩＦＢ及び間欠発振周期ＴＩがそれぞれ一定であると仮定している。
図１８において、周期信号発生回路２０７ｂは、低周波発振回路２０７１と、カウントアップ回路２０７３と、互いに異なる所定の定電流Ｉ１２１及びＩ１２３（例えば、Ｉ１２１：Ｉ１２３＝１：２に設定される。）をそれぞれ出力する定電流源１２１及び１２３と、ｐＭＯＳトランジスタ１２２及び１２４とを備えて構成される。また、カウントアップ回路２０７３は、Ｄフリップフロップ１１８及び１２０と、インバータ１１７及び１１９とを備えて構成される。比較器１１０からの出力信号は、Ｄフリップフロップ１１８のクロック入力端子に入力されるとともに、インバータ１１７を介してＤフリップフロップ１１８の反転クロック入力端子に入力される。また、Ｄフリップフロップ１１８の反転Ｑ出力端子からの出力信号はＤ入力端子に入力される。さらに、Ｄフリップフロップ１１８のＱ出力端子からの出力信号は、Ｄフリップフロップ１２０のクロック入力端子に入力されるとともに、インバータ１１９を介してＤフリップフロップ１２０の反転クロック入力端子に入力される。またさらに、Ｄフリップフロップ１２０の反転Ｑ出力端子からの出力信号はＤ入力端子に入力される。
また、図１８において、ｐＭＯＳトランジスタ１２２は、定電流源１２１を介して電源電圧ＶＤＤに接続されたソースと、Ｄフリップフロップ１１８のＱ出力端子に接続されたゲートとを有し、ｐＭＯＳトランジスタ１２３は、定電流源１２３を介して電源電圧ＶＤＤに接続されたソースと、Ｄフリップフロップ１２０のＱ出力端子に接続されたゲートとを有する。さらに、ｐＭＯＳトランジスタ１２２及び１２４に流れる各電流は加算され、加算後の電流は周期信号ＰＳとして出力される。
図６の周期信号発生回路２０７ａは、低周波発振回路２０７１からの三角波信号Ｓ２０７１を周期信号ＰＳに電圧電流変換して出力した。従って、周期信号ＰＳの周期信号周期ＴＣは、三角波信号Ｓ２０７１の周期と同一である。これに対して、本変形例に係る周期信号発生回路２０７ｂは、三角波信号Ｓ２０７１が上限値に達する回数をカウントアップ回路２０７３によってカウントし、そのカウント値に対応する電流を周期信号ＰＳとして出力する。すなわち、図１９（ａ）に示すように、周期信号発生回路２０７ｂから出力される周期信号ＰＳの周期信号周期ＴＣは、三角波信号Ｓ２０７１の周期の整数倍になる。周期信号発生回路２０７ａは、図１９（ａ）の１周期分の規則的なパターン信号を所定の周期信号周波数ｆＣで繰り返すことにより、周期信号ＰＳの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号ＰＳを発生する。なお、第１の実施形態と同様に、周期信号周波数ｆＣは、間欠発振周波数ｆＩよりも低い周波数に設定され、もしくは、間欠発振周波数ｆＩよりも高くかつ上記間欠発振周波数ｆＩの整数倍以外の周波数に設定され、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差は、間欠発振周波数ｆＩの分布が分散するように設定される。
本変形例によれば、三角波信号Ｓ２０７１の周期より長い周期信号周期ＴＣを有する周期信号ＰＳを、カウントアップ回路２０７３を用いて容易に発生できる。従って、間欠発振周期ＴＩより十分に長い周期信号周期ＴＣを有する周期信号ＰＳを容易に発生できる。さらに、低周波発振回路２０７１のコンデンサ１１１の容量Ｃ０を第１の実施形態に比較して小さく設定できるので、第１の実施形態に比較して制御回路２００の半導体チップサイズを小さくできる。
なお、本変形例では、コンデンサ１１１を低周波発振回路２０７１内に設けたが、本発明はこれに限られず、制御回路２００の外部に設けてもよい。これにより、スイッチング電源装置の仕様に応じて、周期信号周期ＴＣを制御回路２００の外部で調整できる。
第２の実施形態．
図２０は、本発明の第２の実施形態に係る制御回路３００を備えたスイッチング電源装置の構成を示すブロック図であり、図２１は、図２０の周期信号発生回路３０７の回路図である。また、図２２において（ａ）は、図２１の周期信号発生回路３０７によって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２０の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２０のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａ（図５参照。）とを示すグラフである。なお、図２２において、電流検出信号ＶＩＳの変化を明確に示すために、フィードバック端子流出電流ＩＦＢ及び間欠発振周期ＴＩがそれぞれ一定であると仮定している。
図２０において、本実施形態に係るスイッチング電源装置は、第１の実施形態に係るスイッチング電源装置に比較して、制御回路２００に代えて制御回路３００を備えたことを特徴としている。また、制御回路３００は、制御回路２００に比較して、周期信号発生回路２０７ａに代えて周期信号発生回路３０７を備えた点が異なる。
図２１において、周期信号発生回路３０７は、カウントアップ回路２０７３と、所定の定電流Ｉ１２１及びＩ１２３をそれぞれ出力する定電流源１２１及び１２３と、ｐＭＯＳトランジスタ１２２及び１２４とを備えて構成される。周期信号発生回路３０７は、図１８の周期信号発生回路２０７ｂに比較して、カウントアップ回路２０７３にターンオン制御信号ＯＮを入力した点が異なる。本変形例に係る周期信号発生回路３０７は、ターンオン制御信号ＯＮをカウントアップ回路２０７３によってカウントし、そのカウント値に対応する電流を周期信号ＰＳとして出力する。通常動作時は、ターンオン制御信号ＯＮはオンパルス生成回路６１（図４参照。）からの周期的なターンオン信号であるため、周期信号ＰＳも周期的な信号になる。しかしながら、図２２（ａ）に示すように、間欠発振制御時は、間欠発振制御回路２０２からの間欠発振制御信号Ｅｎａｂｌｅがローレベルとなる停止期間において、周期信号ＰＳのレベルは変化しない。周期信号発生回路３０７は、図２２（ａ）の１周期分の規則的なパターン信号を周期信号周波数ｆＣで繰り返すことにより、周期信号ＰＳの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号ＰＳを発生する。なお、第１の実施形態と同様に、周期信号周波数ｆＣは、間欠発振周波数ｆＩよりも低い周波数に設定され、もしくは、間欠発振周波数ｆＩよりも高くかつ上記間欠発振周波数ｆＩの整数倍以外の周波数に設定され、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差は、間欠発振周波数ｆＩの分布が分散するように設定される。
本実施形態によれば、周期信号発生回路３０７からの周期信号ＰＳの周期信号周期ＴＣは、間欠発振周期ＴＩよりも長くなり、かつ、ランダムに近くなるので、第１の実施形態に比較して間欠発振周波数ｆＩの分布をより分散させることができる。
なお、図２１のカウントアップ回路２０７３は２ビットのカウント値を出力したが、カウントアップ回路２０７３のカウント値の最大値は、間欠発振制御時の発振期間内のスイッチング素子２のスイッチング回数より大きい値に設定する方が好ましい。例えば、図２２（ｃ）に示した例では、上述したカウント値の最大値は４であり、間欠発振制御時の発振期間内のスイッチング素子２のスイッチング回数は３回である。これにより、周期信号周期ＴＣを、間欠発振周期ＴＩよりも長くできる。また、カウントアップ回路２０７３からのカウント値のビット数を大きく設定するほど、ドレイン電流ピーク値ＩＤＰの分布の分散度を大きくできる。これにより、トランス１のトランス音のピークをより広くすることができるので、トランス音をより低減できる。
また、本実施形態に係る周期信号発生回路３０７は、ターンオン制御信号ＯＮを用いて、スイッチング素子２がオンされるタイミングのカウント値を用いて周期信号ＰＳを発生したが、本発明はこれに限られず、ターンオフ制御信号ＯＦＦを用いて、スイッチング素子２がオフされるタイミングのカウント値を用いて周期信号ＰＳを発生してもよい。これにより、本実施形態と同様の効果が得られる。
第３の実施形態．
図２３は、本発明の第３の実施形態に係る制御回路４００を備えたスイッチング電源装置の構成を示すブロック図であり、図２４は、図２３の周期信号発生回路４０７ａの回路図である。また、図２５において、（ａ）は、図２４の周期信号発生回路４０７ａによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２３のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａ（図５参照。）とを示すグラフである。なお、図２５において、電流検出信号ＶＩＳの変化を明確に示すために、フィードバック端子流出電流ＩＦＢ及び間欠発振周期ＴＩがそれぞれ一定であると仮定している。
図２３において、本実施形態に係るスイッチング電源装置は、第２の実施形態に係るスイッチング電源装置に比較して、制御回路３００に代えて制御回路４００を備えたことを特徴としている。また、制御回路４００は、制御回路３００に比較して、周期信号発生回路３０７に代えて周期信号発生回路４０７ａを備えた点が異なる。さらに、図２４において、周期信号発生回路４０７ａは、図２１の周期信号発生回路３０７に比較して、ターンオン制御信号ＯＮに代えて間欠発振制御信号Ｅｎａｂｌｅを入力した点のみが異なる。本実施形態に係る周期信号発生回路４０７ａは、間欠発振制御信号Ｅｎａｂｌｅをカウントアップ回路２０７３によってカウントし、そのカウント値に対応する電流を周期信号ＰＳとして出力する。
図２５（ｂ）に示すように、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルは、発振期間の再開タイミングにおいてローレベルからハイレベルに変化する。従って、図２４のカウントアップ回路２０７３は発振期間の開始タイミングのカウント値を用いて周期信号ＰＳを発生するので、周期信号ＰＳの周期信号周期ＴＣを、間欠発振周期ＴＩよりも十分に長く設定できる。また、図２５（ｃ）に示すように、間欠発振制御時に、発振期間毎にターンオフ制御回路２０５ａ（図５参照）の反転入力端子に入力される入力信号Ｓ７３ｉａのレベルを変化させることができ、確実に間欠発振周波数ｆＩを変化させることができる。周期信号発生回路３０７は、図２５（ａ）の１周期分の規則的なパターン信号を周期信号周波数ｆＣで繰り返すことにより、周期信号ＰＳの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号ＰＳを発生する。本実施形態によれば、周期信号発生回路４０７ａは、発振期間の開始タイミングのカウント値を用いて周期信号ＰＳを発生するので、周期信号周期ＴＣは、間欠発振周期ＴＩよりも長くなる。
また、本実施形態によれば、第２の実施形態に比較して、発振期間内でのスイッチング素子２の発振回数と、図２４のカウントアップ回路２０７３のカウント値の最大値との間の関係に制約はない。ただし、第２の実施形態と同様に、カウントアップ回路２０７３からのカウント値のビット数を大きく設定するほど、ドレイン電流ピーク値ＩＤＰの分布の分散度を大きくできる。これにより、トランス１のトランス音のピークをより広くすることができるので、トランス音をより低減できる。
さらに、本実施形態では、発振期間の開始タイミングのカウント値を用いて周期信号ＰＳを発生したが、本発明はこれに限られず、発振期間の開始タイミング及び停止期間の開始タイミングのうちの少なくとも一方のカウント値を用いて周期信号ＰＳを発生すればよい。
第３の実施形態の第１の変形例．
図２６は、本発明の第３の実施形態の第１の変形例に係る制御回路４００Ａを備えたスイッチング電源装置の構成を示すブロック図であり、図２７は、図２６の周期信号発生回路４０７ｂの回路図である。また、図２８において、（ａ）は、図２７の周期信号発生回路４０７ｂによって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２３の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２３のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａ（図５参照。）とを示すグラフである。なお、図２８において、電流検出信号ＶＩＳの変化を明確に示すために、フィードバック端子流出電流ＩＦＢ及び間欠発振周期ＴＩがそれぞれ一定であると仮定している。
図２６において、本変形例に係るスイッチング電源装置は、第３の実施形態に係るスイッチング電源装置に比較して、制御回路４００に代えて制御回路４００Ａを備えたことを特徴としている。また、制御回路４００Ａは、制御回路４００Ａに比較して、周期信号発生回路４０７ａに代えて周期信号発生回路４０７ｂを備えた点が異なる。図２７の周期信号発生回路４０７ｂは、図６の周期信号発生回路２０７ａに比較して、低周波発振回路２０７１に代えて低周波発振回路２０７４を備えたことを特徴としている。さらに、低周波発振回路２０７４は、低周波発振回路２０７１に比較して、ｐＭＯＳトランジスタ１０２及び１０３の接続点と定電流源１０１との間に挿入されたスイッチ１４８をさらに備えたことを特徴としている。ここで、スイッチ１４８は、ハイレベルの間欠発振制御信号Ｅｎａｂｌｅに応答してオンされる一方、ローレベルの間欠発振制御信号Ｅｎａｂｌｅに応答してオフされる。なお、発振期間内でのスイッチング素子２の発振回数に制約はない。
図２７において、周期信号発生回路４０７ｂは、間欠発振制御信号Ｅｎａｂｌｅに従って三角波信号Ｓ２０７１（図６参照。）を周波数変調することにより、周期信号ＰＳを発生する。周期信号発生回路３０７は、図２８（ａ）の１周期分の規則的なパターン信号を周期信号周波数ｆＣで繰り返すことにより、周期信号ＰＳの各周期期間内の周波数と、振幅の極大値及び極小値がそれぞれ一定であるように周期信号ＰＳを発生する。なお、第１の実施形態と同様に、周期信号周波数ｆＣは、間欠発振周波数ｆＩよりも低い周波数に設定され、もしくは、間欠発振周波数ｆＩよりも高くかつ上記間欠発振周波数ｆＩの整数倍以外の周波数に設定され、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差は、間欠発振周波数ｆＩの分布が分散するように設定される。
図６の周期信号発生回路２０７ａは、定電流源１０１からの定電流Ｉ３に対応する充放電電流と、コンデンサ１１１の容量Ｃ０と、定電流源１０８からの定電流Ｉ５と、抵抗１０９の抵抗値Ｒ２とによって設定される周期信号周期ＴＣ（式（４）参照。）を有する周期信号ＰＳを発生した。これに対して、本変形例１に係る周期信号発生回路４０７ｂでは、定電流Ｉ３は、停止期間においてコンデンサ１１１に供給されない。このため、図２８（ａ）に示すように、周期信号発生回路４０７ｂからの周期信号ＰＳの周期信号周期ＴＣは、停止期間の期間長に依存し一定とはならない。
本変形例によれば、周期信号発生回路４０７ｂは、間欠発振制御信号Ｅｎａｂｌｅに従って三角波信号Ｓ２０７１（図６参照。）を周波数変調することにより、周期信号ＰＳを発生するので、周期信号周期ＴＣは、間欠発振周期ＴＩよりも長くなりかつランダムに近くなる。従って、第１の実施形態に比較して、ドレイン電流ピーク値ＩＤＰの分布の分散度を大きくできる。これにより、トランス１のトランス音のピークをより広くすることができるので、トランス音をより低減できる。このとき、低周波発振回路２０７４を構成する各素子の素子値により、ドレイン電流ピーク値ＩＤＰの分布の分散度を制御できる。
第４の実施形態．
図２９は、本発明の第４の実施形態に係る制御回路５００を備えたスイッチング電源装置の構成を示すブロック図であり、図３０は、図２９の周期信号発生回路５０７の回路図である。また、図３１において、（ａ）は、図２９の電圧電流変換回路５０７１に入力される全波整流信号ＳＬＳと、図２９の周期信号発生回路５０７によって発生される周期信号ＰＳを示すグラフであり、（ｂ）は、図２８の間欠発振制御回路２０２によって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｃ）は、図２８のターンオフ制御回路２０５ａの非反転入力端子に入力される入力信号Ｓ７３ｎａと、反転入力端子に入力される入力信号Ｓ７３ｉａとを示すグラフである。なお、図３１において、電流検出信号ＶＩＳの変化を明確に示すために、フィードバック端子流出電流ＩＦＢ及び間欠発振周期ＴＩがそれぞれ一定であると仮定している。
図２９において、本実施形態に係るスイッチング電源装置は、第１の実施形態に係るスイッチング電源装置に比較して、制御回路２００に代えて制御回路５００を備えたことを特徴としている。また、制御回路５００は、制御回路２００に比較して、周期信号発生回路２０７ａに代えて周期信号発生回路５０７を備え、全波整流信号入力端子ＬＳをさらに備えたことを特徴としている。図２９において、商用の交流電源７からの交流電圧は、例えばブリッジダイオード８により整流された後に、入力コンデンサ９を用いて平滑化され、直流の入力電圧Ｖｉｎとして、入力端子Ｔｉ１及びＴｉ２間に出力される。また、交流電源７からの交流電圧は、ダイオード１５１及び１５３と、抵抗１５２、１５４及び１５５とを用いて全波整流された後、全波整流信号ＳＬＳとして、全波整流信号入力端子ＬＳを介して周期信号発生回路５０７に入力される。
図３０において、周期信号発生回路５０７は、インバータ１３０、１４１及び１４７と、パルス発生器５０７２及び５０７３と、ＲＳフリップフロップ１３５及び１４０と、遅延回路５０７４と、電圧電流変換回路５０７１と、スイッチ１２９とを備えて構成される。ここで、パルス発生器５０７２は、縦続接続されたインバータ１３１，１３２及び１３３と、ノアゲート１３４とを備えて構成され、パルス発生器５０７３は、縦続接続されたインバータ１３６，１３７及び１３８と、ノアゲート１３９とを備えて構成される。また、電圧電流変換回路５０７１は、カレントミラー回路を構成するｐＭＯＳトランジスタ１２７及び１２８と、ｎｐｎバイポーラトランジスタ１２５と、抵抗１２６とを備え、図６の電圧電流変換回路２０７２と同様に構成される。さらに、遅延回路５０７４は、所定の定電流Ｉ１４２を出力する定電流源１４２と、ｐＭＯＳトランジスタ１４３と、ｎＭＯＳトランジスタ１４４と、インバータ１４６と、コンデンサ１４５とを備え、図１５の遅延回路２０５３と同様に構成される。
図３０において、全波整流信号ＳＬＳは、電圧電流変換回路５０７１により電流信号に変換され、当該電流信号はスイッチ１２９に出力される。また、間欠発振制御信号Ｅｎａｂｌｅは、インバータ１３０を介してパルス発生器５０７２のインバータ１３１及びノアゲート５０７２の第１の入力端子に入力されるとともに、パルス発生器５０７３のインバータ１３６及びノアゲート１３９の第１の入力端子に入力される。パルス発生器５０７２において、インバータ１３１に入力された信号は、インバータ１３２及び１３３を介してノアゲート１３４の第２の入力端子に入力され、ノアゲート１３４からの出力信号は、ＲＳフリップフロップ１３５のセット入力端子に入力される。また、パルス発生器５０７３において、インバータ１３６に入力された信号は、インバータ１３７及び１３８を介してノアゲート１３９の第２の入力端子に入力され、ノアゲート１３９からの出力信号は、ＲＳフリップフロップ１４０のリセット入力端子に入力される。
図３０において、ターンオン制御信号ＯＮは、ＲＦフリップフロップ１４０のセット入力端子に入力され、ＲＳフリップフロップ１４０からの出力信号は、インバータ１４１を介して遅延回路５０７４に入力され、遅延時間５０７４により、コンデンサ１４５の容量及び定電流Ｉ１４２に対応する所定の遅延時間だけ遅延された後、インバータ１４７を介してＲＳフリップフロップ１３５のリセット入力端子にリセット信号として入力される。さらに、ＲＦフリップフロップ１３５からの出力信号は、スイッチ１２９の制御端子に出力される。
次に、周期信号発生回路５０７の動作を説明する。図３０において、周期信号発生回路５０７は、スイッチ１２９がオンしている期間は、全波整流信号ＳＬＳに対応する電流信号を周期信号ＰＳとして出力する。
また、図３０において、パルス発生器５０７３は、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがハイレベルからローレベルに反転するタイミングでパルス信号を生成し、ＲＳフリップフロップ１４０のリセット入力端子に出力する。従って、ＲＳフリップフロップ１３５のリセット入力端子には、間欠発振制御時に発振が再開される毎に、再開から所定の遅延時間だけ遅れて、インバータ１４７からリセット信号が入力される。一方、パルス発生器５０７２は、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがローレベルからハイレベルに変化するタイミングでパルス信号を生成し、ＲＳフリップフロップ１３５のセット入力端子に出力する。従って、ＲＳフリップフロップ１３５からの出力信号の電圧レベルは、間欠発振制御時に発振期間の開始タイミングにおいてハイレベルになり、これに応答してスイッチ１２９はオンする。また、発振期間の開始タイミングから所定の遅延時間経過後に、ＲＳフリップフロップ１３５からの出力信号の電圧レベルはローレベルに変化し、これに応答してスイッチ１２９はオフする。
一般に、商用の交流電源７からの交流電圧の周期は、間欠発振周期ＴＩよりも十分に長い。従って、本実施形態によれば、発振回路又はカウンタ回路を設けることなく、比較的簡単な回路構成で、間欠発振周期ＴＩよりも十分に周期が長い周期信号周期ＴＣを有する周期信号ＰＳを発生できる。ここで、周期信号発生回路５０７によって発生される周期信号ＰＳは、図３１（ａ）の１周期分の規則的なパターン信号を所定の周期信号周波数ｆＣで繰り返すように生成される。図３１（ａ）の１周期分のパターン信号において、振幅の極大値及び極小値がそれぞれ一定ではない。従って、本実施形態に係る周期信号ＰＳを用いる場合、周期信号周波数ｆＣ及び周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差に対して制約を設けることなく、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
また、本実施形態によれば、図３１（ａ）に示すように、周期信号ＰＳは、間欠発振制御時に発振期間の開始タイミングから、遅延回路５０７４によって設定される所定の遅延時間の間にのみ出力される。従って、スイッチング素子２に流れる電流のピーク値ＩＤＰは、発振期間の開始タイミングから、所定の遅延時間の間にのみ変化される。すなわち、周期信号ＰＳは間欠発振動作のみに影響を与え、通常動作時にフィードバック制御が不安定になる可能性がない。
なお、本実施形態において、スイッチング素子２に流れる電流のピーク値ＩＤＰを、発振期間の開始タイミングから、所定の時間期間において変化させたが、本発明はこれに限られない。例えば、スイッチング素子２に流れる電流のピーク値ＩＤＰを、発振期間の開始タイミングから、スイッチング素子２が所定の回数だけオンオフ制御されるタイミングまでの期間において変化してもよい。具体的には、図３０において、遅延回路５０７４に代えて、ターンオン制御信号ＯＮをカウントアップするカウントアップ回路を設け、間欠発振制御時に、発振期間の開始タイミングからスイッチング素子２が少なくとも１回の所定の回数だけオンオフ制御されるタイミングまでの期間において、スイッチ１２９をオンするように制御すればよい。
また、本実施形態において全波整流信号ＳＬＳを用いて周期信号ＰＳを発生したが、本発明はこれに限られず、交流電源７からの交流電圧を半波整流して得られる信号などの、交流電源７からの交流周波数を有する交流電圧信号を用いて周期信号ＰＳを発生すればよい。
第５の実施形態．
図３２は、本発明の第５の実施形態に係る制御回路６００を備えたスイッチング電源装置の構成を示すブロック図である。また、図３３は、図３２の間欠発振制御回路６０２ａの回路図であり、図３４は、図３２のターンオフ制御回路６０５の回路図である。図３２において、本実施形態に係るスイッチング電源装置は、図１の第１の実施形態に係るスイッチング電源装置に比較して、制御回路２００に代えて制御回路６００を備えたことを特徴としている。また、制御回路６００は、制御回路２００に比較して、間欠発振制御回路２０２に代えて間欠発振制御回路６０２ａを備え、ターンオフ制御回路２０５ａに代えてターンオフ制御回路６０５を備えたことを特徴としている。
図３４において、ターンオフ制御回路６０５は比較器７３を備えて構成される。電流検出信号ＶＩＳは比較器７３の非反転入力端子に入力され、フィードバック制御信号ＥＡＯは比較器７３の反転入力端子に入力される。そして、比較器７３はターンオフ制御信号ＯＦＦを発生してスイッチング制御回路２０４に出力する。
図３３において、間欠発振制御回路６０２ａは、図３の間欠発振制御回路２０２に比較して、インピーダンス変換器として動作するオペアンプ３７と抵抗３６とをさらに備えたことを特徴としている。フィードバック制御信号ＥＡＯは、オペアンプ３７によりインピーダンス変換されて抵抗３６に出力される。一方、周期信号ＰＳは、電流信号として抵抗３６に流れる。従って、フィードバック制御信号ＥＡＯに対応する信号に、周期信号ＰＳが加算され、加算結果の信号は比較器３４の非反転入力端子に入力信号Ｓ３４ｎａとして入力される。すなわち、入力信号Ｓ３４ｎａは、周期信号ＰＳに従ってフィードバック制御信号ＥＡＯを変調することにより得られる。
図３５において、（ａ）は、図３２の出力電流Ｉｏｕｔを示すグラフであり、（ｂ）は、図３２の出力電圧Ｖｏｕｔを示すグラフであり、（ｃ）は、図３２のフィードバック端子流出電流ＩＦＢを示すグラフであり、（ｄ）は、図３３のオペアンプ３７に入力されるフィードバック制御信号ＥＡＯと、図３３の比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２と、図３３の比較器３４の非反転入力端子に入力される入力信号Ｓ３４ｎａとを示すグラフであり、（ｅ）は、図３３の間欠発振制御回路６０２ａによって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｆ）は、図３４のターンオフ制御回路６０５の非反転入力端子に入力される電流検出信号ＶＩＳと、反転入力端子に入力されるフィードバック制御信号ＥＡＯとを示すグラフである。
図３５（ｅ）に示すように、本実施形態に係る間欠発振制御回路６０２ａによれば、第１の実施形態に比較して、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルが反転するタイミングは、周期信号ＰＳに従って変化する。従って、間欠発振制御時に、発振期間の開始タイミング及び終了タイミングが、周期信号ＰＳに従って変化するので、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する（例えば、図３５において、３個の間欠発振周期ＴＩ１，ＴＩ２及びＴＩ３は互いに異なる。）。本実施形態によれば、第１の実施形態と同様に、従来技術に比較して間欠発振周波数ｆＩは分散し、ドレイン電流ＩＤのピーク値は変化し、かつトランス１の音圧強度のピーク値は低下する。従って、従来技術に比較してトランス音が低減される。
さらに、本実施形態によれば、周期信号ＰＳを用いて間欠発振制御信号Ｅｎａｂｌｅを変化させるので、周期信号ＰＳは間欠発振動作のみに影響を与える。従って、第１の実施形態に比較して、通常動作時にフィードバック制御が不安定になる可能性がない。
第５の実施形態の第１の変形例．
図３６は、本発明の第５の実施形態の第１の変形例に係る間欠発振制御回路６０２ｂの回路図である。図３６において、本実施形態に係る間欠発振制御回路６０２ｂは、第５の実施形態に係る間欠発振制御回路６０２ａに比較して、フィードバック制御信号ＥＡＯを入力信号Ｓ３４ｎｂとして比較器３４の非反転入力端子に入力し、定電流源３１とｐＭＯＳトランジスタ３５との間の接続点と抵抗３３との間に、周期信号ＰＳを出力した点が異なる。従って、抵抗３３に流れる電流Ｉ１又は電流（Ｉ１＋Ｉ２）に対して電流信号である周期信号ＰＳが加算されるので、周期信号ＰＳに従って、比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２は変調される。このため、間欠発振制御時に、発振期間の開始タイミング及び終了タイミングが周期信号ＰＳに従って変化するので、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本変形例は第５の実施形態と同様の効果を奏する。
なお、本変形例において、周期信号ＰＳに従って、比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２を変調したが、本発明はこれに限られず、しきい値電圧ＶＲ１のみを変調してもよい。具体的には、しきい値電圧ＶＲ１を設定するための定電流源及び抵抗の第１の直列接続回路と、しきい値電圧ＶＲ２を設定するための定電流源及び抵抗の第２の直列接続回路と、比較器３４からの出力信号に応答してしきい値電圧ＶＲ１又はしきい値電圧ＶＲ２を比較器３４の反転入力端子に入力するためのスイッチ回路とを設け、第１の直列接続回路の定電流源と抵抗との間の接続点に周期信号ＰＳを出力すればよい（例えば、図４５の比較器５４の反転入力端子に接続された回路は、以上説明した構成と同様の構成を有する。）。
第５の実施形態の第２の変形例．
図３７は、本発明の第５の実施形態の第２の変形例に係る間欠発振制御回路６０２ｃの回路図である。図３７において、本変形例に係る間欠発振制御回路６０２ｃは、図２の第１の実施形態に係る間欠発振制御回路２０２に比較して、遅延回路６０２１をさらに備え、遅延回路６０２１に周期信号ＰＳを出力したことを特徴としている。図３７において、フィードバック制御信号ＥＡＯは、入力信号Ｓ３４ｎｃとして比較器３４の非反転入力端子に入力される。また、遅延回路６０２１は、所定の定電流Ｉ３８を出力する定電流源３８と、ｐＭＯＳトランジスタ３９と、ｎＭＯＳトランジスタ４０と、インバータ４２と、コンデンサ４１とを備え、図１５の遅延回路２０５３と同様に構成される。比較器３４からの出力信号は、ｐＭＯＳトランジスタ３９及びｎＭＯＳトランジスタ４０の各ゲートに出力され、インバータ４２からの出力信号は間欠発振制御信号Ｅｎａｂｌｅとして出力される。さらに、定電流源３８からの定電流Ｉ３８に周期信号ＰＳが加算されてｐＭＯＳトランジスタ３９のソースに出力される。
次に、間欠発振制御回路６０２ｃの動作を説明する。比較器３４から、発振期間を終了するためのローレベルの出力信号が出力されると、ｐＭＯＳトランジスタ３９がオンし、定電流Ｉ８２に周期信号ＰＳに対応する電流を加算した充電電流がコンデンサ４１に流れ、インバータ４２からの出力信号が反転すると、ローレベルの間欠発振制御信号Ｅｎａｂｌｅが出力される。すなわち、比較器３４からの出力信号の電圧レベルがハイレベルからローレベルに変化した後、コンデンサ４１の容量及び充電電流に対応する遅延時間だけ遅延した後に、ローレベルの間欠発振制御信号Ｅｎａｂｌｅが出力される。このため、フィードバック制御信号ＥＡＯの電圧レベルが基準電圧ＶＲ未満になった後、上述した遅延時間だけ発振期間が継続した後、スイッチング素子２のスイッチング動作が停止される。
図３７において、コンデンサ４１の充電電流は周期信号ＰＳに従って変化するので、遅延回路６０２１の遅延時間も周期信号ＰＳに従って変化する。すなわち、周期信号ＰＳに従って遅延回路６０２１の遅延時間は変調される。従って、間欠発振制御時に、発振期間の終了タイミングが周期信号ＰＳに従って変化するので、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本変形例は第５の実施形態と同様の効果を奏する。さらに、本変形例によれば、発振期間の開始タイミングは周期信号ＰＳの影響を受けないので、間欠発振制御時に負荷６が急変しても、出力電圧Ｖｏｕｔが急変し、スイッチング素子２のスイッチング動作を速やかに再開できる。
第５の実施形態の第３の変形例．
図３８は、本発明の第５の実施形態の第３の変形例に係る間欠発振制御回路６０２ｄの回路図である。本変形例に係る間欠発振制御回路６０２ｄは、第５の実施形態の第２の変形例に係る間欠発振制御回路６０２ｂ（図３６参照。）に比較して、周期信号ＰＳを、定電流源３２とｐＭＯＳトランジスタ３５との間に出力した点が異なる。従って、ｐＭＯＳトランジスタ３５がオンしているときに抵抗３３に流れる電流（Ｉ１＋Ｉ２）に対して、電流信号である周期信号ＰＳが加算されるので、周期信号ＰＳに従って、比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２のうち、しきい値電圧ＶＲ２のみが変調される。このため、間欠発振制御時に、発振期間の開始タイミングが周期信号ＰＳに従って変化するので、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本変形例は第５の実施形態と同様の効果を奏する。
第５の実施形態の第４の変形例．
図３９は、本発明の第５の実施形態の第４の変形例に係る間欠発振制御回路６０２ｅの回路図である。本変形例に係る間欠発振制御回路６０２ｅは、第５の実施形態の第２の変形例に係る間欠発振制御回路６０２ｃ（図３７参照。）に比較して、比較器３４と遅延回路６０２１との間に挿入されたインバータ４３と、遅延回路６０２１とｐＭＯＳトランジスタ３５との間に挿入されたインバータ４４とをさらに備えた点が異なる。
次に、間欠発振制御回路６０２ｅの動作を説明する。比較器３４から、発振期間を開始するためのハイレベルの出力信号が出力されると、ｐＭＯＳトランジスタ３９がオンし、定電流Ｉ８２に周期信号ＰＳに対応する電流を加算した充電電流がコンデンサ４１に流れ、インバータ４２からの出力信号が反転すると、ローレベルの間欠発振制御信号Ｅｎａｂｌｅが出力される。すなわち、比較器３４からの出力信号の電圧レベルがローレベルからハイレベルに変化した後、コンデンサ４１の容量及び充電電流に対応する遅延時間だけ遅延した後に、ローレベルの間欠発振制御信号Ｅｎａｂｌｅが出力される。このため、フィードバック制御信号ＥＡＯの電圧レベルが基準電圧ＶＲを超えた後、上述した遅延時間だけ停止期間が継続した後、スイッチング素子２のスイッチング動作が開始される。
図３９において、コンデンサ４１の充電電流は周期信号ＰＳに従って変化するので、遅延回路６０２１の遅延時間も周期信号ＰＳに従って変化する。すなわち、周期信号ＰＳに従って遅延回路６０２１の遅延時間は変調される。従って、間欠発振制御時に、発振期間の開始タイミングが周期信号ＰＳに従って変化するので、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本変形例は第５の実施形態と同様の効果を奏する。
第６の実施形態．
図４０は、本発明の第６の実施形態に係る制御回路９００を備えたスイッチング電源装置の構成を示すブロック図であり、図４１は、図４０の間欠発振制御回路６０２ｆの回路図である。図４０において、本実施形態に係るスイッチング電源装置は、図３２の第５の実施形態に係るスイッチング電源装置に比較して、制御回路６００に代えて制御回路９００を備えたことを特徴としている。また、制御回路９００は、制御回路２００に比較して、間欠発振制御回路６０２ａに代えて間欠発振制御回路６０２ｆを備えたことを特徴としている。
図４１において、間欠発振制御回路６０２ｆは、第１の実施形態に係る間欠発振制御回路２０２に比較して、三角波信号ＯＳＣを発生する低周波発振回路６０２３と、ｎＭＯＳトランジスタ５７と、ノアゲート５８と、インバータ５９とをさらに備えた点が異なる。ここで、低周波発振回路６０２３は、所定の定電流Ｉ４５，Ｉ５１及びＩ５２をそれぞれ出力する定電流源４５，５１及び５２と、インバータ５０と、比較器５４と、抵抗５３と、コンデンサ５５と、ｐＭＯＳトランジスタ４６，４７及び５６と、カレントミラー回路を構成するｎＭＯＳトランジスタ４８及び４９とを備え、図６の低周波発振回路２０７１と同様に構成される。また、三角波信号ＯＳＣはｎＭＯＳトランジスタ５７のドレインに出力される。さらに、ｎＭＯＳトランジスタ５７のソースは接地され、ゲートは比較器３４の出力端子に接続される。
図４１において、比較器５４及び比較器３４からの各出力信号はノアゲート５８に入力され、ノアゲート５８からの出力信号はインバータ５９に出力される。そして、インバータ５９からの出力信号は間欠発振制御信号Ｅｎａｂｌｅとして出力される。また、周期信号ＰＳは、定電流源５１からの定電流Ｉ５１に加算される。
上述した各実施形態及びその変形例に係る間欠発振制御回路２０２，６０２ａ，６０２ｂ，６０２ｃ，６０２ｄ及び６０２ｅは、フィードバック制御信号ＥＡＯを用いて発生される所定の信号の電圧レベルが、しきい値電圧ＶＲ１未満になったときに上記発振期間を終了し、停止期間において上述した所定の信号の電圧レベルがしきい値電圧ＶＲ２を超えたときに発振期間を開始するための上記間欠発振制御信号Ｅｎａｂｌｅを発生していた。これに対して、本実施形態に係る間欠発振制御回路６０２ｆは、フィードバック制御信号ＥＡＯの電圧レベルが基準電圧ＶＲ未満であるとき、低周波発振回路６０２３の比較器５４からの出力信号を間欠発振制御信号Ｅｎａｂｌｅとして出力する。すなわち、間欠発振制御回路６０２ｆは、間欠発振制御時に、フィードバック制御信号ＥＡＯではなく三角波信号ＯＳＣを用いて間欠発振制御信号Ｅｎａｂｌｅを発生する。
図４１において、周期信号ＰＳは定電流源５１からの定電流Ｉ５１に加算されるので、ｐＭＯＳトランジスタ５６がオンしているとき及びオフしているときに比較器５４の反転入力端子に入力される電圧は、周期信号ＰＳに従って変化する。この結果、周期信号ＰＳに従って三角波信号ＯＳＣの上限値及び下限値は変化する。すなわち、周期信号ＰＳに従って、三角波信号ＯＳＣの上限値及び下限値は変調される。
図４２において、（ａ）は、図４０の出力電流Ｉｏｕｔを示すグラフであり、（ｂ）は、図４０の出力電圧Ｖｏｕｔを示すグラフであり、（ｃ）は、図４０のフィードバック端子流出電流ＩＦＢを示すグラフであり、（ｄ）は、図４１の間欠発振制御回路６０２ｆの比較器３４の非反転入力端子に入力されるフィードバック制御信号ＥＡＯと、図４１の比較器３４の反転入力端子に入力されるしきい値電圧ＶＲ１及びＶＲ２とを示すグラフであり、（ｅ）は、図４１の低周波発振回路６０２３によって発生される三角波信号ＯＳＣを示すグラフであり、（ｆ）は、図４１の間欠発振制御回路６０２ｆによって発生される間欠発振制御信号Ｅｎａｂｌｅを示すグラフであり、（ｇ）は、図４０のターンオフ制御回路６０５の非反転入力端子に入力される電流検出信号ＶＩＳと、反転入力端子に入力されるフィードバック制御信号ＥＡＯ（図３４参照。）とを示すグラフである。図４２（ｅ）に示すように、三角波信号ＯＳＣの上限値Ｖａ２及び下限値Ｖａ１は、周期信号ＰＳに従って変化している。これに伴って、図４２（ｆ）に示すように、間欠発振制御信号Ｅｎａｂｌｅのハイレベルの期間長（発振期間の期間長）とローレベルの期間長（停止期間の期間長）とが変化する。従って、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する（例えば、図４２において、３個の間欠発振周期ＴＩ１，ＴＩ２及びＴＩ３は互いに異なる。）。
本実施形態によれば、第５の実施形態と同様に、従来技術に比較して間欠発振周波数ｆＩの分布は分散し、ドレイン電流ＩＤのピーク値は変化し、かつトランス１の音圧強度のピーク値は低下する。従って、従来技術に比較してトランス音が低減される。
なお、本実施形態では、コンデンサ５５を低周波発振回路６０２３内に設けたが、本発明はこれに限られず、制御回路９００の外部に設けてもよい。これにより、スイッチング電源装置の仕様に応じて、間欠発振周波数ｆＩを制御回路９００の外部で調整できる。
また、本実施形態では、間欠発振制御時に、低周波発振回路６０２３からの三角波信号ＯＳＣを用いて間欠発振制御信号Ｅｎａｂｌｅを発生したが、本発明はこれに限られず、カウントアップ回路からの離散的な発振信号などの任意の発振信号を用いて間欠発振制御信号Ｅｎａｂｌｅを発生すればよい。
第６の実施形態の第１の変形例．
図４３は、本発明の第６の実施形態の第１の変形例に係る間欠発振制御回路６０２ｇの回路図である。図４３において、本変形例に係る間欠発振制御回路６０２ｇは、第６の実施形態に係る間欠発振制御回路６０２ｆに比較して、周期信号ＰＳを定電流Ｉ４５に加算したことを特徴としている。従って、コンデンサ５５の充放電電流が周期信号ＰＳに従って変化するので、三角波信号ＯＳＣの傾きが周期信号ＰＳに従って変化する。すなわち、間欠発振制御回路６０２ｇは、周期信号ＰＳに従って三角波信号ＯＳＣの時間に対する電圧変化率を変調する。このため、間欠発振制御信号Ｅｎａｂｌｅのハイレベルの期間長（発振期間の期間長）とローレベルの期間長（停止期間の期間長）とが変化する。本変形例は、第６の実施形態と同様の効果を奏する。
第６の実施形態の第２の変形例．
図４４は、本発明の第６の実施形態の第２の変形例に係る間欠発振制御回路６０２ｈの回路図である。図４４において、本変形例に係る間欠発振制御回路６０２ｈは、第６の実施形態に係る間欠発振制御回路６０２ｆに比較して、周期信号ＰＳを定電流Ｉ５２に加算したことを特徴としている。従って、ｐＭＯＳトランジスタ５６がオンしているときに比較器５４の反転入力端子に入力される電圧は周期信号ＰＳに従って変化する。この結果、周期信号ＰＳに従って三角波信号ＯＳＣの上限値は変化する。すなわち、周期信号ＰＳに従って、三角波信号ＯＳＣの上限値は変調される。本変形例は、第６の実施形態と同様の効果を奏する。
第６の実施形態の第３の変形例．
図４５は、本発明の第６の実施形態の第３の変形例に係る間欠発振制御回路６０２ｉの回路図である。図４５において、本変形例に係る間欠発振制御回路６０２ｉは、第６の実施形態に係る間欠発振制御回路６０２ｆに比較して、低周波発振回路６０２３に代えて低周波発振回路６０２３Ａを備えた点が異なる。低周波発振回路６０２３Ａは、低周波発振回路６０２３に比較して、ｎＭＯＳトランジスタ１６１及び１６３と、インバータ１６２と、抵抗１６０とをさらに備え、ｐＭＯＳトランジスタ５６を備えていない点が異なる。
図４５において、ｎＭＯＳトランジスタ１６３は、定電流源５１と抵抗５３との間の接続点と、比較器５４の反転入力端子との間に接続される。また、ｎＭＯＳトランジスタ１６１は、定電流源５２と接地された一端を有する抵抗１６０との間の接続点と、比較器５４の反転入力端子との間に接続される。さらに、比較器５４からの出力信号はｎＭＯＳトランジスタ１６１のゲートに出力されるとともに、インバータ１６２を介してｎＭＯＳトランジスタ１６３のゲートに出力される。そして、周期信号ＰＳは定電流Ｉ５２に加算される。ここで、定電流源５１と抵抗５３との間の接続点の電圧は、定電流源５２と抵抗１６０との間の接続点の電圧より高くなるように設定されている。
従って、本変形例によれば、ｎＭＯＳトランジスタ１６１がオンしているときに比較器５４の反転入力端子に入力される電圧は周期信号ＰＳに従って変化する。この結果、周期信号ＰＳに従って三角波信号ＯＳＣの下限値は変化する。すなわち、周期信号ＰＳに従って、三角波信号ＯＳＣの下限値は変調される。本変形例は、第６の実施形態と同様の効果を奏する。
第７の実施形態．
図４６は、本発明の第７の実施形態に係る制御回路７００を備えたスイッチング電源装置の構成を示すブロック図であり、図４７は、図４６のスイッチング制御回路２０４ａの回路図である。図４６において、本実施形態に係るスイッチング電源装置は、第１の実施形態に係るスイッチング電源装置に比較して、制御回路２００に代えて制御回路７００を備え、ドレイン電流検出抵抗３を備えない点が異なる。上述した各実施形態において、制御回路２００，３００，４００，４００Ａ，５００，６００及び９００は、出力電圧Ｖｏｕｔ及びドレイン電流ＩＤに基づいてスイッチング素子２のスイッチング動作を制御する電流モードのパルス幅変調制御を行った。これに対して、本実施形態に係る制御回路７００は、出力電圧Ｖｏｕｔに基づいてスイッチング素子２のスイッチング動作を制御する電圧モードのパルス幅変調制御を行う。
図４６において、制御回路７００は、フィードバック信号制御回路２０１と、周期信号発生回路２０７ａと、間欠発振制御回路２０２と、スイッチング制御回路２０４ａとを備えて構成される。フィードバック信号制御回路２０１は、第１の実施形態と同様にフィードバック制御信号ＥＡＯを発生して間欠発振制御回路２０２及びスイッチング制御回路２０４ａに出力する。また、間欠発振制御回路２０２は、第１の実施形態と同様に間欠発振制御信号Ｅｎａｂｌｅを発生してスイッチング制御回路２０４ａに出力する。さらに、周期信号発生回路２０７ａは、第１の実施形態と同様に周期信号ＰＳを発生してスイッチング制御回路２０４ａに出力する。
また、図４７において、スイッチング制御回路２０４ａは、三角波信号Ｓ７０７１を発生する発振回路７０７１と、オペアンプ７１と、抵抗７２と、比較器７５０と、アンドゲート７５１とを備えて構成される。発振回路７０７１は、所定の定電流Ｉ７０１，Ｉ７０７及びＩ７０８をそれぞれ出力する定電流源７０１，７０７及び７０８と、インバータ７０６と、比較器７１０と、抵抗７０９と、コンデンサ７１１と、ｐＭＯＳトランジスタ７０２，７０３及び７１２と、カレントミラー回路を構成するｎＭＯＳトランジスタ７０４及び７０５とを備え、図６の低周波発振回路２０７１と同様に構成される。三角波信号Ｓ７０７１は、入力信号Ｓ７５０ｉａとして比較器７５０の反転入力端子に入力される。また、フィードバック制御信号ＥＡＯは、オペアンプ７１によりインピーダンス変換されて抵抗７２に出力される。一方、周期信号ＰＳは、電流信号として抵抗７２に流れる。従って、フィードバック制御信号ＥＡＯに対応する信号に、周期信号ＰＳが加算され、加算結果の信号は比較器７５０の非反転入力端子に入力信号Ｓ７５０ｎａとして入力される。
さらに、図４７において、間欠発振制御信号Ｅｎａｂｌｅはアンドゲート７５１の第１の入力端子に入力され、比較器７５０からの出力信号はアンドゲート７５１の第２の入力端子に入力される。そして、アンドゲート７５１からの出力信号は、スイッチング制御信号ＳＣとして出力端子ＯＵＴを介してスイッチング素子２のゲートに出力される。
従って、本実施形態によれば、スイッチング制御回路２０４ａは、周期信号ＰＳに従ってフィードバック制御信号ＥＡＯを変調することにより入力信号Ｓ７５０ｎａを発生することにより、スイッチング制御信号ＳＣを発生するタイミングを変化させる。その結果、スイッチング素子２に流れる電流のピーク値ＩＤＰが変化するので、間欠発振周波数ｆＩの分布を分散させることができる。従って、間欠発振制御時に負荷６の変動が比較的小さくても、間欠発振周波数ｆＩの分布は分散し、従来技術に比較して、トランス１からのトランス音が低減される。
第７の実施形態の第１の変形例．
図４８は、本発明の第７の実施形態の第１の変形例に係るスイッチング制御回路２０４ｂの回路図である。図４８において、本変形例に係るスイッチング制御回路２０４ｂは、第７の実施形態に係るスイッチング制御回路２０４ａに比較して、比較器７５０の非反転入力端子に入力される入力信号Ｓ７０５ｎｂの発生方法が異なる。
図４８において、スイッチング制御回路２０４ｂは、発振回路７０７１と、比較器７５０と、アンドゲート７５１と、所定の定電流Ｉ７４及びＩ７５をそれぞれ出力する定電流源７４及び７５と、抵抗７６と、比較器７７と、インバータ７８と、例えばｎＭＯＳトランジスタ又はトランスミッションゲート回路であるスイッチ７９及び８０とを備えて構成される。ここで、比較器７５０の非反転入力端子に接続された回路は、図１２の比較器７３の反転入力端子に接続された回路と同一であり、図１２の比較器７３の反転入力端子に入力される入力信号Ｓ７３ｉｂと同一の入力信号Ｓ７５０ｎｂが比較器７５０の非反転入力端子に入力される。
本変形例によれば、通常動作時は、スイッチ８０がオンし、比較器７５０において三角波信号Ｓ７０７１はフィードバック制御信号ＥＡＯと比較されるので、スイッチング制御回路２０４ｂは、周期信号ＰＳの影響を受けることなく、スイッチング制御信号ＳＣを発生する。このため、第７の実施形態に比較して、通常動作時のドレイン電流ピーク値ＩＤＰは周期信号ＰＳの影響を受けないので、フィードバック制御が不安定になる可能性がない。
また、間欠発振制御時は、スイッチ７９がオンし、比較器７５０において三角波信号Ｓ７０７１は、周期信号ＰＳに定電流Ｉ７４及びＩ７５を加算した電流に抵抗７６の抵抗値を乗じた電圧ＶＪと比較される。従って、比較器７５０の非反転入力端子に入力される入力信号Ｓ７５０ｎｂの電圧レベルの下限値（限界値である。）は電圧ＶＪに設定され、これにより、ドレイン電流ピーク値ＩＤＰには電圧ＶＪに対応する下限値が設定される。さらに、電圧ＶＪは周期信号ＰＳと同様に変化する（すなわち、周期信号ＰＳに従って電圧ＶＪは変調される）ので、周期信号ＰＳに従ってドレイン電流ピーク値ＩＤＰの下限値は変調される。
従って、本変形例によれば、周期信号ＰＳに従って間欠発振制御時のスイッチング素子２のドレイン電流ピーク値ＩＤＰの下限値が変調されるので、例えば、スイッチング電源装置の待機状態において負荷６の変動が小さいときにも第１の実施形態と同様に間欠発振周波数ｆＩの分布は分散し、従来技術に比較して電源効率を悪化させることなくトランス１からのトランス音を低減できる。さらに、第７の実施形態に比較して、通常動作時のドレイン電流ピーク値ＩＤＰは周期信号ＰＳの影響を受けないので、フィードバック制御が不安定になる可能性がない。
第７の実施形態の第２の変形例．
図４９は、本発明の第７の実施形態の第２の変形例に係るスイッチング制御回路２０４ｃの回路図である。図４９において、本変形例に係るスイッチング制御回路２０４ｃは、第７の実施形態に係るスイッチング制御回路２０４ａに比較して、フィードバック制御信号ＥＡＯを入力信号Ｓ７５０ｎｃとして比較器７５０の非反転入力端子に入力し、周期信号ＰＳを定電流Ｉ７０７に加算した点が異なる。
図４９において、周期信号ＰＳは定電流源７０７からの定電流Ｉ７０７に加算されるので、ｐＭＯＳトランジスタ７１２がオンしているとき及びオフしているときに比較器７１０の反転入力端子に入力される電圧は、周期信号ＰＳに従って変化する。この結果、周期信号ＰＳに従って三角波信号Ｓ７０７１の上限値及び下限値は変化する。すなわち、周期信号ＰＳに従って、三角波信号Ｓ７０７１の上限値及び下限値は変調される。従って、スイッチング制御信号ＳＣのハイレベルの期間長（スイッチング素子２がオンする期間の期間長）とローレベルの期間長（スイッチング素子２がオフする期間の期間長）とが変化する。従って、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本実施形態は、第７の実施形態と同様の効果を奏する。
なお、本実施形態において、スイッチング制御回路２０４ｃは、周期信号ＰＳに従って、三角波信号Ｓ７０７１の上限値及び下限値を変調したが、本発明はこれに限られない。例えば、周期信号ＰＳを定電流Ｉ７０８に加算することにより、周期信号ＰＳに従って、三角波信号Ｓ７０７１の上限値のみを変調してもよい。また、周期信号ＰＳに従って、三角波信号Ｓ７０７１の下限値のみを変調してもよい。この場合、比較器７１０の反転入力端子に入力される第１の基準電圧を設定するための定電流源及び抵抗の第１の直列接続回路と、第１の基準電圧より高い第２の基準電圧を設定するための定電流源及び抵抗の第２の直列接続回路と、比較器７１０からの出力信号に応答して第１の基準電圧又は第２の基準電圧を比較器７１０の反転入力端子に入力するためのスイッチ回路とを設け、第１の直列接続回路の定電流源と抵抗との間の接続点に周期信号ＰＳを出力すればよい（例えば、図４５の比較器５４の反転入力端子に接続された回路は、以上説明した構成と同様の構成を有する。）。
第７の実施形態の第３の変形例．
図５０は、本発明の第７の実施形態の第３の変形例に係るスイッチング制御回路２０４ｄの回路図である。図５０において、本変形例に係るスイッチング制御回路２０４ｄは、第７の実施形態に係るスイッチング制御回路２０４ａに比較して、フィードバック制御信号ＥＡＯを入力信号Ｓ７５０ｎｄとして比較器７５０の非反転入力端子に入力し、周期信号ＰＳを定電流Ｉ７０１に加算した点が異なる。従って、コンデンサ７１１の充放電電流が周期信号ＰＳに従って変化するので、三角波信号Ｓ７０７１の傾きが周期信号ＰＳに従って変化する。すなわち、スイッチング制御回路２０４ｄは、周期信号ＰＳに従って三角波信号Ｓ７０７１の時間に対する電圧変化率を変調する。従って、スイッチング制御信号ＳＣのハイレベルの期間長（スイッチング素子２がオンする期間の期間長）とローレベルの期間長（スイッチング素子２がオフする期間の期間長）とが変化する。従って、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本実施形態は、第７の実施形態と同様の効果を奏する。
第７の実施形態の第４の変形例．
図５１は、本発明の第７の実施形態の第４の変形例に係るスイッチング制御回路２０４ｅの回路図である。本変形例に係るスイッチング制御回路２０４ｅは、第７の実施形態に係るスイッチング制御回路２０４ａに比較して、フィードバック制御信号ＥＡＯを入力信号Ｓ７５０ｎｅとして比較器７５０の非反転入力端子に出力し、比較器７５０とアンドゲート７５１との間に遅延回路６０２１を挿入した点が異なる。
図５１において、スイッチング制御回路２０４ｅは、発振回路７０７１と、比較器７５０と、遅延回路６０２１と、インバータ４３及び４４と、アンドゲート７５１とを備えて構成される。ここで、発振回路７０７１からの三角波信号Ｓ７０７１は、入力信号Ｓ７５０ｉｅとして比較器７５０の反転入力端子に入力され、フィードバック制御信号ＥＡＯは入力信号Ｓ７５０ｎｅとして比較器７５０の非反転入力端子に入力される。比較器７５０からの出力信号は、インバータ４３と、図３７の遅延回路６０２１と同様に構成された遅延回路６０２１と、インバータ４４とを介してアンドゲート７５１に出力される。また、定電流源３８からの定電流Ｉ３８に周期信号ＰＳが加算されてｐＭＯＳトランジスタ３９のソースに出力される。
次に、スイッチング制御回路２０４ｅの動作を説明する。比較器７５０から、スイッチング素子２をオンするためのハイレベルの出力信号が出力されると、ｐＭＯＳトランジスタ３９がオンし、定電流Ｉ８２に周期信号ＰＳに対応する電流を加算した充電電流がコンデンサ４１に流れ、インバータ４２からの出力信号が反転すると、ハイレベルの出力信号がインバータ７４から出力される。すなわち、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがハイレベルのとき、比較器７５０からの出力信号の電圧レベルがローレベルからハイレベルに変化した後、コンデンサ４１の容量及び充電電流に対応する遅延時間だけ遅延した後に、ハイレベルのスイッチング制御信号ＳＣが出力される。このため、三角波信号Ｓ７０７１の電圧レベルがフィードバック制御信号ＥＡＯの電圧レベル未満になった後、上述した遅延時間だけスイッチング素子２のオフ状態が継続した後、スイッチング素子２はオンする。
図５１において、コンデンサ４１の充電電流は周期信号ＰＳに従って変化するので、遅延回路６０２１の遅延時間も周期信号ＰＳに従って変化する。すなわち、周期信号ＰＳに従って遅延回路６０２１の遅延時間は変調される。従って、間欠発振制御時に、スイッチング素子２のオン期間の開始タイミングが周期信号ＰＳに従って変化するので、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本変形例は第７の実施形態と同様の効果を奏する。
第７の実施形態の第５の変形例．
図５２は、本発明の第７の実施形態の第５の変形例に係るスイッチング制御回路２０４ｆの回路図である。図５２において、本実施形態に係るスイッチング制御回路２０４ｆは、第７の実施形態の第４の変形例に係るスイッチング制御回路２０４ｅに比較して、インバータ４３及び４４を削除した点が異なる。
図５２において、比較器７５０から、スイッチング素子２をオフするためのローレベルの出力信号が出力されると、ｐＭＯＳトランジスタ３９がオンし、定電流Ｉ ３８ に周期信号ＰＳに対応する電流を加算した充電電流がコンデンサ４１に流れ、インバータ４２からの出力信号が反転すると、ハイレベルの出力信号がインバータ７４から出力される。すなわち、間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがハイレベルのとき、比較器７５０からの出力信号の電圧レベルがハイレベルからローレベルに変化した後、コンデンサ４１の容量及び充電電流に対応する遅延時間だけ遅延した後に、ローレベルのスイッチング制御信号ＳＣが出力される。このため、三角波信号Ｓ７０７１の電圧レベルがフィードバック制御信号ＥＡＯの電圧レベルより高くなった後、上述した遅延時間だけスイッチング素子２のオン状態が継続した後、スイッチング素子２はオフする。
図５２において、コンデンサ４１の充電電流は周期信号ＰＳに従って変化するので、遅延回路６０２１の遅延時間も周期信号ＰＳに従って変化する。すなわち、周期信号ＰＳに従って遅延回路６０２１の遅延時間は変調される。従って、間欠発振制御時に、スイッチング素子２のオン期間の終了タイミングが周期信号ＰＳに従って変化するので、間欠発振周期ＴＩは、周期信号ＰＳに従って変化する。本変形例は第７の実施形態と同様の効果を奏する。
第８の実施形態．
図５３は、本発明の第８の実施形態に係る制御回路８００を備えたスイッチング電源装置の構成を示すブロック図である。図５３において、本実施形態に係るスイッチング電源装置は、第７の実施形態に係るスイッチング電源装置（図４６参照。）に比較して、制御回路７００に代えて制御回路８００を備えた点が異なる。また、制御回路８００は、制御回路７００に比較して、スイッチング制御回路２０４ａに代えてスイッチング制御回路２０４ｇを備え、間欠発振制御回路２０２に代えて第５の実施形態及びその変形例に係る間欠発振制御回路６０２ａ，６０２ｂ，６０２ｃ，６０２ｄ又は６０２ｅを備えたことを特徴とする。
図５３において、スイッチング制御回路２０４ｇは、三角波信号Ｓ７０７１を発生する発振回路７０７１と、比較器７５０と、アンドゲート７５１とを備えて構成される。フィードバック制御回路２０１は、フィードバック制御信号ＥＡＯを発生して間欠発振制御回路路６０２ａ，６０２ｂ，６０２ｃ，６０２ｄ又は６０２ｅと、比較器７５０の非反転入力端子とに出力する。また、発振回路７０７１は、三角波信号Ｓ７０７１を比較器７５０の反転入力端子に出力する。比較器７５０からの出力信号は、アンドゲート７５１の第１の入力端子に出力される。一方、周期信号発生回路２０７ａは、周期信号ＰＳを発生して間欠発振制御回路６０２ａ，６０２ｂ，６０２ｃ，６０２ｄ又は６０２ｅに出力する。そして、間欠発振制御回路６０２ａ，６０２ｂ，６０２ｃ，６０２ｄ又は６０２ｅは、間欠発振制御信号Ｅｎａｂｌｅを発生してアンドゲート７５１の第２の入力端子に出力する。アンドゲート７５１からの出力信号は、スイッチング制御信号ＳＣとして出力端子ＯＵＴを介してスイッチング素子２のゲートに出力される。本実施形態は、第５の実施形態及びその各変形例と同様の効果を奏する。
なお、第１の実施形態の第４の変形例において、スイッチング素子２に流れる電流のピーク値ＩＤＰの変化量を、出力電圧が低くなるほど（すなわち、出力電力が大きくなるほど）、小さくなるように制御したが、第１の実施形態の他の変形例、第２〜第４の実施形態及びその変形例、ならびに第７の実施形態及びその変形例において、スイッチング素子２に流れる電流のピーク値ＩＤＰの変化量を、出力電圧が低くなるほど（すなわち、出力電力が大きくなるほど）、小さくなるように制御してもよい。
また、第４の実施形態において、スイッチング素子２に流れる電流のピーク値ＩＤＰを、発振期間の開始タイミングから所定の遅延時間の間にのみ変化したが、本発明はこれに限られず、第１〜第３、第７の実施形態及びその変形例において、スイッチング素子２に流れる電流のピーク値ＩＤＰを、発振期間の開始タイミングから所定の遅延時間の間にのみ変化してもよい。もしくは、第１〜第３、第７の実施形態及びその変形例において、スイッチング素子２に流れる電流のピーク値ＩＤＰを、発振期間の開始タイミングから、スイッチング素子２が所定の回数だけオンオフ制御されるタイミングまでの期間において変化してもよい。
さらに、以上説明した第１〜第３の実施形態及び各変形例並びに第５の実施形態〜第８の実施形態及び各変形例において、所定のパターン信号を周期信号周波数ｆＣで繰り返すことにより、各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように周期信号ＰＳを発生する周期信号発生回路２０７ａ，２０７ｂ，３０７，４０７ａ，又は４０７ｂを用いたが、本発明はこれに限られず、周期信号発生回路２０７ａ，２０７ｂ，３０７，４０７ａ，４０７ｂ及び５０７のうちのいずれか１つの周期信号発生回路を用いればよい。このとき、第１の実施形態において説明したように、周期信号発生回路２０７ａ，２０７ｂ，３０７，４０７ａ，又は４０７ｂを用いる場合は、周期信号周波数ｆＣは間欠発振周波数ｆＩよりも低い周波数に設定され、もしくは、間欠発振周波数ｆＩよりも高くかつ間欠発振周波数ｆＩの整数倍以外の周波数に設定され、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差は、間欠発振周波数ｆＩの分布が分散するように設定される。また、第４の実施形態に係る周期信号発生回路５０７を用いる場合には、周期信号周波数ｆＣ及び周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差に対する制約はない。
第９の実施形態．
図５４は、本発明の第９の実施形態に係る周期信号発生回路６０７ａの回路図である。以上説明した第１〜第８の実施形態及びその変形例において、周期信号発生回路２０７ａ，２０７ｂ，３０７，４０７ａ，４０７ｂ又は５０７に代えて、本実施形態に係る周期信号発生回路６０７ａを用いてもよい。
図５４において、周期信号発生回路６０７ａは、所定の定電流Ｉ６０７２，Ｉ６０７３，Ｉ６０７４，Ｉ６０７５及びＩ６０７６をそれぞれ出力する定電流源６０７２，６０７３，６０７４，６０７５，６０７６と、定電流源６０７２，６０７３，６０７４，６０７５，６０７６にそれぞれ接続されたソースを有するｐＭＯＳトランジスタ６０９２，６０９３，６０９４，６０９５，６０９６と、互いに直列に接続されたＤフリップフロップＦＦ０，ＦＦ１，ＦＦ２及びＦＦ３と、セレクタ６０７１とを備えて構成される。
図５４において、間欠発振制御信号Ｅｎａｂｌｅは、ＤフリップフロップＦＦ０のクロック入力端子に入力され、ＤフリップフロップＦＦ０からの出力信号は、ＤフリップフロップＦＦ１のクロック入力端子と、ｐＭＯＳトランジスタ６０９２及び６０９４の各ゲートに出力される。また、ＤフリップフロップＦＦ１からの出力信号は、ＤフリップフロップＦＦ２のクロック入力端子と、ｐＭＯＳトランジスタ６０９３及び６０９５の各ゲートに出力される。さらに、ＤフリップフロップＦＦ２からの出力信号は、ＤフリップフロップＦＦ３のクロック入力端子と、ｐＭＯＳトランジスタ６０９６のゲートに出力される。またさらに、ＤフリップフロップＦＦ２からの出力信号はセレクタ６０７１に出力される。ｐＭＯＳトランジスタ６０９２及び６０９３に流れる電流は加算され、加算後の電流信号Ｉａはセレクタ６０７１に出力される。また、ｐＭＯＳトランジスタ６０９４，６０９５及び６０９６に流れる電流は加算され、加算後の電流信号Ｉｂはセレクタ６０７２に出力される。セレクタ６０７１は、ＤフリップフロップＦＦ３からの出力信号に従って、電流信号Ｉａ及びＩｂのうちの一方の電流を選択し、選択された電流信号Ｉａ又はＩｂを周期信号ＰＳとして出力する。なお、電流比Ｉ６０７２：Ｉ６０７３：Ｉ６０７４：Ｉ６０７５：Ｉ６０７６は、電流信号Ｉａ及びＩｂの各周波数が間欠発振周波数ｆＩの半分及び整数倍以外の周波数になるように設定される。
従って、周期信号発生回路６０７ａは、所定の規則的なパターン信号を所定の周期信号周波数ｆＣで繰り返すことにより振幅の極大値及び極小値がそれぞれ一定な状態であるように周期信号ＰＳを発生する。具体的には上述したパターン信号は、増加して減少する電流信号Ｉａに対応する第１の周期パターンと、増加して減少する電流信号Ｉｂに対応する第２の周期パターンとを含み、第１の周期パターンの期間長と第２の周期パターンの期間長とは互いに異なる。すなわち、周期信号ＰＳの各周期期間内において、周波数は変化する。従って、本実施形態によれば第１の周期パターンに対応する信号を用いて間欠発振周波数ｆＩの分布を分散させ、かつ第２の周期パターンに対応する信号を用いて間欠発振周波数ｆＩの分布を分散させることができる。このため、周期信号周波数ｆＣ及び周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差に対して制約を設けることなく、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
なお、電流信号Ｉａの周波数と電流信号Ｉｂの周波数がともに間欠発振周波数ｆＩの半分又は整数倍であり、かつ電流信号Ｉａ及びＩｂ間の位相差が間欠発振周波数ｆＩの分布を分散させることができる位相差ではない場合は、間欠発振周波数ｆＩの分布を分散させることはできないので、電流比Ｉ６０７２：Ｉ６０７３：Ｉ６０７４：Ｉ６０７５：Ｉ６０７６は、電流信号Ｉａ及びＩｂの各周波数及び位相差がこの場合に該当しないように設定される。例えば、本実施形態において、電流比Ｉ６０７２：Ｉ６０７３：Ｉ６０７４：Ｉ６０７５：Ｉ６０７６は、１：２：０．５：１：２に設定される。
また、本実施形態において、周期信号発生回路６０７ａは間欠発振制御信号Ｅｎａｂｌｅを用いて周期信号ＰＳを発生したが、本発明はこれに限られず、間欠発振制御信号Ｅｎａｂｌｅの分周信号、ターンオン制御信号ＯＮ、ターンオン制御信号ＯＮの分周信号、図２７の低周波発振回路２０７４からの出力電圧Ｖｂ、当該出力電圧Ｖｂの分周信号、図２９の全波整流信号ＳＬＳ又は全波整流信号ＳＬＳの分周信号を用いて、周期信号ＰＳを発生してもよい。ただし、出力電圧Ｖｂ、出力電圧Ｖｂの分周信号、図２９の全波整流信号ＳＬＳ又は全波整流信号ＳＬＳの分周信号を用いる場合は、例えば図６４の回路構成のように、インバータ８０９１及び８０９２を用いてデジタル信号に変換し、当該デジタル信号を周期信号発生回路６０７ａに入力する。
第１０の実施形態．
図５５は、本発明の第１０の実施形態に係る周期信号発生回路６０７ｂの回路図である。以上説明した第１〜第８の実施形態及びその変形例において、周期信号発生回路２０７ａ，２０７ｂ，３０７，４０７ａ，４０７ｂ又は５０７に代えて、本実施形態に係る周期信号発生回路６０７ｂを用いてもよい。
図５５において、周期信号発生回路６０７ｂは、擬似ランダムパターン発生回路８０７３と、所定の定電流Ｉ６０７７，Ｉ６０７８，Ｉ６０７９及びＩ６０８０をそれぞれ出力する定電流源６０７７，６０７８，６０７９及び６０８０と、定電流源６０７７，６０７８，６０７９及び６０８０にそれぞれ接続されたソースを有するｐＭＯＳトランジスタ６０８１，６０８２，６０８３及び６０８４とを備えて構成される。ここで、Ｉ６０７７：Ｉ６０７８：Ｉ６０７９：Ｉ６０８０は、例えば、１：２：４：８に設定される。また、擬似ランダムパターン発生回路８０７３は、ＤフリップフロップＤＦＦ０，ＤＦＦ１，ＤＦＦ２及びＤＦＦ３と、エクスクルシブオアゲート８０７５とを備えて構成され、間欠発振制御信号Ｅｎａｂｌｅを入力し、入力された間欠発振制御信号Ｅｎａｂｌｅの周期の１５倍の周期を有する４ビットの擬似ランダムパターンを発生する。
また、図５５において、擬似ランダムパターン発生回路８０７３からの擬似ランダムパターンの各ビットに対応する信号は、ｐＭＯＳトランジスタ６０８１，６０８２，６０８３及び６０８４の各ゲートに出力され、ｐＭＯＳトランジスタ６０８１，６０８２，６０８３及び６０８４に流れる各電流の和の電流は、周期信号ＰＳとして出力される。従って、周期信号発生回路６０７ｂによって発生される周期信号ＰＳは、入力される信号の周期の１５倍の周期信号周期ＴＣを有する擬似ランダムパターン信号である。すなわち、周期信号発生回路６０７ｂは、擬似ランダムパターン発生回路８０７３によって発生される所定のランダムパターンを所定の周期信号周波数ｆＣで繰り返すことにより振幅の極大値及び極小値がそれぞれ一定ではない状態で変化するように周期信号ＰＳを発生する。
従って、擬似ランダムパターン発生回路８０７３によって発生される所定のランダムパターンを用いて間欠発振周波数ｆＩの分布を分散させるので、周期信号周波数ｆＣ及び周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差に対して制約を設けることなく、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
なお、本実施形態において、周期信号発生回路６０７ｂは間欠発振制御信号Ｅｎａｂｌｅを用いて周期信号ＰＳを発生したが、本発明はこれに限られず、間欠発振制御信号Ｅｎａｂｌｅの分周信号、ターンオン制御信号ＯＮ、ターンオン制御信号ＯＮの分周信号、図２７の低周波発振回路２０７４からの出力電圧Ｖｂ、当該出力電圧Ｖｂの分周信号、図２９の全波整流信号ＳＬＳ又は全波整流信号ＳＬＳの分周信号を用いて、周期信号ＰＳを発生してもよい。ただし、出力電圧Ｖｂ、出力電圧Ｖｂの分周信号、図２９の全波整流信号ＳＬＳ又は全波整流信号ＳＬＳの分周信号を用いる場合は、例えば図６４の回路構成のように、インバータ８０９１及び８０９２を用いてデジタル信号に変換し、当該デジタル信号を周期信号発生回路６０７ａに入力する。
なお、本実施形態において、擬似ランダムパターン発生回路８０７３にターンオン制御信号ＯＮ、間欠発振制御信号Ｅｎａｂｌｅ、ターンオン制御信号ＯＮの分周信号又は間欠発振制御信号Ｅｎａｂｌｅの分周信号を入力したが、本発明はこれに限られず、図２１の周期信号発生回路３０７又は図２４の周期信号発生回路４０７ａ等の発振回路からの出力信号を入力してもよい。
第１１の実施形態．
以上説明した第１〜第８の実施形態及びその変形例において、周期信号発生回路２０７ａ，２０７ｂ，３０７，４０７ａ，４０７ｂ又は５０７からの周期信号ＰＳに代えて、以下に説明する本実施形態及びその変形例に係る変化信号発生回路８０７ａ，８０７ｂ，８０７ｃ，８０７ｄ，８０７ｅ又は８０７ｆからの変化信号Ｊｉｔｔｅｒを用いてもよい。この場合、詳細後述するように、周期信号周波数ｆＣ及び周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差に対して制約を設けることなく、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
図５６は、本発明の第１１の実施形態に係る変化信号発生回路８０７ａの回路図であり、図５７は、図５６の変化信号発生回路８０７ａの動作を示すタイミングチャートである。図５６において、変化信号発生回路８０７ａは、設定信号発生回路８０７０ａと、セレクタ８０７４と、パターン信号発生回路８０７６とを備えて構成される。ここで、パターン信号発生回路８０７６は、図２４の周期信号発生回路４０７ａと同様に構成される。また、設定信号発生回路８０７０ａは、ＤフリップフロップＦＦ０〜ＦＦ２を備えた分周回路８０７１と、ＤフリップフロップＦＦ３及びＦＦ４を備えた規則パターン発生回路８０７４Ｒとを備えて構成される。ここで、ＤフリップフロップＦＦ０〜ＦＦ４は互いに直列に接続される。
図５６において、間欠発振制御信号Ｅｎａｂｌｅは、分周回路８０７１及びセレクタ８０７４に出力される。また、分周回路８０７１は、入力される間欠発振制御信号Ｅｎａｂｌｅを分周して、間欠発振制御信号Ｅｎａｂｌｅの２倍の周期を有する分周信号Ｅｎａｂｌｅ２と、間欠発振制御信号Ｅｎａｂｌｅの４倍の周期を有する分周信号Ｅｎａｂｌｅ４と、間欠発振制御信号Ｅｎａｂｌｅの８倍の周期を有する分周信号Ｅｎａｂｌｅ８とを発生し、分周信号Ｅｎａｂｌｅ２，Ｅｎａｂｌｅ４及びＥｎａｂｌｅ８をセレクタ８０７４に出力するとともに、分周信号Ｅｎａｂｌｅ８を擬似ランダムパターン発生回路８０７３に出力する。また、規則パターン発生回路８０７４Ｒは、分周信号Ｅｎａｂｌｅ８を分周して、間欠発振制御信号Ｅｎａｂｌｅの１６倍の周期を有する変調パターン設定信号ｓｅｌ０と、間欠発振制御信号Ｅｎａｂｌｅの３２倍の周期を有する変調パターン設定信号ｓｅｌ１とを発生して、セレクタ８０７４に出力する。セレクタ８０７４は、変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、間欠発振制御信号Ｅｎａｂｌｅ、分周信号Ｅｎａｂｌ２，Ｅｎａｂｌａ４及びＥｎａｂｌｅ８のうちの１つの信号を選択し、選択された信号を周波数制御信号ＳＳとしてパターン信号発生回路８０７６に出力する。そして、パターン信号発生回路８０７６は、周波数制御信号ＳＳを用いて変化信号Ｊｉｔｔｅｒを発生する。
図５７に示すように、１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１は、間欠発振制御周期ＴＩの３２倍の周期を有する周期的な設定信号である。従って、本実施形態に係る変化信号発生回路８０７ａは、周期的な１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、パターン信号発生回路８０７６によって発生される規則的なパターン信号（図２５（ａ）の周期信号ＰＳに対応する。）の周波数を変調することにより、変化信号Ｊｉｔｔｅｒを発生する。本実施形態によれば、間欠発振制御周期ＴＩの３２倍の各期間内において、変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って変化信号Ｊｉｔｔｅｒの周波数が変化し、発振期間（図５７の間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがハイレベルの期間）毎に変化信号Ｊｉｔｔｅｒの振幅が変化するので、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
第１１の実施形態の第１の変形例．
図５８は、本発明の第１１の実施形態の第１の変形例に係る変化信号発生回路８０７ｂの回路図であり、図５９は、図５８の変化信号発生回路８０７ｂの動作を示すタイミングチャートである。図５８において、変化信号発生回路８０７ｂは、変化信号発生回路８０７ａに比較して、設定信号発生回路８０７０ａに代えて設定信号発生回路８０７０ｂを備えたことを特徴としている。図５８において、設定信号発生回路８０７０ｂは、分周回路８０７１と、擬似ランダムパターン発生回路８０７３とを備えて構成される。
図５８において、間欠発振制御信号Ｅｎａｂｌｅは、分周回路８０７１及びセレクタ８０７４に出力される。分周回路８０７１は、入力される間欠発振制御信号Ｅｎａｂｌｅを分周して、間欠発振制御信号Ｅｎａｂｌｅの２倍の周期を有する分周信号Ｅｎａｂｌｅ２と、間欠発振制御信号Ｅｎａｂｌｅの４倍の周期を有する分周信号Ｅｎａｂｌｅ４と、間欠発振制御信号Ｅｎａｂｌｅの８倍の周期を有する分周信号Ｅｎａｂｌｅ８とを発生し、分周信号Ｅｎａｂｌｅ２，Ｅｎａｂｌｅ４及びＥｎａｂｌｅ８をセレクタ８０７４に出力するとともに、分周信号Ｅｎａｂｌｅ８を擬似ランダムパターン発生回路８０７３に出力する。また、擬似ランダムパターン発生回路８０７３は、入力された分周信号Ｅｎａｂｌｅ８の周期の１５倍の周期を有する４ビットの擬似ランダムパターンを発生し、ＤフリップフロップＤＦＦ０からの出力信号を変調パターン設定信号ｓｅｌ０としてセレクタ８０７４に出力するとともに、ＤフリップフロップＤＦＦ１からの出力信号を変調パターン設定信号ｓｅｌ１としてセレクタ８０７４に出力する。セレクタ８０７４は、変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、間欠発振制御信号Ｅｎａｂｌｅ、分周信号Ｅｎａｂｌ２，Ｅｎａｂｌａ４及びＥｎａｂｌｅ８のうちの１つの信号を選択し、選択された信号を周波数制御信号ＳＳとしてパターン信号発生回路８０７６に出力する。そして、パターン信号発生回路８０７６は、周波数制御信号ＳＳを用いて変化信号Ｊｉｔｔｅｒを発生する。
図５９に示すように、１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１は、擬似ランダムな設定信号である。すなわち、本変形例に係る変化信号発生回路８０７ｂは、擬似ランダムな１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、パターン信号発生回路８０７６によって発生される規則的なパターン信号の周波数を変調することにより、変化信号Ｊｉｔｔｅｒを発生する。本変形例によれば、発振期間（図５９の間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがハイレベルの期間）毎に変化信号Ｊｉｔｔｅｒの振幅が変化するので、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
第１１の実施形態の第２の変形例．
図６０は、本発明の第１１の実施形態の第２の変形例に係る変化信号発生回路８０７ｃの回路図であり、図６１は、図６０の変化信号発生回路８０７ｃの動作を示すタイミングチャートである。図６０において、変化信号発生回路８０７ｃは、変化信号発生回路８０７ａに比較して、パターン信号発生回路８０７６に代えてランダム信号発生回路８０７２を備えたことを特徴としている。
図６０において、ランダム信号発生回路８０７２は、擬似ランダムパターン発生回路８０７３と、所定の定電流Ｉ ８０７６Ｒ 及びＩ８０７７をそれぞれ出力する定電流源８０７６及び８０７７と、定電流源８０７６Ｒ及び８０７７にそれぞれ接続されたソースを有するｐＭＯＳトランジスタ８０８８及び８０９９とを備えて構成される。ここで、電流比Ｉ ８０７６Ｒ ：Ｉ８０７７は、例えば、１：２に設定される。擬似ランダムパターン発生回路８０７３は、セレクタ８０７４からの周波数設定信号ＳＳを用いて４ビットの擬似ランダムパターンを発生し、ＤフリップフロップＤＦＦ０からの出力信号をｐＭＯＳトランジスタ８０８８のゲートに出力するとともに、ＤフリップフロップＤＦＦ１からの出力信号をｐＭＯＳトランジスタ８０８９のゲートに出力する。ｐＭＯＳトランジスタ８０８８及び８０８９に流れる各電流は加算されて、加算後の電流は変化信号Ｊｉｔｔｅｒとして出力される。
図６１に示すように、１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１は、間欠発振制御周期ＴＩの３２倍の周期を有する周期的な設定信号である。従って、本変形例に係る変化信号発生回路８０７ｃは、周期的な１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、ランダム信号発生回路８０７２によって発生されるランダム信号の周波数を変調することにより、変化信号Ｊｉｔｔｅｒを発生する。本変形例によれば、間欠発振制御周期ＴＩの３２倍の各期間内において、発振期間（図６１の間欠発振制御信号Ｅｎａｂｌｅの電圧レベルがハイレベルの期間）毎に変化信号Ｊｉｔｔｅｒの振幅が変化するので、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
第１１の実施形態の第３の変形例．
図６２は、本発明の第１１の実施形態の第３の変形例に係る変化信号発生回路８０７ｄの回路図である。図６２において、変化信号発生回路８０７ｄは、変化信号発生回路８０７ａに比較して、設定信号発生回路８０７０ａに代えて設定信号発生回路８０７０ｃを備えたことを特徴としている。
図６２において、設定信号発生回路８０７０ｃは、分周回路８０７１と、Ａ／Ｄ変換器８０９０とを備えて構成される。間欠発振制御信号Ｅｎａｂｌｅと、分周回路８０７１からの分周信号Ｅｎａｂｌｅ２，Ｅｎａｂｌｅ４及びＥｎａｂｌｅ８とは、セレクタ８０７４に出力される。また、Ａ／Ｄ変換器８０９０は、図２７の低周波発振回路２０７４からの出力電圧Ｖｂ又は図２９の全波整流信号ＳＬＳを２ビットのデジタル信号に変換し、当該デジタル信号の各ビット値を変調パターン設定信号ｓｅｌ０及びｓｅｌ１としてセレクタ８０７４に出力する。従って、１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１は、出力電圧Ｖｂ又は全波整流信号ＳＬＳの周期と同一の周期を有する周期的な設定信号である。従って、本変形例に係る変化信号発生回路８０７ｄは、周期的な１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、パターン信号発生回路８０７６によって発生される規則的なパターン信号の周波数を変調することにより、変化信号Ｊｉｔｔｅｒを発生する。本変形例によれば、間欠発振制御周期ＴＩの３２倍の各期間内において、発振期間毎に変化信号Ｊｉｔｔｅｒの振幅が変化するので、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
第１１の実施形態の第４の変形例．
図６３は、本発明の第１１の実施形態の第４の変形例に係る変化信号発生回路８０７ｅの回路図である。図６３において、変化信号発生回路８０７ｅは、変化信号発生回路８０７ｄに比較して、パターン信号発生回路８０７６に代えてランダム信号発生回路８０７２を備えたことを特徴としている。
従って、本変形例に係る変化信号発生回路８０７ｅは、周期的な１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、ランダム信号発生回路８０７２によって発生されるランダム信号の周波数を変調することにより、変化信号Ｊｉｔｔｅｒを発生する。本変形例によれば、発振期間毎に変化信号Ｊｉｔｔｅｒの振幅が変化するので、間欠発振周波数ｆＩの分布を分散させ、従来技術に比較してトランス１からのトランス音を低減できる。
図６４は、本発明の第１１の実施形態の第５の変形例に係る設定信号発生回路８０７０ｄの回路図である。図６４において、設定信号発生回路８０７０ｄは、インバータ８０９１及び８０９２と、互いに直列に接続されたＤフリップフロップＦＦ５及びＦＦ６とを備えて構成される。図２７の低周波発振回路２０７４からの出力電圧Ｖｂ又は図２９の全波整流信号ＳＬＳは、インバータ８０９１及び８０９２を介してＤフリップフロップＦＦ５のクロック入力端子に入力される。そして、ＤフリップフロップＦＦ５からの出力信号は変調パターン設定信号ｓｅｌ０として出力されるとともに、ＤフリップフロップＦＦ６のクロック入力端子に入力される。さらに、ＤフリップフロップＦＦ６からの出力信号は変調パターン設定信号ｓｅｌ１として出力される。本変形例によれば、図２７の低周波発振回路２０７４からの出力電圧Ｖｂ又は図２９の全波整流信号ＳＬを用いて、周期的に変化する１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１を発生できる。
なお、ＤフリップフロップＦＦ５及びＦＦ６からの出力信号を、図６３のＤフリップフロップＤＦＦ０及びＤＦＦ１からの出力信号と同様に、ｐＭＯＳトランジスタ８０８８及び８０８９の各ゲートに出力するように構成してもよい。これにより、擬似ランダムな１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１を発生できる。
第１１の実施形態の第６の変形例．
図６５は、本発明の第１１の実施形態の第６の変形例に係る変化信号発生回路８０７ｆの回路図であり、図６６は、図６５の可変遅延回路８０９１ａの回路図である。図６５において、本変形例に係る変化信号発生回路８０７ｆは、図２４の周期信号発生回路４０７ａに比較して、設定信号発生回路８０７０ａ，８０７０ｂ，８０７０ｃ又は８０７０ｄと、Ｄフリップフロップ１１８とｐＭＯＳトランジスタ１２２のゲートとの間に挿入された可変遅延回路８０９１ａと、Ｄフリップフロップ１２０とｐＭＯＳトランジスタ１２４のゲートとの間に挿入された可変遅延回路８０９１ｂとをさらに備えたことを特徴としている。
図６６において、可変遅延回路８０９１ａは、互いに直列に接続されたＤフリップフロップＤＦＦ１０〜ＤＦＦ１５と、セレクタ８０７４ａとを備えて構成される。間欠発振制御信号Ｅｎａｂｌｅは、ＤフリップフロップＤＦＦ１０〜ＤＦＦ１５の各クロック入力端子に入力される。また、Ｄフリップフロップ１１８からの出力信号はＤフリップフロップＤＦＦ１０のデータ入力端子と、セレクタ８０７４ａとに入力される。そして、各ＤフリップフロップＤＦＦ１０〜ＤＦＦ１４からの出力信号は、後段のＤフリップフロップＤＦＦ１１〜ＤＦＦ１５のデータ入力端子に入力される。さらに、ＤフリップフロップＤＦＦ１１，ＤＦＦ１３，及びＤＦＦ１５からの各出力信号は、セレクタ８０７４ａに出力される。ここで、ＤフリップフロップＤＦＦ１１，ＤＦＦ１３及びＤＦＦ１５からの各出力信号は、Ｄフリップフロップ１１８からの出力信号を、互いに異なる所定の遅延時間だけ遅延させた信号である。セレクタ８０７４ａは、設定信号発生回路８０７０ａ，８０７０ｂ，８０７０ｃ又は８０７０ｄからの変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、Ｄフリップフロップ１１８からの出力信号と、ＤフリップフロップＤＦＦ１１，ＤＦＦ１３及びＤＦＦ１５からの各出力信号とのうちの１つの信号を選択し、選択された信号をｐＭＯＳトランジスタ１２２のゲートに出力する。なお、可変遅延回路８０９１ｂは、上述した可変遅延回路８０９１ａと同様に構成される。
従って、本変形例に係る変化信号発生回路８０７ｆは、設定信号発生回路８０７０ａ，８０７０ｂ，８０７０ｃ又は８０７０ｄからの１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、カウントアップ回路２０７３と、定電流源１２１及び１２３と、ｐＭＯＳトランジスタ１２２及び１２４とで構成される周期信号発生回路からの周期信号（図２５（ａ）の周期信号ＰＳ参照。）の位相を変調することにより、変化信号Ｊｉｔｔｅｒを発生する。本変形例は、第１１の実施形態の上述した各変形例と同様の効果を奏する。
なお、変化信号Ｊｉｔｔｅｒの発生回路は、上述した変化信号発生回路８０７ａ〜８０７ｆに限られない。例えば、設定信号発生回路８０７０ａ，８０７０ｂ，８０７０ｃ又は８０７０ｄからの１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、所定のランダム信号の位相を変調することにより、変化信号Ｊｉｔｔｅｒを発生してもよい。また、図５４の周期信号発生回路６０７ａにおいて、ＤフリップフロップＦＦ０とｐＭＯＳトランジスタ６０９４との間、ＤフリップフロップＦＦ１とｐＭＯＳトランジスタ６０９５との間、及びＤフリップフロップＦＦ２とｐＭＯＳトランジスタ６０９６との間に、それぞれ図６６の可変遅延回路８０９１ａを挿入してもよい。これにより、設定信号発生回路８０７０ａ，８０７０ｂ，８０７０ｃ又は８０７０ｄからの１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、周期信号発生回路６０７ａによって発生される周期信号ＰＳの位相を変調することにより、変化信号Ｊｉｔｔｅｒを発生できる。
さらに、図５５の周期信号発生回路６０７ｂにおいて、ＤフリップフロップＤＦＦ０とｐＭＯＳトランジスタ６０８１との間、ＤフリップフロップＤＦＦ１とｐＭＯＳトランジスタ６０８２との間、ＤフリップフロップＤＦＦ２とｐＭＯＳトランジスタ６０８３との間、及びＤフリップフロップＤＦＦ３とｐＭＯＳトランジスタ６０８４との間に、それぞれ図６６の可変遅延回路８０９１ａを挿入してもよい。これにより、設定信号発生回路８０７０ａ，８０７０ｂ，８０７０ｃ又は８０７０ｄからの１対の変調パターン設定信号ｓｅｌ０及びｓｅｌ１に従って、周期信号発生回路６０７ｂによって発生される周期信号ＰＳの位相を変調することにより、変化信号Ｊｉｔｔｅｒを発生できる。
またさらに、以上説明した第１１の実施形態及びその変形例に係る変化信号発生回路８０７ａ，８０７ｂ，８０７ｃ，８０７ｄ，８０７ｅ及び８０７ｆは、間欠発振制御信号Ｅｎａｂｌｅを用いて変化信号Ｊｉｔｔｅｒを発生したが、本発明はこれに限られず、ターンオン制御信号ＯＮを用いて変化信号Ｊｉｔｔｅｒを発生してもよい。
また、図６６の可変遅延回路８０９１ａを、第１〜第３の実施形態及び各変形例並びに第５の実施形態〜第８の実施形態及び各変形例において、周期信号ＰＳの間欠発振制御信号Ｅｎａｂｌｅに対する位相差の制御のために用いてもよい。
第１２の実施形態．
図６７は、本発明の第１２の実施形態に係る周期信号発生回路９０７の回路図である。以上説明した第１〜第８の実施形態及びその変形例において、周期信号発生回路２０７ａ，２０７ｂ，３０７，４０７ａ，４０７ｂ又は５０７に代えて、本実施形態に係る周期信号発生回路９０７を用いてもよい。
図６７において、周期信号発生回路９０７は、図５４の周期信号発生回路６０７ａに比較して、逓倍器８０８３と、シフトレジスタ８０８０，８０８１，８０８２とをさらに備えた点が異なる。ここで、電流比Ｉ６０７２：Ｉ６０７３：Ｉ６０７４：Ｉ６０７５：Ｉ６０７６は、例えば、１：２：０．５：１：２に設定される。逓倍器８０８３は、間欠発振制御信号Ｅｎａｂｌｅの周波数を８逓倍することによりクロック信号Ｓ８０８３を発生し、ＤフリップフロップＦＦ０のクロック入力端子及びシフトレジスタ８０８０〜８０８２の各クロック入力端子に入力する。
図６７において、ＤフリップフロップＦＦ０からの出力信号は、ＤフリップフロップＦＦ１のクロック入力端子と、ｐＭＯＳトランジスタ６０９２のゲートと、シフトレジスタ８０８０とに出力される。また、ＤフリップフロップＦＦ１からの出力信号は、ＤフリップフロップＦＦ２のクロック入力端子と、ｐＭＯＳトランジスタ６０９３のゲートと、シフトレジスタ８０８１とに出力される。さらに、ＤフリップフロップＦＦ２からの出力信号は、ＤフリップフロップＦＦ３のクロック入力端子と、シフトレジスタ８０８２とに出力される。またさらに、ＤフリップフロップＦＦ２からの出力信号はセレクタ６０７１に出力される。シフトレジスタ８０８０，８０８１及び８０８２はそれぞれ、ＤフリップフロップＦＦ０，ＦＦ１及びＦＦ２から入力される信号の位相をクロック信号Ｓ８０８３に従って所定の移相量だけ移相して、ｐＭＯＳトランジスタ６０９４，６０９５及び６０９６の各ゲートに出力する。ここで、シフトレジスタ８０８０，８０８１及び８０８２における移相量は、クロック信号Ｓ８０８３の４クロック分に対応する。ｐＭＯＳトランジスタ６０９２及び６０９３に流れる電流は加算され、加算後の電流信号Ｉａはセレクタ６０７１に出力される。また、ｐＭＯＳトランジスタ６０９４，６０９５及び６０９６に流れる電流は加算され、加算後の電流信号ＩｂＡはセレクタ６０７１に出力される。セレクタ６０７１は、ＤフリップフロップＦＦ３からの出力信号に従って、電流信号Ｉａ及びＩｂＡのうちの一方の電流を選択し、選択された電流信号Ｉａ又はＩｂＡを周期信号ＰＳとして出力する。
図６８は、図６７の周期信号発生回路９０７の動作を示すタイミングチャートである。図６８には、参考のために、シフトレジスタ８０８０〜８０８２がないときの電流信号ＩｂＡも示した。図６８に示すように、電流信号Ｉａは間欠発振制御周期ＴＩの２倍の周波数を有し、電流信号ＩｂＡは間欠発振制御周期ＴＩと同一の周波数を有する。第１の実施形態において図１１Ｂ及び図１１Ｄを参照して説明したように、周期信号ＰＳが、周期信号ＰＳの各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成されたときは、周期信号周波数ｆＣを間欠発振周波数ｆＩの整数倍に設定すると、間欠発振周波数ｆＩの分布は分散しない。例えば、図６８の電流信号Ｉａ又はＩｂＡを周期信号ＰＳとして用いると、間欠発振制御信号Ｅｎａｂｌｅの各立ち上がりタイミングにおける周期信号ＰＳの振幅が一定になるので、間欠発振周波数ｆＩは一定になり分散しない。同様に、図６７においてシフトレジスタ８０８０〜８０８２がないときの電流信号ＩｂＡを周期信号ＰＳとして用いると、間欠発振制御信号Ｅｎａｂｌｅの各立ち上がりタイミングにおける周期信号ＰＳの振幅が一定になるので、間欠発振周波数ｆＩは一定になり分散しない。一方、本実施形態によれば、電流信号Ｉａと電流信号ＩｂＡとの間の位相差をシフトレジスタ８０８０〜８０８２を用いて調整するので、間欠発振制御信号Ｅｎａｂｌｅの各立ち上がりタイミングにおける周期信号ＰＳの振幅が変化し、その結果ドレイン電流ピーク値ＩＤＰが変化し、間欠発振周波数ｆＩの分布を分散させることができる。
なお、本実施の形態において、周期信号ＰＳは、周期信号ＰＳの各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ周期信号ＰＳの各周期期間において間欠発振周波数ｆＩと同一の周波数を有する電流信号ＩｂＡと間欠発振周波数ｆＩの２倍の周波数を有する電流信号Ｉａとが順次生成されるように生成されたが、本発明はこれに限られない。周期信号ＰＳが、周期信号ＰＳの各周期期間内の振幅の極大値と、振幅の極小値とがそれぞれ一定であり、かつ周期信号ＰＳの各周期期間において間欠発振周波数ｆＩの半分又は整数倍の互いに異なる周波数を有する複数の信号が順次生成されるように生成されたとき、上記各周期期間内の複数の信号間の位相差を、間欠発振周波数ｆＩの分布が分散するように設定すればよい。
第１３の実施形態．
図６９は、本発明の第１３の実施形態に係るスイッチング電源装置の構成を示すブロック図である。図６９において、本実施形態に係るスイッチング電源装置は、図１の第１の実施形態に係るスイッチング電源装置に比較して、入出力変換回路１０に代えて入出力変換回路１０Ａを備え、出力電圧検出回路４に代えて出力電圧検出回路４Ａを備えたことを特徴としている。
図６９において、入出力変換回路１０Ａは、トランス１Ａと、出力電圧発生回路５とを備えて構成される。また、トランス１Ａは、一次巻線１ａと、二次巻線１ｂと、補助巻線１ｃとを備えて構成される。出力電圧検出回路４Ａは、補助巻線１ｃに誘起された交流電圧を整流した後に平滑化する。ここで、平滑化後の電圧は、出力電圧Ｖｏｕｔに対応して変化する。出力電圧検出回路４Ａは、平滑化後の電圧に基づいて、出力電圧Ｖｏｕｔが所定のしきい値電圧以上であることを検出したとき、出力電圧Ｖｏｕｔに対応するフィードバック端子流出電流ＩＦＢが制御回路２００のフィードバック信号入力端子ＦＢから流出するように、フィードバック信号ＳＦＢを発生してフィードバック信号入力端子ＦＢに出力する。
本実施形態に係るスイッチング電源装置は、第１の実施形態に係るスイッチング電源装置と同様の効果を奏する。なお、図６９において、制御回路２００に代えて、他の実施形態及びその変形例に係る制御回路３００，４００，４００Ａ，５００，６００，７００，８００，９００を用いてもよい。
以上説明した実施形態及びその変形例に係るスイッチング電源装置は、フライバック型の入出力変換回路１０又は１０Ａを備えたが、本発明はこれに限られない。図７０は、本発明の第１の実施形態に係る制御回路２００を降圧チョッパー型のスイッチング電源装置、昇圧チョッパー型のスイッチング電源装置及び極性反転チョッパー型のスイッチング電源装置に適用したときの各構成を示す表である。図７０において、各スイッチング電源装置は、インダクタＬとコンデンサＣとダイオードＤとをそれぞれ含む降圧チョッパー型の入出力変換回路１０Ｂ、昇圧チョッパー型の入出力変換回路１０Ｃ、又は極性反転チョッパー型の入出力変換回路１０Ｄを備えて構成され、第１の実施形態に係るスイッチング電源装置と同様の効果を奏する。
なお、図７０の各スイッチング電源装置において、制御回路２００に代えて、他の実施形態及びその変形例に係る制御回路３００，４００，４００Ａ，５００，６００，７００，８００，９００を用いてもよい。
また、上記各実施形態及びその変形例において、スイッチング素子２は制御回路２００，４００，４００Ａ，５００，６００，７００，８００及び９００の外部に設けられたが、本発明はこれに限られない。スイッチング素子２を各制御回路２００，４００，４００Ａ，５００，６００，７００，８００及び９００の内部に設け、制御回路２００，４００，４００Ａ，５００，６００，７００，８００又は９００の半導体基板上に集積化してもよい。
さらに、上述した各実施形態及びその変形例に係るスイッチング電源装置は軽負荷時に発振期間と停止期間とを交互に繰り返す間欠発振動作を行った。しかしながら、本発明はこれに限られず、パルス幅変調方式、パルス周波数変調方式及び擬似共振方式などのスイッチング制御方式、及び負荷の状態によらずに、間欠発振動作を行うスイッチング電源装置に適用できる。
本発明に係るスイッチング電源装置について、実施の形態及びその変形例に基づいて説明したが、本発明は、上述した各実施形態及びその変形例に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
以上説明したように、本発明に係る半導体装置及びスイッチング電源装置によれば、制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて間欠発振周波数を変化させるので、パルス幅変調制御、パルス周波数変調制御及び擬似共振制御などの制御方式によらずに、間欠発振制御を行うスイッチング電源装置において、従来技術に比較して電源効率を悪くすることなく、トランス及びセラミックコンデンサなどの部品から発生する音を低減できる。
本発明に係る半導体装置及びスイッチング電源装置は、ＡＣ−ＤＣコンバータ及びＤＣ−ＤＣコンバータなどのスイッチング電源装置に利用できる。
１，１Ａ…トランス、
１ａ…一次巻線、
１ｂ…二次巻線、
１ｃ…補助巻線
２…スイッチング素子、
３…ドレイン電流検出抵抗、
４，４Ａ…出力電圧検出回路、
５…出力電圧発生回路、
５ａ，１５１，１５３…整流ダイオード、
５ｂ，９，４１，５５，８５，１１１，１４５，７１１…コンデンサ、
６…負荷、
７…交流電源、
８…ブリッジダイオード、
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ…入出力変換回路、
１１，１２，３１，３２，３８，４５，５１，５２，７４，７５，８２，１０１，１０７，１０８，１２１，１２３，１４２，７０１，７０７，７０８，６０７２，６０７３，６０７４，６０７５，６０７６，６０７７，６０７８，６０７９，６０８０，８０７６Ｒ，８０７７…定電流源、
１３，１４，３５，３９，４６，４７，５６，８３，９２，９３，１０２，１０３，１１２，１１５，１１６，１２２，１２４，１２７，１２８，１４３，７０２，７０３，６０８１，６０８２，６０８３，６０８４，６０９２，６０９３，６０９４，６０９５，６０９５，６０９６，８０８８，８０８９…ｐＭＯＳトランジスタ、
１５，１６，１７，１９，４０，４８，４９，５７，８４，８８，８９，９４，９５，１０４，１０５，１４４，１６１，１６３，７０５，７０４…ｎＭＯＳトランジスタ、
１８，２２…定電圧源、
２０，３３，３６，５３，７２，７６，９１，１０９，１１４，１２６，１５２，１５４，１５５，１６０，７０９，２０５２…抵抗、
２１，９０，１１３，１２５…ｎｐｎバイポーラトランジスタ、
３４，５４，７３，７７，１１０，７１０，７５１…比較器、
３７，７１，２０５１…オペアンプ、
４２，４３，４４，５０，５９，６２，６３，７８，８１，８６，８７，１０６，１１７，１１９，１３０，１３１，１３２，１３３，１３６，１３７，１３８，１４１，１４６，１４７，１６２，７０６，８０９１，８０９２…インバータ、
５８，６４，１３４，１３９…ノアゲート、
６１…オンパルス生成回路、
７９，８０，１２９，１４８…スイッチ、
１１８，１２０，ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６，ＤＦＦ０，ＤＦＦ１，ＤＦＦ２，ＤＦＦ３，ＤＦＦ４，ＤＦＦ５，ＤＦＦ６，ＤＦＦ７，ＤＦＦ１０，ＤＦＦ１１，Ｄ１２，ＤＦＦ１３，ＤＦＦ１４，ＤＦＦ１５…Ｄフリップフロップ、
１３５，１４０…ＲＳフリップフロップ、
２００，３００，４００，４００Ａ，５００，６００，７００，８００，９００…制御回路、
２０１…フィードバック信号制御回路、
２０２，６０２ａ，６０２ｂ，６０２ｃ，６０２ｄ，６０２ｅ，６０２ｆ，６０２ｇ，６０２ｈ，６０２ｉ…間欠発振制御回路、
２０３…ターンオン制御回路、
２０４，２０４ａ，２０４ｂ，２０４ｃ，２０４ｄ，２０４ｄ，２０４ｅ，２０４ｆ，２０４ｇ…スイッチング制御回路、
２０５ａ，２０５ｂ，２０５ｃ，２０５ｄ，２０５ｅ，６０５…ターンオフ制御回路、
２０６…ドレイン電流検出回路、
２０７ａ，２０７ｂ，３０７，４０７ａ，４０７ｂ，５０７，６０７ａ，６０７ｂ，９０７…周期信号発生回路、
７５１…アンドゲート、
８０７ａ，８０７ｂ，８０７ｃ，８０７ｄ，８０７ｅ，８０７ｆ…変化信号発生回路、
２０１１…電流電圧変換回路、
２０５５…電流減算回路、
２０７１…低周波発振回路、
２０７２，５０７１…電圧電流変換回路、
２０７３…カウントアップ回路、
２０７４，６０２３，６０２３Ａ…低周波発振回路、
５０７２，５０７３…パルス発生器、
５０７４，６０２１…遅延回路、
６０７１，８０７４，８０７４ａ…セレクタ、
７０７１…発振回路、
８０７０ａ，８０７０ｂ，８０７０ｃ，８０７０ｄ…設定信号発生回路、
８０７１…分周回路、
８０７２…ランダム信号発生回路、
８０７３…擬似ランダムパターン発生回路、
８０７４Ｒ…規則パターン発生回路、
８０７５…エクスクルシブオアゲート、
８０７６…パターン信号発生回路、
８０８０，８０８１，８０８２…シフトレジスタ、
８０８３…逓倍器、
８０９０…Ａ／Ｄ変換器、
８０９１ａ，８０９１ｂ…可変遅延回路、
Ｊｉｔｔｅｒ…変化信号、
ＥＡＯ…フィードバック制御信号、
Ｅｎａｂｌｅ…間欠発振制御信号、
ＦＢ…フィードバック信号入力端子、
ｆＣ＝１／ＴＣ…周期信号周波数、
ｆＩ＝１／ＴＩ…間欠発振周波数、
ＧＮＤ…接地端子、
ＩＤ…ドレイン電流、
ＩＤＰ…ドレイン電流ピーク値、
ＩＦＢ…フィードバック端子流出電流、
Ｉｏｕｔ…出力電流、
ＩＳ…電流検出端子、
ＰＳ…周期信号、
ＬＳ…全波整流信号入力端子、
ＯＦＦ…ターンオフ制御信号、
ＯＮ…ターンオン制御信号、
ＯＳＣ…三角波信号、
ＯＵＴ…スイッチング制御信号出力端子、
ＳＣ…スイッチング制御信号、
ｓｅｌ０，ｓｅｌ１…変調パターン設定信号、
ＳＦＢ…フィードバック信号、
ＳＬＳ…全波整流信号、
ＳＳ…周波数制御信号、
Ｖｉｎ…入力電圧、
ＶＩＳ…電流検出信号、
Ｖｏｕｔ…出力電圧。

Claims (37)

  1. 所定の入力電圧を、スイッチング素子をオンオフ制御することにより出力電圧に変換し、上記出力電圧に対応する出力電力を負荷に供給するスイッチング電源装置のための半導体装置であって、
    上記半導体装置は、上記スイッチング素子がオンオフ動作する発振期間と、上記オンオフ動作が停止する停止期間とが所定の間欠発振周波数で交互に繰り返されるように、上記発振期間の開始タイミング及び終了タイミングを表す間欠発振制御信号を用いて、上記スイッチング素子の動作を制御する制御回路を備え、
    上記制御回路は、所定の周期信号周波数を有する周期信号を用いて発生される変化信号を用いて上記間欠発振周波数を変化させ、上記変化信号が上記周期信号であり、
    （１）上記周期信号が、上記周期信号の各周期期間内の周波数が一定であり、上記周期信号の各周期期間内の振幅が変化されることにより、上記間欠発振周波数の分布が分散するように設定される第１の設定状態と、
    （２）上記周期信号が、上記周期信号の各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成され、上記周期信号周波数が上記間欠発振周波数の半分及び整数倍以外の周波数に設定されることにより、上記間欠発振周波数の分布が分散するように設定される第２の設定状態と、
    （３）上記周期信号が、上記周期信号の各周期期間内の周波数と、振幅の極大値と、振幅の極小値とがそれぞれ一定であるように生成され、上記周期信号周波数が上記間欠発振周波数の半分又は整数倍の周波数に設定され、上記変化信号の上記間欠発振制御信号に対する位相差は、上記間欠発振周波数の分布が分散するように設定される第３の設定状態と、
    （４）上記間欠発振周波数の半分及び整数倍以外である互いに異なる周波数を有する異なる複数の信号が生成され、上記周期信号の各周期期間において上記互いに異なる複数の信号のうちの各信号が順次選択されて上記周期信号を構成することにより、上記間欠発振周波数の分布が分散するように設定される第４の設定状態と、
    （５）上記間欠発振周波数の半分又は整数倍である互いに異なる周波数を有する異なる複数の信号が生成され、上記周期信号の各周期期間において上記異なる複数の信号のうちの各１つの信号が順次選択されて上記周期信号を構成し、上記生成される異なる複数の信号間の位相差は、上記間欠発振周波数の分布が分散するように設定される第５の設定状態と、
    のうちのいずれか１つの設定状態に設定されることを特徴とする半導体装置。
  2. 上記制御回路は、上記変化信号を用いて上記スイッチング素子に流れる電流のピーク値を変化させることにより、上記間欠発振周波数を変化させることを特徴とする請求項１記載の半導体装置。
  3. 上記制御回路は、上記スイッチング素子に流れる電流に対応する電流検出信号を用いて発生される第１の信号の電圧レベルが、上記出力電力に対応したフィードバック制御信号を用いて発生される第２の信号の電圧レベルを超えたときに、上記スイッチング素子をターンオフさせるターンオフ制御信号を発生するターンオフ制御回路を備え、
    上記ターンオフ制御回路は、上記変化信号を用いて、上記ターンオフ制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする請求項２記載の半導体装置。
  4. 上記第２の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする請求項３記載の半導体装置。
  5. 上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
    上記第２の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする請求項３記載の半導体装置。
  6. 上記第１の信号は、上記変化信号に従って上記電流検出信号を変調することにより発生されることを特徴とする請求項３記載の半導体装置。
  7. 上記ターンオフ制御回路は、上記ターンオフ制御信号を所定の遅延時間だけ遅延させて出力する遅延回路を備え、
    上記ターンオフ制御回路は、上記変化信号に従って上記遅延時間を変調することにより、上記ターンオフ制御信号を発生するタイミングを変化させることを特徴とする請求項３記載の半導体装置。
  8. 上記制御回路は、上記間欠発振制御信号と、所定の三角波周波数を有する第１の三角波信号を用いて発生される第３の信号と、上記出力電力に対応したフィードバック制御信号を用いて発生される第４の信号とを用いて、上記発振期間における上記スイッチング素子のオン期間の開始タイミング及び終了タイミングを表すスイッチング制御信号を発生するスイッチング制御回路を備え、
    上記スイッチング制御回路は、上記変化信号を用いて、上記スイッチング制御信号を発生するタイミングを変化させることにより、上記スイッチング素子に流れる電流のピーク値を変化させることを特徴とする請求項２記載の半導体装置。
  9. 上記第４の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする請求項８記載の半導体装置。
  10. 上記フィードバック制御信号は、上記ピーク値の下限値を設定する所定の限界値を有し、
    上記第４の信号は、上記変化信号に従って上記限界値を変調することにより発生されることを特徴とする請求項８記載の半導体装置。
  11. 上記スイッチング制御回路は、上記変化信号に従って、上記第１の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項８記載の半導体装置。
  12. 上記スイッチング制御回路は、上記変化信号に従って上記第１の三角波信号の時間に対する電圧変化率を変調することにより、上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項８記載の半導体装置。
  13. 上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
    上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項８記載の半導体装置。
  14. 上記スイッチング制御回路は、上記スイッチング制御信号における上記スイッチング素子のオン期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
    上記スイッチング制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記スイッチング制御信号を発生するタイミングを変化させることを特徴とする請求項８記載の半導体装置。
  15. 上記スイッチング素子に流れる電流のピーク値の変化量は、上記出力電力が大きくなるほど小さくなるように制御されることを特徴とする請求項２から１４までのうちのいずれか１つに記載の半導体装置。
  16. 上記スイッチング素子に流れる電流のピーク値は、上記発振期間の開始タイミングから、上記スイッチング素子が所定の回数だけオンオフ制御されるタイミングまでの期間において変化されることを特徴とする請求項２から１４までのうちのいずれか１つに記載の半導体装置。
  17. 上記制御回路は、上記変化信号を用いて上記間欠発振制御信号を変化させることにより、上記間欠発振周波数を変化させることを特徴とする請求項１記載の半導体装置。
  18. 上記制御回路は、上記出力電力に対応したフィードバック制御信号を用いて発生される第５の信号の電圧レベルが所定の第１のしきい値電圧未満になったときに上記発振期間を終了し、上記停止期間において上記第５の信号の電圧レベルが上記第１のしきい値電圧より高い所定の第２のしきい値電圧を超えたときに上記発振期間を開始するための上記間欠発振制御信号を発生する間欠発振制御回路を備えたことを特徴とする請求項１７記載の半導体装置。
  19. 上記第５の信号は、上記変化信号に従って上記フィードバック制御信号を変調することにより発生されることを特徴とする請求項１８記載の半導体装置。
  20. 上記間欠発振制御回路は、上記変化信号に従って上記第１のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする請求項１８記載の半導体装置。
  21. 上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の終了タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
    上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする請求項１８記載の半導体装置。
  22. 上記間欠発振制御回路は、上記変化信号に従って上記第２のしきい値電圧を変調することにより、上記間欠発振制御信号を変化させることを特徴とする請求項１８記載の半導体装置。
  23. 上記間欠発振制御回路は、上記間欠発振制御信号における上記発振期間の開始タイミングを所定の遅延時間だけ遅延させて出力する遅延回路を備え、
    上記間欠発振制御回路は、上記変化信号に従って上記遅延時間を変調することにより上記間欠発振制御信号を変化させることを特徴とする請求項１８記載の半導体装置。
  24. 上記間欠発振制御信号は、所定の第１の発振信号を用いて発生されることを特徴とする請求項１７記載の半導体装置。
  25. 上記第１の発振信号は第２の三角波信号であり、
    上記制御回路は、上記変化信号に従って上記第２の三角波信号の上限値及び下限値のうちの少なくとも一方を変調することにより、上記間欠発振制御信号を変化させる間欠発振制御回路を備えたことを特徴とする請求項２４記載の半導体装置。
  26. 上記第１の発振信号は第２の三角波信号であり、
    上記制御回路は、上記変化信号に従って上記第２の三角波信号の時間に対する電圧変化率を変調することにより、上記間欠発振制御信号を変化させる間欠発振制御回路を備えたことを特徴とする請求項２４記載の半導体装置。
  27. 上記変化信号は、所定の変調パターン設定信号に従って上記周期信号の周波数又は位相を変調することにより発生されることを特徴とする請求項１から２６までのうちのいずれか１つに記載の半導体装置。
  28. 上記変化信号は、上記スイッチング素子がオンされるタイミングのカウント値を用いて発生されることを特徴とする請求項１から２６までのうちのいずれか１つに記載の半導体装置。
  29. 上記変化信号は、上記発振期間の開始タイミング及び上記停止期間の開始タイミングのうちの少なくとも一方のカウント値を用いて発生されることを特徴とする請求項１から２６までのうちのいずれか１つに記載の半導体装置。
  30. 上記変化信号は、上記間欠発振制御信号に従って所定の第２の発振信号を周波数変調することにより発生されることを特徴とする請求項１から２６までのうちのいずれか１つに記載の半導体装置。
  31. 上記変化信号は、交流電源からの所定の交流周波数を有する交流電圧信号を用いて発生されることを特徴とする請求項１から２６までのうちのいずれか１つに記載の半導体装置。
  32. 上記変調パターン設定信号は、上記スイッチング素子がオンされるタイミングのカウント値を用いて発生されることを特徴とする請求項２７記載の半導体装置。
  33. 上記変調パターン設定信号は、上記発振期間の開始タイミング及び上記停止期間の開始タイミングのうちの少なくとも一方のカウント値を用いて発生されることを特徴とする請求項２７記載の半導体装置。
  34. 上記変調パターン設定信号は、上記間欠発振制御信号に従って所定の第２の発振信号を周波数変調することにより発生されることを特徴とする請求項２７記載の半導体装置。
  35. 上記変調パターン設定信号は、交流電源からの所定の交流周波数を有する交流電圧信号を用いて発生されることを特徴とする請求項２７記載の半導体装置。
  36. 上記スイッチング素子をさらに備えたことを特徴とする請求項１から３５までのうちのいずれか１つに記載の半導体装置。
  37. 請求項１から３６までのうちのいずれか１つに記載の半導体装置を備えたことを特徴とするスイッチング電源装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10630186B2 (en) 2016-08-30 2020-04-21 Panasonic Intellectual Property Management Co., Ltd. Switching power supply device and semiconductor device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6171556B2 (ja) * 2013-05-22 2017-08-02 サンケン電気株式会社 スイッチング電源装置
KR102293330B1 (ko) * 2013-11-11 2021-08-25 주식회사 솔루엠 엘이디 제어 장치
KR102151935B1 (ko) * 2013-11-12 2020-09-04 삼성전자주식회사 전자장치 및 그 전원제어방법
US9491819B2 (en) * 2014-07-15 2016-11-08 Dialog Semiconductor Inc. Hysteretic power factor control method for single stage power converters
US9774248B2 (en) 2014-11-10 2017-09-26 Power Integrations, Inc. Introducing jitter to a switching frequency by way of modulating current limit
US9455640B2 (en) * 2015-02-20 2016-09-27 Sanken Electric Co., Ltd. Switching power-supply device
US10608430B2 (en) * 2016-09-22 2020-03-31 Allegro Microsystems, Llc Switched electrical overstress protection
US11444617B2 (en) * 2016-12-02 2022-09-13 Semiconductor Components Industries, Llc Set and reset pulse generator circuit
US10731907B2 (en) * 2017-06-12 2020-08-04 Lennox Industries, Inc. Controlling systems with motor drives using pulse width modulation
US10199918B2 (en) 2017-07-10 2019-02-05 Semiconductor Components Industries, Llc Method of forming a semiconductor device
US10686375B1 (en) * 2019-01-31 2020-06-16 Texas Instruments Incorporated Power conversion with modulated switching
CN112003455B (zh) * 2019-05-27 2022-04-29 台达电子工业股份有限公司 电源供应器及其控制方法
US11870347B2 (en) 2022-01-28 2024-01-09 Texas Instruments Incorporated Spread spectrum modulation of rising and falling edge delays for current mode switching converters

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07163143A (ja) * 1993-11-30 1995-06-23 Sanyo Electric Co Ltd 電源装置
JPH07245942A (ja) * 1994-03-08 1995-09-19 Yokogawa Electric Corp ランダムスイッチング電源
JP2011004550A (ja) * 2009-06-19 2011-01-06 Panasonic Corp スイッチング電源装置および半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3391384B2 (ja) 2000-12-04 2003-03-31 サンケン電気株式会社 Ｄｃ−ｄｃコンバータ
US7471530B2 (en) 2006-10-04 2008-12-30 Power Integrations, Inc. Method and apparatus to reduce audio frequencies in a switching power supply
JP5341627B2 (ja) * 2009-06-11 2013-11-13 パナソニック株式会社 半導体装置およびスイッチング電源装置
WO2011158284A1 (ja) * 2010-06-15 2011-12-22 パナソニック株式会社 スイッチング電源装置および半導体装置
JP5899504B2 (ja) * 2011-11-28 2016-04-06 パナソニックＩｐマネジメント株式会社 スイッチング電源装置および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07163143A (ja) * 1993-11-30 1995-06-23 Sanyo Electric Co Ltd 電源装置
JPH07245942A (ja) * 1994-03-08 1995-09-19 Yokogawa Electric Corp ランダムスイッチング電源
JP2011004550A (ja) * 2009-06-19 2011-01-06 Panasonic Corp スイッチング電源装置および半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10630186B2 (en) 2016-08-30 2020-04-21 Panasonic Intellectual Property Management Co., Ltd. Switching power supply device and semiconductor device

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