JP5842812B2 - 表示パネルおよびその製造方法 - Google Patents

Description

本発明は、アクティブマトリクス駆動型の表示パネルおよびその製造方法に関する。

この種の表示パネルでは、マトリクス状に配置された画素電極毎に駆動部が配置されている。各駆動部は、薄膜トランジスタ素子を含んで構成されている。各駆動部の薄膜トランジスタ素子の全てが正常に動作することが理想であるが、実際には、ゲート絶縁膜の耐圧不良や配線の断線等により、いくつかの欠陥の薄膜トランジスタ素子が存在する。欠陥の薄膜トランジスタ素子を含む駆動部により画素電極が駆動されると、表示パネルに滅点や輝点を生じさせる原因になりかねない。このため、例えば特許文献１では、欠陥の駆動部と当該駆動部に対応する画素電極を電気的に非接続にするとともに、当該画素電極を欠陥でない駆動部に対応する画素電極に電気的に接続している。

より詳細に説明すると、特許文献１では、基板上に、複数の画素電極がマトリクス状に配置されるとともに、隣接する画素電極の間を、ゲート信号線が行方向に、ソース信号線が列方向に、それぞれ延伸して形成されている。つまり、複数の画素電極と各信号線が同層に存在し、かつ、隣接する画素電極の間にはゲート信号線およびソース信号線の何れかの信号線が存在する。このため、隣接する画素電極同士を接続するために、それらの間の信号線とショートしないように当該信号線を絶縁膜で覆った上で、金属薄膜を介して隣接する画素電極同士を接続している。

この構成によれば、欠陥の駆動部に対応する画素電極は、電気的に接続された欠陥でない駆動部により駆動されるので、表示パネルに滅点や輝点が生じることを防止することができる。

特開昭６３−２７６０３２号公報

ところで、信号線を覆う絶縁膜の膜厚は、ショート防止の観点から、ある程度厚いほうが好ましい。絶縁膜が薄膜であると、当該絶縁膜にピンホールやクラック等が発生し易く、仮に信号線を絶縁膜で覆ったとしても、当該絶縁膜上に形成される金属薄膜と信号線がショートしかねないからである。ショートしてしまうと、欠陥でない駆動部に対応する画素電極も正常に駆動させることができなくなるため、表示パネルにおける不良の範囲が拡がり、さらなる画質の劣化を招いてしまう。

しかしながら、絶縁膜の膜厚を厚くすると、基板と絶縁膜の段差が大きくなるため、金属薄膜が断線し易くなる。金属薄膜はスパッタ等で形成されるが、基板と絶縁膜の段差が大きくなることで、絶縁膜の側面部分が被覆され難くなるからである。断線が発生すると、隣接する画素電極同士が電気的に接続されなくなるので、画質が改善されない。
そこで、本発明は、隣接する画素電極の接続部分が断線し難い表示パネルを提供することを目的とする。

上記課題を解決するために、本発明の一態様に係る表示パネルは、薄膜トランジスタ素子を含む駆動部が複数、マトリクス状に配置されてなるトランジスタアレイ基板と、前記トランジスタアレイ基板上に形成され、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜と、前記層間絶縁膜上に前記複数の駆動部に対応してマトリクス状に配置された複数の画素電極を備え、前記複数の駆動部には、欠陥の駆動部が一部に含まれており、前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、前記第２画素電極の各々は、一部が対応するコンタクトホールに入り込むように形成されており、前記第２画素電極のそれぞれのコンタクトホールに入り込んでいる部分が、対応する駆動部の給電パッドとコンタクトすることで、前記第２画素電極のそれぞれが、対応する駆動部に電気的に接続されており、前記第１画素電極のそれぞれは、対応する駆動部と電気的に非接続に保たれており、前記第１画素電極のそれぞれは、隣接する第２画素電極の何れかと導電性材料からなる接続部により接続され、前記接続部のそれぞれは、前記第１画素電極から前記隣接する第２画素電極に至る当該接続部のそれぞれが形成された全領域で、前記層間絶縁膜に接した状態で形成されているとした。

本発明の一態様に係る表示パネルでは、前記第１画素電極のそれぞれは、隣接する第２画素電極の何れかと導電性材料からなる接続部により接続され、前記接続部のそれぞれは、前記第１画素電極から前記隣接する第２画素電極に至る当該接続部のそれぞれが形成された全領域で、前記層間絶縁膜に接した状態で形成されている。言い換えると、前記層間絶縁膜上における、前記第１画素電極から前記隣接する第２画素電極に至る接続部のそれぞれが形成された全領域には、段差が存在しない。このため、接続部は断線し難い。

また、前記第１画素電極のそれぞれは、前記接続部により接続された前記第２画素電極に対応する欠陥でない駆動部により駆動されるので、表示パネルに輝点または滅点が生じることを防止することができる。よって、輝点または滅点による画質の劣化を抑制することができる。

（ａ）本発明の実施の形態１に係る表示パネル１０５を含む表示装置１００の電気的な構成を示すブロック図である。（ｂ）表示パネル１０５が有する一画素回路の回路構成及びその周辺回路との接続を示す図である。 表示パネル１０５における、ゲート線２００、データ線２０１、電源線２０２、および駆動部２０９のレイアウトを示す模式平面図である。 表示パネル１０５における画素電極２０５のレイアウトを示す模式平面図である。 （ａ）表示パネル１０５の構成を模式的に示す部分断面図（図２のＡ−Ａ’断面）である。（ｂ）表示パネル１０５の構成を模式的に示す部分断面図（図２のＢ−Ｂ’断面）である。 表示パネル１０５の構成を模式的に示す部分断面図（図３のＣ−Ｃ’断面）である。 表示パネル１０５の製作工程を示す図である。 画素電極形成工程および画素電極接続工程の一例を示す工程図である。 画素電極形成工程および画素電極接続工程のうち図７に示す工程に後続する部分の一例を示す工程図である。 表示パネル１０５の要部を模式的に示す部分断面図である。 変形例１に係る表示パネルにおける画素電極の模式平面図である。 変形例１に係る表示パネルの構成を模式的に示す部分断面図（図１０のＤ−Ｄ’断面）である。 変形例１に係る表示パネル１０５の製作工程を示す図である。 変形例１に係る画素電極形成工程の一例を示す工程図である。 画素電極形成工程のうち図１３に示す工程に後続する部分の一例を示す工程図である。 変形例２に係る表示パネルにおける画素電極の模式平面図である。 変形例２に係る画素電極形成工程の一例を示す工程図である（図１５のＥ−Ｅ’断面に相当）。 画素電極形成工程のうち図１６に示す工程に後続する部分の一例を示す工程図である。 変形例３に係る表示パネルにおける画素電極の模式平面図である。 変形例３に係る表示パネルの製作工程を示す図である。 変形例３に係る画素電極形成工程の一例を示す工程図である（図１８のＦ−Ｆ’断面に相当）。 画素電極形成工程のうち図２０に示す工程に後続する部分の一例を示す工程図である。 変形例４に係る表示パネルにおける、ゲート線２００ａ、電源線２０２ａ、駆動部５０１、および画素電極６０１のレイアウトを示す模式平面図である。 （ａ）変形例４に係る表示パネルの構成を模式的に示す部分断面図（図２２のＧ−Ｇ’断面）である。（ｂ）変形例４に係る表示パネルの構成を模式的に示す部分断面図（図２２のＨ−Ｈ’断面）である。 表示装置１００の外観を示す図である。

＜実施の態様＞
本発明の一態様である表示パネルは、薄膜トランジスタ素子を含む駆動部が複数、マトリクス状に配置されてなるトランジスタアレイ基板と、前記トランジスタアレイ基板上に形成され、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜と、前記層間絶縁膜上に前記複数の駆動部に対応してマトリクス状に配置された複数の画素電極を備え、前記複数の駆動部には、欠陥の駆動部が一部に含まれており、前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、前記第２画素電極の各々は、一部が対応するコンタクトホールに入り込むように形成されており、前記第２画素電極のそれぞれのコンタクトホールに入り込んでいる部分が、対応する駆動部の給電パッドとコンタクトすることで、前記第２画素電極のそれぞれが、対応する駆動部に電気的に接続されており、前記第１画素電極のそれぞれは、対応する駆動部と電気的に非接続に保たれており、前記第１画素電極のそれぞれは、隣接する第２画素電極の何れかと導電性材料からなる接続部により接続され、前記接続部のそれぞれは、前記第１画素電極から前記隣接する第２画素電極に至る当該接続部のそれぞれが形成された全領域で、前記層間絶縁膜に接した状態で形成されているとした。

本発明の一態様に係る表示パネルでは、前記第１画素電極のそれぞれは、隣接する第２画素電極の何れかと導電性材料からなる接続部により接続され、前記接続部のそれぞれは、前記第１画素電極から前記隣接する第２画素電極に至る当該接続部のそれぞれが形成された全領域で、前記層間絶縁膜に接した状態で形成されている。言い換えると、前記層間絶縁膜上における、前記第１画素電極から前記隣接する第２画素電極に至る接続部のそれぞれが形成された全領域には、段差が存在しない。このため、接続部は断線し難い。

また、前記第１画素電極のそれぞれは、前記接続部により接続された前記第２画素電極に対応する欠陥でない駆動部により駆動されるので、表示パネルに輝点または滅点が生じることを防止することができる。よって、輝点または滅点による画質の劣化を抑制することができる。
ここで、本発明の別の態様として、前記複数の画素電極および前記接続部のそれぞれは、同一材料からなり、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれは、一体形成されているとしてもよい。

その際、本発明の別の態様として、電極材料膜における、前記複数の画素電極および前記接続部のそれぞれに当たる部分が、レジスト材料で覆われた状態でエッチングされることにより、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれは、一体形成されているとしてもよい。
本態様の表示パネルでは、前記接続部により接続された前記第１画素電極と前記隣接する第２画素電極の間には、例えば自然酸化膜のような、接続界面に存在し電気抵抗成分となる接続界面が存在しない。したがって、前記第１画素電極から、前記接続部により接続された前記隣接する第２画素電極への映像信号は、接続境界が存在する場合に比べ、減衰が少ない。その結果、欠陥の駆動部に対応した画素においても良好な発光を得ることができる。

ここで、本発明の別の態様として、前記接続部のそれぞれは、絶縁部で被覆されているとしてもよい。
ここで、本発明の別の態様として、前記絶縁部は、前記複数の画素電極を区画する隔壁であるとしてもよい。
ここで、本発明の別の態様として、少なくとも一つの第１画素電極は分割されており、分割された第１画素電極のそれぞれは、当該第１画素電極に隣接する、別々の第２画素電極に接続されているとしてもよい。

本態様の表示パネルでは、分割された第１画素電極のそれぞれは、当該第１画素電極に隣接する、別々の第２画素電極に接続されているので、例えば、分割された第１画素電極が映像の切れ目に当たる場合に、ユーザの違和感を軽減することができる。
ここで、本発明の別の態様として、前記第１画素電極のそれぞれは、対応する駆動部の前記薄膜トランジスタ素子における、当該第１画素電極のそれぞれへの給電経路が切断されることにより、対応する欠陥の駆動部と電気的に非接続に保たれているとしてもよい。

ここで、本発明の別の態様として、前記第１画素電極のそれぞれは、対応するコンタクトホールに当たる部分が欠けた形状であるとしてもよい。
ここで、本発明の別の態様として、前記層間絶縁膜は、前記トランジスタアレイ基板上に形成されたパッシベーション膜と、前記パッシベーション膜上に形成された平坦化膜を含むとしてもよい。

ここで、本発明の別の態様として、前記第１画素電極のそれぞれは、行方向に隣接した第２画素電極に接続されているとしてもよい。
ここで、本発明の別の態様として、前記第１画素電極のそれぞれは、列方向に隣接した第２画素電極に接続されているとしてもよい。
表示パネルにおける発光色が列ごとに異なることを前提とした場合、本態様の表示パネルでは、前記第１画素電極のそれぞれは、同一の発光色の第２画素電極に接続されているため、ユーザへの違和感を低減することができる。

ここで、本発明の別の態様として、前記表示パネルは、エレクトロルミネッセント表示パネルであるとしてもよい。
ここで、本発明の別の態様として、前記表示パネルは、有機エレクトロルミネッセント表示パネルであるとしてもよい。
ここで、本発明の一態様である表示パネルの製造方法は、基板を準備する準備工程と、前記基板上に、薄膜トランジスタ素子を含む駆動部を複数マトリクス状に配置することで、トランジスタアレイ基板を形成するトランジスタアレイ基板形成工程と、前記トランジスタアレイ基板上に、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜上に、前記複数の駆動部に対応して複数の画素電極をマトリクス状に配置する画素電極形成工程を含み、前記複数の駆動部には、欠陥の駆動部が一部に含まれており、前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、前記第２画素電極の各々を、一部が対応するコンタクトホールに入り込むように形成し、前記第２画素電極のそれぞれのコンタクトホールに入り込んでいる部分を、対応する駆動部の給電パッドとコンタクトさせることで、前記第２画素電極のそれぞれを、対応する駆動部に電気的に接続し、前記第１画素電極のそれぞれを、対応する駆動部と電気的に非接続にし、前記第１画素電極のそれぞれを、隣接する第２画素電極の何れかと導電性材料からなる接続部により接続し、前記接続部のそれぞれを、前記第１画素電極から前記隣接する第２画素電極に至る当該接続部のそれぞれが形成された全領域で、前記層間絶縁膜に接するよう形成するとした。

ここで、本発明の別の態様として、前記画素電極形成工程では、接続部の材料として画素電極と同一材料を用い、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれを一体形成するとしてもよい。
その際、本発明の別の態様として、前記画素電極形成工程は、前記層間絶縁膜上に、電極材料からなる膜を形成する電極材料膜形成工程と、前記電極材料膜上にレジスト膜を形成するレジスト膜形成工程と、前記レジスト膜を、前記複数の画素電極に対応した所定形状にパターニングするレジスト膜パターニング工程と、前記所定形状にパターニングされたレジスト膜のうち、前記第１画素電極のそれぞれと、隣接する前記第２画素電極の何れかとの間に当たる部分に、レジスト材料を追加することで、前記第１画素電極のそれぞれから前記何れかの第２画素電極に至る領域に当たる部分を埋めるレジスト材料追加工程と、前記電極材料膜をエッチングすることで、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれを一体形成するエッチング工程を有するとしてもよい。

本発明の一態様に係る表示パネルの製造方法では、接続部を形成する工程を別途追加する必要はないので、製造工程を簡略化しつつ、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれが一体形成された構造を実現することができる。
また、レジストパターニング後にレジスト修正を行っているため、欠陥の薄膜トランジスタ素子の位置に応じた露光用マスクを用意する必要はないので、コストの観点から有用である。

ここで、本発明の別の態様として、前記接続部のそれぞれを絶縁部で被覆する工程をさらに含むとしてもよい。
ここで、本発明の別の態様として、前記絶縁部は、前記複数の画素電極を区画する隔壁であるとしてもよい。
ここで、本発明の別の態様として、前記画素電極形成工程は、前記エッチング工程前に、前記所定形状にパターニングされたレジスト膜のうち、少なくとも一つの第１画素電極の中央部に当たる部分をレーザにより除去するレジスト膜除去工程を含み、前記レジスト材料追加工程では、前記所定形状にパターニングされたレジスト膜のうち、前記少なくとも一つの第１画素電極のそれぞれと、隣接する２つの前記第２画素電極との間に当たる部分のそれぞれに、レジスト材料を追加することで、前記少なくとも一つの第１画素電極のそれぞれから前記２つの第２画素電極のそれぞれに至る領域に当たる部分を埋め、前記エッチング工程では、前記少なくとも一つの第１画素電極を分割して形成するとともに、分割された第１画素電極のそれぞれを、当該第１画素電極に隣接する、別々の第２画素電極に接続するよう形成するとしてもよい。

ここで、本発明の別の態様として、前記画素電極形成工程は、前記エッチング工程前に、前記所定形状にパターニングされたレジスト膜のうち、第１画素電極のそれぞれに対応するコンタクトホールに当たる部分をレーザにより除去するレジスト膜除去工程を含み、前記エッチング工程では、対応するコンタクトホールに当たる部分が欠けた形状となるよう前記第１画素電極のそれぞれを形成するとしてもよい。

本態様の表示パネルの製造方法では、配線カット工程を別途設けることで、欠陥の駆動部と画素電極を電気的に非接続にするのではなく、パターニングされたレジスト層を修正することで、電気的に非接続な構成を実現している。したがって、製造工程を簡略化することができる。
ここで、本発明の別の態様として、前記絶縁材料膜形成工程の前に、前記各欠陥の駆動部の薄膜トランジスタ素子における、対応する第１画素電極への給電経路を切断する工程をさらに含むとしてもよい。

ここで、本発明の別の態様として、前記層間絶縁膜を形成する工程は、前記トランジスタアレイ基板上にパッシベーション膜を形成する工程と、前記パッシベーション膜上に平坦化膜を形成する工程を含むとしてもよい。ここで、本発明の一態様である表示パネルの製造方法は、基板を準備する準備工程と、前記基板上に、薄膜トランジスタ素子を含む駆動部を複数マトリクス状に配置することで、トランジスタアレイ基板を形成するトランジスタアレイ基板形成工程と、前記トランジスタアレイ基板における各薄膜トランジスタ素子の欠陥の有無を検査する検査工程と、前記検査の結果に基づいて、前記トランジスタアレイ基板における欠陥の駆動部の位置情報を取得する位置情報取得工程と、取得した位置情報が示す欠陥の駆動部の配線または薄膜トランジスタ素子の少なくとも一部を切断することで、当該駆動部を電気的に非導通とする切断工程と、前記トランジスタアレイ基板上に、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜上に、前記複数の駆動部に対応して複数の画素電極をマトリクス状に配置する画素電極形成工程を含み、前記複数の駆動部には、欠陥の駆動部が一部に含まれており、前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、前記第２画素電極の各々を、一部が対応するコンタクトホールに入り込むように形成し、前記第２画素電極のそれぞれのコンタクトホールに入り込んでいる部分を、対応する駆動部の給電パッドとコンタクトさせることで、前記第２画素電極のそれぞれを、対応する駆動部に電気的に接続し、前記第１画素電極のそれぞれを、対応する欠陥の駆動部を電気的に非導通にすることで、対応する欠陥の駆動部と電気的に非接続にし、前記画素電極形成工程は、前記層間絶縁膜上に、電極材料からなる膜を形成する工程と、前記電極材料膜上にレジスト膜を形成する工程と、前記レジスト膜を、前記複数の画素電極に対応した所定形状にパターニングする工程と、前記所定形状にパターニングされたレジスト膜のうち、前記第１画素電極のそれぞれと、隣接する前記第２画素電極の何れかとの間に当たる部分に、レジスト材料を追加することで、前記第１画素電極のそれぞれから前記何れかの第２画素電極に至る領域に当たる部分を埋める工程と、前記電極材料膜をエッチングすることで、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれを一体形成するエッチング工程を有するとしてもよい。

ここで、本発明の一態様である表示パネルの製造方法は、基板を準備する準備工程と、前記基板上に、薄膜トランジスタ素子を含む駆動部を複数マトリクス状に配置することで、トランジスタアレイ基板を形成するトランジスタアレイ基板形成工程と、前記トランジスタアレイ基板における各薄膜トランジスタ素子の欠陥の有無を検査する検査工程と、前記検査の結果に基づいて、前記トランジスタアレイ基板における欠陥の駆動部の位置情報を取得する位置情報取得工程と、前記トランジスタアレイ基板上に、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、前記層間絶縁膜上に、前記複数の駆動部に対応して複数の画素電極をマトリクス状に配置する画素電極形成工程を含み、前記複数の駆動部には、欠陥の駆動部が一部に含まれており、前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、前記画素電極形成工程は、前記層間絶縁膜上に、電極材料からなる膜を形成する工程と、前記電極材料膜上にレジスト膜を形成する工程と、前記レジスト膜を、前記複数の画素電極に対応した所定形状にパターニングする工程と、前記所定形状にパターニングされたレジスト膜のうち、前記第１画素電極のそれぞれと、隣接する前記第２画素電極の何れかとの間に当たる部分に、レジスト材料を追加することで、前記第１画素電極のそれぞれから前記何れかの第２画素電極に至る領域に当たる部分を埋める工程と、前記所定形状にパターニングされたレジスト膜のうち、前記第１画素電極のそれぞれに対応するコンタクトホールに当たる部分を除去する工程と、前記電極材料膜をエッチングすることで、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれを一体形成するとともに、対応するコンタクトホールに当たる部分が欠けた第１画素電極を形成する工程を有するとしてもよい。
＜実施の形態１＞
−表示装置１００の概略ブロック図−
図１（ａ）は、本発明の実施の形態１に係る表示パネル１０５を含む表示装置１００の電気的な構成を示すブロック図である。図１（ａ）に示されるように、表示装置１００は、制御回路１０１と、メモリ１０２と、走査線駆動回路１０３と、データ線駆動回路１０４と、画素回路が行列状に配置された表示パネル１０５を備える。表示パネル１０５は、例えばエレクトロルミネッセント（以下、「ＥＬ」と記す。）表示パネルであり、有機ＥＬ表示パネルとしてもよい。また、表示パネル１０５は、液晶表示パネルとしてもよい。

図１（ｂ）は、表示パネル１０５が有する一画素回路の回路構成及びその周辺回路との接続を示す図である。図１（ｂ）に示されるように、画素回路２０８は、ゲート線２００と、データ線２０１と、電源線２０２と、スイッチングトランジスタ２０３と、駆動トランジスタ２０４と、画素電極２０５と、保持容量２０６と、共通電極２０７を含んで構成される。スイッチングトランジスタ２０３及び駆動トランジスタ２０４は、薄膜トランジスタ素子である。画素電極２０５と共通電極２０７の間には、複数の機能層を積層して構成した発光層または液晶が形成される。

周辺回路は、走査線駆動回路１０３とデータ線駆動回路１０４を備える。また、スイッチングトランジスタ２０３、駆動トランジスタ２０４、及び保持容量２０６により駆動部２０９が構成されている。
表示パネル１０５がＥＬ表示パネルの場合には、データ線駆動回路１０４から供給された信号電圧は、スイッチングトランジスタ２０３を介して駆動トランジスタ２０４のゲート端子へと印加される。駆動トランジスタ２０４は、そのデータ電圧に応じた電流をソース−ドレイン端子間に流す。この電流が画素電極２０５へと流れることにより、その電流に応じた発光輝度が得られる。

なお、表示パネル１０５が液晶表示パネルの場合には、ゲート線２００に加えられた電圧によりスイッチングトランジスタ２０３のソース−ドレイン端子間に電流が流れ、そのときデータ線２０１に加えられた電圧が画素電極２０５に供給されることになる。
−レイアウト−
続いて、表示パネル１０５における、ゲート線２００、データ線２０１、電源線２０２、および駆動部２０９のレイアウトについて説明する。図２は、表示パネル１０５における、ゲート線２００、データ線２０１、電源線２０２、および駆動部２０９のレイアウトを示す模式平面図である。

図２に示されるように、複数の駆動部２０９は、マトリクス状に配置されている。複数の駆動部２０９の一部は欠陥の駆動部で、残部は欠陥でない（すなわち正常に動作する）駆動部である。欠陥の駆動部とは、常にオン状態の薄膜トランジスタ、または常にオフ状態の薄膜トランジスタを含む駆動部をいう。以降の説明では、列（Ｙ軸）方向に隣接した二つの駆動部（駆動部２０９ａと駆動部２０９ｂ）に着目して説明する。図２において、駆動部２０９ａは欠陥でない駆動部を表し、駆動部２０９ｂは欠陥の駆動部を表している。

欠陥でない駆動部２０９ａでは、駆動トランジスタ２０４ａと当該駆動部２０９ａに対応する画素電極に給電するための給電パッド２１１ａが、配線により接続されている（破線部ａを参照）。したがって、駆動トランジスタ２０４ａから、コンタクトホール２１２ａを介して給電パット２１１ａと接続された画素電極へ給電されることになる。つまり、駆動部２０９ａは、対応する画素電極と電気的に接続されている。

一方、欠陥の駆動部２０９ｂでは、駆動トランジスタ２０４ｂと当該駆動部２０９ｂに対応する画素電極に給電するための給電パッド２１１ｂとを接続する配線は、切断されている（破線部ｂを参照）。したがって、駆動トランジスタ２０４ｂから、コンタクトホール２１２ｂを介して給電パット２１１ｂと接続された画素電極へ給電されることはない。つまり、欠陥の駆動部２０９ｂは、対応する画素電極と電気的に非接続に保たれている。

また、行方向に配置された複数の駆動部からなる駆動部の行の片側には、ゲート線２００が形成されている。一方、列方向に配置された複数の駆動部からなる駆動部の列の片側には、データ線２０１が形成され、他方には、電源線２０２が形成されている。
図３は、表示パネル１０５における画素電極２０５のレイアウトを示す模式平面図である。図３に示されるように、複数の画素電極２０５は、マトリクス状に配置されている。複数の画素電極２０５は、図２で示した複数の駆動部２０９と１対１に対応する形態で設けられている。したがって、複数の画素電極２０５の中には、欠陥でない駆動部にそれぞれ対応する画素電極（第２画素電極）と、欠陥の駆動部にそれぞれ対応する画素電極（第１画素電極）が存在することになる。以降の説明では、列（Ｙ軸）方向に隣接した二つの画素電極（画素電極２０５ａと画素電極２０５ｂ）に着目して説明する。図３において、画素電極２０５ａが駆動部２０９ａに対応する画素電極を表し、画素電極２０５ｂが駆動部２０９ｂに対応する画素電極を表している。

画素電極２０５ａと画素電極２０５ｂは、導電性の材料からなる接続部２２１ａｂを介して接続されている。表示パネル１０５において発光色が列ごとに異なる場合には、図３に示されるように、画素電極２０５ｂを、列方向に隣接した画素電極２０５ａに接続するのが好ましい。
先ほど説明したように、駆動部２０９ｂの駆動トランジスタ２０４ｂから給電パッド２１１ｂへと伸びる配線が切断されているため、画素電極２０５ｂが画素電極２０５ａに接続されることで、画素電極２０５ｂは、駆動部２０９ａにより駆動されることになる。すなわち、駆動部２０９ａにより両方の画素電極が駆動される。

したがって、欠陥の駆動部２０９ｂが原因で、表示パネル１０５に滅点や輝点が生じることを防止することができるので、画質の劣化を防止することができる。
−断面図−
図４（ａ）は、表示パネル１０５の構成を模式的に示す部分断面図（図２のＡ−Ａ’断面）であり、欠陥でない駆動部２０９ａにおける駆動トランジスタ２０４ａに対応する部分を示す。図４（ａ）に示されるように、基板４０１上にゲート電極４０２ａが設けられ、ゲート電極４０２ａの設けられた基板４０１上にゲート絶縁膜４０３が設けられている。ゲート絶縁膜４０３上における、ゲート電極４０２ａの上方に当たる部分には半導体層４０４ａが設けられている。加えて、ゲート絶縁膜４０３上には、ソースドレイン電極配線（以下、「ＳＤ電極配線」と記す。）４０５ａ、４０６ａが設けられている。これらＳＤ電極配線４０５ａ、４０６ａは、それぞれ一部が半導体層４０４ａに乗り上げており、当該半導体層４０４ａ上で間隔を隔てて位置している。さらに、ＳＤ電極配線４０５ａ、４０６ａを覆うように層間絶縁膜４０７が形成されている。層間絶縁膜４０７は、例えば２層構造であり、薄膜トランジスタ素子を保護するために、ＳＤ電極配線４０５ａ、４０６ａを覆うように形成されたパッシベーション膜４０８と、薄膜トランジスタ素子が形成された領域と形成されていない領域の表面段差を平坦に調整するために、パッシベーション膜４０８上に形成された平坦化膜４０９からなる。

図４（ｂ）は、表示パネル１０５の構成を模式的に示す部分断面図（図２のＢ−Ｂ’断面）であり、欠陥の駆動部２０９ｂにおける駆動トランジスタ２０４ｂに対応する部分を示す。図４（ｂ）に示されるように、基板４０１上にゲート電極４０２ｂが設けられ、ゲート電極４０２ｂの設けられた基板４０１上にゲート絶縁膜４０３が設けられている。ゲート絶縁膜４０３上における、ゲート電極４０２ｂの上方に当たる部分には半導体層４０４ｂが設けられている。加えて、ゲート絶縁膜４０３上には、ＳＤ電極配線４０５ｂ、４０６ｂが設けられている。これらＳＤ電極配線４０５ｂ、４０６ｂは、それぞれ一部が半導体層４０４ｂに乗り上げており、当該半導体層４０４ｂ上で間隔を隔てて位置している。

ただし、図４（ｂ）では、ＳＤ電極配線４０６ｂの一部が切断されている点で、図４（ａ）に示される構成と異なる。すなわち、ＳＤ電極配線４０６ｂは、電極部分４０６ｂ１と電極部分４０６ｂ２からなり、これらの間には隙間が存在する。このため、駆動部２０９ｂから当該駆動部２０９ｂに対応する画素電極に給電されることはない。
さらにＳＤ電極配線４０５ｂ、４０６ｂを覆うように層間絶縁膜４０７が形成されている。層間絶縁膜４０７は、例えば２層構造であり、パッシベーション膜４０８と、パッシベーション膜４０８上に形成された平坦化膜４０９からなる。

図５は、表示パネル１０５の構成を模式的に示す部分断面図（図３のＣ−Ｃ’断面）である。基板４０１上にゲート線２００が設けられ、ゲート線２００の設けられた基板４０１上にゲート絶縁膜４０３が設けられている。ゲート絶縁膜４０３上にパッシベーション膜４０８および平坦化膜４０９がこの順に積層されている。平坦化膜４０９上に画素電極２０５ａおよび画素電極２０５ｂが間隔を隔てて設けられており、これらの画素電極を繋ぐように接続部２２１ａｂが形成されている。この接続部２２１ａｂは、金属薄膜であり、画素電極２０５ａと画素電極２０５ｂの間の当該接続部２２１ａｂが形成された全領域において、平坦化膜４０９に接した状態で形成されている。このため、接続部２２１ａｂは断線し難い構成となっている。

また、ゲート線２００と接続部２２１ａｂの位置関係に着目すると、これらは、ゲート絶縁膜４０３、パッシベーション膜４０８、および平坦化膜４０９を介して対向している。ここで、平坦化膜４０９の膜厚は例えば４０００ｎｍであり、非常に厚膜である。このため、平坦化膜４０９にはピンホールが発生し難い。したがって、接続部２２１ａｂと平坦化膜４０９の下方に形成されたゲート線２００がショートすることを防止することができる。

ところで、ゲート線２００と接続部２２１ａｂの間には寄生容量が発生する。ここで、画素電極２０５ｂは、画素電極２０５ａと電気的に接続されるため、これらは同電位で、かつ、電気信号も同位相となる。したがって、寄生容量が原因で、隣接する画素の間で映像信号の遅延やクロストークが発生し、画質が劣化する恐れがある。
しかしながら、本実施の形態では、平坦化膜４０９は厚膜であるため、接続部２２１ａｂとゲート線２００の間隔が大きくなるので、接続部２２１ａｂとゲート線２００の間の寄生容量を小さくすることができる。これにより、映像信号の遅延やクロストークによる画質劣化を防止することができる。

なお、ここでは、欠陥でない駆動部と当該駆動部に対応する画素電極として駆動部２０９ａおよび画素電極２０５ａを例に挙げて、これらの構成について説明したが、他の欠陥でない駆動部と当該駆動部に対応する画素電極についても同様の構成となる。
同様に、第１画素電極と、当該第１画素電極に接続された第２画素電極、およびこれらを接続する接続部として画素電極２０５ａ、画素電極２０５ｂ、および接続部２２１ａｂを例に挙げて、これらの構成について説明したが、他の第１画素電極と、当該他の第１画素電極に接続された第２画素電極、およびこれらを接続する接続部についても同様の構成となる。

−製作工程−
表示パネル１０５の製作工程について説明する。ここでは特に、トランジスタアレイを形成する工程から画素電極を形成する工程までを説明する。図６は、表示パネル１０５の製作工程を示す図である。
まず、ステップＳ１０１のトランジスタアレイ形成工程では、基板上に複数の駆動部をマトリクス状に形成することで、トランジスタアレイ基板を形成する。

ステップＳ１０２のトランジスタアレイ検査工程では、マトリクス状に形成された複数の駆動部における、どの薄膜トランジスタ素子が欠陥かを検査する。具体的には、まず、欠陥検査装置が、マトリクス状に形成された複数の駆動部における各薄膜トランジスタ素子のアドレスを設定する。次に、ゲート線、データ線、および電源線に電位をかけ、非接触の電位計を用いて各アドレスの電位を計測する。計測した電位が正常な値であれば、そのアドレスに対応する薄膜トランジスタ素子は、欠陥でないと判定する。一方、正常な値でなければ、そのアドレスに対応する薄膜トランジスタ素子は、欠陥であると判定する。ここで欠陥には２種類ある。薄膜トランジスタ素子が常にオンの状態であるショート状態と、薄膜トランジスタ素子が常にオフの状態であるオフ状態である。欠陥検査装置は、各信号線の電位を調整することで、欠陥の薄膜トランジスタがどちらの状態であるかを判定する。すなわち、欠陥検査装置は、各薄膜トランジスタ素子が正常、ショート状態、オフ状態の何れであるかを判定する。

ステップＳ１０３の配線カット工程では、欠陥であると判定された薄膜トランジスタ素子における、対応する画素電極への給電経路を切断する。例えば、薄膜トランジスタにおける、給電パッドへと伸びる配線をカットする。
なお、欠陥がショート状態の場合には、画素電極への給電経路をカットする必要があるが、欠陥がオフ状態である場合には、必ずしも画素電極への給電経路をカットする必要はない。オフ状態の場合には対応する画素は滅点となり、その場合には、その周辺の画素が発光していても目立ち難いからである。

一方、オン状態の場合には対応する画素が輝点となり、その場合には、その周辺の画素が暗くなっている場合（表示パネルに映像が表示されていない場合や低輝度のラスター表示の場合など）には、たとえ輝点となる画素が１つであっても目立つため、ユーザに認識されやすい。このため、輝点が１つでも存在すると、不良品パネルとされる。それ故、オン状態の薄膜トランジスタの配線をカットする必要がある。

ステップＳ１０４の層間絶縁膜形成工程では、トランジスタアレイ基板上に層間絶縁膜を形成する。この層間絶縁膜は、各駆動部における給電パッドに対応する一部分にコンタクトホールが設けられた構成となっている。
ステップＳ１０５の画素電極形成工程では、複数の駆動部に１対１に対応するように、複数の画素電極をマトリクス状に形成する。本実施の形態では、複数の画素電極の各々は、一部が対応するコンタクトホールに入り込むように形成され、当該一部が対応する給電パッドとコンタクトしている。

ステップＳ１０６の画素電極接続工程では、第１画素電極のそれぞれを、当該第１画素電極に隣接する第２画素電極の何れかに、接続部を介して接続する。
画素電極形成工程および画素電極接続工程について図７，８を用いて詳細に説明する。図７は、画素電極形成工程および画素電極接続工程の一例を示す工程図である。図８は、画素電極形成工程および画素電極接続工程のうち図７に示す工程に後続する部分の一例を示す工程図である。

図７（ａ）は、基板４０１上にゲート線２００が形成され、ゲート線２００を覆うようにゲート絶縁膜４０３が形成され、ゲート絶縁膜４０３上にパッシベーション膜４０８、平坦化膜４０９、および電極材料膜４１１がこの順に形成された状態を示している。
この後、図７（ｂ）に示されるように、電極材料膜４１１上に、レジスト層４１２を形成した後、図７（ｃ）に示されるように、レジスト層４１２上に所定形状の開口部を持つマスク４１３を重ね、マスク４１３の上から感光させる。その後、余分なレジストを現像液（例えばTMAH（Tetra methyl ammonium hydroxide）水溶液）で洗い出すことで、レジスト層４１２のパターニングが完了する。パターニングされたレジスト層４１２は、図７（ｄ）に示されるように、ゲート線２００の上方に当たる部分が除去されており、レジスト部分４１２ａとレジスト部分４１２ｂからなる。その後、電極材料膜４１１をウェットエッチング液でウェットエッチングすると、図７（ｅ）に示されるように、電極材料膜４１１のうちレジスト層４１２a、４１２ｂで覆われた部分のみが残存する。その後、当該部分上のレジスト層４１２ａ、４１２ｂを例えば有機系剥離液で除去する。これにより、図７（ｆ）に示されるように、画素電極２０５ａ、２０５ｂが形成される。以上が画素電極形成工程の説明である。

続いて、図８（ａ）に示されるように、隣り合う画素電極２０５ａ、２０５ｂの間にレーザＣＶＤ４１４により金属薄膜を堆積して、図８（ｂ）に示されるように、これらの画素電極２０５ａ、２０５ｂを接続部２２１ａｂにより接続する。
−表示パネル１０５の構成−
ここでは、表示パネル１０５の一例としてＥＬ表示パネルの構成について説明する。

図９は、表示パネル１０５の要部を模式的に示す部分断面図である。図９に示されるように、トランジスタアレイ基板３０１上にパッシベーション膜４０８が形成され、パッシベーション膜４０８上に平坦化膜４０９が形成されている。この平坦化膜４０９上に、画素電極（陽極）２０５ａ、２０５ｂが形成されている。画素電極は、サブピクセル単位で行列状にパターニングして形成される。また、Ｘ軸方向に隣り合う３つのサブピクセルの組み合わせにより１画素（ピクセル）が構成される。

隣り合う画素電極２０５ａ、２０５ｂの間にはバンク３０４が形成されており、バンク３０４で規定された領域内において画素電極２０５ａ、２０５ｂ上には、所定の色の発光層３０５Ｇ、３０５Ｒが積層されている。発光層３０５Ｒ、３０５Ｇ、３０５Ｂは例えば有機発光層である。さらに、発光層３０５Ｒ、３０５Ｇ、３０５Ｂ上には、共通電極（陰極）２０７が、バンク３０４で規定された領域を超えて隣接する発光層のものと連続するように形成されている。

画素電極２０５ａと画素電極２０５ｂは接続部２２１ａｂにより接続されており、この接続部２２１ａｂは、バンク３０４で被覆されている。したがって、接続部２２１ａｂの一部が画素電極２０５ａ、２０５ｂに乗り上げるように形成されていたとしても、その後の工程に影響を与えることはない。
なお、図９には示されていないが、トランジスタアレイ基板３０１上に形成されたパッシベーション膜４０８および平坦化膜４０９には、複数の駆動部に相当する各領域の一部分にコンタクトホールが形成されている。画素電極２０５ａ、２０５ｂは、対応するコンタクトホールに沿って形成されることで、対応する給電パッドとコンタクトしている。

以下、表示パネル１０５がＥＬ表示パネルの場合における各部の材料等について詳細に説明する。
−各部構成−
トランジスタアレイ基板３０１は、基板上に複数の駆動部がマトリクス状に配置されてなる。

パッシベーション膜４０８は、ポリイミド系樹脂またはシリコーン系樹脂等の絶縁材料からなる。
平坦化膜４０９は、ポリイミド系樹脂またはアクリル系樹脂等の絶縁材料からなる。
画素電極２０５ａ、２０５ｂは、アルミニウム（Ａｌ）、あるいはアルミニウム合金で形成されている。また、例えば、銀（Ａｇ）、銀とパラジウムと銅との合金、銀とルビジウムと金との合金、モリブデンとクロムの合金（ＭｏＣｒ）、ニッケルとクロムの合金（ＮｉＣｒ）等で形成されていても良い。表示パネル１０５がトップエミッション型である場合には、画素電極２０５ａ、２０５ｂは、光反射性の材料で形成されていることが好ましい。なお、画素電極２０５ａ、２０５ｂ以外の画素電極２０５もこれらと同様の材料からなる。

接続部２２１ａｂは、アルミニウム（Ａｌ）、あるいはアルミニウム合金で形成されている。また、例えば、銀（Ａｇ）、銀とパラジウムと銅との合金、銀とルビジウムと金との合金、モリブデンとクロムの合金（ＭｏＣｒ）、ニッケルとクロムの合金（ＮｉＣｒ）等で形成されていても良い。接続部２２１ａｂは、画素電極２０５ａ、２０５ｂと同一材料であってもよい。

バンク３０４は、樹脂等の有機材料で形成されており絶縁性を有する。有機材料の例として、アクリル系樹脂、ポリイミド系樹脂、ノボラック型フェノール樹脂等が挙げられる。バンク３０４は、有機溶剤耐性を有することが好ましい。さらに、バンク３０４はウェットエッチング処理、ベーク処理等がされることがあるので、それらの処理に対して過度に変形、変質などをしないような耐性の高い材料で形成されることが好ましい。

発光層３０５Ｒ、３０５Ｇ、３０５Ｂが有機発光層である場合には、例えば、特開平５−１６３４８８号公報に記載のオキシノイド化合物、ペリレン化合物、クマリン化合物、アザクマリン化合物、オキサゾール化合物、オキサジアゾール化合物、ペリノン化合物、ピロロピロール化合物、ナフタレン化合物、アントラセン化合物、フルオレン化合物、フルオランテン化合物、テトラセン化合物、ピレン化合物、コロネン化合物、キノロン化合物及びアザキノロン化合物、ピラゾリン誘導体及びピラゾロン誘導体、ローダミン化合物、クリセン化合物、フェナントレン化合物、シクロペンタジエン化合物、スチルベン化合物、ジフェニルキノン化合物、スチリル化合物、ブタジエン化合物、ジシアノメチレンピラン化合物、ジシアノメチレンチオピラン化合物、フルオレセイン化合物、ピリリウム化合物、チアピリリウム化合物、セレナピリリウム化合物、テルロピリリウム化合物、芳香族アルダジエン化合物、オリゴフェニレン化合物、チオキサンテン化合物、シアニン化合物、アクリジン化合物、８−ヒドロキシキノリン化合物の金属錯体、２−ビピリジン化合物の金属錯体、シッフ塩とＩＩＩ族金属との錯体、オキシン金属錯体、希土類錯体等の蛍光物質で形成されることが好ましい。

共通電極（陰極）２０７は、例えば、酸化インジウムスズ（ＩＴＯ）や酸化インジウム亜鉛（ＩＺＯ）等で形成される。表示パネル１０５がトップエミッション型である場合には、共通電極２０７は、光透過性の材料で形成されることが好ましい。
以上、本発明に係る表示パネルについて、実施の形態に基づいて説明したが、本発明は上記実施の形態に限られないことは勿論である。例えば、以下のような変形例が考えられる。
＜変形例１＞
接続部の構成を替えた一変形例について説明する。本変形例において、表示パネルにおける、ゲート線２００、データ線２０１、電源線２０２、および駆動部２０９のレイアウトは、図２と同一であるとする。

−表示パネルにおける画素電極のレイアウト−
図１０は、変形例１に係る表示パネルにおける画素電極の模式平面図である。図１０に示されるように、複数の画素電極２３１は、マトリクス状に配置されている。複数の画素電極２３１は、図２で示した複数の駆動部２０９と１対１に対応する形態で設けられている。したがって、図３で示された構成と同様、複数の画素電極２３１の中には、欠陥でない駆動部に対応する画素電極（第２画素電極）と欠陥の駆動部に対応する画素電極（第１画素電極）が存在することになる。図１０において、画素電極２３１ａが駆動部２０９ａに対応する画素電極を表し、画素電極２３１ｂが駆動部２０９ｂに対応する画素電極を表している。

図３と同様に、画素電極２３１ａと画素電極２３１ｂは、導電性の材料からなる接続部２３１ａｂを介して接続されている。図３の構成と異なる点は、画素電極２３１ａ、画素電極２３１ｂ、および接続部２３１ａｂが、一体形成されていることである。
−断面図−
図１１は、変形例１の表示パネルの構成を模式的に示す部分断面図（図１０のＤ−Ｄ’断面）である。図１１に示されるように、基板４０１上にゲート線２００が設けられ、ゲート線２００の設けられた基板４０１上にゲート絶縁膜４０３が設けられている。さらに、ゲート絶縁膜４０３上にパッシベーション膜４０８および平坦化膜４０９がこの順に積層されている。ここまでは、図５で示される構成と同一である。ただし、変形例１では、平坦化膜４０９上に画素電極が間隔を隔てて設けられ、これらの電極を繋ぐように別途接続部が設けられているのではなく、画素電極２３１ａ、２３１ｂ、および接続部２３１ａｂは、同一材料からなり、かつ、一体形成されている。

すなわち、接続部２３１ａｂにより接続された画素電極２３１ａと画素電極２３１ｂの間には、例えば自然酸化膜のような、接続界面に存在し電気抵抗成分となる接続界面が存在しない。このため、画素電極２３１ａと画素電極２３１ｂの接続にあたっては、純粋な電気抵抗以外の電気抵抗成分が存在しない。したがって、画素電極２３１ａから画素電極２３１ｂへの映像信号は、接続境界が存在する場合に比べ、減衰が少ない。その結果、欠陥の駆動部に対応した画素においても良好な発光を得ることができる。

また、接続部２３１ａｂは、画素電極２３１ａから画素電極２３１ｂに至る当該接続部２３１ａｂが形成された全領域で、平坦化膜４０９に接した状態で形成されているため、当然ながら、接続部２３１ａｂは断線し難い。
−製作工程−
変形例１の表示パネルの製作工程について説明する。図１２は、変形例１に係る表示パネルの製作工程を示す図である。

図１２のステップＳ２０１からステップＳ２０４は、図６のステップＳ１０１からステップＳ１０４と同一である。よって、ここではそれらの説明は省略する。
ステップＳ２０５の画素電極形成工程では、複数の駆動部に１対１に対応するように、複数の画素電極をマトリクス状に形成する。複数の画素電極は、フォトリソ法を用いて形成される。フォトリソ法を用いて複数の画素電極を形成する際には、一般的に、レジスト層をパターニングした後にレジスト修正工程が設けられる。この工程は、パターニングされたレジスト層の断線等を検出し修正する工程であり、ディスペンサによりレジスト材料を追加したり、パターニングされたレジスト層の一部をレーザにより除去したりする。本変形例では、このレジスト修正工程において、画素電極２３１ａと画素電極２３１ｂの間にレジスト材料を追加する。これにより、画素電極２３１ａ、２３１ｂと接続部２３１ａｂを一体形成している。詳細は、図１３、１４を用いて説明する。

図１３は、変形例１に係る画素電極形成工程の一例を示す工程図である。図１４は、画素電極形成工程のうち図１３に示す工程に後続する部分の一例を示す工程図である。図１３（ａ）から図１３（ｄ）は、図７（ａ）から図７（ｄ）と同一であるので、説明を省略する。
レジスト層のパターニングの後、図１４（ａ）に示されるように、レジスト部分４１２ａとレジスト部分４１２ｂの間の隙間部分（電極材料膜４１１が露出した部分）にディスペンサ４１４によりレジスト材料を追加することで、図１４（ｂ）に示されるように、当該隙間部分をレジスト材料４１２ａｂで埋める。

その後、電極材料膜４１１をウェットエッチング液でウェットエッチングすると、レジスト材料で覆われた部分のみが残存する。ここでは、図１４（ｂ）に示されるように、レジスト部分４１２ａとレジスト部分４１２ｂの間の隙間部分もレジスト材料４１２ａｂで覆われているため、図１４（ｃ）に示されるように、途切れることなく全体に亘って電極材料膜４１１が残存することになる。すなわち、電極材料膜４１１のうちレジスト部分４１２ａとレジスト部分４１２ｂの間に当たる部分も残存する。

その後、レジスト部分４１２ａ、レジスト部分４１２、およびレジスト部分４１２ａｂを例えば有機系剥離液で除去する。電極材料膜４１１のうち画素電極２３１ａ、画素電極２３１ｂ、および接続部２３１ａｂに相当する部分がレジスト材料で覆われた状態で、電極材料膜４１１のエッチング工程が行われるので、図１４（ｄ）に示されるように、画素電極２３１ａ、画素電極２３１ｂ、および接続部２３１ａｂが、一体形成される。

なお、ディスペンサ４１４によりレジスト材料４１２ａｂを追加した後、余分なレジストをレーザで除去することで、追加されたレジスト材料４１２ａｂの形状を整える（線状にする）工程を設けてもよい。これにより、接続部の形状を整えることができる。
以上のように変形例１の製造方法では、電極材料膜４１１をエッチングする際には、画素電極２３１ａ、画素電極２３１ｂ、および接続部２３１ａｂが、一体形成されるよう、パターニングされたレジスト層を予め修正している。この修正は、レジスト層の断線等を検出し修正するレジスト修正工程という既存工程で行われる。

つまり、電極材料膜４１１をエッチングした後、別途、接続部を形成する工程を設けるのではなく、パターニングされたレジスト層を、レジスト修正工程という既存工程で修正することで、画素電極２３１ａおよび画素電極２３１ｂの形成と同時に、接続部２３１ａｂの形成も実現している。
接続部を形成する工程を別途追加する必要はないので、製造工程を簡略化しつつ、隣接する画素電極が一体形成された構造を実現することができる。

また、変形例１の製造方法によれば、レジストパターニング後にレジスト修正を行っているため、欠陥の薄膜トランジスタ素子の位置に応じた露光用マスクを用意する必要はない。したがって、コストの観点から有用である。
＜変形例２＞
欠陥の駆動部に対応する画素電極の形状を替えた一変形例について説明する。変形例２も、変形例１と同様、レジスト修正工程で、パターニングされたレジスト層を修正する。これにより、欠陥の駆動部に対応する画素電極の形状を替える。本変形例において、表示パネルにおける、ゲート線２００、データ線２０１、電源線２０２、および駆動部２０９のレイアウトは、図２と同一であるとする。

−表示パネルにおける画素電極のレイアウト−
図１５は、変形例２に係る表示パネルにおける画素電極の模式平面図である。図１５に示されるように、複数の画素電極２４１は、マトリクス状に配置されている。複数の画素電極２４１は、図２で示した複数の駆動部２０９と１対１に対応する形態で設けられている。したがって、図３で示された構成と同様、複数の画素電極２４１の中には、欠陥でない駆動部にそれぞれ対応する画素電極（第２画素電極）と、欠陥の駆動部にそれぞれ対応する画素電極（第１画素電極）が存在することになる。以降の説明では、画素電極２４１ａ、画素電極２４１ｂ、および画素電極２４１ｃに着目して説明する。図１５において、画素電極２４１ａ、２４１ｃが欠陥でない駆動部に対応する画素電極を表し、画素電極２４１ｂが欠陥の駆動部に対応する画素電極を表している。

図３の構成と異なる点は、画素電極２４１ｂが分割されており、分割された各々が異なる画素電極に接続されていることである。ここでは、画素電極２４１ｂが部分画素電極２４１ｂ１、２４１ｂ２に分割されており、部分画素電極２４１ｂ１が接続部２４１ｃｂ１を介して画素電極２４１ｃに、部分画素電極２４１ｂ２が接続部２４１ａｂ２を介して画素電極２４１ａに接続されている。

駆動部２０９ｂの駆動トランジスタ２０４ｂから給電パッド２１１ｂへと伸びる配線が切断されているため、画素電極２４１ｂ２が画素電極２４１ａに接続されることで、画素電極２４１ｂ２は、駆動部２０９ａにより駆動されることになる。すなわち、駆動部２０９ａにより両方の画素電極が駆動される。
同様に、画素電極２４１ｂ１が画素電極２４１ｃに接続されることで、画素電極２４１ｂ１は、画素電極２４１ｃに対応する欠陥でない駆動部により駆動されることになる。すなわち、画素電極２４１ｃに対応する駆動部により両方の画素電極が駆動されることになる。

この構成によれば、欠陥の駆動部２０９ｂが原因で、表示パネルに滅点や輝点が生じることを防止することができるので、画質の劣化を防止することができる。
加えて、例えば、画素電極２４１ａと画素電極２４１ｂの境界が映像の切れ目に当たる場合、画素電極２４１ｂの一部である部分画素電極２４１ｂ２のみが画素電極２４１ａに接続されているので、画素電極２４１ｂの全体が画素電極２４１ａに接続されている場合に比べ、ユーザの違和感を軽減することができる。

−製作工程−
表示パネルの製作工程について説明する。図１６は、変形例２に係る画素電極形成工程の一例を示す工程図（図１５のＥ−Ｅ’断面に相当）である。図１７は、画素電極形成工程のうち図１６に示す工程に後続する部分の一例を示す工程図である。
図１６（ａ）は、基板４０１上に第一プレート層４１５、ゲート絶縁膜４０３、第二プレート層４１６、パッシベーション膜４０８、平坦化膜４０９、および電極材料膜４１１がこの順に形成された状態を示している。

この後、図１６（ｂ）に示されるように、電極材料膜４１１上に、レジスト層４１７を形成した後、図１６（ｃ）に示されるように、レジスト層４１７上に所定形状の開口部を持つマスク４１８を重ね、マスク４１８の上から感光させる。その後、余分なレジストを現像液（例えばTMAH水溶液）で洗い出すことで、レジスト層４１７のパターニングが完了する。パターニングされたレジスト層４１７は、図１６（ｄ）に示されるように、電極材料膜４１１の全体を覆っている。

次に、図１６（ｅ）に示されるように、レーザ４１９を用いて、レジスト層４１７の一部を除去することで、パターニングされたレジスト層を修正する。これにより、図１７（ａ）に示されるように、電極材料膜４１１のうち一部分がレジスト部分４１７ａ、４１７ｂから露出することになる。
その後、電極材料膜４１１をウェットエッチング液でウェットエッチングすると、レジスト材料で覆われた部分のみが残存する。ここでは、図１７（ｂ）に示されるように、電極材料膜４１１のうちレジスト部分４１７ａ、４１７ｂで覆われた部分のみが残存することになる。

その後、レジスト部分４１７ａ、およびレジスト部分４１７ｂを例えば有機系剥離液で除去する。これにより、図１７（ｃ）に示されるように、画素電極２４１ｂ１および画素電極２４１ｂ２が形成される。
以上のように変形例２の製造方法では、電極材料膜をエッチングする際には、画素電極２４１ｂが分割して形成されるよう、パターニングされたレジスト層を予め修正している。この修正は、レジスト修正工程という既存工程で行われる。つまり、パターニングされたレジスト層を、レジスト修正工程という既存工程で修正することで、画素電極が分割されてなる構造を実現している。したがって、工程数を増やすことなく、欠陥の駆動部に対応する画素電極が分割された構造を実現することができる。

また、変形例２の製造方法によれば、レジストパターニング後にレジスト修正を行っているため、欠陥の薄膜トランジスタ素子の位置に応じた露光用マスクを用意する必要はない。したがって、コストの観点から有用である。
＜変形例３＞
欠陥の駆動部に対応する画素電極の形状を替えた一変形例について説明する。変形例３も、変形例１、２と同様、レジスト修正工程で、パターニングされたレジスト層を修正する。これにより、欠陥の駆動部に対応する画素電極の形状を替える。本変形例において、表示パネルにおける、ゲート線２００、データ線２０１、電源線２０２、および駆動部２０９のレイアウトは、図２と同一であるとする。

−表示パネルにおける画素電極のレイアウト−
図１８は、変形例３に係る表示パネルにおける画素電極の模式平面図である。図１８に示されるように、複数の画素電極２５１は、マトリクス状に配置されている。複数の画素電極２５１は、図２で示した複数の駆動部と１対１に対応する形態で設けられている。したがって、図３で示された構成と同様、複数の画素電極２５１の中には、欠陥でない駆動部にそれぞれ対応する画素電極（第２画素電極）と、欠陥の駆動部にそれぞれ対応する画素電極（第１画素電極）が存在することになる。図１８において、画素電極２５１ａが駆動部２０９ａに対応する画素電極を表し、画素電極２５１ｂが駆動部２０９ｂに対応する画素電極を表している。

図１８に示されるように、画素電極２５１ａと画素電極２５１ｂは、導電性の材料からなる接続部２５１ａｂを介して接続されている。画素電極２５１ａ、画素電極２５１ｂ、および接続部２５１ａｂは、一体形成されているとしてもよい。
駆動部２０９ｂの駆動トランジスタ２０４ｂから給電パッド２１１ｂへと伸びる配線が切断されているため、画素電極２５１ｂが画素電極２５１ａに接続されることで、画素電極２５１ｂは、駆動部２０９ａにより駆動されることになる。すなわち、駆動部２０９ａにより両方の画素電極が駆動される。

この構成によれば、欠陥の駆動部２０９ｂが原因で、表示パネルに滅点や輝点が生じることを防止することができるので、画質の劣化を防止することができる。
図１８において、図３、１０の構成と異なる点は、画素電極２５１ｂに対応するコンタクトホール２１２ｂが、当該画素電極２５１ｂにより覆われていないことである。つまり、本変形例では、画素電極２５１ａがコンタクトホール２６１ａを覆っている（つまり、一部が対応するコンタクトホールに入り込むように形成されている）のに対し、画素電極２５１ｂはコンタクトホール２１２ｂを覆っておらず、コンタクトホール２１２ｂに相当する部分が欠けた形状になっている。

このように、画素電極２５１ｂの形状を工夫することで、画素電極２５１ｂと欠陥の駆動部２０９ｂを電気的に非接続な状態にしている。
−製作工程−
表示パネルの製作工程について説明する。図１９は、変形例３に係る表示パネルの製作工程を示す図である。

図１９のステップＳ３０１およびステップＳ３０２は、図６のステップＳ１０１およびステップＳ１０２と同一である。よって、ここではその詳細な説明は省略する。
本変形例では、ステップＳ３０２のトランジスタアレイ検査工程の後、配線カット工程を経ることなく、ステップＳ３０３の層間絶縁膜形成工程に進む。
その後、ステップＳ３０４の画素電極形成工程では、複数の駆動部に１対１に対応するように、複数の画素電極をマトリクス状に形成する。画素電極形成工程には、先ほど説明したように、レジスト修正工程が含まれる。本変形例では、このレジスト修正工程で、パターニングされたレジスト層のうちコンタクトホール２１２ｂに相当する部分を除去している。画素電極形成工程の詳細については図２０，２１を用いて説明する。図２０は、変形例３に係る画素電極形成工程の一例を示す工程図（図１９のＦ−Ｆ’断面に相当）である。図２１は、画素電極形成工程のうち図２０に示す工程に後続する部分の一例を示す工程図である。

図２０（ａ）は、基板４０１上にゲート絶縁膜４０３、給電パッド２１１ｂ、パッシベーション膜４０８、平坦化膜４０９、および電極材料膜４１１がこの順に形成された状態を示している。ただし、パッシベーション膜４０８および平坦化膜４０９のうち給電パッド２１１ｂの上方に当たる一部分にはコンタクトホール２１２ｂが形成され、電極材料膜４１１は平坦膜４０９上にコンタクトホール２１２ｂに沿って形成されている。

この後、図２０（ｂ）に示されるように、電極材料膜４１１上に、レジスト層４２１を形成した後、図２０（ｃ）に示されるように、レジスト層４２１上に所定形状の開口部を持つマスク４２２を重ね、マスク４２２の上から感光させる。その後、余分なレジストを現像液（例えばTMAH水溶液）で洗い出すことで、レジスト層４２１のパターニングが完了する。パターニングされたレジスト層４２１は、図２０（ｄ）に示されるように、コンタクトホール２１２ｂからずれた部分（画素電極２５１ｂと画素電極２５１ｃの間に当たる部分）が除去されており、レジスト部分４２１ａとレジスト部分４２１ｂからなる。

次に、図２１（ａ）に示されるように、レジスト部分４２１ｂのうちコンタクトホール２１２ｂの上方に当たる部分にレーザ４１９を照射することで、図２１（ｂ）に示されるように、当該部分を除去し、電極材料膜４１１のうちコンタクトホール２１２ｂに当たる部分を露出させる。
その後、電極材料膜４１１をウェットエッチング液でウェットエッチングすると、レジスト材料で覆われた部分のみが残存する。ここでは、図２１（ｂ）に示されるように、電極材料膜４１１のうちコンタクトホール２１２ｂに当たる部分はレジスト部分４２１ｃで覆われていないため、図２１（ｃ）に示されるように、電極材料膜４１１における当該部分は、除去されることになる。その後、レジスト部分４２１ａおよびレジスト部分４２１ｃを例えば有機系剥離液で除去する。これにより、図２１（ｄ）に示されるように、画素電極２５１ａおよび画素電極２５１ｂが形成される。ここで、画素電極２５１ｂは、コンタクトホール２１２ｂに延在して形成されておらず、給電パッド２１１ｂと接していない。このため、給電パッド２１１ｂと画素電極２５１ｂは電気的に接続されないことになる。

以上のように変形例３の製造方法では、電極材料膜２１１をエッチングする際には、形成される画素電極２５１ｂが、コンタクトホールに当たる部分が欠けた形状となるよう、パターニングされたレジスト層を予め修正している。配線カット工程を別途設けることで、欠陥の駆動部と画素電極を電気的に非接続にするのではなく、パターニングされたレジスト層を、レジスト修正工程という既存工程で修正することで、電気的に非接続な構成を実現している。したがって、製造工程を簡略化することができる。

加えて、パターニングされたレジスト層を修正することにより、欠陥の駆動部と画素電極を電気的に非接続にするので、薄膜トランジスタ素子のレイアウトを変更する必要がない。
ここでは特に説明しなかったが、レジスト修正工程で、図１４（ａ）、（ｂ）で示されるように、隣接する画素電極の間に当たる部分にレジスト材料を追加することで、画素電極２５１ａ、画素電極２５１ｂ、および接続部２５１ａｂが一体形成されるようにしてもよい。こうすることで、欠陥の駆動部と画素電極を電気的に非接続にしつつ、別途工程を追加することなく、画素電極２５１ａ、画素電極２５１ｂ、および接続部２５１ａｂを一体形成することができる。

また、変形例３の製造方法によれば、変形例１および２と同様、欠陥の薄膜トランジスタ素子の位置に応じた露光用マスクを用意する必要はないので、コストの観点から有用である。
なお、ここでは、画素電極２５１ｂの形状が、コンタクトホールに当たる部分が欠けた形状（すなわち、画素電極２５１ｂがコンタクトホールに入り込んでいない）であるとして説明したが、給電パッド２１１ｂに接しなければ、画素電極２５１ｂの一部がコンタクトホールに入り込んでいてもよい。
＜変形例４＞
各駆動部の構成を変えた一変形例について説明する。本変形例では、各駆動部は、一つの薄膜トランジスタ素子からなる。

−レイアウト−
変形例４に係る表示パネルにおける、ゲート線２００ａ、電源線２０２ａ、駆動部５０１、および画素電極６０１のレイアウトについて説明する。図２２は、変形例４に係る表示パネルにおける、ゲート線２００ａ、電源線２０２ａ、駆動部５０１、および画素電極６０１のレイアウトを示す模式平面図である。

図２２に示されるように、複数の駆動部５０１は、マトリクス状に配置されている。複数の駆動部５０１の一部は欠陥の駆動部で、残部は欠陥でない駆動部である。また、複数の画素電極６０１は、複数の駆動部５０１と１対１に対応する形態で、マトリクス状に配置されている。したがって、複数の画素電極６０１の中には、欠陥でない駆動部にそれぞれ対応する画素電極（第２画素電極）と、欠陥の駆動部にそれぞれ対応する画素電極（第１画素電極）が存在することになる。以降の説明では、駆動部５０１ａ、駆動部５０１ｂ、画素電極６０１ａ、画素電極６０１ｂに着目して説明する。図９において、駆動部５０１ａが欠陥でない駆動部を表し、駆動部５０１ｂが欠陥の駆動部を表し、画素電極６０１ａが駆動部５０１ａに対応する画素電極を表し、画素電極６０１ｂが駆動部５０２ｂに対応する画素電極を表している。

欠陥でない駆動部５０１ａでは、駆動部５０１ａと画素電極６０１ａに給電するための給電パッド５０３ａが、配線により接続されている（破線部５０２ａを参照）。したがって、駆動部５０１ａから、コンタクトホール５０４ａを介して給電パット５０３ａと接続された画素電極６０１ａへ給電されることになる。つまり、駆動部５０１ａは、画素電極６０１ａと電気的に接続されている。

一方、欠陥の駆動部５０１ｂでは、駆動部５０１ｂと画素電極６０１ｂに給電するための給電パッド５０３ｂを接続する配線は、切断されている（破線部５０２ｂを参照）。したがって、駆動部５０１ｂから、コンタクトホール５０４ｂを介して給電パット５０３ｂと接続された画素電極６０１ｂへ給電されることはない。つまり、欠陥の駆動部５０１ｂは、画素電極６０１ｂと電気的に非接続となっている。

画素電極６０１ａと画素電極６０１ｂは、導電性の材料からなる接続部６０１ａｂを介して接続されている。
先ほど説明したように、駆動部５０１ｂから給電パッド５０３ｂへと伸びる配線が切断されているため、画素電極６０１ｂが画素電極６０１ａに接続されることで、画素電極６０１ｂは、駆動部５０１ａにより駆動されることになる。すなわち、駆動部５０１ａにより両方の画素電極が駆動される。

したがって、欠陥の駆動部５０１ｂが原因で、表示パネルに滅点や輝点が生じることを防止することができるので、画質の劣化を防止することができる。
行方向に配置された複数の駆動部からなる駆動部の行の片側には、ゲート線２００ａが形成されている。一方、列方向に配置された複数の駆動部からなる駆動部の列の片側には、電源線２０２ａが形成されている。

−断面図−
図２３（ａ）は、変形例４に係る表示パネルの構成を模式的に示す部分断面図（図２２のＧ−Ｇ’断面）である。図２３（ａ）に示されるように、基板６０１上にゲート電極６０２ａが設けられ、ゲート電極６０２ａの設けられた基板６０１上にゲート絶縁膜６０３が設けられている。ゲート絶縁膜６０３上における、ゲート電極６０２ａの上方に当たる部分には半導体層６０４ａが設けられている。加えて、ゲート絶縁膜６０３上には、ＳＤ電極配線６０５ａ、６０６ａ、給電パッド５０３ａが設けられている。これらＳＤ電極配線６０５ａ、６０６ａは、それぞれ一部が半導体層６０４ａに乗り上げており、当該半導体層６０４ａ上で間隔を隔てて位置している。さらに、ＳＤ電極配線６０５ａ、６０６ａ、給電パッド５０３ａを覆うように層間絶縁膜６０７が形成されている。層間絶縁膜６０９は、例えば２層構造であり、パッシベーション膜６０７および平坦化膜６０８からなる。層間絶縁膜６０９には、コンタクトホール５０４ａが形成されており、このコンタクトホール５０４ａに沿って画素電極６０１ａが形成され、給電パッド５０３ａとコンタクトしている。

図２３（ｂ）は、変形例４に係る表示パネルの構成を模式的に示す部分断面図（図２２のＨ−Ｈ’断面）である。図２３（ｂ）に示されるように、基板６０１上にゲート電極６０２ｂが設けられ、ゲート電極６０２ｂの設けられた基板６０１上にゲート絶縁膜６０３が設けられている。ゲート絶縁膜６０３上における、ゲート電極６０２ｂの上方に当たる部分には半導体層６０４ｂが設けられている。加えて、ゲート絶縁膜６０３上には、ＳＤ電極配線６０５ｂ、６０６ｂ、および給電パッド５０３ｂが設けられている。これらＳＤ電極配線６０５ｂ、６０６ｂは、それぞれ一部が半導体層６０４ｂに乗り上げており、当該半導体層６０４ｂ上で間隔を隔てて位置している。

ただし、図２３（ｂ）では、ＳＤ電極配線６０６ｂの一部が切断されている点で、図２３（ａ）の構成と異なる。すなわち、ＳＤ電極配線６０６ｂは、電極部分６０６ｂ１と電極部分６０６ｂ２からなり、これらの間には隙間が存在する。このため、欠陥の駆動部５０１ｂから画素電極６０１ｂに給電されることはない。
さらに、ＳＤ電極配線６０５ｂ、６０６ｂ、および給電パッド５０３ｂを覆うように層間絶縁膜６０９が形成されている。層間絶縁膜６０９は、例えば２層構造であり、パッシベーション膜６０７および平坦化膜６０８からなる。層間絶縁膜６０９には、コンタクトホール５０４ｂが形成されており、このコンタクトホール５０４ｂに沿って画素電極６０１ｂが形成され、給電パッド５０３ｂとコンタクトしている。

また、図２２のＩ−Ｉ’断面は、図５で示した断面図と同じになる。簡単に説明すると、平坦化膜上に画素電極６０１ａおよび画素電極６０１ｂが間隔を隔てて設けられており、これらの画素電極を繋ぐように接続部６０１ａｂが形成されている。この接続部６０１ａｂは、金属薄膜であり、画素電極６０１ａと画素電極６０１ｂの間の当該接続部６０１ａｂが形成された全領域において、平坦化膜４０９に接した状態で形成されている。このため、接続部６０１ａｂは断線し難い構成となっている。

また、ゲート線２００ａと接続部６０１ａｂは、ピンホールが発生し難い膜厚の平坦化膜６０８等を介して対向している。したがって、ゲート線２００ａと接続部６０１ａｂがショートすることを防止することができる。
さらに、平坦化膜４０９が厚膜であるので、ゲート線２００ａと接続部６０１ａｂの間隔が大きくなる。このため、寄生容量を小さくすることができる。これにより、映像信号の遅延やクロストーク等による画質劣化を防止することができる。

なお、変形例１〜３を本変形例に組み合わせてもよい。
＜その他の変形例＞
（１）表示パネルが有機ＥＬ表示パネルの場合、画素電極と有機発光層との間には、必要に応じて、ホール注入層、ホール輸送層またはホール注入兼輸送層が介挿されていてもよい。共通電極と有機発光層との間には、必要に応じて、電子注入層、電子輸送層または電子注入兼輸送層が介挿されていてもよい。
（２）表示パネルの一例として液晶表示パネルの構成についても簡単に説明する。液晶表示パネルでは、トランジスタアレイ基板上にパッシベーション膜が形成され、パッシベーション膜上に平坦化膜が形成されている。この平坦化膜上に、複数の画素電極が形成されている。ここまでは、ＥＬ表示パネルと同様の構成である。ＥＬ表示パネルとの違いは、複数の画素電極に対向するように共通電極が設けられ、複数の画素電極と共通電極の間が液晶で充填されている点である。
（３）本明細書において、マトリクス状は、ハニカム状も含む概念である。したがって、隣接する画素電極には、行方向および列方向に限らず、斜め方向も含まれる。よって、欠陥の画素電極が斜め方向に隣接する画素電極に接続されてもよい。
（４）欠陥の駆動部に対応する画素電極は、列方向に隣接する画素電極に接続したが、行方向に隣接する画素電極に接続してもよい。特に表示パネルが単色を表示するものである場合には、必ずしも列方向に隣接する画素電極に接続する必要はない。
（５）層間絶縁膜４０７はパッシベーション膜のみからなるとしてもよい。その場合、少なくとも画素電極２０５ａと画素電極２０５ｂの間の領域は、接続部２０５ａｂが断線し難い構成となるよう、平坦である必要がある。上述した変形例においても同様のことがいえる。
（６）複数の画素電極の各々は、層間絶縁膜上に形成された部分と対応するコンタクトホールに入り込んだ部分とからなる。各部分は、必ずしも一体形成されている必要はなく、各々異なる材料かなるとしてもよい。
（７）表示装置１００の外観を示さなかったが、例えば、図２４に示すような外観を有する。

本発明は、例えば、家庭用、公共施設用、あるいは業務用の各種表示装置、テレビジョン装置、携帯型電子機器用ディスプレイ等に用いられる表示パネルに利用可能である。

１００ 表示装置
１０１ 制御回路
１０２ メモリ
１０３ 走査線駆動回路
１０４ データ線駆動回路
１０５ 表示パネル
２００ ゲート線
２０１ データ線
２０２ 電源線
２０３ スイッチングトランジスタ
２０４ 駆動トランジスタ
２０５ 画素電極
２０６ 保持容量
２０７ 共通電極
２０８ 画素回路
２０９ 駆動部

Claims (7)

1. 薄膜トランジスタ素子を含む駆動部が複数、マトリクス状に配置されてなるトランジスタアレイ基板と、
   前記トランジスタアレイ基板上に形成され、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜と、
   前記層間絶縁膜上に前記複数の駆動部に対応してマトリクス状に配置された複数の画素電極を備え、
   前記複数の駆動部には、欠陥の駆動部が一部に含まれており、
   前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、
   前記第２画素電極の各々は、一部が対応するコンタクトホールに入り込むように形成されており、
   前記第２画素電極のそれぞれのコンタクトホールに入り込んでいる部分が、対応する駆動部の給電パッドとコンタクトすることで、前記第２画素電極のそれぞれが、対応する駆動部に電気的に接続されており、
   前記第１画素電極のそれぞれは、対応する駆動部と電気的に非接続に保たれており、
   前記第１画素電極のそれぞれは、隣接する第２画素電極の何れかと導電性材料からなる接続部により接続され、
   前記接続部のそれぞれは、前記第１画素電極から前記隣接する第２画素電極に至る当該接続部のそれぞれが形成された全領域で、前記層間絶縁膜に接した状態で形成され、
   前記第１画素電極の少なくとも一つの第１画素電極は分割されており、
   分割された第１画素電極のそれぞれは、当該第１画素電極に隣接する、別々の第２画素電極に接続されている
   表示パネル。
2. 前記複数の画素電極および前記接続部のそれぞれは、同一材料からなり、
   前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれは、一体形成されている
   請求項１に記載の表示パネル。
3. 前記第１画素電極のそれぞれは、対応する駆動部の前記薄膜トランジスタ素子における、当該第１画素電極のそれぞれへの給電経路が切れていることにより、対応する欠陥の駆動部と電気的に非接続に保たれている
   請求項１又は２に記載の表示パネル。
4. 前記第１画素電極のそれぞれは、対応するコンタクトホールに当たる部分が欠けた形状である
   請求項１〜３の何れか１項に記載の表示パネル。
5. 基板を準備する準備工程と、
   前記基板上に、薄膜トランジスタ素子を含む駆動部を複数マトリクス状に配置することで、トランジスタアレイ基板を形成するトランジスタアレイ基板形成工程と、
   前記トランジスタアレイ基板上に、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記層間絶縁膜上に、前記複数の駆動部に対応して複数の画素電極をマトリクス状に配置する画素電極形成工程を含み、
   前記複数の駆動部には、欠陥の駆動部が一部に含まれており、
   前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、
   前記第２画素電極の各々を、一部が対応するコンタクトホールに入り込むように形成し、
   前記第２画素電極のそれぞれのコンタクトホールに入り込んでいる部分を、対応する駆動部の給電パッドとコンタクトさせることで、前記第２画素電極のそれぞれを、対応する駆動部に電気的に接続し、
   前記第１画素電極のそれぞれを、対応する駆動部と電気的に非接続にし、
   前記第１画素電極のそれぞれを、隣接する第２画素電極の何れかと導電性材料からなる接続部により接続し、
   前記接続部のそれぞれを、前記第１画素電極から前記隣接する第２画素電極に至る当該接続部のそれぞれが形成された全領域で、前記層間絶縁膜に接するよう形成し、
   前記画素電極形成工程は、
   接続部の材料として画素電極と同一材料を用い、
   前記層間絶縁膜上に、電極材料からなる膜を形成する電極材料膜形成工程と、
   前記電極材料膜上にレジスト膜を形成するレジスト膜形成工程と、
   前記レジスト膜を、前記複数の画素電極に対応した所定形状にパターニングするレジスト膜パターニング工程と、
   前記所定形状にパターニングされたレジスト膜のうち、前記第１画素電極のそれぞれと、隣接する前記第２画素電極の何れかとの間に当たる部分に、レジスト材料を追加することで、前記第１画素電極のそれぞれから前記何れかの第２画素電極に至る領域に当たる部分を埋めるレジスト材料追加工程と、
   前記所定形状にパターニングされたレジスト膜のうち、少なくとも一つの第１画素電極の中央部に当たる部分をレーザにより除去するレジスト膜除去工程と、
   前記レジスト膜除去工程後に前記電極材料膜をエッチングすることで、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれを一体形成するエッチング工程を有し、
   前記レジスト材料追加工程では、前記所定形状にパターニングされたレジスト膜のうち、前記少なくとも一つの第１画素電極のそれぞれと、隣接する２つの前記第２画素電極との間に当たる部分のそれぞれに、レジスト材料を追加することで、前記少なくとも一つの第１画素電極のそれぞれから前記２つの第２画素電極のそれぞれに至る領域に当たる部分を埋め、
   前記エッチング工程では、前記少なくとも一つの第１画素電極を分割して形成するとともに、分割された第１画素電極のそれぞれを、当該第１画素電極に隣接する、別々の第２画素電極に接続するように形成する、
   表示パネルの製造方法。
6. 前記層間絶縁膜形成工程の前に、前記各欠陥の駆動部の薄膜トランジスタ素子における、対応する第１画素電極への給電経路を切断する工程をさらに含む
   請求項５に記載の表示パネルの製造方法。
7. 基板を準備する準備工程と、
   前記基板上に、薄膜トランジスタ素子を含む駆動部を複数マトリクス状に配置することで、トランジスタアレイ基板を形成するトランジスタアレイ基板形成工程と、
   前記トランジスタアレイ基板における各薄膜トランジスタ素子の欠陥の有無を検査する検査工程と、
   前記検査の結果に基づいて、前記トランジスタアレイ基板における欠陥の駆動部の位置情報を取得する位置情報取得工程と、
   取得した位置情報が示す欠陥の駆動部の配線または薄膜トランジスタ素子の少なくとも一部を切断することで、当該駆動部を電気的に非導通とする切断工程と、
   前記トランジスタアレイ基板上に、前記複数の駆動部に対応する各領域の一部分にコンタクトホールが形成された層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記層間絶縁膜上に、前記複数の駆動部に対応して複数の画素電極をマトリクス状に配置する画素電極形成工程を含み、
   前記複数の駆動部には、欠陥の駆動部が一部に含まれており、
   前記複数の画素電極のうち、欠陥の駆動部にそれぞれ対応するものを第１画素電極と、欠陥でない駆動部にそれぞれ対応するものを第２画素電極と称した場合、
   前記第２画素電極の各々を、一部が対応するコンタクトホールに入り込むように形成し、
   前記第２画素電極のそれぞれのコンタクトホールに入り込んでいる部分を、対応する駆動部の給電パッドとコンタクトさせることで、前記第２画素電極のそれぞれを、対応する駆動部に電気的に接続し、
   前記第１画素電極のそれぞれを、対応する欠陥の駆動部を電気的に非導通にすることで、対応する欠陥の駆動部と電気的に非接続にし、
   前記画素電極形成工程は、
   前記層間絶縁膜上に、電極材料からなる膜を形成する工程と、
   前記電極材料膜上にレジスト膜を形成する工程と、
   前記レジスト膜を、前記複数の画素電極に対応した所定形状にパターニングする工程と、
   前記所定形状にパターニングされたレジスト膜のうち、前記第１画素電極のそれぞれと、隣接する前記第２画素電極の何れかとの間に当たる部分に、レジスト材料を追加することで、前記第１画素電極のそれぞれから前記何れかの第２画素電極に至る領域に当たる部分を埋めるレジスト材料追加工程と、
   前記所定形状にパターニングされたレジスト膜のうち、少なくとも一つの第１画素電極の中央部に当たる部分をレーザにより除去するレジスト膜除去工程と、
   前記レジスト膜除去工程後に前記電極材料膜をエッチングすることで、前記第１画素電極、前記隣接する第２画素電極、および前記接続部のそれぞれを一体形成するエッチング工程を有し、
   前記レジスト材料追加工程では、前記所定形状にパターニングされたレジスト膜のうち、前記少なくとも一つの第１画素電極のそれぞれと、隣接する２つの前記第２画素電極との間に当たる部分のそれぞれに、レジスト材料を追加することで、前記少なくとも一つの第１画素電極のそれぞれから前記２つの第２画素電極のそれぞれに至る領域に当たる部分を埋め、
   前記エッチング工程では、前記少なくとも一つの第１画素電極を分割して形成するとともに、分割された第１画素電極のそれぞれを、当該第１画素電極に隣接する、別々の第２画素電極に接続するよう形成する
   表示パネルの製造方法。

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