JP5838692B2 - Ｃｍｏｓ半導体装置の製造方法 - Google Patents

Description

本発明は薄膜トランジスタ（ＴＦＴ）に関し、特に、相補型金属酸化膜半導体（ＣＭＯＳ）を用いた半導体装置に関するものである。

従来、回路基板、表示装置等の電子部品の形成にはフォトリソグラフィーと真空プロセスが用いられてきた。近年、電子技術の進歩に伴って、素子類のサイズは益々小さくなっており、それにつれて素子を形成するパターンも微細化する事が要求されている一方で、マザー基板のサイズは大型化している。そこで、従来のフォトレジストを用いた製造方法に比べ、生産性、コスト、高精度、大面積化等の面や更なる微細化のため、フォトリソグラフィー法に代えて各種印刷方法を用いた微細パターンの製造方法が提案されている。

印刷法には凸版印刷や凹版印刷、平版印刷、スクリーン印刷、インクジェット印刷などの印刷方法がある。これらの方法は解像限界が３０［μｍ］程度と半導体装置や表示装置を形成するには低解像である。
印刷法のなかでも、微細な画線パターンを形成可能な印刷法として、マイクロコンタクト印刷が挙げられる（非特許文献１）。これらの印刷法はポリジメチルシロキサン（ＰＤＭＳ）などの比較的柔らかく、表面エネルギーの低い版を用いて、インクの泣き別れ（凝集破壊）無しに乾燥(半乾燥)したインクを版から基板へと全転写をさせる事で高詳細なパターンを得る事ができる。

Langmuir, 10, 1498(1994)

本発明の解決しようとする課題は、マイクロコンタクト印刷の版を凹版として使用し、微細な電気回路と高生産性の製造方法を提供するものである。

上記の課題を解決する手段として、請求項１に記載のＣＭＯＳ半導体装置の製造方法は、Ｐチャネル型電界効果トランジスタとＮチャンネル型電界効果トランジスタとを組み合わせて構成されるＣＭＯＳ回路を含むＣＭＯＳ半導体装置の製造方法であって、凹版を用いた印刷方法によって、前記Ｐチャネル型電界効果トランジスタを構成するＰチャネル領域と、前記Ｎチャンネル型電界効果トランジスタを構成するＮチャネル領域とを形成し、前記凹版は、前記Ｐチャネル領域を形成するための第１凹部と、前記Ｎチャネル領域を形成するための第２凹部とを備え、前記凹版を用いた印刷方法は、非接触式インキング法で、前記第１凹部にＰ型半導体インクを供給すると共に、前記第２凹部にＮ型半導体インクを供給する工程と、前記Ｐ型半導体インク及び前記Ｎ型半導体インクを供給後に、凹版を被印刷基板に押しつけて、前記第１凹部に供給したＰ型半導体インクと前記第２凹部に供給したＮ型半導体インクとを一括して前記被印刷基板に転写する工程と、を含むことを特徴としている。

さらに、請求項２に記載のＣＭＯＳ半導体装置の製造方法は、請求項１の構成に対して、前記非接触式インキング法は、ディスペンサ法もしくはインクジェット法の何れか一方であることを特徴としている。
さらに、請求項３に記載のＣＭＯＳ半導体装置の製造方法は、請求項１または２の構成に対して、前記Ｐチャネル領域を形成するためのＰ型半導体インクと前記Ｎチャネル領域を形成するためのＮ型半導体インクとは、１[mPa・s]以上３０[mPa・s]以下の粘度を有することを特徴としている。

さらに、請求項４に記載のＣＭＯＳ半導体装置の製造方法は、請求項１乃至３のいずれか１の構成に対して、前記Ｐ型半導体インクと前記Ｎ型半導体インクとは、１[atm]における沸点が１３０[℃]以上の薬液を含有していることを特徴としている。
さらに、請求項５に記載のＣＭＯＳ半導体装置の製造方法は、請求項１乃至４のいずれか１の構成に対して、前記凹版は、シリコーン樹脂もしくはフッ素樹脂で構成された表面にモールディング法で形成された、前記第１凹部及び前記第２凹部を含む凹部としての溝構造部と該溝構造部以外の部分を平坦化した平坦部とを備え、前記溝構造部の幅が１［μｍ］以上５０［μｍ］以下であり、前記シリコーン樹脂もしくは前記フッ素樹脂で構成された表面のショアＡ硬度が３０以上８０以下であることを特徴としている。

さらに、請求項６に記載のＣＭＯＳ半導体装置の製造方法は、請求項１乃至５のいずれか１の構成に対して、前記凹版は、前記Ｐ型半導体インクの含有するＰ型半導体と前記Ｎ型半導体インクの含有するＮ型半導体の電界効果移動度に応じて、前記Ｐチャネル領域及び前記Ｎチャネル領域のチャネル長及びチャネル幅の少なくとも一方が相互で異なるように前記第１凹部及び前記第２凹部が形成されていることを特徴としている。

さらに、請求項７に記載のＣＭＯＳ半導体装置の製造方法は、請求項１乃至６のいずれか１の構成に対して、前記ＣＭＯＳ半導体装置は、前記ＣＭＯＳ回路を含むＮＡＮＤ回路を備えることを特徴としている。

さらに、請求項８に記載のＣＭＯＳ半導体装置の製造方法は、請求項１乃至７のいずれか１の構成に対して、前記ＣＭＯＳ半導体装置は、前記ＣＭＯＳ回路を含むＮＯＲ回路を備えることを特徴としている。

以上説明したように、本発明によれば、マイクロコンタクト印刷の版を凹版として用いる事によって、生産性が高く、高い解像度の回路を得る事ができる。

実施の形態にかかるＣＭＯＳ半導体装置の断面図である。 ゲート絶縁膜４０１を除く、図１のＣＭＯＳ半導体装置の平面図である。 実施の形態にかかるＣＯＭＳ半導体装置の製造方法の一例を示す模式図である。 実施の形態にかかるＣＭＯＳ半導体装置の回路構成の一例を示す図である。 実施の形態にかかるＮＡＮＤ回路の回路構成の一例を示す図である。 実施の形態にかかるＮＯＲ回路の回路構成の一例を示す図である。 実施の形態の変形例にかかるＣＭＯＳ半導体装置の平面図である。

以下、図面に基づき、本発明にかかるＣＭＯＳ半導体装置の製造方法及びＣＭＯＳ半導体装置の実施の形態を説明する。図１〜図７は、本発明にかかるＣＭＯＳ半導体装置の製造方法及びＣＭＯＳ半導体装置の実施の形態を示す図である。
（構成）
図１は、本発明の実施の形態にかかるＣＭＯＳ半導体装置の断面図である。図２は、ゲート絶縁膜４０１を除く、図１のＣＭＯＳ半導体装置の平面図である。
図１に示すように、本実施の形態にかかるＣＭＯＳ半導体装置５０１は、基板０００上にゲート電極３０１、ゲート絶縁膜４０１、第１のソース電極２０１、ドレイン電極２０３、第２のソース電極２０２が設けられ、チャネル部として、Ｐチャネル領域１０１とＮチャネル領域１０２とが形成されている。なお、図１において、ＣＭＯＳ半導体装置５０１から、チャネル部を除いたものが、被印刷基板００１となる。

図１においてはボトムゲート・ボトムコンタクト型のＣＭＯＳ回路を例示しているが、本実施の形態に係るＣＭＯＳ半導体装置（ＣＭＯＳ回路）はボトムゲートでもトップゲートでも良く、ボトムコンタクトでもトップコンタクトでも良い。
本実施の形態では、図２に示すように、チャネル部を構成する、Ｐチャネル領域１０１のチャネル長Ｌｐ及びチャネル幅Ｚｐと、Ｎチャネル領域１０２のチャネル長Ｌｎ及びチャネル幅Ｚｎとが、「Ｌｐ＝Ｌｎ」、「Ｚｐ＝Ｚｎ」の関係となるように形成されている。

（製造方法）
次に、図３に基づき、上記構成のＣＭＯＳ半導体装置５０１の製造方法を以下に説明する。図３は、ＣＭＯＳ半導体装置５０１の製造方法の一例を示す模式図である。
なお、被印刷基板００１の製造工程については、公知の製造工程と同様となるため説明を省略する。以下、本発明の特徴部分である凹版を用いたマイクロコンタクト印刷による被印刷基板００１へのチャネル部の形成工程について具体的に説明する。
先ず、図３中の（１）に示すように、Ｐ型半導体インクジェットヘッド７０１によってＰ型半導体インク１１１を凹版６０１に形成された溝構造部の１つである第１凹部６０２に供給する。また、Ｎ型半導体インクジェットヘッド７０２によってＮ型半導体インク１１２を凹版６０１に形成された溝構造部の１つである第２凹部６０３に供給する。

なお、第１凹部６０２及び第２凹部６０３は、少なくとも被印刷基板上に形成するＣＭＯＳ回路の数に応じた数が凹版６０１に形成されている。
また、インク供給時において、インクの液滴径制御や着弾制御、溝構造部と平坦部６０４との境界のエッジによりインクがはじきやすくなる効果を利用して、所定の位置のみのインキングを行う。

本実施の形態において、凹版６０１の第１凹部６０２及び第２凹部６０３は、Ｐチャネル領域１０１のチャネル長Ｌｐ及びチャネル幅Ｚｐと、Ｎチャネル領域１０２のチャネル長Ｌｎ及びチャネル幅Ｚｎとが、「Ｌｐ＝Ｌｎ」、「Ｚｐ＝Ｚｎ」の関係となるように形成されている。
図３中の（２）に示すように、半導体インクをインキングした後に、凹版６０１を被印刷基板００１のデバイス形成面に接触させる。その後、加熱処理等を経て、図３中の（３）に示すように、インクを被印刷基板００１に一括して転写する。インクは所定の位置だけに付着しているために、所望のパターンを精度よく基板に転写させる事ができる。

ここで、インクの転写は、図３に例示した凹版６０１から被印刷基板００１への直接転写でも良いが、これに限らず、ブランケットを介した間接的転写でも良く、特に制限はされない。また、凹版６０１の形状は平板状でもロール状でも良い。
このようにして、Ｐ型半導体インク１１１とＮ型半導体インク１１２を凹版６０１にインキングして一括で被印刷基板００１へ転写する事によって、工程の短縮やコンパクトな製造ラインの構築も見込めるようになる。また、温度や湿度の変動によるプラスチックフィルム基板の収縮や膨張の問題が指摘されているが、複数色を一括で行う事は各色間の寸法変動を最小限に抑える事ができるために、大面積の高精度アライメントにも寄与する事が可能である。更には、各工程を連続に行うため、表面汚染などを抑制し、プロセス安定性やデバイスパフォーマンス・信頼性の向上も期待できる。

なお、Ｐ型半導体インク１１１及びＮ型半導体インク１１２は、２３[℃]において、１[mPa・s]以上３０[mPa・s]以下の粘度を有するものを使用する。おおよそ２０[ｎｍ]以上の半導体層膜厚を得るためには、１[mPa・s]以上の粘度が必要であり、インキング時の安定した塗出のためには３０[mPa・s]以下の粘度が必要である。また、１[atm]における沸点が１３０[℃]以上の薬液を含有する事で、凹版６０１にインキングした後のインクの乾燥が適度に遅くなり、印刷マージンを確保する事が可能となる。インクの乾燥が遅すぎる場合は、沸点が１３０[℃]未満の乾燥速度の速い薬液の割合を増加し調整すればよい。

使用する薬液はヘキサンなどの脂肪族炭化水素系溶媒、シクロヘキサンなどの脂環式炭化水素系溶媒、ペンテン等の不飽和炭化水素系溶媒、キシレンなどの芳香族炭化水素系溶媒、アセトンなどのケトン系溶媒、ジエチルエーテルなどのエーテル系溶媒、ブチルアセテートなどのアセテート系溶媒、イソプロピルアルコールなどのアルコール系溶媒、クロロホルムなどのハロゲン系溶媒、水系溶媒またはこれらの混合溶媒を用いる事ができるがこれらに限定されない。

また、Ｐ型半導体インク１１１及びＮ型半導体インク１１２にはシリコンナノ粒子インク、酸化物半導体前駆体インク、酸化物半導体ナノ粒子インク、有機半導体インク、フラーレンやカーボンナノチューブ、グラフェンからなる炭素半導体インクを用いる事ができる。半導体にドーピングを行う事で、Ｐ型Ｎ型を逆転させて用いても良い。
Ｎ型半導体の材料には、Ｓｉナノ粒子やＳｉ前駆体 、金属酸化物、低分子有機半導体、高分子有機半導体を用いる事ができる。

金属酸化物を主成分とする酸化物半導体材料としては、亜鉛（Ｚｎ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）、及びガリウム（Ｇａ）のうち１種類以上の元素を含む酸化物である、酸化亜鉛（ＺｎＯ）、酸化インジウム（ＩｎＯ）、酸化インジウム亜鉛（Ｉｎ−Ｚｎ−Ｏ）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯ）、及び酸化亜鉛ガリウムインジウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）などの材料が挙げられるが、本実施の形態ではこれらに限定されるものではない。これらの材料のインクは金属酸化物のナノ粒子分散体や、金属酸化物前駆体の何れであっても構わない。

有機半導体材料としては、ピリジン及びその誘導体を骨格にもつオリゴマーやポリマー、キノリン及びその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフェナンスロリン類及びその誘導体によるラダーポリマー、シアノ−ポリフェニレンビニレンなどの高分子、フッ素化無金属フタロシアニン、フラーレン誘導体、カーボンナノチューブ、グラフェン、フッ素化金属フタロシアニン類及びその誘導体、ペリレン及びその誘導体（ＰＴＣＤＡ、ＰＴＣＤＩなど）、ナフタレン誘導体（ＮＴＣＤＡ、ＮＴＣＤＩなど）、バソキュプロイン、フッ素化縮合多環芳香族炭化水素、ＴＣＮＱ誘導体、ｐ−クロロアニルなどの低分子有機化合物が利用できる。

Ｐ型半導体の材料には、金属酸化物、有機半導体を用いる事ができる。
金属酸化物を主成分とする酸化物半導体材料としては、Cu₂O、NiO、CuAlO₂、CuGaO₂、ZnRh₂O₄、ＳｎＯ、LaCuOSeなどの材料が挙げられ、これらの材料のインクは金属酸化物のナノ粒子分散体や、金属酸化物前駆体の何れであっても構わない。
有機半導体材料としては、チオフェン及びその誘導体を骨格にもつオリゴマーやポリマー、フェニレン−ビニレン及びその誘導体を骨格にもつオリゴマーやポリマー、フルオレン及びその誘導体を骨格にもつオリゴマーやポリマー、ベンゾフラン及びその誘導体を骨格にもつオリゴマーやポリマー、チエニレン−ビニレン及びその誘導体を骨格にもつオリゴマーやポリマー、トリフェニルアミンなどの芳香族第３級アミン及びその誘導体を骨格にもつオリゴマーやポリマー、カルバゾール及びその誘導体を骨格にもつオリゴマーやポリマー、ビニルカルバゾール及びその誘導体を骨格にもつオリゴマーやポリマー、ピロール及びその誘導体を骨格にもつオリゴマーやポリマー、アセチレン及びその誘導体を骨格にもつオリゴマーやポリマー、イソチアナフェン及びその誘導体を骨格にもつオリゴマーやポリマー、ヘプタジエン及びその誘導体を骨格にもつオリゴマーやポリマーなどの高分子、無金属フタロシアニン、金属フタロシアニン類及びそれらの誘導体、ジアミン類、フェニルジアミン類及びそれらの誘導体、ルブレン、ペンタセンなどのアセン類及びその誘導体、ポルフィリン、テトラメチルポルフィリン、テトラフェニルポルフィリン、テトラベンズポルフィリン、モノアゾテトラベンズポルフィリン、ジアゾテトラベンズポルフィン、トリアゾテトラベンズポルフィリン、オクタエチルポルフィリン、オクタアルキルチオポルフィラジン、オクタアルキルアミノポルフィラジン、ヘミポルフィラジン、クロロフィル等の無金属ポルフィリンや金属ポルフィリン及びそれらの誘導体が利用できる。金属フタロシアニンや金属ポルフィリンの中心金属としては、マグネシウム、亜鉛、銅、銀、アルミニウム、ケイ素、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、スズ、白金、鉛などの金属、金属酸化物、金属ハロゲン化物などを用いる事ができる。

また、本実施の形態の凹版６０１は、版を構成する材料としてＰＤＭＳを主体とするシリコーン樹脂やフッ素樹脂を用いる事ができる。これらは低表面エネルギーを特徴とする材料であり、インクなどの液体が濡れ広がりにくい。版の表面はＵＶやオゾン、アッシングなどで表面改質を適切強度で行ってもよいが、過剰に表面改質を行うと、転写性が悪化する。また、版は複数の層で構成されても良いが、インクの良好な転写性のために最表層はシリコーン樹脂やフッ素樹脂である必要がある。シリコーン樹脂にはＫＥ−１０６／ＣＡＴ−ＲＧ（信越化学製）、フッ素樹脂にはＳＩＦＥＬ（信越化学製）などを用いる事ができ、ショアＡ硬度は４０〜８０である必要がある。硬度が高すぎる場合、印刷する際に接触不良と転写不良が多発し、硬度が低すぎる場合は、凹版の造形性や耐刷性が著しく劣化する。

凹版６０１の溝構造部（第１凹部６０２と第２凹部６０３とを含む）と溝構造部以外の平坦面である平坦部６０４とは、マイクロコンタクト印刷において、公知技術として用いられているモールディング法によって形成する。具体的には、石英ガラス、フォトレジストパターン、エレクトロフォーミングなどで作製したモールドから形成する事が出来るがこれらの方法に限定されない。

本実施の形態において、基板０００は、ソーダガラスや石英ガラスなどのガラスやプラスチックフィルム状である。プラスチックフィルムの樹脂材料として例えば、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルスルホン、ポリエーテルイミド、ポリエーテルエーテルケトン、ポリエーテルケトン、ポリフェニレンスルフィド、ポリアリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、シクロオレフィンポリマー、ポリオレフィン、ポリ塩化ビニル、液晶ポリマー、エポキシ樹脂、フェノール樹脂、ユリア樹脂、メラミン樹脂、シリコーン樹脂などの材料を用いる事ができ、これらの樹脂を組み合わせたポリマーアロイや、１種または２種以上の上記樹脂材料を組み合わせて積層した多層構造の積層構造のプラスチックフィルムとして構成する事もできる。

凹版６０１を用いたマイクロコンタクト印刷によるチャネル部の形成後は、配線等を形成する製造工程を経て、図４に示す回路構成のＣＭＯＳ半導体装置５０１へと加工される。
図４は、本実施の形態にかかるＣＭＯＳ半導体装置５０１の回路構成の一例を示す図である。

図４に示すように、ＣＭＯＳ半導体装置５０１は、第１の電源線２３１と、第２の電源線２３２と、Ｐチャネル型電界効果トランジスタ５１１と、Ｎチャネル型電界効果トランジスタ５１２と、入力端子ＩＮと、出力端子ＯＵＴとを備える。
第１の電源線２３１と、第２の電源線２３２との間には、Ｐチャネル型電界効果トランジスタ５１１と、Ｎチャネル型電界効果トランジスタ５１２とが設けられている。Ｐチャネル型電界効果トランジスタ５１１の第１のソース電極２０１は、第１の電源線２３１に接続されている。また、Ｎチャネル型電界効果トランジスタ５１２の第２のソース電極２０２は、第２の電源線２３２に接続されている。Ｐチャネル型電界効果トランジスタ５１１とＮチャネル型電界効果トランジスタ５１２とはドレイン電極２０３が共通しており、共通のドレイン電極２０３が出力端子ＯＵＴに接続されている。Ｐチャネル型電界効果トランジスタ５１１とＮチャネル型電界効果トランジスタ５１２とはゲート電極３０１が共通しており、共通のゲート電極３０１が入力端子ＩＮに接続されている。このような構成によって、入力端子ＩＮから入力された信号は、反転して出力端子ＯＵＴから出力される。

ここで、電極や配線はAl、Cr、Mo、Cu、Au、Pt、Pd、Fe、Mn、Agなどの金属をPVDやCVDで製膜した後にフォトリソグラフィーなどの公知の方法で形成できる。また、金属ペースト、金属ナノ粒子分散液、導電性高分子溶液などを印刷的手法で形成する事もできる。用いられる印刷方法は凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷法、マイクロコンタクトプリンティング、インクジェット、熱転写印刷、ディスペンサなどのパターニング方法を用いる事ができ、これらを組み合わせても良く、各構成要素で別の印刷方式を用いても良い。

また、電極や配線を印刷法で形成する際には、導電インクに金属ナノ粒子を用いる事ができる。金属ナノ粒子は、金、銀、銅、白金、パラジウム、ニッケル、コバルト、鉄、アルミニウム、マンガンの金属からなるナノ粒子、または、金、銀、銅、白金、パラジウム、ニッケル、コバルト、鉄、アルミニウム、マンガン、モリブデンの金属から選択される２種類以上の金属からなる合金のナノ粒子や、酸化銀などの金属酸化物や有機銀などの有機金属化合物も用いる事ができる。用いる金属の平均粒径はインクへの分散性の点から50ｎｍ以下の平均粒径が好ましく、粒子の安定した製造の点から１０〜３０[ｎｍ]の平均粒径が好ましいが、これに限定しない。

また、ゲート絶縁膜や層間絶縁膜はAl、Si、Zr、Y、Hf、Laなどの金属の酸化膜や窒化膜をPVDやCVDで製膜した後にフォトリソグラフィーなどの公知の方法で形成できる。また、絶縁インクや絶縁ペーストを、バーコート、スプレーコート、ダイコート、キャップコート、ロールコート、グラビアコート、ナイフコート、リップコートなどの塗布法や凸版印刷、凹版印刷、平版印刷、反転オフセット印刷、スクリーン印刷法、マイクロコンタクトプリンティング、インクジェット、熱転写印刷、ディスペンサなどの印刷的手法で形成する事もできる。

絶縁インクはポリイミド、ポリアミド、ポリエステル、ポリビニルフェノール、ポリビニルアルコール、ポリ酢酸ビニル、ポリウレタン、ポリスルホン、ポリ弗化ビニリデン、シアノエチルプルラン、エポキシ樹脂、フェノール樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、ポリスチレン、ポリカーボネート、環状ポリオレフィン、フッ素樹脂、シリコーン樹脂やこれらの樹脂のポリマーアロイや共重合体を用いる事ができる。また、ゲート絶縁膜と層間絶縁膜は有機無機のフィーラーなどを含むコンポジット材料で構成されても良い。

（他の回路構成例）
上記凹版６０１を用いたマイクロコンタクト印刷によるチャネル部の形成方法を用いて製造された半導体装置５０１（図４に示すＣＭＯＳ回路）を用いて、下記の回路構成を有するＣＭＯＳ半導体装置を製造することが可能である。
図５は、本実施の形態に係るＮＡＮＤ回路の回路構成の一例を示す図である。また、図６は、本実施の形態に係るＮＯＲ回路の回路構成の一例を示す図である。
図５に示すＮＡＮＤ回路は、第１のＰチャネル型電界効果トランジスタ５１１と、第１のＮチャネル型電界効果トランジスタ５１２と、第２のＰチャネル型電界効果トランジスタ５２１と、第２のＮチャネル型電界効果トランジスタ５２２とを備えている。

そして、第１のＰチャネル型電界効果トランジスタ５１１と第１のＮチャネル型電界効果トランジスタ５１２とを組み合わせてＣＭＯＳ回路が形成されている。このＣＭＯＳ回路は、上記チャネル部の形成方法を用いて製造されたものとなる。
更に、ＮＡＮＤ回路は、第１の電源線２３１と、入力端子ＩＮ１と、入力端子ＩＮ２と、出力端子ＯＵＴとを備えている。

第２のＰチャネル型電界効果トランジスタ５２１のソース電極２１１は第１の電源線２３１に接続され、第２のＰチャネル型電界効果トランジスタ５２１のドレイン電極２１２はＣＭＯＳ回路の共通のドレイン電極２０３に接続されていると共に、ＮＡＮＤ回路の出力端子ＯＵＴに接続されている。
更に、第２のＰチャネル型電界効果トランジスタ５２１のゲート電極３０３は第２のＮチャネル型電界効果トランジスタ５２２のゲート電極３０２に接続されていると共に、ＮＡＮＤ回路の入力端子ＩＮ２に接続されている。更に、ＣＭＯＳ回路の共通のゲート電極３０１はＮＡＮＤ回路の入力端子ＩＮ１に接続されている。

一方、図６に示すＮＯＲ回路は、第１のＰチャネル型電界効果トランジスタ５１１と、第１のＮチャネル型電界効果トランジスタ５１２と、第２のＰチャネル型電界効果トランジスタ５２１と、第２のＮチャネル型電界効果トランジスタ５２２とを備えている。
そして、第１のＰチャネル型電界効果トランジスタ５１１と第１のＮチャネル型電界効果トランジスタ５１２とを組み合わせてＣＭＯＳ回路が形成されている。このＣＭＯＳ回路は、上記チャネル部の形成方法を用いて製造されたものとなる。

更に、第２のＰチャネル型電界効果トランジスタ５２１のソース電極２２１は第１の電源線２３１に接続され、第２のＰチャネル型電界効果トランジスタ５２１のドレイン電極２２２はＣＭＯＳ回路の第１のソース電極２０１に接続されている。
更に、第２のＮチャネル型電界効果トランジスタ５２２のソース電極２１１は第２の電源線２３２に接続され、第２のＮチャネル型電界効果トランジスタ５２２のドレイン電極２１２はＣＭＯＳ回路のドレイン電極２０３に接続されていると共に、ＮＯＲ回路の出力端子ＯＵＴに接続されている。

更に、第２のＰチャネル型電界効果トランジスタ５２１のゲート電極３０４は第２のＮチャネル型電界効果トランジスタ５２２のゲート電極３０５に接続されていると共に、ＮＯＲ回路の入力端子ＩＮ１に接続されている。更に、ＣＭＯＳ回路の共通のゲート電極３０１はＮＯＲ回路の入力端子ＩＮ２に接続されている。

（変形例）
次に、図７に基づき、上記実施の形態のＣＭＯＳ半導体装置の製造方法及びＣＭＯＳ半導体装置の変形例を説明する。
図７は、本変形例にかかるＣＭＯＳ半導体装置５０１の一例を示す平面図である。
本変形例において、凹版６０１の第１凹部６０２と第２凹部６０３とは、Ｐチャネル領域１０１のチャネル長ＬｐがＮチャネル領域１０２のチャネル長Ｌｎと比較して狭くなり、かつＰチャネル領域１０１のチャネル幅ＺｐがＮチャネル領域１０２のチャネル幅Ｚｎと比較して広くなるように長さおよび幅が形成されている。このこと以外は、上記の実施の形態と同様にしてＣＭＯＳ半導体装置５０１を製造している。

本変形例において、チャネル長Ｌｐ，Ｌｎと、チャネル幅Ｚｐ，Ｚｎとは、チャネル部を形成するＰ型半導体とＮ型半導体の電界効果移動度の差異に応じて長さ及び幅を決定している。ここで、電界効果トランジスタの電流値は、チャネル長に反比例し、チャネル幅に比例する。
このようにして、Ｐチャネル型電界効果トランジスタとＮチャネル型電界効果トランジスタのチャネル長Ｌｐ，Ｌｎとチャネル幅Ｚｐ，Ｚｎとを調整する事で、Ｐ型半導体とＮ型半導体の電界効果移動度が異なる場合においても、トランジスタの電流値の大きさを同程度にする事ができる。

また、上記実施の形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施の形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。

次に、上記実施の形態のＣＭＯＳ半導体装置の製造方法を用いた実施例を説明する。
印刷パターンとして、４インチのＣＭＯＳアレイ、各層の周囲にアライメントマークを配置したものを使用した。本実施例では基板上にゲート電極とキャパシタ、バスラインで構成されるゲート層が形成され、ゲート層上に絶縁膜が形成され、絶縁膜上にソース・ドレイン電極が形成された被印刷基板上にＰ型半導体とＮ型半導体で構成される半導体層をパターニングする。

インクとしては、ポリ３ヘキシルチオフェン溶液をＰ型半導体インクとして、フラーレンをＮ型半導体インクとして用いた。凹版として約１２０［μｍ］厚のＰＥＴ基板に２００［μｍ］厚のシリコーン樹脂を積層したものを用いた。凹版はレジストパターンからのモールディングで形成され、版深８［μｍ］、溝構造部の最小幅３０［μｍ］、５インチ基板、ＣＭＯＳアレイパターンを配置した形状である。インクとしては銀ナノ粒子分散液を用いた。更に、被印刷基板としてフィルム厚１２０［μｍ］のＰＥＮ基板を使用した。上記基板を使用して下記手順に従い、被印刷基板上に印刷パターンを形成した。

１）凹版上に１２０[ｍｍ]幅のヘッドを用いたインクジェット装置により、塗工長さ１２０[ｍｍ]でインキを塗工した。Ｐ型半導体インク用インクジェットヘッドとＮ型半導体インク用インクジェットヘッドを並べて、各インクを凹版の所定の位置に供給した。
２）インキ塗工膜を乾燥させて凹版上にＰ型半導体とＮ型半導体のインクパターンを得た。

３）凹版上のＰ型半導体とＮ型半導体のインクパターンを一括で被印刷基板に転写して印刷を完了した。
印刷パターンが形成された被印刷基板を加熱装置でアニールし、ＣＭＯＳアレイのＰ型半導体層（Ｐチャネル領域）とＮ型半導体層（Ｎチャネル領域）とを形成した。本発明の印刷方法を用いる事で、高精細なＴＦＴアレイを効率よく得られた。

本発明の回路は、ＣＭＯＳ半導体装置を印刷法で形成するため、生産性の高い電気回路を提供するものである。更には、Ｐ型半導体層とＮ型半導体層とを一括で形成できるため、工程の簡略化、プロセス安定性の向上、デバイス信頼性の向上を達成する上で有効である。

０００ 基板
００１ 被印刷基板
１０１ Ｐ型半導体
１０２ Ｎ型半導体
１１１ Ｐ型半導体インク
１１２ Ｎ型半導体インク
２０１ 第１のソース電極
２０２ 第２のソース電極
２０３ ドレイン電極
２１１、２２１ ソース電極
２１２、２２２ ドレイン電極
２３１ 第１の電源線
２３２ 第２の電源線
３０１、３０２、３０３、３０４、３０５ ゲート電極
４０１ ゲート絶縁膜
５０１ ＣＭＯＳ半導体装置
５１１ 第１のＰチャネル型電界効果トランジスタ
５１２ 第１のＮチャネル型電界効果トランジスタ
５２１ 第２のＰチャネル型電界効果トランジスタ
５２２ 第２のＮチャネル型電界効果トランジスタ
６０１ 凹版
６０２ 第１凹部
６０３ 第２凹部
６０４ 平坦部
７０１ Ｐ型半導体インクジェットヘッド
７０２ Ｎ型半導体インクジェットヘッド

Claims (8)

1. Ｐチャネル型電界効果トランジスタとＮチャンネル型電界効果トランジスタとを組み合わせて構成されるＣＭＯＳ回路を含むＣＭＯＳ半導体装置の製造方法であって、
   凹版を用いた印刷方法によって、前記Ｐチャネル型電界効果トランジスタを構成するＰチャネル領域と、前記Ｎチャンネル型電界効果トランジスタを構成するＮチャネル領域とを形成し、
   前記凹版は、前記Ｐチャネル領域を形成するための第１凹部と、前記Ｎチャネル領域を形成するための第２凹部とを備え、
   前記凹版を用いた印刷方法は、
   非接触式インキング法で、前記第１凹部にＰ型半導体インクを供給すると共に、前記第２凹部にＮ型半導体インクを供給する工程と、
   前記Ｐ型半導体インク及び前記Ｎ型半導体インクを供給後に、凹版を被印刷基板に押しつけて、前記第１凹部に供給したＰ型半導体インクと前記第２凹部に供給したＮ型半導体インクとを一括して前記被印刷基板に転写する工程と、を含むことを特徴とするＣＭＯＳ半導体装置の製造方法。
2. 前記非接触式インキング法は、ディスペンサ法もしくはインクジェット法の何れか一方であることを特徴とする請求項１に記載のＣＭＯＳ半導体装置の製造方法。
3. 前記Ｐチャネル領域を形成するためのＰ型半導体インクと前記Ｎチャネル領域を形成するためのＮ型半導体インクとは、１［mPa・s］以上３０［mPa・s］以下の粘度を有することを特徴とする請求項１又は２に記載のＣＭＯＳ半導体装置の製造方法。
4. 前記Ｐ型半導体インクと前記Ｎ型半導体インクとは、１［atm］における沸点が１３０［℃］以上の薬液を含有していることを特徴とする請求項１乃至３のいずれか１項に記載のＣＭＯＳ半導体装置の製造方法。
5. 前記凹版は、シリコーン樹脂もしくはフッ素樹脂で構成された表面にモールディング法で形成された、前記第１凹部及び前記第２凹部を含む凹部としての溝構造部と該溝構造部以外の部分を平坦化した平坦部とを備え、
   前記溝構造部の幅が１［μｍ］以上５０［μｍ］以下であり、
   前記シリコーン樹脂もしくは前記フッ素樹脂で構成された表面のショアＡ硬度が３０以上８０以下であることを特徴とする請求項１乃至４のいずれか１項に記載のＣＭＯＳ半導体装置の製造方法。
6. 前記凹版は、前記Ｐ型半導体インクの含有するＰ型半導体と前記Ｎ型半導体インクの含有するＮ型半導体との電界効果移動度の差異に応じて、前記Ｐチャネル領域及び前記Ｎチャネル領域のチャネル長及びチャネル幅の少なくとも一方が相互で異なるように前記第１凹部及び前記第２凹部が形成されていることを特徴とする請求項１乃至５のいずれか１項に記載のＣＭＯＳ半導体装置の製造方法。
7. 前記ＣＭＯＳ半導体装置は、前記ＣＭＯＳ回路を含むＮＡＮＤ回路を備えることを特徴とする請求項１乃至６のいずれか１項に記載のＣＭＯＳ半導体装置の製造方法。
8. 前記ＣＭＯＳ半導体装置は、前記ＣＭＯＳ回路を含むＮＯＲ回路を備えることを特徴とする請求項１乃至７のいずれか１項に記載のＣＭＯＳ半導体装置の製造方法。

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