JP5825854B2 - 半導体装置 - Google Patents
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Description
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す説明図である。図1(a)は半導体装置の平面図であり、図1(b)は図1(a)のA−A線に沿う、常温の状態の半導体装置の断面図である。また、図1(c)は図1(a)のA−A線に沿う、加熱された状態の半導体装置の断面図である。また、図1(d)は図1(a)の矢印X方向から見た加熱された状態の半導体装置の要部を示す側面図である。
次に、本発明の第2実施形態に係る半導体装置について説明する。図2は、本発明の第2実施形態に係る半導体装置の平面図である。
次に、本発明の第3実施形態に係る半導体装置について説明する。図3は、本発明の第3実施形態に係る半導体装置の概略構成を示す説明図である。図3(a)は半導体装置の平面図であり、図3(b)は図3(a)のB−B線に沿う、常温の状態の半導体装置の断面図である。また、図3(c)は図3(a)のB−B線に沿う、加熱された状態の半導体装置の断面図である。
次に、本発明の第4実施形態に係る半導体装置について説明する。図4は、本発明の第4実施形態に係る半導体装置であって、常温の状態の半導体装置の断面図である。
次に、本発明の第5実施形態に係る半導体装置について説明する。図5は、本発明の第5実施形態に係る半導体装置であって、常温の状態の半導体装置の断面図である。
上記第1〜第5実施形態では、貫通孔である通気孔の形状を矩形状に形成し、柱部材の形状をその通気孔を塞ぐ形状に形成したが、通気孔及び柱部材の形状は、これに限定するものではない。図6は、本発明の第6実施形態に係る半導体装置の通気孔及び柱部材の部分の変形例を示す半導体装置の側面図である。図6(a)は柱部材の一端を曲面形状に形成した場合を示す図であり、図6(b)は柱部材の一端を円弧形状に形成した場合を示す図であり、図6(c)は柱部材の一端をテーパ形状に形成した場合を示す図である。なお、いずれの場合も常温のときの状態を示している。
Claims (8)
- 配線基板と、
前記配線基板と間隔をあけて配置された保護部材と、
前記配線基板と前記保護部材との間に配置され、前記配線基板に電気的に接続された半導体素子と、
前記半導体素子を囲うように前記配線基板と前記保護部材との間に配置され、加熱時に高さ方向に膨張する壁部材と、を備え、
前記壁部材の高さ方向の一端が、前記配線基板及び前記保護部材の一方に固定され、前記壁部材の高さ方向の他端が、前記配線基板及び前記保護部材の他方に固定され、
前記壁部材には、前記配線基板と前記保護部材と前記壁部材とにより形成される内部空間と、前記壁部材の外部空間とを連通する通気孔が形成され、
前記通気孔には、前記壁部材よりも線膨張係数が小さい材料で構成された柱部材が設けられ、
前記柱部材は、常温では前記通気孔を塞ぎ、常温よりも高い温度では前記通気孔の一部が連通することを特徴とする半導体装置。 - 前記通気孔に設けられた前記柱部材は、高さ方向の一端が、前記配線基板及び前記保護部材のうち一方に固定されており、常温では前記柱部材の高さ方向の他端が、前記配線基板及び前記保護部材のうち他方に接触することを特徴とする請求項1に記載の半導体装置。
- 開口部を有する第1の配線基板と、
前記第1の配線基板と間隔をあけて配置された保護部材と、
前記開口部を通じて前記保護部材に相対する位置に配置され、前記第1の配線基板と電気的に接続された第2の配線基板と、
前記第2の配線基板において前記開口部に対応する位置に実装された半導体素子と、
前記半導体素子を囲うように前記第1の配線基板と前記保護部材との間に配置され、加熱時に高さ方向に膨張する壁部材と、を備え、
前記壁部材の高さ方向の一端が、前記第1の配線基板及び前記保護部材の一方に固定され、前記壁部材の高さ方向の他端が、前記第1の配線基板及び前記保護部材の他方に固定され、
前記壁部材には、前記第2の配線基板と前記保護部材と前記壁部材とにより形成される内部空間と、前記壁部材の外部空間とを連通する通気孔が形成され、
前記通気孔には、前記壁部材よりも線膨張係数が小さい材料で構成された柱部材が設けられ、
前記柱部材は、常温では前記通気孔を塞ぎ、常温よりも高い温度では前記通気孔の一部が連通することを特徴とする半導体装置。 - 前記通気孔に設けられた前記柱部材は、高さ方向の一端が、前記第1の配線基板及び前記保護部材のうち一方に固定されており、常温では前記柱部材の高さ方向の他端が、前記第1の配線基板及び前記保護部材のうち他方に接触することを特徴とする請求項3に記載の半導体装置。
- 配線基板と、
前記配線基板と間隔をあけて配置された保護部材と、
前記配線基板と前記保護部材との間に配置され、前記配線基板に電気的に接続された半導体素子と、
前記半導体素子を囲うように前記配線基板と前記保護部材との間に配置され、前記配線基板に固定された枠体と、
前記半導体素子を囲うように前記枠体と前記保護部材との間に配置され、加熱時に高さ方向に膨張する壁部材と、を備え、
前記壁部材の高さ方向の一端が、前記枠体及び前記保護部材の一方に固定され、前記壁部材の高さ方向の他端が、前記枠体及び前記保護部材の他方に固定され、
前記壁部材には、前記配線基板と前記枠体と前記保護部材と前記壁部材とにより形成される内部空間と、前記壁部材の外部空間とを連通する通気孔が形成され、
前記通気孔には、前記壁部材よりも線膨張係数が小さい材料で構成された柱部材が設けられ、
前記柱部材は、常温では前記通気孔を塞ぎ、常温よりも高い温度では前記通気孔の一部が連通することを特徴とする半導体装置。 - 前記通気孔に設けられた前記柱部材は、高さ方向の一端が、前記枠体及び前記保護部材のうち一方に固定されており、常温では前記柱部材の高さ方向の他端が、前記枠体及び前記保護部材のうち他方に接触することを特徴とする請求項5に記載の半導体装置。
- 前記柱部材の高さ方向の一端が、前記常温よりも高い温度において先細り形状に形成されていることを特徴とする請求項6に記載の半導体装置。
- 前記常温とは25℃であり、前記常温よりも高い温度とは60℃以上の温度であることを特徴とする請求項1乃至7のいずれか1項に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011123178A JP5825854B2 (ja) | 2011-06-01 | 2011-06-01 | 半導体装置 |
PCT/JP2012/064348 WO2012165647A1 (en) | 2011-06-01 | 2012-05-29 | Semiconductor device |
US14/116,791 US9275949B2 (en) | 2011-06-01 | 2012-05-29 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011123178A JP5825854B2 (ja) | 2011-06-01 | 2011-06-01 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012253116A JP2012253116A (ja) | 2012-12-20 |
JP2012253116A5 JP2012253116A5 (ja) | 2014-07-17 |
JP5825854B2 true JP5825854B2 (ja) | 2015-12-02 |
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ID=47525682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
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JP (1) | JP5825854B2 (ja) |
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