JP5818654B2 - 多数個取り配線基板、配線基板および電子装置 - Google Patents
多数個取り配線基板、配線基板および電子装置 Download PDFInfo
- Publication number
- JP5818654B2 JP5818654B2 JP2011255157A JP2011255157A JP5818654B2 JP 5818654 B2 JP5818654 B2 JP 5818654B2 JP 2011255157 A JP2011255157 A JP 2011255157A JP 2011255157 A JP2011255157 A JP 2011255157A JP 5818654 B2 JP5818654 B2 JP 5818654B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- conductor layer
- dividing groove
- main surface
- mother
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structure Of Printed Boards (AREA)
Description
本発明の第1の実施形態における多数個取り配線基板10は、図1および図2に示す例のように、分割溝2を有している母基板1と母基板1の主面に設けられた導体層3と導体層3に接合されたリードピン4とを有している。リードピン4は、図2に示す例のように、分割溝2が設けられた母基板1の下方の第1主面に、分割溝2の内面2aの延長線2bと交わらないように設けられている。なお、図1〜図3において上方向は仮想のZ軸の正方向のことをいう。
1に示す例では、母基板1は縦方向および横方向にそれぞれ3個ずつの合計9個の配線基板領域1aが設けられている。ダミー領域1bは、例えば各配線基板領域1aに設けられた導体層3およびリードピン4と電気的に接続される電解めっき用の共通導体を設けたり、母基板1を加工または搬送する際に位置決めおよび固定を行なうための切り欠き部を設けたりするための領域である。
口幅が0.01mmより小さい場合には、母基板1を作製する際の母基板1の収縮によって分割溝2の開口が閉じる可能性がある。また、分割溝2の開口幅が1.0mmよりも大きい場
合には分割溝2の幅に応じて、配線基板領域1aの使用領域が小さくなる。分割溝2の開口幅を上記範囲とすることで、配線基板領域1aの使用領域を小さくすることなく分割しやすい母基板1が得られる。
融点が180℃〜260℃程度の合金が用いられる。
き層とが、電解めっき法もしくは無電解めっき法により順次被着される。
ーン印刷法等の印刷手段によって導体ペーストを印刷塗布することによって形成する。導体ペーストは、主成分の金属粉末に有機バインダーおよび有機溶剤、また必要に応じて分散剤等を加えてボールミル,三本ロールミルまたはプラネタリーミキサー等の混練手段によって混合および混練して作製する。また、セラミックグリーンシートの焼結挙動に合わせたり、焼成後の母基板1との接合強度を高めたりするために、ガラスまたはセラミックスの粉末を添加してもよい。
(第2の実施形態)
図5を参照して、本発明の第2の実施形態における多数個取り配線基板10について説明する。本実施形態において、第1の実施形態における多数個取り配線基板10と異なる構成は、内面2aの底部側の第1領域2cと、内面2aの開口側の第2領域2dとを有しており、第1領域2cと母基板1の主面との間の第1角度θ1が、第2領域2dと母基板1の
主面との間の第2角度θ2よりも小さいことである。その他の構成は、第1の実施形態における多数個取り配線基板10と同様である。
1a・・・配線基板領域
1b・・・ダミー領域
2・・・・分割溝
2a・・・分割溝2の内面
2b・・・延長線
3・・・・導体層
4・・・・リードピン
5・・・・接合材
6・・・・配線導体
7・・・・凹部
8・・・・貫通孔
9・・・・放熱体
10・・・・多数個取り配線基板
11・・・・配線基板
12・・・・絶縁基体
12a・・・側面
12b・・・傾斜面
12c・・・破断面
12d・・・傾斜面の延長線
13・・・・電子部品
Claims (3)
- 複数の配線基板領域を含んでおり、前記複数の配線基板領域の境界に設けられた分割溝を含む主面を有している母基板と、
前記複数の配線基板領域のそれぞれにおいて前記母基板の前記主面に設けられた導体層と、
該導体層に接合されたリードピンとを備えており、
前記分割溝の縦断面はくさび形状であり、前記分割溝の内面の延長線と前記リードピンとが交わらないことを特徴とする多数個取り配線基板。 - 傾斜面および破断面を含む側面を有している絶縁基体と、
前記絶縁基体の前記傾斜面に接する主面に設けられた導体層と、
該導体層に接合されたリードピンとを備えており、
前記傾斜面は前記主面に向かって傾斜しており、前記傾斜面の延長線と前記リードピンとが交わらないことを特徴とする配線基板。 - 請求項2に記載された配線基板と、
前記配線基板に実装されており、前記導体層に電気的に接続された電子部品とを備えていることを特徴とする電子装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011255157A JP5818654B2 (ja) | 2011-11-22 | 2011-11-22 | 多数個取り配線基板、配線基板および電子装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011255157A JP5818654B2 (ja) | 2011-11-22 | 2011-11-22 | 多数個取り配線基板、配線基板および電子装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013110310A JP2013110310A (ja) | 2013-06-06 |
JP5818654B2 true JP5818654B2 (ja) | 2015-11-18 |
Family
ID=48706775
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011255157A Active JP5818654B2 (ja) | 2011-11-22 | 2011-11-22 | 多数個取り配線基板、配線基板および電子装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5818654B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06169048A (ja) * | 1992-12-01 | 1994-06-14 | Ibiden Co Ltd | 導体ピンの接合方法 |
JP2002223044A (ja) * | 2001-01-24 | 2002-08-09 | Tdk Corp | 電子部品の製造方法及び集合基板 |
JP4110536B2 (ja) * | 2005-09-28 | 2008-07-02 | 日立金属株式会社 | 多層セラミック集合基板および多層セラミック集合基板の製造方法 |
-
2011
- 2011-11-22 JP JP2011255157A patent/JP5818654B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013110310A (ja) | 2013-06-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5355246B2 (ja) | 多数個取り配線基板および配線基板ならびに電子装置 | |
US9795034B2 (en) | Wiring board and electronic device | |
JP5731404B2 (ja) | 多数個取り配線基板および配線基板ならびに電子装置 | |
US9848491B2 (en) | Wiring board, electronic device, and electronic module | |
WO2012057286A1 (ja) | 配線基板 | |
JP5557924B2 (ja) | 多数個取り配線基板および配線基板ならびに電子装置 | |
JP5697467B2 (ja) | 多数個取り配線基板 | |
JP5818654B2 (ja) | 多数個取り配線基板、配線基板および電子装置 | |
JP2013207204A (ja) | 配線母基板 | |
JP5956185B2 (ja) | 多数個取り配線基板 | |
JP5855822B2 (ja) | 多数個取り配線基板 | |
JP5743779B2 (ja) | 多数個取り配線基板および電子装置 | |
JP2013182909A (ja) | 電子部品搭載用多数個取り基板 | |
JP4812516B2 (ja) | 複数個取り配線基板 | |
JP5247376B2 (ja) | 多数個取り配線基板 | |
JP5460002B2 (ja) | 多数個取り配線基板および配線基板ならびに電子装置 | |
JP5383151B2 (ja) | 電子部品搭載用基板 | |
JP5574848B2 (ja) | 多数個取り配線基板 | |
JP3798992B2 (ja) | 多数個取りセラミック配線基板 | |
JP5791450B2 (ja) | 多数個取り配線基板および配線基板 | |
JP5679827B2 (ja) | 配線基板および多数個取り配線基板 | |
JP5574901B2 (ja) | 多数個取り配線基板 | |
JP6001464B2 (ja) | 配線基板および電子装置 | |
JP2006041310A (ja) | 多数個取り配線基板 | |
JP2014045012A (ja) | 多数個取り配線基板 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140616 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150420 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150901 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150929 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Ref document number: 5818654 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |