JP5782232B2 - 半導体構造体の製造方法 - Google Patents

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Description

本発明は、一般に、半導体デバイス製造の分野に関し、具体的には、半導体デバイスに電力を提供する電力グリッド構造体及びその製造方法に関する。
例えばシリコン・ゲルマニウム（ＳｉＧｅ）ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）及び／又は種々のタイプの電界効果トランジスタ（ＦＥＴ）などのトランジスタのような半導体デバイスの性能が向上し続けるにつれて、種々のタイプの半導体デバイスによる電力又は電流の供給に対する要求が増加し続けている。一般に、半導体チップ上に製造されるこれらの半導体デバイスが使用する電流は、１組の電気相互接続部を通して供給され、この電気相互接続部の組は、半導体チップの「電力グリッド（power grid）」のような役割を果たし、従って、以下にそのように呼ぶことができる。電力グリッドは、電力をチップ上の種々のアクティブな半導体デバイスに電力を分配し、通常、後工程（back end of the line、ＢＥＯＬ）技術として一般に知られるプロセスによって製造される。当技術分野において周知のように、電力グリッドは、Ｍ１レベル、Ｍ２レベル等を含む異なる導電性レベルにわたって広がることができ、通常、異なるレベルの導電性ワイヤ、パス、及び／又は経路と、異なるレベルを横断するビア及び／又はスタッドとを用いて、種々の半導体デバイスに電力又電流を供給することができる。
図１及び図２は、半導体デバイスに電力を供給する、当技術分野において周知である電力グリッド構造体の例証的な図である。例えば、半導体構造体１００は、単一の基板上に製造された１つ又は複数の半導体デバイスに電力を供給する、大規模電力グリッドの一部又は部分を表すことができる。例えば、半導体構造体１００は、半導体基板１０１上に形成することができる半導体デバイス１０２の上にあり、これと接触した状態で形成される、例えばＣＡコンタクト・スタッドのような導電性スタッド１１２を含むことができる。図１に示されるように、半導体構造体１００はまた、例えば、導電性スタッド１１２の上にあり、これと接触した状態のＭ１レベル・コンタクトのような導電性ワイヤ、パス、又は経路１２２を含むこともできる。導電性スタッド１１２は、例えば層間誘電体（ＩＬＤ）層とすることができる誘電体層１１１の内部に及び／又はこれを貫通して形成することができる。当技術分野において周知のように、一般に、導電性ライナ１２１を導電性パス１２２のＭ１レベル・コンタクトとＩＬＤ層１１１との間、及び、Ｍ１レベルの側壁に形成して、ＩＬＤ層１１１への導電性パス１２２の金属要素の拡散により生じ得る潜在的な金属汚染を低減及び／又は排除し、かつ、ＩＬＤ層１１１への導電性パス１２２の接着性を増大及び／又は強化することができる。さらに、導電性パス１２２の上に、例えば窒化シリコン層のような誘電体キャッピング層１３１を形成することができ、その上に他のＩＬＤ（図示せず）を堆積させて、付加的な金属レベル・コンタクトを形成することができる。導電性ライナ１２１と同様に、誘電体キャッピング層１３１は、金属汚染を低減する及び／又は導電性パス１２２の分離を改善する機能を果たすこともできる。
図２は、半導体デバイス１０２の通常の動作中に、電子が導電性スタッド１１２から導電性パス１２２に向かって流れることができることを例証的に示す。導電性スタッド１１２及び導電性パス１２２は、異なる導電率の材料で作製することができる。さらに、異なる電流レベル及び／又はその異なる断面積に起因して、導電性スタッド１１２及び導電性パス１２２における電流密度が異なることがある。結果として、導電性スタッド１１２及び導電性パス１２２の接合領域又は交差領域１２０において、エレクトロマイグレーションが発生することがあり、このエレクトロマイグレーションは、導電性スタッド１１２と導電性パス１２２の間にボイドを生じさせる又は生成することになり得る。エレクトロマイグレーションによって生成されるボイドのサイズは、半導体デバイス１０２の使用時間の経過と共に次第に増大し、最終的に、導電性スタッド１１２と導電性パス１２２との間の接合領域１２０において開路を生じさせることがある。言い換えれば、エレクトロマイグレーションは、電力供給のために構造体１００のような従来の電力グリッドを用いる半導体デバイス１０２に関する信頼性の問題をもたらすことがある。このような信頼性の問題は、導電性パス１２２がＭ１レベル・コンタクトであるときに、特に重要になる。
電力又は電流を種々の半導体デバイスに供給するための電力グリッドとして信頼性をもって用いることができる半導体構造体を生成する又は既存の半導体構造体を改善するための必要性が、当技術分野において存在する。この半導体構造体は、エレクトロマイグレーションによって引き起こされる上記の問題を克服し、かつ、電力が供給される半導体デバイスの全体的な性能及び信頼性を改善することが可能である。
本発明の１つの実施形態は、半導体構造体を提供する。この半導体構造体は、誘電体層の内部に形成された第１の導電性材料のスタッドと、底部及び側壁を有する第２の導電性材料のビアであって、底部及び側壁は導電性ライナで覆われ、底部はスタッドの直接上に形成され、かつ、導電性ライナを通してビアと接触した状態にある、ビアと、ビアの側壁における導電性ライナを通してビアに接続する第３の導電性材料の１つ又は複数の導電性パスとを含むことができる。
本発明の１つの実施形態において、ビアの第２の導電性材料の導電率は、底部及び側壁においてビアを覆う導電性ライナの導電率よりも大きくすることができる。
本発明の別の実施形態において、互いに対向する２つの側壁によって測定されるビアの横方向寸法は、ブレック長さ（Blech length）より短くすることができ、ブレック長さは、ビアの内部の金属原子のエレクトロマイグレーションと関連付けられ、かつ、ビアの第２の導電性材料の特性により少なくとも部分的に影響を受けることがある。
本発明のさらに別の実施形態において、第２の導電性材料は銅（Ｃｕ）とすることができ、導電性パスの第３の導電性材料とは異なるものにすることができ、ここで、銅材料のブレック長さは、約１０マイクロメートルとすることができる。
本発明のさらに別の実施形態において、第１及び第２の導電性材料は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、及びそれらの合金からなる群から選択することができ、第３の導電性材料は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、及び金（Ａｕ）からなる群から選択することができる。
本発明のさらに別の実施形態において、導電性ライナは、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）からなる群から選択される材料で作製することができ、導電性ライナは、導電性材料がそこを通って拡散するのを防ぐことができる。
本発明のさらに別の実施形態において、スタッドは、誘電体層の下にある基板内に形成された半導体デバイスのコンタクト位置の直接上に形成することができる。一例として、半導体デバイスは、電界効果トランジスタ（ＦＥＴ）とすることができ、コンタクト位置はＦＥＴのゲート領域、ソース領域、又はドレイン領域とすることができる。別の例として、半導体デバイスは、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）とすることができ、コンタクト位置は、ＨＢＴのベース領域、エミッタ領域、又はコレクタ領域とすることができる。
本発明は、添付の図面と併せて、本発明の以下の詳細な説明からより完全に理解され、認識されるであろう。
半導体デバイスに電力を供給する従来の構造体を例証的に示す。 半導体デバイスに電力を供給する従来の構造体の例証的に示す。 本発明の１つの実施形態による電力グリッド構造体を例証的に示す。 本発明の１つの実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明の別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明の別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。 本発明の別の実施形態による大規模電力グリッドの平面図を例証的に示す。 異なるビア・サイズについてのエッチング速度を示すサンプル実験テスト結果である。 異なるビア・サイズについてのエッチング速度を示すサンプル実験テスト結果である。
説明を簡単かつ明確にするために、図面内の要素は、必ずしも縮尺通りに描かれていないことが認識されるであろう。例えば、明確にするために、要素の幾つかの寸法は、他の要素のものに対して誇張される場合がある。
以下の詳細な説明において、本発明の種々の実施形態の完全な理解を与えるために、多くの特定の詳細が示される。しかしながら、本発明の実施形態は、これらの特定の詳細なしに実施できることを理解すべきである。
本発明の本質及び／又は実施形態の提示を分かり難くしないために、以下の詳細な説明において、当技術分野において周知の幾つかの処理ステップ及び／又は動作は、提示及び／又は説明のために互いに組み合わせてもよく、場合によっては、詳細に説明されないこともある。他の例では、当技術分野において周知の幾つかの処理ステップ及び／又は動作は、全く説明されていないこともある。さらに、幾つかの周知のデバイス処理技術が詳細に説明されていないことがあり、場合によっては、本発明の本質及び／又は実施形態の記載を分かり難くしないために、参照のための他の公開された論文、特許、及び／又は公開された特許出願に言及する場合がある。以下の説明は、どちらかと言えば、本発明の種々の実施形態の顕著な特徴及び／又は要素に焦点を当てていることを理解すべきである。
図３は、本発明の１つの実施形態による電力グリッド構造体を例証的に示す。例えば、電力グリッド構造体２００又は構造体２００は、誘電体層２１１内に形成又は生成された、ＣＡコンタクトのような導電性スタッド２１２を含むことができる。導電性スタッド２１２は、半導体デバイス２０２の上に、これと接触した状態で形成することができ、電力又電流を半導体デバイス２０２に送る又は伝えるのに適したものにすることができる。図３に示されるように、誘電体層２１１で覆われている半導体基板２０１内に、半導体デバイス２０２を形成することができる。
構造体２００は、誘電体層２３２内に少なくとも部分的に形成され、かつ、導電性スタッド２１２の直接上に、これと接触した状態で形成された導電性ビア２４２を含むこともできる。導電性ビア２４２は、その底部及び側壁を覆う導電性ライナ２４１を含むことができる。構造体２００は、１つ又は複数の導電性パス２２２を付加的に含むこともでき、この１つ又は複数の導電性パス２２２は、導電性ライナ２４１を通して導電性ビア２４２と接触した状態にある、例えばＭ１レベル・コンタクト又はワイヤとすることができる。導電性パス２２２は、導電性ライナ２２１を通って誘電体層２１１の上に形成することができ、かつ、上に誘電体層２３２を形成することができる誘電体キャッピング層２３１で覆われてもよい。
ここで、構造体２００は、図１４に示されるような大規模電力グリッド３００の一部又は部分とすることができ、１つの実施形態においては構造体２００と同様のものとすることができ、かつ、共通の基板上に位置する１つ又は複数の半導体デバイスに電力を供給するために必要に応じて適切に相互接続することができる多数の半導体構造体を含むことができることを理解すべきである。言い換えれば、構造体２００は、図１４に示される大規模電力グリッド３００の、以下適宜言及することができるような「ノード」又は「アイランド」として機能すること、及び、考えることが可能である。
本発明の別の実施形態によると、導電性ビア２４２は、導電性ビア２４２のエレクトロマイグレーションのブレック長さより短い横方向寸法を有するように形成することができる。ここで、導電性ビア２４２の横方向寸法は、導電性パス２２２のものと概ね同じ横方向レベルで、導電性ビア２４２の２つの対向する側壁の間で測定されることを理解すべきである。導電性材料のブレック長さ、即ちＬＢｌｅｃｈは、一般に、式ＬＢｌｅｃｈ＝（ｊＬ）ｔｈ／ｊによって求められ、ここで、（ｊＬ）ｔｈは、当技術分野において周知のような導電性材料のブレック閾値であり、ｊは、ブレック長さが測定される方向に導電性材料を通って流れる電流密度である。例えば、導電性ビア２４２のブレック閾値（ｊＬ）ｔｈは、一般に、導電性ビア２４２を作製する材料の導電率に影響を受け、例えば、銅材料で作製された導電性ビアについては、ブレック閾値（ｊＬ）ｔｈは、典型的には、１マイクロメートル当たり約２００ミリアンペア（ｍＡ／μｍ）である。電流密度は、一般に、例えば、１平方マイクロメートル当たりのミリアンペアの単位（ｍＡ／μｍ２）で測定することができる。従って、例えば、導電性ビア２４２を通って横方向に流れる２０ｍＡ／μｍ２の電流密度については、ブレック長さは、典型的には、約１０マイクロメートル（μｍ）であることを見出すことができる。
導電性ビア２４２の材料は、導電性スタッド２１２の材料とは異なるものにすることができ、導電性パス２２２の材料とも異なるものにすることができる。結果として、導電性ビア２４２、導電性スタッド２１２、及び導電性パス２２２の導電率は異なるものであってもよい。例えば、本発明の１つの実施形態において、導電性ビア２４２の導電率は、導電性スタッド２１２の導電率より大きくすることができる。別の実施形態において、導電性ビア２４２の導電率は、導電性パス２２２のものと同じにすることができる。
図４は、本発明の１つの実施形態による電力グリッド構造体の形成方法を例証的に示す。電力グリッドは、図３に示される電力グリッド構造体２００に類似した１つ又は複数の構造体を含むことができる。例えば、図４に示されるように、本発明の１つの実施形態は、半導体基板２０１を準備することを含むことができ、半導体基板２０１の上に、例えば半導体デバイス２０２及び種々の他のデバイス（図示せず）のような１つ又は複数の半導体デバイスを形成し、かつ、電力グリッドを形成して種々のデバイスに対して電流を供給することができる。本発明の一実施形態は、基板２０１の上に層間誘電体層（ＩＬＤ）２１１を堆積させることを含むことができ、その後、ＩＬＤ層２１１の内部に又はその中にＣＡコンタクトのような導電性スタッド２１２を生成することができる。導電性スタッド２１２とＩＬＤ層２１１の間の側壁に導電性金属ライナ２１３を含むように、導電性スタッド２１２を形成することができる。導電性ライナ２１３は、とりわけ、導電性スタッド２１２の金属要素によるＩＬＤ層２１１の潜在的な金属汚染を防ぎ、かつ、導電性スタッド２１２のＩＬＤ層２１１への接着性を増すように形成することができる。導電性スタッド２１２は、いずれかの好適な既存のＢＥＯＬプロセス及び／又はいずれかの将来開発される技術を適用することによって生成又は形成することができ、かつ、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はそれらの合金のような材料で作製することができる。導電性ライナ２１３は、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、及びそれらの組み合わせ又は合金のような材料で作製することができる。導電性スタッド２１２は、電力を供給又は提供できる半導体デバイス２０２のコンタクト位置の上に、これと接触した状態で形成することができる。
図５は、本発明の別の実施形態による電力グリッド構造体の形成方法を例証的に示す。例えば、導電性スタッド２１２の形成に続いて、本発明の１つの実施形態は、ＩＬＤ層２１１の上に別のＩＬＤ層２１４を形成すること又は堆積させることを含むことができ、図６を参照して以下でより詳細に説明されるように、導電性パス又は経路を形成することができる。ＩＬＤ層２１４は、ＩＬＤ層２１１及び導電性スタッド２１２の上に、これら両方を覆うように形成することができ、ＩＬＤ層２１１のものと同じ誘電体材料とすることができ、好ましくは、形成されるコンタクト・レベル配線構造体のものに近い厚さを有することができるが、本発明の実施形態は、これらの点において限定されるものではない。ＩＬＤ層２１４を形成する際に異なる誘電体材料及び／又は異なる厚さを用い得ることを理解すべきである。
図６は、本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。例えば、本発明の１つの実施形態は、ＩＬＤ２１４内に１つ又は複数の導電性パス２２２を形成することを含むことができる。導電性パス２２２は、導電性スタッド２１２を通して、電力又は電流を半導体デバイス２０２に最終的に流すための、Ｍ１レベル・コンタクト又はＭ１レベル配線構造体とすることができる。導電性パス２２２は、ＩＬＤ層２１４の内部に、好ましくは導電性スタッド２１２に隣接して、好ましくはこれと接触しないように作製することができる。
本発明の一実施形態によると、導電性スタッド２１２の上に、ＩＬＤ層２１４の一部を残すことができる。以下により詳細に説明されるように、ＩＬＤ層２１４の一部の横方向サイズは、ＩＬＤ層２１４の一部が位置する図３に示される導電性ビア２４２を形成する際に用いられる、例えば導電率のような導電性材料の種類と特性によって決定することができる。しかしながら、本発明の実施形態は、この点において限定されるものではないことを理解すべきである。例えば、本発明の別の実施形態は、導電性パス２２２を導電性スタッド２１２と接触した状態で及び／又はこれを覆うように形成することを含むことができ、導電性スタッド２１２の上の導電性パス部分が、後で除去される及び／又は導電性ビアと置き換えられるようにする。
本発明の一実施形態は、いずれかの好適な既存のＢＥＯＬプロセス及び／又はいずれかの将来開発される技術を適用することによって、導電性パス２２２を形成又は生成することと、導電性パス２２２を形成する前に、ＩＬＤ層２１１の上に導電性金属ライナ２２１を堆積させることとを含むことができる。導電性パス２２２に適した材料は、導電性スタッド２１２に用いられる材料と同じものであっても、又は異なるものであってもよい。例えば、導電性パス２２２は、導電性スタッド２１２のものより大きい導電率を有する材料で作製することができる。さらに、例えば、材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、金（Ａｕ）、又はそれらの合金を含むことができる。導電性ライナ２２１のために用いられる材料は、例えば、チタン、タンタル、ルテニウム、タングステン、窒化チタン、窒化タンタル、窒化ルテニウム、及び／又は窒化タングステン等を含むことができる。
この時点で、導電性パス２２２と図１に示されるような従来の導電性パス１２２との間の比較を行うことができる。本発明の１つの実施形態は、導電性スタッド２１２の直接上にある誘電体材料２１４の部分を除去することなく、導電性パス２２２を形成することを認識すべきであり、図３に示されるような導電性ライナ２４１で覆われた導電性ビア２４２が、本発明の１つの実施形態によって形成され、図７−図１０を参照して以下により詳細に説明される。
図７は、本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。例えば、本発明の１つの実施形態は、導電性パス２２２及びＩＬＤ層２１４の上に誘電体キャッピング層２３１を堆積させ、次いで、誘電体キャッピング層２３１の上に別のＩＬＤ層２３２を堆積させることを含むことができる。誘電体キャッピング層２３１の使用は、導電性パス２２２の材料によるＩＬＤ層２３２への汚染を防止し、導電性パス２２２の全体的な分離を改善する助けになる。
図８は、本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。ＩＬＤ層２３２を形成した後、本発明の一実施形態は、ＩＬＤ層２３２の内部にビア孔２３３を生成することを含むことができ、そこで、図７に示されるようなＩＬＤ層２１４の残りの部分が、導電性パス２２２の間、及び、導電性スタッド２１２の上に存在する。例えばＩＬＤ層２３２の上にレジスト層２９１を適用することと、例えばリソグラフィ・プロセスによりレジスト層２９１をパターン形成することと、下にある導電性スタッド２１２と整合し、かつ、導電性パス２２２の間にある残りのＩＬＤ層２１４（図７）のものと少なくとも同じ大きさのサイズを有するビア・パターン２９２を形成することとを含むことができる、いずれかの適切なＢＥＯＬプロセスによって、ビア孔２３３を形成することができる。本発明の実施形態はまた、ビア・パターン２９２によりＩＬＤ層２３２及びその下にあるＩＬＤ層２１４をエッチングして、側壁２３６及び２３７を有するビア孔２３３を形成又は生成することを含むこともできる。導電性パス２２２の間のＩＬＤ層２１４を除去して、導電性パス２２２の側壁及び導電性スタッド２１２の上面を露出させることができる。スタッド２１２より上の領域における導電性パス２２２の側壁２３７を、導電性ライナ２２１で覆うことができる。
図８に示されるように、ビア孔２３３は、２つの別個の区域に細分することができる。主としてＩＬＤ層２３２の内部に形成される上側区域は、主としてＩＬＤ層２１４（図７）の残りの部分が以前存在していた場所に形成される下側区域の幅２３５と少なくとも同じ大きさの、殆どの場合はこれを上回る幅２３４を有することができる。上述のように、ビア孔２３３を生成又は形成するとき、上側区域の幅２３４は、ビア・パターン２９２のサイズによって決定することができ、下側区域の幅２３５は、導電性パス２２２の間に残っており、その大部分が導電性スタッド２１２の上に残っている、ＩＬＤ層２１４（図７）のサイズによって決定することができる。本発明の別の実施形態は、ビア・パターン２９２を導電性パス２２２の間のＩＬＤ層２１４のサイズより大きくし、それにより、導電性経路２２２の間の残りの誘電体材料が、少なくとも実質的に除去されるか又はエッチングにより除去されて、金属ライナ２２１を露出させることを確実にすることを含むことができる。エッチング・プロセスは、選択的なものとすることができ、従って、金属ライナ２２１をエッチングせず、従って、ビア孔２３３の下側区域のサイズが、２つの導電性パス２２２の間の距離によって決定される、及び／又は、限定されるようにしてもよい。さらに、本発明の別の実施形態は、ビア孔２３３を、導電性スタッド２１２の上面を露出させるのに十分に深くすることを含むことができる。
図９は、本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。例えば、本発明の１つの実施形態は、ＩＬＤ層２３２の内部のビア孔２３３の内側側壁及び底部の上、及び、導電性パス２２２の間に、例えば金属ライナのような導電性ライナ２４１を堆積させることを含むことができる。導電性ライナ２４１の材料は、導電性パス２２２のものと比べて、低い導電率を持ち得ることが好ましいが、本発明の実施形態は、この点において限定されるものではない。例えば、導電性ライナ２４１の材料は、例えば、チタン、タンタル、ルテニウム、タングステン、窒化チタン、窒化タンタル、窒化ルテニウム、及び／又は窒化タングステンを含むことができるが、他の好適な材料を考えることもできる。導電性ライナ２４１は、バリアとして働くことができ、かつ、導電性材料がそこを通って拡散するのを防ぐことができる他のいずれかの導電性材料によって形成することもできる。
図１０は、本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。例えば、本発明の１つの実施形態は、図９のビア孔２３３内に導電性材料を堆積させて、導電性ライナ２４１で覆われた側壁及び底部を有する導電性ビア２４２を形成することを含むことができ、それにより、図３に示されるのと同じ電力グリッド構造体２００とすることができる電力グリッド構造体２００が形成される。図９のビア孔２３３を充填する導電性材料は、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、及びそれらの合金を含むことができる。電力グリッド構造体２００のＡ−Ａ′における断面図を図１１に示すことができる。
図１１は、本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。実際には、電力グリッド構造体２００は、図１０に示されるＡ−Ａ′で示される電力グリッド構造体２００の断面図とすることができる。例えば、誘電体層２１４の内部に、導電性ライナ２４１においてビア２４２と接触した状態で、１つ又は複数の導電性パス２２２を形成することができる。導電性ライナ２４１は、ビア２４２の側壁を覆うことができ、導電性パス２２２と誘電体層２１４の間に導電性ライナ２２１を形成することができる。
図１２は、本発明の別の実施形態による電力グリッド構造体の形成方法を例証的に示す。例えば、図１２は、ビア孔２５１を形成又は生成する方法を示し、ビア孔２５１は、図９のビア孔２３３と同じビア孔であっても、又はこれとは異なるビア孔であってもよい。本発明のこの実施形態においては、ＩＬＤ層２３２の他の領域内に他のビア孔を生成するプロセスと連携するように、エッチング・プロセス、特にビア孔２５１を生成するエッチング速度（下にある導電性スタッド２１２を露出される）を調整及び／又は設計することができ、ここで、他のビア孔は、導電性パス２２２で停止することができる。言い換えれば、例えばビア孔２５６などの、ＩＬＤ層２３２の他の領域内に生成された他のビア孔は、２５３及び２５４の組み合わされた深さとは異なる、深さ２５８及び２５９の組み合わされた深さを有することができる。従って、ビア孔２５１の生成には、いずれの別個のエッチング・プロセス及び／又は付加的なエッチング・プロセスも必要としない。
異なるビア・サイズについてのエッチング速度を示す、図１５及び図１６を簡単に参照する。図１５に示されるように、誘電体材料内にビア孔をエッチングする際、一般に、深さ方向へのエッチング速度がビア孔の横方向寸法に影響を与えることは、当業者にはよく知られている。例えば、図１５において、ｘ座標は、エッチングにおけるビア孔のアスペクト比を示し、ｙ座標は、ビア孔の幅によって正規化された後のエッチング時間を任意の単位で示す。図１５は、ビア孔のアスペクト比が増大するに従って、即ち、ビア孔の横方向寸法が小さくなるに従って、ビア孔のエッチングに必要な時間も増大することを実証している。本発明の別の実施形態において、エッチング時間の増大は、ほとんどアスペクト比の二次多項式となることが分かっている。
エッチング速度と、ビア孔の横方向寸法に対する深さの比の間のこの関係は、図１６の平面図の垂直方向で示される異なる横方向サイズのビア孔の組の平面図と、同じエッチング・プロセスの際にビア孔の組５０１の異なるエッチング深さを示すＳＥＭ図６０２とを例証的に示す、図１６においても観察することができる。一方向の寸法が異なるビア孔は、他の方向の寸法が同じであっても、同じエッチング・プロセスの際に異なる速度でエッチングされ得ることが、図１６に示される実験結果から結論付けられる。例えば、同じエッチング・プロセスが、ビア孔に対して異なるエッチング深さをもたらし、より大きいサイズを有するビア孔が誘電体材料内により深くエッチングされるようにしてもよい。
ここで、ビア孔２５１の生成と同じエッチング・プロセスの際にビア孔２５６を生成できることを示す図１２を、再び参照する。例えば、一実施形態によると、本発明は、図１５及び図１６に示されるものと異なる横方向サイズのビア孔についてのエッチング速度の差に応じて、ビア孔２５６の横方向サイズ２５７とビア孔２５１の横方向サイズ２５２の間の相対的関係を選択及び／又は設計することを含むことができる。別の実施形態においては、ビア孔２５１がＩＬＤ層２３２の厚さ全体２５３を通ってエッチングされるとき、ビア孔２５６に対して、ＩＬＤ層２３２の部分２５８だけをエッチングすることができ、ビア孔２５１についての厚さ２５４のＩＬＤ層２１４（図７）のエッチングの際、ビア孔２５６について、ＩＬＤ層２３２の残りの部分２５９をエッチングすることができる。本発明の別の実施形態において、ビア孔２５１のエッチング速度を選択する際に、ビア孔２５１の横方向寸法２５５、及び、これがビア孔２５６のエッチングにどのような影響を与えるかを考慮に入れることもできる。
本発明の実施形態は、上記の点で限定しなくてもよいことを理解すべきである。例えば、ビア孔２５１及び２５６のエッチングは、必ずしも同時に行なわなくてもよく、或いは、必ずしも同時に又は実質的に同時に底部までエッチングしなくてもよい。実際には、例えば、ビア孔２５６及び／又はビア孔２５１の底部を、エッチング・プロセスの選択性のために、一般にエッチングを施さない金属ライナ２２１で覆うことができる。言い換えれば、エッチング条件は、主として、誘電体材料のエッチングのために設計することができ、ビアのエッチング・プロセスの際、金属ライナ２２１は、エッチング停止層として機能することができる。従って、本発明の別の実施形態によると、エッチングがビア孔の底部に同時に達しなくても、ビア孔２５１及び２５６を別々の速度でエッチングすることができる。
図１３は、本発明のさらに別の実施形態による電力グリッド構造体の形成方法を例証的に示す。（図１２の）ビア孔２５１及び２５６の形成に続いて、ビア孔２５１及び２５６を導電性材料で充填して、ビア２４２及びビア２６２を形成することができる。ビア２４２及び２６２の形成は、例えば、好適な現在利用可能なＢＥＯＬプロセス、又はいずれかの将来開発される技術による導電性材料の堆積によるものにすることができる。ＩＬＤ層２３２の上に残されることがあるいずれの過剰な導電性材料も、当技術分野において周知の化学機械研磨（ＣＭＰ）プロセスを適用することによって除去することができる。
図１４は、本発明の別の実施形態による大規模電力グリッドの平面図を例証的に示す。例えば、電力グリッド３００は、第１グループの多数の導電性パス３０１と、第２グループの多数の導電性パス３０２とを含むことができる。第１グループの導電性パス３０１は、第２グループの導電性パス３０２の１つ又は複数と、好ましくは垂直に交差することができる。しかしながら、本発明の実施形態は、この点について限定されるものではなく、２つのグループの導電性パスは、１つ又は複数の点において、垂直以外の角度で互いに交差することが可能である。さらに、例えば交差点３１１のような交差点の少なくとも１つは、電力グリッド３００の「ノード」又は「アイランド」とすることができ、図３に示され、上記に詳細に説明される構造体を有することができる。ここで、図３に示される電力グリッド構造体２００のような電力グリッド構造体の「ノード」又は「アイランド」は、交差点にのみ限定されるものではないことを理解すべきである。例えば、図３に示されるもののような電力グリッド構造体は、導電性パス３０１及び／又は３０２のいずれかに沿ったいずれの点でも用いることができ、さらに、半導体チップ構造体の異なるコンタクト・レベルで用いることができる。
本発明の特定の特徴がここに示され、説明されたが、当業者であれば、多く修正、置換、変更、及び均等物が思い浮かぶであろう。従って、添付の特許請求の範囲は、本発明の精神内にあるものとして、そうした修正及び変更の全てに及ぶことが意図されているものと理解すべきである。
１００、２００：半導体構造体
１０１、２０１：基板
１０２、２０２：半導体デバイス
１１１、２１１、２１４、２３２：層間誘電体層（ＩＬＤ層）
１１２、２１２：導電性スタッド
１２１、２１３、２２１、２４１：導電性ライナ
１２２、２２２、３０１、３０２：導電性パス
１３１、２３１：誘電体キャッピング層
２３３、２５１、２５６：ビア孔
２４２：導電性ビア
２９１：レジスト層
２９２：ビア・パターン
３００：電力グリッド
３１１：交差点
５０１：ビア孔の組
５０２：ＳＥＭ図

Claims (8)

  1. 第１の誘電体層の内部に導電性スタッドを形成するステップと、
    前記第１の誘電体層の上に第２の誘電体層を形成するステップと、
    前記第２の誘電体層の内部に１つ又は複数の導電性パスを形成するステップであって、前記１つ又は複数の導電性パスは、前記導電性スタッドの上面の上に残っている前記第２の誘電体層の領域に接している、ステップと、
    前記導電性スタッドの前記上面の上にビア孔を形成し、前記導電性スタッドの前記上面を露出させるステップであって、前記ビア孔は、前記１つ又は複数の導電性パスの側壁の少なくとも一部を露出させる、ステップと、
    前記ビア孔の底部及び側壁において導電性ライナを堆積させるステップと、
    前記ビア孔内に導電性材料を堆積してビアを形成するステップであって、前記ビアは前記導電性ライナを介して前記１つ又は複数の導電性パスと接触した状態にある、ステップと、を含み、
    前記１つ又は複数の導電性パスは、前記誘電体層と、前記誘電体層上の第２の誘電体層との間に形成される、
    半導体構造体の製造方法。
  2. 前記導電性スタッドを形成するステップは、前記第１の誘電体層の下にある半導体基板内に生成された半導体デバイスのコンタクト位置の上に、前記コンタクトと接触した上に前記導電性スタッドを形成するステップを含む、請求項１に記載の方法。
  3. 前記ビア孔内に前記導電性材料を堆積させるステップは、前記導電性ライナの導電率より小さい導電率を有する前記導電性材料を選択するステップと、前記ビア孔内に前記選択された導電性材料を堆積させるステップとを含む、請求項１に記載の方法。
  4. 前記１つ又は複数の導電性パス及び前記第２の誘電体層の上に第３の誘電体層を堆積させるステップをさらに含み、前記ビア孔を形成するステップは、前記第３の誘電体層及び前記第２の誘電体層内に前記ビア孔を形成するステップをさらに含む、請求項１に記載の方法。
  5. 前記ビア孔を形成するステップは、前記第３の誘電体層内に前記ビア孔の部分を形成するステップをさらに含み、前記第３の誘電体層内の前記ビア孔の前記部分は、前記導電性スタッドの前記上面の上に残っている前記第２の誘電体層の前記部分と少なくとも同じくらい大きく、かつ、これと実質的に重なり、前記導電性スタッドの前記上面の上に残っている前記第２の誘電体層の前記部分は、前記ビア孔を形成する際に除去される、請求項１に記載の方法。
  6. 前記導電性スタッドの前記上面の上の前記領域は、前記導電性材料で作製された前記ビアのブレック長さより短い横方向寸法を有し、前記ブレック長さは、前記ビアの内部の電流密度が２０ｍＡ／μｍ２であるときのブレック長さであり、前記横方向寸法は、前記ビアの互いに対向する２つの前記側壁の水平方向間隔である、請求項１に記載の方法。
  7. 前記ビアは銅（Ｃｕ）で作製され、１０マイクロメートルのブレック長さを有する、請求項１に記載の方法。
  8. 前記導電性ライナは、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ルテニウム（ＲｕＮ）、及び窒化タングステン（ＷＮ）からなる群から選択される材料で作製され、前記導電性ライナは、導電性材料がそこを通って拡散するのを防ぐことができる、請求項１に記載の方法。
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