CN111430330A - 半导体互连结构、其制作方法及半导体芯片 - Google Patents

半导体互连结构、其制作方法及半导体芯片 Download PDF

Info

Publication number
CN111430330A
CN111430330A CN202010271229.4A CN202010271229A CN111430330A CN 111430330 A CN111430330 A CN 111430330A CN 202010271229 A CN202010271229 A CN 202010271229A CN 111430330 A CN111430330 A CN 111430330A
Authority
CN
China
Prior art keywords
contact
metal
semiconductor
metal interconnection
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010271229.4A
Other languages
English (en)
Inventor
李南照
高建峰
刘卫兵
孔真真
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Zhenxin Beijing Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, Zhenxin Beijing Semiconductor Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN202010271229.4A priority Critical patent/CN111430330A/zh
Publication of CN111430330A publication Critical patent/CN111430330A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开提供一种半导体互连结构、其制作方法及半导体芯片。其中，所述半导体互连结构的金属互连线层包括：多段金属互连线，以及在相邻两段金属互连线之间设置的接触窗。其中，每段金属互连线的长度小于预设长度，相邻两段金属互连线通过接触窗连接。该半导体互连结构通过将金属互连线层的每一段金属互连线长度制作得比预设长度短，避免了金属互连线的线宽受电迁移影响，增加金属互连线可以流过的电流密度，提升了金属互连线的可靠性，从而可以改善半导体元件设计层面的限制，提升半导体元件的性能。

Description

半导体互连结构、其制作方法及半导体芯片
技术领域
本公开涉及半导体技术领域，具体涉及一种半导体互连结构、其制作方法及半导体芯片。
背景技术
电迁移(Electromigration)通常是指在电场作用下使金属离子发生迁移的现象。分别为发生在相邻导体表面的如常见的银离子迁移和发生在金属导体内部的金属化电子迁移。当器件工作时，金属互连线内有一定电流通过，金属离子会沿金属导线产生质量的输运，其结果会使导体的某些部位产生空洞或晶须(小丘)，这就是电迁移现象。
集成电路的线宽随着微细化的发展，金属互连线结构的线宽也随之缩小，尤其是为了减少金属互连线电阻，使用铜(Cu)互连线的情形,线宽越小,受到电迁移的影响就越大，导致可靠性下降，这成为了半导体元件在设计时的限制条件，也成为设计与工艺的难题。
发明内容
本公开的目的是提供一种半导体互连结构、一种半导体互连结构的制作方法及一种半导体芯片。
本公开第一方面提供一种半导体互连结构，包括金属互连线层，所述金属互连线层包括：
多段金属互连线，每段金属互连线的长度小于预设长度；以及，
在相邻两段金属互连线之间设置的接触窗，所述相邻两段金属互连线通过所述接触窗连接。
本公开第二方面提供一种半导体互连结构的制作方法，包括：
提供半导体基底，该半导体基底上具有半导体器件层；
在所述半导体基底上形成介电层；
嵌入于所述介电层形成至少两条短于预设长度的金属互连线，其中相邻的金属互连线之间为接触窗区域；
刻蚀去除接触窗区域中的介电层形成接触窗沟槽；
在所述接触窗沟槽中形成接触配线。
本公开第三方面提供一种半导体芯片，包括：
如第一方面中所述的半导体互连结构。
相较于现有技术，本公开提供的半导体互连结构，其金属互连线层包括多段金属互连线，以及在相邻两段金属互连线之间设置的接触窗。其中，每段金属互连线的长度小于预设长度，相邻两段金属互连线通过接触窗连接。该半导体互连结构通过将金属互连线层的每一段金属互连线长度制作得比预设长度短，避免了金属互连线的线宽受电迁移影响，增加金属互连线可以流过的电流密度，提升了金属互连线的可靠性，从而可以改善半导体元件设计层面的限制，提升半导体元件的性能。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了现有的金属互连线结构产生的电迁移现象的示意图；
图2示出了本公开所提供的一种半导体互连结构的示意图；
图3示出了本公开所提供的接触窗的结构示意图；
图4示出了本公开所提供的一种半导体互连结构的制作方法的流程图；
图5至图8示出了半导体互连结构的制作方法中各步骤完成后的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
随着半导体元件的集成度逐渐增加,半导体元件的配线结构的尺寸也随之缩小，配线结构之间的间距也逐渐变窄，配线结构产生的电阻与电容会引起延迟，集成电路的微细化持续进行，使得问题越来愈更严重。
为了减少配线结构的电阻，可以使用金属铜(Cu)配线，使用金属铜(Cu)配线于多层金属互连线结构时，线宽越小，受到电迁移影响越大。在使用多层金属互连线结构的半导体元件中，超过一定限度的电流密度会施加于金属互连线上,使得金属电子发生移动，会使金属互连线断裂，或是与临近金属互连线结构发生短路情形，引发半导体元件的不良。
在金属互连线结构中，金属互连线要超过一定长度才会发生电迁移现象，如果金属互连线长度在此一定长度之下，电迁移现象便不会发生，此特定配线长度可以称为Blechlength。如图1所示，金属互连线110的长度大于Blech length，因此发生断裂的电迁移现象，而金属互连线120的长度则小于Blech length，因此不会发生电迁移现象。因此，如果是长金属互连线结构的情形，可以按照不会发生电迁移的最长配线长度作为单位进行截断，在截断部份使用电迁移抗性佳的金属互连线，这样就可以提升半导体元件的可靠性。
基于上述原理，本公开实施例提供一种半导体互连结构、一种半导体互连结构的制作方法及一种半导体芯片，下面结合附图进行说明。
请参考图2，其示出了本公开的一些实施方式所提供的一种半导体互连结构的示意图，如图所示，所述半导体互连结构包括金属互连线层200，所述金属互连线层200包括：多段金属互连线210(如图2中所示的210a、210b、210c)，以及在相邻两段金属互连线之间设置的接触窗220(如图2中所示的220a、220b、220c)。相邻两段金属互连线通过一个接触窗连接，例如，金属互连线210a和210b通过接触窗220a连接。其中，每段金属互连线的长度小于预设长度d(Blech length)，在该预设长度之下，电迁移现象不会发生。
以金属互连线210a和210b通过接触窗220a连接为例，请参考图3，具体的，所述接触窗220a可以包括：接触互连线21；以及，在所述接触互连线21两侧设置的第一金属阻挡层22，所述接触互连线与相邻的金属互连线通过所述第一金属阻挡层连接。可选的，所述金属互连线和所述接触互连线的制作材料不同。例如金属互连线的制作材料可以为铜、银等导电性能良好的材料，接触互连线的制作材料为电迁移抗性佳的金属。可选的，接触互连线的制作材料可以为钨、钛、氮化钛或钴等金属。
继续参考图3，在本公开的一些实施方式中，所述半导体互连结构还可以包括：
介电层300，所述金属互连线层200镶嵌于介电层300的顶部；
第二金属阻挡层500，所述第二金属阻挡层位于每段金属互连线210的侧壁和底壁；
蚀刻停止层400，所述蚀刻停止层400位于所述金属互连线层200上。
在本公开的一些实施方式中，所述半导体互连结构还可以包括与所述金属互连线之一接触的接触塞(图中未示出)，所述接触塞位于所述介电层300中。所述接触塞与接触的金属互连线的材料相同，是通过双大马士革工艺形成的。
相较于现有的半导体互连结构，本公开提供的半导体互连结构，通过将金属互连线的每一段金属互连线长度制作得比预设长度短，避免了金属互连线的线宽受电迁移影响，增加了金属互连线可以流过的电流密度，提升了金属互连线的可靠性，从而可以改善半导体元件设计层面的限制，提升半导体元件的性能。
请参考图4，本公开实施例还提供了一种半导体互连结构的制作方法，用于制备如上实施例中的半导体互连结构，所述制作方法包括以下步骤：
步骤S101：提供半导体基底，该半导体基底上具有半导体器件层(图中未示出)。所述半导体器件包括电容器、晶体管等。
步骤S102：请参考图5，在所述半导体基底上形成介电层300。
步骤S103：嵌入于所述介电层300形成至少两条短于预设长度的金属互连线(如图5中所示的210a和210b)，其中相邻的金属互连线之间为接触窗区域。
具体的，形成金属互连线的实施方式有如下两种：
一种实施方式是：在所述介电层300顶部刻蚀形成凹槽，然后在凹槽中形成金属互连线。
另一种实施方式是：在所述介电层300顶部刻蚀形成凹槽，然后在凹槽中先形成第二金属阻挡层500(如图5所示)，再在凹槽中形成金属互连线。
两种实施方式之后，都可以对多余的金属互连线制作材料进行化学机械研磨(CMP)去除。
步骤S104：刻蚀去除接触窗区域中的介电层形成接触窗沟槽。
具体的，形成接触窗沟槽的实施方式有如下两种：
一种实施方式是：在所述介电层300之上形成光刻胶图案，并露出所述接触窗区域，对所述接触窗区域进行刻蚀，从而形成接触窗沟槽。
另一种实施方式是：在所述介电层300上先形成刻蚀停止层400(如图5所示)，然后在所述刻蚀停止层400之上形成光刻胶图案600，并露出所述接触窗区域(如图6所示)，对所述接触窗区域进行刻蚀，从而形成接触窗沟槽。具体的，如图6所示，在刻蚀停止层400之上形成光刻胶图案后，通过刻蚀过程依次去除接触窗区域对应的蚀刻停止层材料和介电层材料，形成接触窗沟道。
步骤S105：在所述接触窗沟槽中形成接触配线。
具体的，可以在整个半导体基体上淀积一层接触配线材料层，请参考图7，然后通过化学机械研磨(CMP)去除接触窗外多余的接触配线材料层，从而在接触窗沟槽中形成接触配线。具体过程为：对蚀刻停止层400上的接触配线材料层进行CMP去除，直至暴露出蚀刻停止层400，请参看图8，对剩余的接触窗外多余的制作材料进行干式刻蚀去除，然后在接触配线上重新形成蚀刻停止层，制作完成如图3所示的半导体互连结构。
通过上述方法制作的半导体互连结构，通过将每一段金属互连线长度制作得比预设长度短，避免了金属互连线的线宽受电迁移影响，增加了金属互连线可以流过的电流密度，提升了金属互连线的可靠性，从而可以改善半导体元件设计层面的限制，提升半导体元件的性能。
本公开实施例还提供了一种半导体芯片，该半导体芯片包括上述实施例中的半导体互连结构。该半导体芯片可以为半导体存储器，如动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)。
如图2所示，所述半导体互连结构包括金属互连线层200，所述金属互连线层200包括：多段金属互连线210(如图中所示的210a、210b、210c)，以及在相邻两段金属互连线之间设置的接触窗220(如图中所示的220a、220b、220c)。相邻两段金属互连线通过一个接触窗连接，例如，金属互连线210a和210b通过接触窗220a连接。其中，每段金属互连线的长度小于预设长度d(Blech length)，在该预设长度之下，电迁移现象不会发生。
以金属互连线210a和210b通过接触窗220a连接为例，请参考图3，具体的，所述接触窗220a可以包括：接触互连线21；以及，在所述接触互连线两侧设置的第一金属阻挡层22，所述接触互连线与相邻的金属互连线通过所述第一金属阻挡层连接。可选的，所述金属互连线和所述接触互连线的制作材料不同。例如金属互连线的制作材料可以为铜、银等导电性能良好的材料，接触互连线的制作材料为电迁移抗性佳的金属。可选的，接触互连线的制作材料可以为钨、钛、氮化钛或钴等金属。
继续参考图3，在本公开的一些实施方式中，所述半导体互连结构还可以包括：
介电层300，所述金属互连线层200镶嵌于介电层300的顶部；
第二金属阻挡层500，所述第二金属阻挡层位于每段金属互连线210的侧壁和底壁；
蚀刻停止层400，所述蚀刻停止层400位于所述金属互连线层200上。
在本公开的一些实施方式中，所述半导体互连结构还可以包括与所述金属互连线之一接触的接触塞(图中未示出)，所述接触塞位于所述介电层300中。所述接触塞与接触的金属互连线的材料相同，是通过双大马士革工艺形成的。
本公开提供的半导体芯片，其半导体互连结构，通过将金属互连线的每一段金属互连线长度制作得比预设长度短，避免了金属互连线的线宽受电迁移影响，增加了金属互连线可以流过的电流密度，提升了金属互连线的可靠性，从而可以改善半导体元件设计层面的限制，提升半导体元件的性能。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之。

Claims (13)

1.一种半导体互连结构，包括金属互连线层，其特征在于，所述金属互连线层包括：
多段金属互连线，每段金属互连线的长度小于预设长度；以及，
在相邻两段金属互连线之间设置的接触窗，所述相邻两段金属互连线通过所述接触窗连接。
2.根据权利要求1所述的半导体互连结构，其特征在于，所述接触窗包括：
接触互连线；以及，
在所述接触互连线两侧设置的第一金属阻挡层，所述接触互连线与相邻的金属互连线通过所述第一金属阻挡层连接。
3.根据权利要求2所述的半导体互连结构，其特征在于，所述半导体互连结构还包括：
介电层，所述金属互连线镶嵌于所述介电层中；
第二金属阻挡层，所述第二金属阻挡层位于所述每段金属互连线的侧壁和底壁；
蚀刻停止层，所述蚀刻停止层位于所述金属互连线层上。
4.根据权利要求1至3中任一项所述的半导体互连结构，其特征在于，所述金属互连线和所述接触配线的制作材料不同。
5.根据权利要求4所述的半导体互连结构，其特征在于，所述接触配线的制作材料为钨、钛、氮化钛或钴。
6.根据权利要求3所述的半导体互连结构，其特征在于，所述半导体互连结构还包括与所述金属互连线之一接触的接触塞，所述接触塞位于所述介电层中。
7.根据权利要求6所述的半导体互连结构，其特征在于，所述接触塞与接触的金属互连线的材料相同。
8.一种半导体互连结构的制作方法，其特征在于，包括：
提供半导体基底，该半导体基底上具有半导体器件层；
在所述半导体基底上形成介电层；
嵌入于所述介电层形成至少两条短于预设长度的金属互连线，其中相邻的金属互连线之间为接触窗区域；
刻蚀去除接触窗区域中的介电层形成接触窗沟槽；
在所述接触窗沟槽中形成接触配线。
9.根据权利要求8所述的制作方法，其特征在于，所述嵌入于所述介电层形成至少两条短于预设长度的金属互连线，包括：
在所述介电层顶部刻蚀形成凹槽；
在凹槽中形成金属互连线。
10.根据权利要求9所述的制作方法，其特征在于，所述在凹槽中形成金属互连线，包括：先在凹槽中形成第二金属阻挡层。
11.根据权利要求8所述的制作方法，其特征在于，所述刻蚀去除接触窗区域中的介电层形成接触窗沟槽，包括：
在所述介电层之上形成光刻胶图案，并露出所述接触窗区域；
对所述接触窗区域进行刻蚀，从而形成接触窗沟槽。
12.根据权利要求8所述的制作方法，其特征在于，所述在所述接触窗沟槽中形成接触配线，包括：
在整个半导体基体上淀积一层接触配线材料层；
通过化学机械研磨(CMP)去除接触窗外多余的接触配线材料层。
13.一种半导体芯片，其特征在于，包括：
如权利要求1至7任一项所述的半导体互连结构。
CN202010271229.4A 2020-04-08 2020-04-08 半导体互连结构、其制作方法及半导体芯片 Pending CN111430330A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010271229.4A CN111430330A (zh) 2020-04-08 2020-04-08 半导体互连结构、其制作方法及半导体芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010271229.4A CN111430330A (zh) 2020-04-08 2020-04-08 半导体互连结构、其制作方法及半导体芯片

Publications (1)

Publication Number Publication Date
CN111430330A true CN111430330A (zh) 2020-07-17

Family

ID=71557697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010271229.4A Pending CN111430330A (zh) 2020-04-08 2020-04-08 半导体互连结构、其制作方法及半导体芯片

Country Status (1)

Country Link
CN (1) CN111430330A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010001427A1 (en) * 1996-09-27 2001-05-24 Eugenia Atakov Electrical interconnect structure and method of forming electrical interconnects having electromigration-inhibiting segments
CN101930965A (zh) * 2009-06-25 2010-12-29 国际商业机器公司 用于半导体器件的电网结构及其制造方法
US20110175226A1 (en) * 2010-01-21 2011-07-21 International Business Machines Corporation Interconnect structure for integrated circuits having enhanced electromigration resistance
US20140048927A1 (en) * 2012-08-17 2014-02-20 International Business Machines Corporation Method to improve fine cu line reliability in an integrated circuit device
CN107615480A (zh) * 2015-06-30 2018-01-19 国际商业机器公司 用于电迁移不灭纳米互连的结构和制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010001427A1 (en) * 1996-09-27 2001-05-24 Eugenia Atakov Electrical interconnect structure and method of forming electrical interconnects having electromigration-inhibiting segments
CN101930965A (zh) * 2009-06-25 2010-12-29 国际商业机器公司 用于半导体器件的电网结构及其制造方法
US20110175226A1 (en) * 2010-01-21 2011-07-21 International Business Machines Corporation Interconnect structure for integrated circuits having enhanced electromigration resistance
US20140048927A1 (en) * 2012-08-17 2014-02-20 International Business Machines Corporation Method to improve fine cu line reliability in an integrated circuit device
CN107615480A (zh) * 2015-06-30 2018-01-19 国际商业机器公司 用于电迁移不灭纳米互连的结构和制作方法

Similar Documents

Publication Publication Date Title
CN107993925B (zh) 一种自对准四重图形技术
TW201909368A (zh) 多向自對準多圖案化
TWI231564B (en) Cu damascene process and structure
TWI646634B (zh) 三維半導體元件及其製造方法
KR101585491B1 (ko) 도전 패턴 구조물 및 그 제조 방법
CN108630651B (zh) 具有浮岛的片上电容器
KR101416317B1 (ko) 반도체 소자의 배선층 형성 방법
KR100478480B1 (ko) 반도체 소자 및 그 제조 방법
US8598677B2 (en) Semiconductor device including metal lines
CN111430330A (zh) 半导体互连结构、其制作方法及半导体芯片
US20140353837A1 (en) Semiconductor device and manufacturing method thereof
US8598711B2 (en) Semiconductor device and method for forming the same
KR20180006740A (ko) 반도체 소자 및 그 제조 방법
KR100853092B1 (ko) 반도체 소자의 캐패시터 제조 방법
KR100364818B1 (ko) 반도체 소자의 제조 방법
US20040018754A1 (en) Conductive contact structure and process
US11804406B2 (en) Top via cut fill process for line extension reduction
CN113838834B (zh) 半导体器件、半导体器件的形成方法以及三维存储器
US20110248402A1 (en) Semiconductor device and method for manufacturing the same
CN113517257B (zh) 半导体结构及其制备方法
US20240170404A1 (en) Subtractive skip via
KR20050073890A (ko) 반도체 장치의 배선 구조체 및 그 형성 방법
CN111463169B (zh) 半导体装置的制造方法
CN108550564B (zh) 形成导电互连结构的方法、导电互连结构以及三维存储器
KR100450244B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200717

RJ01 Rejection of invention patent application after publication