JP5774867B2 - 遊技機 - Google Patents

Description

この発明は、弾球遊技機や回胴式遊技機（スロットマシン）などの遊技機において用いられるシリアルデータ通信方式のリセット処理に関する。

遊技機設置営業店などにおいて設置されている弾球遊技機（いわゆるパチンコ機）は、遊技球（遊技媒体とも呼ぶ）を用いて遊技を行うものである。借り受けた遊技球を弾球遊技機の遊技盤に設けられている盤面へ打ち出し、当該遊技球が予め定められた入賞口に入るごとに所定数の遊技球を払出すようになっている。払い出される遊技球は賞球と呼ばれる。

弾球遊技機の盤面に設けられている入賞口には次のようなものがある。
（１）普通入賞装置
（２）スタートチャッカー（始動入賞装置）
（３）アタッカー（大入賞装置）
（４）スルーチャッカー（入賞チャッカー）

スタートチャッカー（始動入賞装置）は特定入賞装置とも呼ばれる。遊球球がスタートチャッカー（始動入賞装置）に受け入れられて入賞状態になったとき、賞球を払い出すとともに電子的な抽選を行い、当選の場合に通常状態から遊技者にとって有利な遊技状態となるよう、アタッカー（大入賞装置）を開放状態にするものである。
アタッカー（大入賞装置）は特別入賞装置とも呼ばれる。

スルーチャッカー（入賞チャッカー）は直接賞球を払い出すものではないが、本明細書において入賞口に含める。遊技球がスルーチャッカー（入賞チャッカー）を通過したことが検知されたとき、電子的な抽選を行い、当選したときは遊技者にとって有利な遊技状態となるよう、スタートチャッカー（始動入賞装置）を所定時間開放し、遊技球がスタートチャッカー（始動入賞装置）に入りやすくする。スルーチャッカー（入賞チャッカー）に受け入れられた遊技球はそのまま盤面を移動し、他の入賞口又は次に説明する排出口（アウト口）に受け入れられる。

弾球遊技機の盤面には、前記入賞口以外にも排出口（アウト口）が設けられている。排出口（アウト口）は、盤面に遊技領域を区画するために螺旋状に配置された誘導レールの下部（重力によって遊技球が集められる個所）に設けられた開口であり、前記入賞口（正確には普通入賞装置、スタートチャッカー（始動入賞装置）、アタッカー（大入賞装置））のいずれにも受け入れられなかった遊技球を受け入れて、盤面の外へ排出するためのものである。

上述のように、弾球遊技機の特定の入賞口に遊技球が受け入れられると電子的な抽選が行われる。多くの場合、当該抽選にはカウンタやレジスタ等のハードウエアで発生された乱数又はソフトウエアで実行されるカウンタで発生された乱数が使用される。

弾球遊技機は、電子的な抽選を含む遊技に関する処理を行うために、電気的な遊技制御の処理を行い主要な処理情報を生成する制御部及び前記制御部にて生成した処理情報を得ることにより所定の出力態様処理をさせる制御を行う副制御部を備え、さらに、これらに接続される払出制御部、遊技球払出装置、電飾制御部及び音響制御部などの周辺基板を備える。

特開２００７−２９５９７０号公報 特開２０１０−００５０５５号公報

遊技機内で接続されている制御部、副制御部、周辺基板などの基板やデバイスは、特定の通信路を使用してデータの送信及び受信を行っている。伝送方式としてパラレル通信とシリアル通信があるが、最近では、高速な通信を行う必要やコスト削減のためにシリアル通信が多く採用されている。

シリアル通信を行う場合、各基板の接続をチェイン構造にすることで多くのビットを含むデータを容易に転送できるようになった。しかし、周辺基板から副制御部へデータを送信するようにするためには、そのためのハーネスや回路など追加の構成を必要とした。

また、シリアル通信を行う場合、チェイン構造のいずれか一箇所で断線したり、各基板のいずれかのＩＣが故障すると、その影響が他の基板にも及ぶようになる。すなわち、チェイン構造には不具合が広い範囲に波及するという問題がある。シリアル通信を行うことで、多くのビットを含むデータを容易に転送できるようになったが、断線検出やその他の不具合の対策のために通信路以外に別の構造を設ける必要があった。そのため、コストの増加を招いてしまった。

そこで、伝送系にループバック構造を採用することで、追加の構成を要せずに周辺基板から副制御部へデータ送信を可能にするとともに、断線などの不具合の検知を容易かつ低コストで実現することのできる遊技機の開発が行われている。この遊技機によれば、周辺基板から副制御部へデータを送信することが可能になる。また、データとともに予め定められた異常確認用データを送信し、ループバックされたデータを前記異常確認用データと比較することにより、前記シリアルデータが正しく伝送されたかどうかを判定することができるようになる。シリアル通信における不具合を検出するための専用の装置を必要としないので、コストを抑制しつつシリアル通信の不具合を検知することができる。

ところで、周辺基板の制御方式として、ダイナミック制御方式とスタティック制御方式がある（ダイナミック制御方式とスタティック制御方式の概要は後述する）。伝送系にループバック構造を採用した遊技機において、それらの制御方式がひとつの遊技機において混在する場合、制御方式により周辺基板の半導体素子の配線が相違するために、同じリセット処理及びその後の復旧処理を異なる周辺基板に適用するとうまくいかないことがある。例えば、異常なデータが残って継続的な異常が発生するなどの問題があった。

この発明は上記課題に鑑みてなされたもので、ダイナミック制御方式とスタティック制御方式の周辺基板がひとつの遊技機において混在する場合でも、リセット処理及びその後の復旧処理について問題の生じない遊技機を提供することを目的とする。

この発明は、遊技に係る制御を実行する制御部と、前記制御部で生成した情報に基づき所定の処理を実行する副制御部と、前記制御部又は前記副制御部に接続される複数の周辺基板と、前記制御部又は前記副制御部から予め定められた出力データを受け、前記出力データをシリアルデータに変換して送信するとともに、前記複数の周辺基板を制御するためのリセット信号及びラッチ信号を出力するシリアル通信部とを備え、前記シリアル通信部と前記複数の周辺基板が、環状の接続であるループバック接続されている遊技機であって、
前記複数の周辺基板は、それぞれ、前記シリアル通信部又は隣接する前記周辺基板から受けたシリアルデータをパラレルデータに変換する内部レジスタと、前記内部レジスタで変換したパラレルデータを受けて保持する出力レジスタと、前記出力レジスタで保持しているデータを出力するバッファとを含み、
前記内部レジスタは内部のデータをクリアするためのクリア端子を備え、前記出力レジスタは前記内部レジスタのパラレルデータを取り込むためのラッチ端子を備え、前記出力バッファは出力を制御するためのゲート端子を備え、
前記複数の周辺基板のうち一部のもの（以下、当該一部の周辺基板を「ダイナミック制御周辺基板」と呼ぶ）の前記内部レジスタのクリア端子には前記リセット信号が入力され、前記出力レジスタのラッチ端子と前記バッファのゲート端子には前記ラッチ信号が入力され、
前記複数の周辺機器のうち他のもの（以下、当該他の周辺基板を「スタティック制御周辺基板」と呼ぶ）の前記内部レジスタのクリア端子と前記バッファのゲート端子にはリセット信号が入力され、前記出力レジスタのラッチ端子にはラッチ入力が接続され、
（エラー発生時など）リセットを行うとき、前記シリアル通信部は、前記ダイナミック制御周辺基板及び前記スタティック制御周辺基板の両方に対して、
前記リセット信号を有効（オン）にするステップと、前記リセット信号が有効の状態で前記ラッチ信号を有効（立ち上げ）にするステップと、前記リセット信号を無効（オフ）にするステップとを備えるリセット動作を行い、
前記ラッチ信号を有効にした状態で予め定められたエラー復帰処理（異常確認データ解析処理）を行うものである。

前記エラー復帰処理は、
前記前記シリアル通信部が、
予め定められたデータを送信するステップと、
前記複数の周辺基板を経由して戻ってきたデータを前記予め定められたデータと比較するステップと、
比較の結果、一致していないとき予め定められたエラーカウント数を増加させ、一致しているとき前記エラーカウント数を減少させるステップと、
前記エラーカウント数が予め定められた第１閾値になったとき前記ラッチ信号を有効にした状態を解除するステップと、
前記エラーカウント数が予め定められた第２閾値になったとき前記リセット動作を再度行うものである。

この発明によれば、リセットを行うとき、シリアル通信部は、ダイナミック制御回路及びスタティック制御回路の両方に対して、リセット信号をオンにするステップと、リセット信号が有効の状態でラッチ信号を立ち上げるステップと、リセット信号を無効にするステップとを備えるリセット動作を行い、ラッチ信号を立ち上げた状態で予め定められたエラー復帰処理を行い、異常がないことを確認した後にラッチ信号を立ち下げ、そして通常の通信に復帰するようにしたので、周辺基板からデータを出力させることなく、エラー状態のリセット処理と当該エラー状態から復帰したかどうかの判定処理をすることができる。当該判定時には出力を遮断しているので、制御対象である電飾などのデバイスを不必要に駆動することがなくなった。

遊技機の表面構造を示す斜視図である。 遊技機の前扉を開けた状態の斜視図である。 遊技機の裏面構造を示す背面図である。 遊技者から見た盤面の様子を示す図（正面図）である。 発明の実施の形態に係る遊技機の機能ブロック図である。 副制御部のハードウエア構成の説明図である。 シリアル−パラレル変換ＩＣのブロック図である。 発明の実施の形態に係るダイナミック制御回路のブロック図とタイミングチャートである。 発明の実施の形態に係るスタティック制御回路のブロック図とタイミングチャートである。 発明の実施の形態に係るリセット動作と異常確認データ解析の処理フローチャートである。 発明の実施の形態に係る遊技機の動作を説明するための、シリアル通信部、第１周辺基板及び第２周辺基板の接続に関する機能ブロック図である。 発明の実施の形態に係る送信データ及び受信データの説明図である。 発明の実施の形態に係るタイマカウンタの動作とラッチ信号の説明図（タイミングチャート）である。 発明の実施の形態に係るラッチ信号を生成する回路の一例を示す図である。 発明の実施の形態に係るデータ送信処理のフローチャートである。 発明の実施の形態に係るデータ受信処理のフローチャートである。 発明の実施の形態に係る入力イメージ生成処理のフローチャートである。 発明の実施の形態に係る入力バッファの説明図である。 発明の実施の形態に係る入力イメージの説明図である。 発明の実施の形態に係る異常確認用データ解析処理のフローチャートである。 発明の実施の形態に係る異常確認用データ解析処理のフローチャート（続き）である。 発明の実施の形態に係る異常確認用データ解析処理の説明図である。

弾球遊技機の構造概略について図１、図２及び図３を参照して説明を加える。
まず、図１及び図２を参照して本発明の実施の形態に係る遊技機の外部的構造につき説明する。
外枠５０は、遊技機設置営業店に設けられた設置場所（島設備など）へと固定させるための縦長方形状からなる木製の枠部材である。
本体部材５１は、外枠５０の内部に備えられ、ヒンジ部５１ａを介して外枠に回動自在に装着された縦長方形状の遊技機基軸体となる部材である。この本体部材５１は、枠状に形成されその内側に空間部を有している。
開口枠扉５２は、遊技機の前面側となる前記本体部材５１の前面に、ロック機能付きで且つ開閉自在となるように装着され、枠状に構成されることでその内側を開口部とした扉部材である。
なお、開口枠扉５２の開口部にガラス製又は樹脂製からなる透明板部材が設けられ、開口部近傍及びその内部に電飾５２ａ、スピーカ５２ｂ、などが取り付けられている。
遊技盤１０は、本体部材５１の空間部に臨むように、本体部材５１に所定の固定部材を用いて着脱自在に装着されている。遊技盤の本体部材５１への装着後は、その遊技領域を前記開口部より観察することができる。

球受皿付き扉５３は、遊技機前面において本体部材５１の下部に、ロック機能付きで且つ開閉自在となるように装着され、遊技球を貯留する球受皿を少なくとも備えた扉部材である。なお、本実施形態における球受皿付き扉には、以下の部材が取り付けられている。
（1）複数の遊技球が貯留可能で且つ図示しない発射駆動装置へと遊技球を案内させる通路が設けられた球受皿。
（2）該貯留され発射駆動装置へと案内された遊技球を前記遊技盤１０の盤面１１に設けられた遊技領域へと打出す操作を行う回動式操作ハンドル４８ｂ。
（3）ブリペイドカード読込み処理関係及び借り受ける遊技球の貸出し処理関係の指示をするボタンを備えた球貸し関係の操作部。
（4）球受皿に貯留させた遊技球を遊技球収集容器（俗称、ドル箱）へと排出解除するための球受皿用の貯留球排出操作ボタン。

次に、図３を参照して本発明の実施の形態に係る遊技機の内部的構成を説明する。
４０は、前述したように、本体部材５１若しくは遊技盤１０又はこれらに備え付けられる支持部材などを介して設けられ、電気的な遊技制御の処理を行い主要な処理情報を生成する制御部である。
４０ｂは、前記本体部材５１若しくは遊技盤１０又はこれらに備え付けられる支持部材などを介して設けられ、前記制御部４０にて生成した処理情報を得ることにより所定の出力態様処理をさせる制御を行う副制御部である。
４２は、賞球の払い出し制御を行う払出制御部である。

図４は遊技機の遊技盤の正面図である。
図４において、１１は遊技盤１０の盤面である。盤面１１は、誘導レール１２と、誘導レール１２で区画された略円形の遊技領域を落下した遊技球を外部へ導く排出口（アウト口）１３を備える矩形の盤面である。

前述した盤面１１の遊技領域は、誘導レール１２（遊技球を滑走させる滑走部と遊技球を規制する規制部を含む）により略円形状となるように区画形成され、打出された遊技球の移動範囲を規制する領域である。前記滑走部に規制部が続くように設けられている。前記滑走部は全体として螺旋をなして盤面１１に配設されている。

前記排出口（アウト口）１３は、遊技領域に投入された遊技球が集束する位置に設けられた回収開口部である。

図示しないが、盤面１１には、遊技領域を移動する遊技球の方向を変化せしめる釘や風車などの障害物を複数個設けられている。障害物としての遊技釘は、遊技球と接触させることにより移動方向を不規則にし、又は移動方向を規制するために、盤面１１の適宜な位置に打込まれる複数の棒状部材である。

３０ａは、遊技領域の中央やや上側に設けられ、演出用表示ランプやＬＣＤ（液晶表示装置）などの可変表示部をひとつ又は複数有する可変表示装置（センター役物）である。
３０ｂは、スルーチャッカー（入賞チャッカー）である。
３０ｃは、普通入賞口を有する普通入賞装置である。
３０ｄは、始動入賞口を有するスタートチャッカー（始動入賞装置）である。
３０ｅは、大入賞口を有するアタッカーである。
以下の説明で、３０ｂ乃至３０ｄをまとめて入賞口３０などと記すことがある。
なお、図示されていないが、上記３０ｂ、３０ｃ、３０ｄの内部には球通過検出器２０ｂ、２０ｃ、２０ｄが設けられている（同図の括弧内の符号はそのことを意味する）。

スタートチャッカー３０ｄの始動入賞装置は特定入賞装置と、アタッカー３０ｅの大入賞装置は特別入賞装置とも呼ばれる。
スタートチャッカー（始動入賞装置）３０ｄは、入賞口の開口範囲の拡縮を行わせる可動片をその両側に備え、遊技球を入賞させることにより可変表示を行わせると共に賞球を遊技者に獲得させる入賞装置である。
アタッカー（大入賞装置）３０ｅは、入賞口を露出させる開口状態と入賞口を閉鎖する閉口状態となる可動扉が駆動制御されるものであり、遊技球を入賞させることにより他の入賞装置と比較してより多くの賞球を獲得させる入賞装置である。

図５は本発明の実施の形態に係る遊技機の機能ブロック図である。
４０は、電気的な遊技制御の処理を行い主要な処理情報を生成する制御部（「メイン基板」とも呼ばれる）である。制御部４０は遊技領域を移動（流下）して入賞口３０ｂ〜３０ｄを通過した遊技球をそれぞれ検出する球通過検出器２０ｂ〜２０ｄの信号を入力とし、入賞口３０ｂ〜３０ｄの遊技球通過に応じた抽選・判定を行う入賞判定部４０ａを含む。

４２ａは、可変表示装置（センター役物）３０ａに設けられた第１表示装置（７セグメント表示器など）を点灯制御する第１表示制御部である。
４２ｂは、可変表示装置（センター役物）３０ａに設けられた第２表示装置（ランプなど）を点灯制御する第２表示制御部である。
スタートチャッカーに入賞して抽選が行われた場合、制御部４０は、遊技盤上に設けられた第１表示装置（７セグメント表示器）４３ａに特別図柄に関する抽選結果を表示するとともに、抽選の結果及び後述の可変表示装置（液晶表示装置）３０ａでの特別図柄（液晶表示装置上の変動図柄）の変動時間（特別図柄の変動時間は抽選により決定される）を後述の副制御部４０ｂに送信する。副制御部４０ｂは、受信した抽選結果及び特別図柄の変動時間に基づいて特別図柄を変動させる。
なお、大当たりとなった場合は、制御部４０が副制御部４０ｂに送った変動時間を把握しており、この変動時間を制御部４０が計時し終わった際に、大当たり処理（アタッカー３０ｅを開放する処理）を行う。
ちなみに、スルーチャッカー３０ｂに入賞したときは、盤面上に設けられた第２表示装置（ランプ）４３ｂに普通図柄に関する抽選結果を表示し、当選の場合には、スタートチェッカー３０ｄの可動片を開放させる。また、同時に可変表示装置（液晶表示装置）３０ａの所定領域においても、普通図柄に関する抽選結果を表示する。

可変表示装置（センター役物）３０ａに設けられたＬＣＤは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。スタートチャッカー（始動入賞装置）３０ｄを遊技球が通過したことが検出されると、表示される図柄が所定時間だけ変動し、遊技球のスタートチャッカー（始動入賞装置）３０ｄの通過時点において抽選された抽選用乱数値により決定される停止図柄をＬＣＤに表示して停止するようになっている。アタッカー３０ｅは、前方に開放可能な開閉板を備える。ＬＣＤの変動停止後の図柄が「７７７」などの当り図柄のとき、「大当り」と称する特別遊技が開始され、アタッカー３０ｅの開閉板が予め定めた回数だけ開放されるようになっている。アタッカー３０ｅの開閉板が開放された後、所定時間が経過し、又は所定数の遊技球が入賞すると開閉板が閉じる。

４２は、入賞判定部４０ａの信号を受けて入賞口３０ｂ〜３０ｄの遊技球通過に応じた及び／又はこれによる抽選・判定の結果に応じた遊技球払出装置４３を制御する払出制御部である。
４３は、遊技利益として入賞口３０ｂ〜３０ｄの遊技球通過に応じた及び／又はこれによる抽選・判定の結果に応じた所定数の遊技球を払出す駆動源を備えた遊技球払出装置である。

４０ｂは、制御部４０にて生成した処理情報を得ることにより、光の点滅・音響の発生などの演出を含む所定の出力態様処理をさせる制御を行う副制御部（「サブ基板」とも呼ばれる）である。副制御部４０ｂは、周辺基板（電飾制御部）４４−１と周辺基板（可動体制御部）４４−２などの周辺基板へシリアルデータを送信するとともに、周辺基板４４−３で入力されたデータを受信し、これを解析するシリアル通信部４０Ｓを含む。
４１は可変表示装置（液晶表示装置）３０ａを制御して演出に係る画像を表示させる表示制御部である。

４４−１は、遊技盤１０あるいは遊技機筐体に設けられたランプ・電飾５２ａなどを点灯制御するための電飾制御部である。

４４−２は、遊技盤１０に設けられた可動体５２ｃを制御する可動体制御部である。
可動体５２ｃとは、遊技盤１０上に打ち出された遊技球の落下動作に変化を与える障害物であって、副制御部４０ｂの処理によって状態が変化するものである（図４において可動体５２ｃの表示は省略している）。可動体５２ｃは、例えば、通常状態とこれと異なる状態の２つを相互に行き来するものである。可動体とは、例えば、平板状、円柱状、円盤状、凹凸を有する歯車状、等のものである。なお、図示しないが可動体５２ｃを駆動するための動力部を備える。可動体制御部４７は、実際には、当該動力部を駆動する。動力部は、例えば、モータ、ソレノイドなどの電力又は磁力を用いた駆動装置又は駆動源を備えた制御装置などである。

電飾制御部４４−１や可動体制御部４４−２は、ＣＰＵを含む副制御部４０ｂに接続される周辺基板（第１周辺基板）であり、副制御部４０ｂのＣＰＵからデータを受信する受信部（受信側の装置）でもある。以下の説明において、電飾制御部４４−１や可動体制御部４４−２を区別することなく、まとめて周辺基板（第１周辺基板）と表現することがある。なお、本発明の実施の形態は、電飾制御部や可動体制御部以外にも、例えば音響制御部に対しても適用することができ、また、ｎを２以上の整数として、ｎ個（ｎ段）の周辺基板あるいは受信部（受信側の装置）に適用することができる。図５はあくまで一例である。

４４−３は、遊技機に設けられた任意のデバイス（入力装置）からのデータを受け、当該データをシリアル通信部４０Ｓへ送る周辺基板（第２周辺基板）である。デバイスは特に限定されないが、ジョグダイヤル入力部などである。

４４−１及び４４−２とともに、４４−３も併せて周辺基板と呼ぶことにする。これらは、シリアル通信部４０Ｓに接続され、これの制御下にある点で同じであるが、周辺基板４４−１と４４−２は、シリアル通信部４０Ｓからデータを受け、当該データに基づき自己の支配下にあるランプ・電飾５２ａや可動体５２ｃなどのデバイスを制御するものであるのに対し、周辺基板４４−３は、受けたデータをシリアル通信部４０Ｓへ送信する点で相違する。いわば、前者は受信機であり後者は送信機である。この機能の違いにより、周辺基板４４−１と４４−２は出力部を含み、周辺基板４４−３は入力部を含むという違いがある。出力部と入力部については、後に詳しく説明する。

図５において、周辺基板４４−１乃至４４−３はチェイン接続かつループバック接続されている。すなわち、シリアル通信部４０Ｓからのデータは、まず、周辺基板４４−１で受信されここで処理される。そして、周辺基板４４−１は受信したデータを次の周辺基板４４−２へそのまま送る（転送する）。当該データは周辺基板４４−２で受信されここで処理されるとともに、次の周辺基板４４−３へ受信したデータをそのまま送る。周辺基板４４−３は受信したデータにデバイスからの値（データ）を加え、その後、当該データをシリアル通信部４０Ｓへ送る（戻す）。

チェイン接続とは、ｎ個（ｎ段）の周辺基板が鎖状に連結（接続）されていることである。ループバック接続とは、シリアル通信部４０Ｓ及びｎ個（ｎ段）の周辺基板を含めて、それらの接続が環状になっていることであり、言い換えれば、チェイン接続の末端に位置する周辺基板の出力が送信元であるシリアル通信部４０Ｓに戻されることである。

なお、周辺基板をチェイン接続かつループバック接続することは、副制御部４０だけでなく、制御部４０についても適用することができる。例えば、制御部４０に関して、表示制御部４１と払出制御部４２をチェイン接続かつループバック接続するようにしてもよい。以下において、便宜上、副制御部４０ｂの接続を例にとり説明を加える。

４６は、遊技盤１０あるいは遊技機筐体に設けられたスピーカ５２ｂを通じて効果音・音声を発生させる音響制御部である。

遊技球が遊技領域に設けられた入賞装置３０ｂ〜３０ｄには、それぞれ内部に球通過検出器（例えばスイッチ）２０ｂ〜２０ｄが設けられ、遊技球の通過を検出できるようになっている。いずれかの入賞装置３０ｂ〜３０ｄの位置を通過すると、これを球通過検出器２０ｂ〜２０ｄが検出し、これを受けて入賞判定部４０ａが所定の抽選・判定処理を行う。例えば、球通過検出器２０ｂがスルーチャッカー（入賞チャッカー）３０ｂを通過した遊技球を検知したとき、所定の抽選を行い、当選したときはスタートチャッカー（始動入賞装置）３０ｄを所定時間開放する。すなわち、スタートチャッカー（始動入賞装置）３０ｄの左右両側に互いに対向して設けられた一対の可動片を、それぞれ外側へ開放させる。そして、遊技球がスタートチャッカー（始動入賞装置）３０ｄを通過したことを検知したとき、所定の抽選を行い、当選したときはアタッカー３０ｅの大入賞装置を開放する。

図６は、副制御部４０ｂのハードウエア構成の説明図である。図５の副制御部４０ｂは、実際には図６のハードウエア構成で実現される。すなわち、複数のビット（配線）からなるＢＵＳに、ＣＰＵ（処理部）、ＲＯＭ（不揮発性記憶部）、メモリＭ（読み出し及び書き込み可能な記憶部、ＲＡＭ）及びＩ／Ｏ（入出力装置）が接続されている。図５の副制御部４０ｂで実行される遊技に係る処理は、図６のＲＯＭに予め記憶されたプログラムに従ってＣＰＵが動作することで実行される。図５のシリアル通信部４０Ｓの処理も同じである。ＣＰＵは、処理を行う際に各種データをメモリＭに記憶させ、必要に応じて読み出し、処理を行い、必要に応じて再度記憶する、といった処理を行う。メモリＭはバッテリバックアップを受けていることがあり、この場合は電源断の間でもその記憶内容は保持されている。

シリアル通信部４０Ｓは、ＣＰＵがプログラムを実行することによりソフトウエアで実現されるか、あるいは、複数のＩＣを組み合わせることによりハードウエアで実現される。

シリアル通信部４０Ｓは以下の端子を備え、これらを通じて周辺基板と通信を行う。
（１）/LATCH端子
/LATCHは、各周辺基板（図７に示すＩＣ）のデータ（ワード）を更新するための更新信号を出力する端子である。２４ビットを１ワードとする場合は、クロックの２４周期ごとに/LATCHが発生する。
（２）SCLK端子
SCLKはクロック（端子）である。SCLKは、例えば水晶発振器により安定した繰返し周期一定の信号が供給される。繰り返し周期は予め定められている。
（３）TxD端子
TxDはシリアル送信データ（端子）である。TxDは、チェイン接続されている最初の周辺基板の先頭のＩＣの入力端子に接続される。
（４）RxD端子
RxDはシリアル受信データ（端子）である。RxDは、チェイン接続されている最後の周辺基板の末端のＩＣの出力端子に接続される。
（５）リセット端子
各周辺基板をリセットするためのリセット信号を出力する端子である。

図５の周辺基板４４−１，４４−２は、その出力部として図７に示すＩＣ（半導体装置）を備えている。当該ＩＣについて、図７を参照して説明を加える。
各ＩＣは、８つのＤタイプフリップフロップＤＦＦ１と、８つのＤタイプフリップフロップＤＦＦ２と、８つのバッファＢＵＦとを含む。８つのＤＦＦ１は８ビットのシフトレジスタを構成する。８つのＤＦＦ２は８ビットのストレージレジスタを構成する。８つのＢＵＦはストレージレジスタの出力を制御する（出力するか出力しないか（Ｌ又はＨレベルを出力するかハイインピーダンス状態にするか））ものである。各ＩＣは他にも複数のバッファ（ＮＯＴゲート）を含むが、これらの説明は省略する。
以下の説明において、ＤＦＦ１を内部レジスタ、ＤＦＦ２を出力レジスタ、ＢＵＦをバッファと呼ぶことがある。

シフトレジスタとは、シリアルデータをパラレルデータに変換するものである。ストレージレジスタとは、変換されたパラレルデータを保持するものである。

ＤＦＦ１のＲ端子はリセット端子、Ｄ端子はデータ入力端子、Ｑ端子はデータ出力端子、ＳＣＫはクロック入力端子である。ＤＦＦ２のＤ端子はデータ入力端子、Ｑ端子はデータ出力端子、ＲＣＫはストレージレジスタへのデータのストア端子である。

各ＩＣのＱＡ〜ＱＨは、それぞれ８つのＤＦＦ２のＱ端子に接続されたパラレルデータの出力端子である。ＱＨ’は末端のＤＦＦ１の出力端子であり、これが次段のＩＣの入力端子に接続される。ＳＩ端子は入力端子であり、これが初段のＤＦＦ１の入力端子Ｄに接続される。ＳＣＫ端子はクロックの入力端子であり、これは８つのＤＦＦ１のＳＣＫ端子の全部に接続される。／ＳＣＬＲ端子はシフトレジスタのクリア端子であり、これは８つのＤＦＦ１のＲ端子の全部に接続される。ＲＣＫ端子はストレージレジスタへのデータのストア端子であり、これは８つのＤＦＦ２のＲＣＫ端子の全部に接続される。／Ｇ端子はストレージレジスタの出力イネーブル端子であり、これは８つのＢＵＦの制御端子の全部に接続される。

ＲＣＫ端子はシリアル通信部４０Ｓの/LATCHに接続されている。ＲＣＫ端子は、予め定められたワード単位で、例えば２４ビット（クロックの２４周期）ごとに信号を受け、これに従ってシフトレジスタの内容をストレージレジスタに転送させる。１ワード＝２４ビットつまり１サイクル＝クロックの２４周期は一例である（このことについては前述した）。
ＳＣＫ端子はシリアル通信部４０ＳのSCLK端子に接続されている。

図５の例では、周辺基板４４−１のＩＣのＳＩ端子がシリアル通信部４０ＳのTxD端子に接続され、周辺基板４４−１のＩＣのＱＨ’端子と周辺基板４４−２のＩＣのＳＩ端子が接続されている。
なお、周辺基板４４−３の接続及び動作については、図１１以降及びそれらの説明を参照されたい。

説明の便宜上、図５の周辺基板４４−１のＩＣはダイナミック制御回路であり、周辺基板４４−２はスタティック制御回路であるとする。これは例示であり、逆であってもよい。また、ダイナミック制御回路、スタティック制御回路のいずれかあるいは両方が複数であってもよい。要するに、シリアル通信部４０Ｓが通信対象としている複数の周辺基板においてダイナミック制御回路とスタティック制御回路が混在していればよい。

一般的には、スタティック制御回路とは、例えば表示デバイスとしての７セグＬＥＤのセグメントごとにそれらを点滅させるための端子を個別に備える（言い換えれば、一つの端子を用いて一つのセグメントを点滅させることができる）場合において、複数の端子のいずれか又は全部を選択し、選択した端子に電圧を印加するという制御回路（制御方法）である。これは駆動回路とセグメントが一対一の関係にあるが、これはスタティックな関係であり時間軸において変化することがない。この方法は、制御のための回路及び制御手順が簡単であるというメリットがあるが、各セグメントごとに一対の電圧配線が必要なため配線数が増し、多画素の表示装置では採用することが困難であるというデメリットがある。

また、一般的には、ダイナミック制御回路は、表示デバイスの要素を格子状に配列し、格子状に配列された画素に対し縦方向、横方向の電極を配し、その電極を選択して電圧を掛け、縦横の電極がともに選択されて電圧が掛けられている画素を駆動するという制御回路（制御方法）である。これはマトリックス状の所望の画素を縦方向の選択と横方向の選択の動的な組み合わせにより特定し、点滅させるというものである。この方法によれば、画素が並んでいる行数と列数の和の電源配線のみで済むので配線数が大幅に削減されるというメリットがある。ただし、この方式では時分割駆動（すなわちダイナミック駆動）となるので、各画素は次の信号を受け取るまでの時間のメモリ機能を持つか、または目の残像時間以下の時間での多回駆動が必要になるとともに、制御のための回路及び制御手順が複雑になるというデメリットがある。

しかし、本明細書においてはダイナミック制御回路とスタティック制御回路は上記のような制御方式（構成）に限定されない。本明細書において、ダイナミック制御回路は図８の構成をもつものを言い、スタティック制御回路は図９の構成をもつものを言う。なお、図８，図９のような構成は、それぞれダイナミック制御とスタティック制御に好適なものであり、この点に鑑みダイナミック制御回路とスタティック制御回路という用語を用いている（例えば、図８の構成によればラッチ信号で出力の有無を制御できるので、時分割駆動に好適である）。

図８のダイナミック制御回路は、同図（ａ）に示すように、クリア端子/SCLRにリセット信号（シリアル通信部４０Ｓのリセット端子の信号）の反転信号が、シリアル入力端子SIにシリアル入力信号（シリアル通信部４０ＳのTxD端子又は隣接する周辺基板のＩＣのＱＨ’端子の信号）が、クロック端子SCLKにクロック信号（シリアル通信部４０ＳのSCLK端子の信号）が、ラッチ端子RCKとゲート端子/Gにはいずれもラッチ信号（シリアル通信部４０Ｓの/LATCH端子の信号）が、それぞれ入力される。

なお、ＤＦＦ１，ＤＦＦ２，ＢＵＦは、図６に示したものである。

同図（ａ）の回路の動作は同図（ｂ）のようになる。すなわち、ラッチ信号の立ち上がりで新しいデータが出力レジスタＤＦＦ２に取り込まれ（時刻ｔ１）、ラッチ信号が低レベルに戻ることで当該新しいデータが出力される（時刻ｔ２）。リセット信号の立ち上がり（時刻ｔ３）で内部レジスタがクリアされるが、それとは別にラッチ信号の高レベルの間（時刻ｔ４以降）は出力がされないのでデータがクリアされたと同じ状態になっている。言い換えれば、ダイナミック制御回路はラッチ信号の高レベルで出力がクリアされる。

図９のスタティック制御回路は、同図（ａ）に示すように、クリア端子/SCLRにリセット信号（シリアル通信部４０Ｓのリセット端子の信号）の反転信号が、ゲート端子/Gにリセット信号が、シリアル入力端子SIにシリアル入力信号（シリアル通信部４０ＳのTxD端子又は隣接する周辺基板のＩＣのＱＨ’端子の信号）が、クロック端子SCLKにクロック信号（シリアル通信部４０ＳのSCLK端子の信号）が、ラッチ端子RCKにはラッチ信号（シリアル通信部４０Ｓの/LATCH端子の信号）が、それぞれ入力される。

なお、ＤＦＦ１，ＤＦＦ２，ＢＵＦは、図６に示したものである。

同図（ａ）の回路の動作は同図（ｂ）のようになる。すなわち、ラッチ信号の立ち上がりで新しいデータが出力レジスタＤＦＦ２に取り込まれ、ただちに新しいデータが出力される（時刻ｔ１）。リセット信号の立ち上がり（時刻ｔ３）で内部レジスタがクリアされるとともに、リセット信号の高レベルの間は出力がなされない。ラッチ信号の立ち上がりでクリアデータが出力レジスタに取り込まれ（時刻ｔ４）、これ以降はバッファＢＵＦがクリアデータを出力する。すなわち、スタティック制御回路はリセット信号で出力がクリアされる。

ダイナミック制御回路とスタティック制御回路が混在する回路でリセット動作を行う場合には、上述のような動作の違いに鑑み、図１０に示す処理を行う。

Ｓ１００：リセット信号をオンにする。
これにより、スタティック制御回路ではデータ非出力（クリアに相当）となる。

Ｓ１０１：ラッチ信号を立ち上げる（有効にする）。
これにより、ダイナミック制御回路ではデータ非出力（クリアに相当）となる。

Ｓ１０２：リセット信号をオフにする。
リセット信号をオフにしてもスタティック制御回路、ダイナミック制御回路いずれにおいてもデータクリアの状態である（図８（ｂ）、図９（ｂ）の時刻ｔ５以降）。これに対し、リセット信号をオフしているので、内部レジスタＤＦＦ１は通常動作が可能である。すなわち、Ｓ４０以下の異常確認データ解析処理が可能である（異常確認データ解析処理については後に詳述する）。なお、Ｓ４０以下の処理についは、図２１及びその説明も参照されたい。

Ｓ１０３：ラッチ信号を立ち上げたままその状態を維持する。
Ｓ４０以下の異常確認データ解析処理を行っているときに、誤ってテスト用のデータを取り込まないためである。

異常確認データ解析処理の結果、異常がないことが判明して通常動作に移行したときに、ラッチ信号を立ち下げる（低レベルに戻す）（Ｓ４６参照）。

図１０のＳ４０〜Ｓ４６は、シリアル通信部４０Ｓの異常判定処理の概要を示す。ループバックされた異常確認用データは、図示しない異常確認用データのバッファ（以下、「バッファ」と記す）に格納される。当該バッファは、複数の（８個の）異常確認用データを格納している（言い換えれば、複数のフェーズ時間の周期にわたってそれぞれ受信したデータを格納している）。

Ｓ４０：バッファ内の異常確認用データを全部チェックする。
受信した複数の（８個の）異常確認用データを、送信した予め定められた異常確認用データと比較し、一致しているものは「正常」、一致しないものは「異常」と判断する。例えば、そのようなフラグをセットする（図２２及びその説明参照）。

Ｓ４１：チェックの結果を判定する。
全て一致していたとき（全部正常であるとき）、バッファ内のデータを入力イメージとする（入力イメージについては後述）。そして、予め用意されているエラーカウント数を減少させる（Ｓ４３）。

一致しないものがあるとき、データは破棄し、前回の入力イメージを今回の取得値とする。そして、エラーカウント数を増加させる（Ｓ４２）。

Ｓ４２ｂ：エラーカウント数が４に達したかどうか判定する。
エラーカウント数が４に達していなければ（Ｓ４２ｂでＮＯ）、上記Ｓ４０〜Ｓ４２の処理を繰り返す。
エラーカウント数が４に達した場合は（Ｓ４２ｂでＹＥＳ）、Ｓ１００に処理を移し、再度リセット動作を行う。

なお、閾値である「４」は言うまでもなく例示であり、これに限定されない。閾値として予め定められている１以上の整数であればよい。閾値を大きくすればリセット動作が行われる頻度は少なくなるがエラーを検知することが少なくなり、エラーの生じたままで通信を行ってしまう可能性が高くなる。閾値を小さくすればリセット動作が行われる頻度が高くなり、エラーの生じたままで通信を行う可能性を低くできる。

Ｓ４４：エラーカウント数が０に戻ったかどうか判定する。
エラーカウント数が０でなければ（Ｓ４４でＮＯ）、上記処理を繰り返す。
エラーカウント数が０であれば（Ｓ４４でＹＥＳ）、エラーフラグをリセットする（Ｓ４５）。そして、Ｓ４６：ラッチ信号を復帰させ、ダイナミック制御回路とスタティック制御回路の動作を再開させる。

発明の実施の形態に係るダイナミック制御回路においては、上述のようにリセット信号を受けると内部レジスタはクリアされるが、出力はオフにはならない。出力をオフにするためには、ラッチ信号により、内部レジスタのクリアデータを、出力レジスタにシフトさせる必要がある。また、スタティック制御回路においては、上述のように、リセット信号を受けると出力を直接オフにするが、内部レジスタのデータはクリアされない。

上記のように構成されている制御系において、ループバック構造を採用した場合、初期不良のように継続的な異常があると対応しきれない、という問題があった。

そこで、発明の実施の形態においては、リセット信号のオン→オフが終了した後においても、ラッチ信号を高レベルに固定したままとし、この状態で異常確認データ解析処理を行い、異常が継続するときはリセット動作を繰り返すようにした。このようにすることで、周辺基板からデータを出力させることなく、エラー状態のリセットと当該エラー状態から復帰したかどうかを判定することができるようになった。また、当該判定時には出力を遮断しているので、制御対象である電飾などのデバイスを不必要に駆動することがなくなる。

この発明の実施の形態によれば、エラー発生時において、出力を遮断（オフ）しながらエラー復帰のタイミングを図ることで、「正常復帰の即時検知」と「誤データ出力による想定外の発熱や電力消費の対策」を行うことができる。また、意図しない誤データを出力することもない。

次に、発明の実施の形態に係るデータ通信の具体的な手順について説明を加える。

図１１は、シリアル通信部４０Ｓと周辺基板４４の接続図（概念図）である。同図では、説明を簡単にするために、２つの周辺基板４４ａと４４ｂが接続されているものとする。したがって、図５と図１１は構成の点で異なるが、その処理の点で異なる点はない。周辺基板４４ａは出力部４４ＯＵＴを含み、周辺基板４４ｂは入力部４４ＩＮを含むものとする。シリアル通信部４０Ｓと２つの周辺基板４４はチェイン接続かつループバック接続されている。

４０Ｓ−Ｏ，−Ｉは、シリアル通信部４０Ｓの出力端と入力端である。同様に、４４ａ−Ｏ，−Ｉは第１周辺基板４４ａの出力端と入力端、４４ｂ−Ｏ，−Ｉは第２周辺基板４４ｂの出力端と入力端である。同図において、隣接する出力端と入力端はそれぞれ配線で接続されている。

出力部４４ＯＵＴは、シリアル通信部４０Ｓからの送信データ（図１２（ａ）参照）を受けて、それに含まれるデータ（図１２（ａ）の出力データ）を取得するものである。周辺基板４４ａは、取得されたデータに基づき所定の制御を行う。出力部４４ＯＵＴは、シリアルデータをパラレルデータへ変換するシリアル−パラレル変換器（内部レジスタ）と、シリアル−パラレル変換器で変換したパラレルデータを受け入れるレジスタ（出力レジスタ）とを備える。シリアル−パラレル変換器は、例えば、周辺基板４４ａで必要とするデータ数（例えば１バイト）に対応したＤタイプのフリップフロップを直列に接続したもの（シフトレジスタ）である。レジスタも同様に複数のＤタイプのフリップフロップを備えるものである。シリアル−パラレル変換器は、シリアル通信部４０Ｓから受けたクロックに従って動作し、受けたシリアルデータを順番にフリップフロップに格納していく。出力部４４ＯＵＴのレジスタは、シリアル通信部４０Ｓから受けたラッチ信号に従って、変換したパラレルデータをシリアル−パラレル変換器から受け入れる。シリアル−パラレル変換器やレジスタは公知であるので、詳細な説明は省略する。

入力部４４ＩＮは、シリアル通信部４０Ｓからの送信データ（図１２（ａ）参照）を受けて、それに含まれるデータ（図１２（ａ）の入力用ブランクデータ）を、予め用意した入力値（デバイスから出力される値）で置き換えるものである（言い換えれば、入力値を入力用ブランクデータに上書きする）。この結果、図１２（ａ）の送信データは、同図（ｂ）の受信データに変化する。例えば、図１３（ｂ）のラッチ信号のＬ又はＨ（あるいはその立ち上がり又は立ち下がり）において、デバイスから出力される値で置き換えを行う。あるいは、入力部４４ＩＮは、周辺基板４４ｂが図示しないデバイス（例えばジョグダイヤル入力部）から収集したデータ（例えば１バイト）を保持するレジスタと（図示せず）、レジスタで保持しているデータ（パラレルデータ）をシリアルデータへ変換するパラレル−シリアル変換器（シフトレジスタ、図示せず）とを備えるようにしてもよい。このレジスタとパラレル−シリアル変換器も、Ｄタイプのフリップフロップを複数備えるものである。出力部４４ＩＮのレジスタは、シリアル通信部４０Ｓから受けたラッチ信号に従って、レジスタのパラレルデータをパラレル−シリアル変換器へ転送する。パラレル−シリアル変換器は、シリアル通信部４０Ｓから受けたクロックに従って動作し、受けたパラレルデータを順番に出力していく。

シリアル通信部４０Ｓは、送信データを生成するデータ送信部４０Ｓ−１、クロック・ラッチ信号を生成する制御信号生成部４０Ｓ−２、データを受信するデータ受信部４０Ｓ−３、受信したデータを解析する受信データ解析部４０Ｓ−４及び受信したデータに基づき図１１のループに異常があるかどうかを判定する異常判定部４０Ｓ−５を含む。

シリアル通信部４０Ｓ、周辺基板４４ａ，４４ｂで扱うシリアルデータの単位を１バイトとした場合を例に取り説明する。

シリアル通信部４０Ｓと、複数の周辺基板４４はループバック構造で接続されているから、１バイトのデータを送信すると、１つ目の出力部４４ＯＵＴに送信データが溜まり、押し出される形でそこに格納されていたデータが２つの入力部４４ＩＮに送り出されるそして、データが巡回し、そこにあったデータはシリアル通信部４０Ｓに戻される。図５の例では３バイトのデータを送信することで、図１１の例では２バイトのデータを送信することで、全ての周辺基板４４にデータが行き渡る。

図１１において、「データ」はシリアルデータ信号又はそれが流れる線（以下同様）を示す。「クロック」はシリアル−パラレル変換器及びパラレル−シリアル変換器（シフトレジスタ）を動作させる信号である。ひとつのクロックでひとつのデータが伝送される。「ラッチ信号」とは出力部４４ＯＵＴのシリアル−パラレル変換器からレジスタへ、及び、入力部４４ＩＮのレジスタからパラレル−シリアル変換器へデータを転送するための信号である（詳細は後述）。「リセット信号」は、出力部４４ＯＵＴ及び入力部４４ＩＮをリセットする信号である。リセット信号により出力部４４ＯＵＴ及び入力部４４ＩＮは初期状態になる。

図１２は、シリアル通信部４０Ｓから周辺基板４４ａへ送信するデータ（送信データ）と、シリアル通信部４０Ｓが周辺基板４４ｂから受信するデータ（受信データ）を示す。

図１２（ａ）に示すように、送信データは、「出力データ」「入力用ブランクデータ」「異常確認用データ」の３種類から構成される。送信データは、予め定められた第１の割り込みのタイミング（以下、「フェーズ割り込み」と記す）で送信される。

「出力データ」は、周辺基板４４ａが制御するデバイスに対して出力されるデータである。例えば、ＬＥＤの輝度データ、可動体やソレノイドの制御データを含む。

「入力用ブランクデータ」は、周辺基板４４ｂの入力部４４ＩＮが入力値を取得した際に、これで置き換えられるべきデータである。入力用ブランクデータの初期値は、例えば「００Ｈ」である。

「異常確認用データ」は、ループバックが正常に行われているかどうかを判定するためのデータである。このデータは任意であるが、なるべく「１」「０」が混在しているデータが好ましい。

送信データ数は、遊技機が搭載するＬＥＤや可動体、スイッチなどのデバイス数、具体的には、それらを制御する周辺基板の数によって変化する。送信データ数は、（出力部４４ＯＵＴ及び入力部４４ＩＮの合計数）＋１（異常確認用データ）となる。このときの単位はひとつのまとまりのデータ（ワード、例えば１バイト）である。出力部４４ＯＵＴ及び入力部４４ＩＮの合計数よりひとつ多く送信することで、ひとつの送信データの送信を完了すると（言い換えれば、出力データと入力用ブランクデータが各周辺基板に行き渡ると）、その先頭である「異常確認用データ」はシリアル通信部４０Ｓにループバックされる。これにより、１回の送信で異常確認用データがシリアル通信部４０Ｓに必ず戻るようになり、送信データ毎にデータ伝送に異常があったかどうか確認することができる。

例えば、図５のように、出力部４４ＯＵＴが２つ、入力部４４ＩＮが１つ、チェイン接続されており、それぞれで扱うデータが１バイトである場合、（送信データ数）＝（出力部４４ＯＵＴの数）＋（入力部４４ＩＮの数）＋１（異常確認用データ）＝２バイト＋１バイト＋１バイト＝４バイトとなる。

そして、出力データと入力ブランクデータの送信の順番は、シリアル通信部４０Ｓの出力端から見たときの第１周辺基板４４ａ（出力部４４ＯＵＴ）と第２周辺基板４４ｂ（入力部４４ＩＮ）の接続の順番に対応している。

図１１のように、シリアル通信部４０Ｓの出力端から見たとき、そこから遠い順番に第２周辺基板４４ｂと第１周辺基板４４ａの順で接続されている場合、送信データの送信の順番は、（異常確認用データ）（入力用ブランクデータ）（出力データ）の順となる。（異常確認用データ）は、常に先頭にあるものとする。

図５のように、シリアル通信部４０Ｓの出力端から見たとき、そこから遠い順番に第２周辺基板４４−３（４４ｂ）、第１周辺基板４４−２（４４ａ）、第１周辺基板４４−１（４４ａ）の順で接続されている場合、送信データの送信の順番は、（異常確認用データ）（入力用ブランクデータ）（出力データ（その１））（出力データ（その２））の順となる。

図１２（ｂ）に示すように、受信データは、送信データがループバック構造により巡回して受信された、「出力データ」「入力値」「異常確認用データ」の３種類から構成される。
受信データの順番は、送信データの順番に対応している。

「出力データ」は、送信データと同じものであり、前回出力していたデータである。シリアル通信部４０Ｓにとっては不要なデータである。したがって、シリアル通信部４０Ｓは「出力データ」を受信しなくてもよい。

「入力値」は、ラッチ信号を契機に入力部４４ＩＮから入力された値であり、デバイス（ＰＵＳＨスイッチ、インデックスセンサなど）からの信号・データを意味する。

「異常確認用データ」は、送信データのそれと同じものであり、送信したものと同じデータ（値）が受信できれば、他のデータも正常であるとみなす。

受信データの数は、送信データの数と同じである。なお、「出力データ」「入力用ブランクデータ」つまり「出力データ」「入力値」の大きさと数並びにそれらの順番は、出力部４４ＯＵＴと入力部４４ＩＮの数とそれらの接続順序に対応している。出力部４４ＯＵＴの数が増減すれば「出力データ」の大きさも増減し、入力部４４ＩＮの数が増減すれば「入力用ブランクデータ」の大きさも増減する。接続順序が入れ替われば、「出力データ」「入力用ブランクデータ」の位置も入れ替わる。仮に、４つの周辺基板４４がチェイン接続され、シリアル通信部４０Ｓの出力端から見たとき、そこから遠い順番に、出力部４４ＯＵＴ、入力部４４ＩＮ、出力部４４ＯＵＴ、入力部４４ＩＮという順番で接続されているならば、送信データは「異常確認用データ」「出力データ」「入力用ブランクデータ」「出力データ」「入力用ブランクデータ」となる。

図１３はラッチ信号のタイミングチャートを示す。
図１３（ａ）は、ラッチ信号を生成するためのタイマカウンタの計時の様子を示す。タイマカウンタは、一定のクロックに従い連続して動作しているので、最小値（例えば００００Ｈ）から最大値（ＦＦＦＦＨ）の間を繰り返し計数している。同図で「０」は最小値を示し、「フェーズ時間」は最大値を示す。タイマカウンタの繰り返し周期ＴＦは、前記第１の割り込みのタイミングに一致している。つまり、フェーズ割り込みの周期は、同図のＴＦである。「切り替え１」「切り替え２」は、最小値と最大値の間の値である。これらの値を替えることで、ラッチ信号を調整することができる。

図１３（ｂ）は、ラッチ信号をタイマカウンタのタイミングチャートと関連付けて表示したものである。ラッチ信号の繰り返し周期は、タイマカウンタのそれと一致している。タイマカウンタが、図１３（ａ）の「切り替え１」「切り替え２」に一致したときに、ラッチ信号は変化する。図１３（ｂ）の例では、ラッチ信号は、タイマカウンタ＝０から「切り替え１」までの間はＬレベルであり、「切り替え１」から「切り替え２」までの間はＨレベルであり、「切り替え２」からフェーズ時間までの間はＬレベルである。

ラッチ信号の役割は、出力部４４ＯＵＴの出力データの出力、入力部４４ＩＮの入力値の入力、及び、出力部４４ＯＵＴでＬＥＤの点灯制御をダイナミックに行う場合において「ダイナミックＬＥＤ制御のブランク期間を設定すること」の３種類がある。なお、ここでの「ダイナミック」は一般的な「ダイナミック」を意味する。

出力部４４ＯＵＴの出力データの制御について簡単に説明を加える。
本発明の実施の形態では、受信→送信→ラッチの順序で処理を行っている。つまり、図１３の期間Ｔ１においてデータの受信及び送信が完了しているものとする。なお、送信→ラッチ→受信とすることもできる。

出力部４４ＯＵＴのシリアル−パラレル変換器にデータが揃ったとしても直ちに当該データが出力部４４ＯＵＴから出力されるわけではない。ラッチ信号の立ち下がり（図１３（ｂ）のｔｂ）でシリアル−パラレル変換器からレジスタにデータが移されることによりデータが出力される。つまり、出力部４４ＯＵＴは、ラッチ信号の立ち下がりでデータを出力する。

入力部４４ＩＮの入力値の入力について簡単に説明を加える。入力部４４ＩＮのレジスタにはデバイスからのデータ（値）が適宜入力される。このデータは時刻ｔｂの直前において確定しているものとする。例えば、ラッチ信号の立ち上がり（時刻ｔａ）において、入力部４４ＩＮのレジスタにデバイスからデータ（値）が取り込まれるものとする。そして、ラッチ信号の立ち下がり（図１３（ｂ）のｔｂ）でレジスタからパラレル−シリアル変換器へデータが移される。これにより、「入力用ブランクデータ」はデバイスの値で上書きされ、「入力値」となる。

「ダイナミックＬＥＤ制御のブランク期間を設定すること」について簡単に説明を加える。ＬＥＤのダイナミック点灯方式において、そのコモンを切り替える際にブランクが必要である（ＬＥＤのダイナミック点灯方式は公知であるので、その説明は省略する）。もし、ブランク（全てのＬＥＤを非点灯とする状態）がないとすれば、コモンの切り替わりが高速のため、ＬＥＤの回路に設けられたコンデンサあるいは浮遊容量（以下、「浮遊容量など」と記す）のためにコモン／シンクのラインに電荷が残ってしまい、ＬＥＤの誤点灯が発生する。このため、浮遊容量などに蓄えられた電荷を放電する必要がある。

ラッチ信号がＬの期間（Ｔ２）において、出力部４４ＯＵＴからＬＥＤへこれら全てを非点灯とする信号、例えば、Ｈレベルで点灯の場合はＬレベルの信号を出力するようにしている。言い換えれば、ラッチ信号がＬの期間（Ｔ２）において、出力部４４ＯＵＴのレジスタの出力はオフとなる。期間Ｔ２はＬＥＤのブランク期間であり、この期間において浮遊容量などの電荷は放電され、ＬＥＤが誤点灯しないレベルまで当該電荷は少なくなる。期間Ｔ２は、浮遊容量などの電荷をＬＥＤが誤点灯しないレベルまで放電させるに必要な程度の設定される。浮遊容量などが大きければ期間Ｔ２を長くする必要があり、小さければ短くできる。

ラッチ信号の立ち上がり（＝切り替え１）は、送信データが一巡したことを意味する。送信データ数が、（出力部４４ＯＵＴ及び入力部４４ＩＮの合計数）＋１（異常確認用データ）である場合は、時刻ｔａは、先頭の「異常確認用データ」がシリアル通信部４０Ｓに戻ったタイミングである。

例えば、出力部４４ＯＵＴが２つ、入力部４４ＩＮが１つで、（送信データ数）＝４バイトの場合、シリアル通信部４０Ｓが４バイトのデータを送り終えたタイミングが、図１３（ｂ）の時刻ｔａに対応する。１クロックで１データを送信する場合には、（データ送信時間）＝（データ量）×（１クロックの周期）＝（４バイト）×（１クロックの周期）＝（３２クロック周期）となる。

以上の説明から分かるように、１つのフェーズ時間ＴＦで送信可能なデータ量には上限がある。（上限：単位はビット）＝（フェーズ時間ＴＦ）÷（１クロックの周期：１クロックで１ビットのデータを送信する場合）である。これに対応して、（Ｔ１＋Ｔ２の合計）＜（タイマカウンタの繰り返し周期：該周期を単位として送信を行う場合）である必要がある。時刻ｔｂ以降のタイミングは、いわば未使用の時間帯であり、データ量が上限になると、当該未使用の時間帯はゼロになる。

なお、上記上限を超えてデータを送信する場合は、複数のフェーズ時間を使うようにする。例えば、連続する２つのフェーズ時間において、前半でデータの半分を送信し、後半でデータの残りを送信する。この場合、ラッチ信号は、後半において変化する（つまり、２つのフェーズ時間で１回のみ変化する）。

図１４は、ラッチ信号を生成するための回路の一例を示す。

１０１は、一定のクロックを発生する発振器である。発振器１０１は、図１１のクロック信号を発生する図示しないクロック信号発生器と兼用できる。

１０２は、発振器１０１のクロックに基づき動作するタイマカウンタである。タイマカウンタ１０２は連続的に動作し、原則として停止したりプリセット・リセットされることはない。

１０３は、タイマカウンタ１０２の値を所定の値（切り替えタイミング１用の設定データ）と比較するコンパレータである。タイマカウンタ１０２の出力値が当該値に一致したとき（あるいは出力値≧当該値となったとき）、信号を出力する。

１０４は、１０３と同様のコンパレータである。与えられる値は、切り替えタイミング２用の設定データである。ただし、（切り替えタイミング１用の設定データ）＜（切り替えタイミング１用の設定データ）である。

１０５は、コンパレータ１０４の出力により動作するＲ−Ｓフリップフロップである。図１４の回路では、（タイマカウンタ１０２の出力値）＝（切り替えタイミング１用の設定データ）のとき、フリップフロップ１０５がリセットされてその出力がＬになり、（タイマカウンタ１０２の出力値）＝（切り替えタイミング２用の設定データ）のとき、フリップフロップ１０５がセットされてその出力がＨになる。

図１５は、シリアル通信部４０Ｓのデータ送信部４０Ｓ−１の処理の概要を示す。以下、この図を参照して説明を加える。

Ｓ１：予め定められた異常確認用データを用意する。
異常確認用データについては、既に説明した。

Ｓ２：出力部を備える周辺基板へのデータを準備する。
図５の例では、周辺基板４４−１と４４−２用のデータ（例えばそれぞれ１バイトづつの２つのデータ）を用意する。図１１の例では、周辺基板４４ａ用の１つのデータを用意する。Ｓ２で用意するデータの数は、出力部を備える周辺基板の数と同じである。

Ｓ３：入力部を備える周辺基板から値を得るためのブランクデータを準備する。
ブランクデータについては、既に説明した。
図５と図１１いずれの例でも、入力部を備える周辺基板はひとつであるので、１つのブランクデータを用意する。Ｓ３で用意するデータの数は、入力部を備える周辺基板の数と同じである。

Ｓ４：異常確認用データ、入力ブランクデータ及び出力データを連結して送信データを生成する。
送信データの例は、図１２（ａ）に示した。図５のように、シリアル通信部４０Ｓ、出力部を備える周辺基板４４−１，４４−２、入力部を備える周辺基板４４−３、シリアル通信部４０Ｓの順番に接続されている場合、データの順番はその先頭から、異常確認用データ、入力用ブランクデータ（周辺基板４４−３用）、出力データ（周辺基板４４−２用）、出力データ（周辺基板４４−１用）となる。

Ｓ５：送信データを送信する。
図１３のフェーズ時間を単位として送信を行う。例えば、図１３のタイマカウンタ＝０で送信を開始して、時刻ｔａで送信を完了する（異常確認用データがシリアル通信部４０Ｓに戻り、出力データなどが周辺基板４４に行き渡るようにする）。

図１６は、シリアル通信部４０Ｓのデータ受信部４０Ｓ−３の処理の概要を示す。以下、この図を参照して説明を加える。

Ｓ１０：データを受信する。
戻されたシリアルデータを受信することで、入力部４４ＩＮで入力された入力値を受け入れる。図１３の時刻ｔｂ以降において（図１１の例では、時刻ｔｂ以降において８つのクロックを与えたときに）、入力値を受けることができる。

Ｓ１１：受信データから入力値を取り出す。
次のフェーズ時間において、データ受信部４０Ｓ−３は入力値を得ることができる。

Ｓ１２：入力値をデバイス毎のデータに変換する。
Ｓ１３：デバイス毎に用意された所定長のバッファに格納する。
図１８は、入力値の例を示す。入力値は１バイト（８ビット）で、各ビットがそれぞれデバイス１乃至デバイス８の値を示すものとする（同図（ａ））。デバイス１乃至デバイス８それぞれについて、１バイト（８ビット）のバッファが用意されているとする（同図（ｂ）、デバイス３乃至８のバッファの表示は省略）。入力値のバイトから各デバイスの値を取得し、各デバイスのバッファの最後にそれぞれ格納する（同図の矢印）。各デバイスのバッファには、それぞれ受信８回分の値が格納されている。なお、リングバッファのように古いものを順番に破棄するようにしてもよい。これで、入力値のデバイス毎のデータ変換が完了する。

Ｓ１４：図１７の入力イメージ処理を行う。

図１７の入力イメージ処理について説明する。同図は、シリアル通信部４０Ｓの受信データ解析部４０Ｓ−４の処理の概要を示す。図１８に示すように、入力値は、デバイス毎に１バイトのバッファに格納されているとする。

Ｓ２０：８個のバッファの任意のひとつ（デバイス１）を指定して、当該バッファ内の全部データ（値）をチェックする。

図１９（ａ）はデバイス１の入力値を格納するバッファ（図１８（ｂ）と同じもの）を示す。同図（ｂ）（ｃ）は、デバイス１の入力イメージ（デバイス１からの入力データとして扱われるもの）を格納するバッファ（１６ビット）を示す。

図１９（ａ）において、「７回前」から「今回」にかけての、これらの８つのデータが全て一致しているときは（Ｓ２１でＹＥＳ）、入力値のバッファの値（データ）が入力イメージのバッファの最後に書き込まれる（Ｓ２２，図１９（ｂ））。そうでないときは（Ｓ２１でＮＯ）、入力値のバッファの内容は破棄され、代わりに、入力イメージのバッファで最新のものである前回のデータが入力イメージのバッファの最後にコピーされる（Ｓ２３、図１９（ｃ））。

すなわち、入力値が全て同一であれば正常値として取得し、１つでも値が違えばチャタリングやノイズの影響を受けたデータと判断し、前回の入力イメージを今回の取得値とする。

なお、入力イメージのバッファは、リングバッファのように古いものを順番に破棄するようにしてもよい。

Ｓ２４：以上の処理を、デバイス２乃至デバイス８について実行する。

図１９（ｂ）（ｃ）の入力イメージのバッファの他に、同じ大きさの参照用のバッファを設けてもよい。予め定められた第２の割り込み（「フレーム割り込み」、ただし、（フレーム割り込みの周期）＞（フェーズ割り込みの周期）周期で、入力イメージのバッファから参照用のバッファへ入力イメージがコピーされる。副制御部４０ｂのＣＰＵは参照用のバッファにアクセスする。

図２０は、シリアル通信部４０Ｓの異常判定部４０Ｓ−５の処理の概要を示す。以下、この図及び図２２を参照して説明を加える。ループバックされた異常確認用データは、図示しない異常確認用データのバッファ（以下、「バッファ」と記す）に格納される。当該バッファは、複数の異常確認用データを格納している（言い換えれば、複数のフェース時間の周期にわたってそれぞれ受信したデータを格納している）。図２２では８回分格納している。この例では、バッファの大きさは８バイトである。なお、バッファに格納する際に、図１６や図１７の処理は施されない。

Ｓ３０：バッファ内の異常確認用データを全部チェックする。
受信した複数の（８個の）異常確認用データを、送信した予め定められた異常確認用データと比較し、一致しているものは「正常」、一致しないものは「異常」と判断する。例えば、そのようなフラグをセットする（図２２参照）。

Ｓ３１：チェックの結果を判定する。
全て一致していたとき（全部正常であるとき）、バッファ内のデータを入力イメージとする（前述のＳ２２と同じ）。そして、予め用意されているエラーカウント数を減少させる（Ｓ３２）。この処理は、図２２（ｃ）の場合に相当する。

一致しないものがあるとき、データは破棄し、前回の入力イメージを今回の取得値とする（前述のＳ２３と同じ）。そして、エラーカウント数を増加させる（Ｓ３３）。この処理は、図２２（ａ）の場合に相当する。

Ｓ３２：エラーカウント数が４に達したかどうか判定する。
エラーカウント数が４に達していなければ（Ｓ３２でＮＯ）、上記処理を繰り返す。

エラーカウント数が４に達した場合は（Ｓ３２でＹＥＳ）、エラーフラグをセットする（Ｓ３５）。この処理は、図２２（ｂ）の場合に相当する。そして、Ｓ３６：リセット信号を出力して出力部４４ＯＵＴ、入力部４４ＩＮの動作を停止される。この間もラッチ信号やクロック信号によるデータの送受信は通常通り行われる。これにより、後述のエラー復帰契機となるカウントの減算も行うことができる。ただし、出力部４４ＯＵＴ、入力部４４ＩＮに含まれるレジスタは停止しているため、それらの出力はオフとなる。

なお、閾値である「４」は言うまでもなく例示であり、これに限定されない。閾値として予め定められている１以上の整数であればよい。閾値を大きくすればエラーフラグがセットされる頻度は少なくなるがエラーを検知することが少なくなり、エラーの生じたままで通信を行ってしまう可能性が高くなる。閾値を小さくすればエラーフラグがセットされる頻度が高くなり、高い確率でエラーを検知できてエラーの生じたままで通信を行う可能性を低くできる。反面、出力部４４ＯＵＴ、入力部４４ＩＮの動作を停止される関係上、周辺基板から副制御部４０ｂへ渡すべきデータが失われる可能性は高い。例えば、エラー発生頻度が少ないのであれば、閾値を小さくするとよい。最初は閾値を小さくしておき、エラーが頻発するようであれば閾値を少しずつ大きくする（＋１する）。これによりエラーフラグをセットする頻度を抑えることができる。しかし、例えば閾値を４より大きくしてもエラーが頻発するようであれば、シリアル伝送系に故障が生じている可能性があるから、閾値を大きくすることに代えて、コネクタの接触不良はないか、ＩＣなどの端子のハンダ付けに問題がないか、配線や接点にゴミが付着して絶縁不良あるいは導通不良が生じていないかなど、シリアル伝送系をチェックすることが望ましい。

Ｓ３７：エラーフラグのセット中は、図２１の処理を行う。

Ｓ４０：バッファ内の異常確認用データを全部チェックする。
Ｓ４１：チェックの結果を判定する。
Ｓ４２：エラーカウント数を増加させる。
Ｓ４３：エラーカウント数を減少させる。
Ｓ４０乃至Ｓ４３は、Ｓ３０、Ｓ３１、Ｓ３３、Ｓ３２と同じ処理である。

Ｓ４４：エラーカウント数が０に戻ったかどうか判定する。
エラーカウント数が０でなければ（Ｓ４４でＮＯ）、上記処理を繰り返す。
エラーカウント数が０であれば（Ｓ４４でＹＥＳ）、エラーフラグをリセットする（Ｓ４５）。この処理は、図２２（ｃ）の場合に相当する。そして、Ｓ４６：リセット信号の出力を停止し、出力部４４ＯＵＴ、入力部４４ＩＮの動作を再開させる。

以上の説明から分かるように、今回の入力イメージが採用されるのは、バッファの全てのデータが一致し、かつ、異常確認用データで異常でないことが確認されたときである。

この発明の実施の形態によれば、遊技機のシリアル通信部と周辺基板をループバック接続し、周辺基板へデータを送信するとともに、周辺基板からのデータを受信するようにしたので、周辺基板から副制御部へデータを送信することが可能になった。また、データとともに予め定められた異常確認用データを送信し、ループバックされたデータを前記異常確認用データと比較することにより、前記シリアルデータが正しく伝送されたかどうかを判定することができるようになった。シリアル通信における不具合を検出するための専用の装置を必要としないので、コストを抑制しつつシリアル通信の不具合を検知することができる。

本発明は、以上の実施の形態に限定されることなく、特許請求の範囲に記載された発明の範囲内で、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。

４０ｂ 副制御部
４０Ｓ シリアル通信部
４４、４４−１乃至４４−３ 周辺基板
ＤＦＦ１ 内部レジスタ
ＤＦＦ２ 出力レジスタ
ＢＵＦ バッファ
/SCLR クリア端子
RCK ラッチ端子
/G ゲート端子

Claims (2)

1. 遊技に係る制御を実行する制御部と、前記制御部で生成した情報に基づき所定の処理を実行する副制御部と、前記制御部又は前記副制御部に接続される複数の周辺基板と、前記制御部又は前記副制御部から予め定められた出力データを受け、前記出力データをシリアルデータに変換して送信するとともに、前記複数の周辺基板を制御するためのリセット信号及びラッチ信号を出力するシリアル通信部とを備え、前記シリアル通信部と前記複数の周辺基板が、環状の接続であるループバック接続されている遊技機であって、
   前記複数の周辺基板は、それぞれ、前記シリアル通信部又は隣接する前記周辺基板から受けたシリアルデータをパラレルデータに変換する内部レジスタと、前記内部レジスタで変換したパラレルデータを受けて保持する出力レジスタと、前記出力レジスタで保持しているデータを出力するバッファとを含み、
   前記内部レジスタは内部のデータをクリアするためのクリア端子を備え、前記出力レジスタは前記内部レジスタのパラレルデータを取り込むためのラッチ端子を備え、前記バッファは出力を制御するためのゲート端子を備え、
   前記複数の周辺基板のうち一部のもの（以下、当該一部の周辺基板を「ダイナミック制御周辺基板」と呼ぶ）の前記内部レジスタのクリア端子には前記リセット信号が入力され、前記出力レジスタのラッチ端子と前記バッファのゲート端子には前記ラッチ信号が入力され、
   前記複数の周辺基板のうち他のもの（以下、当該他の周辺基板を「スタティック制御周辺基板」と呼ぶ）の前記内部レジスタのクリア端子と前記バッファのゲート端子には前記リセット信号が入力され、前記出力レジスタのラッチ端子にはラッチ入力が接続され、
   リセットを行うとき、前記シリアル通信部は、前記ダイナミック制御周辺基板及び前記スタティック制御周辺基板の両方に対して、
   前記リセット信号を有効にするステップと、前記リセット信号が有効の状態で前記ラッチ信号を有効にするステップと、前記リセット信号を無効にするステップとを備えるリセット動作を行い、
   前記ラッチ信号を有効にした状態で予め定められたエラー復帰処理を行うことを特徴とする遊技機。
2. 前記エラー復帰処理は、
   前記前記シリアル通信部が、
   予め定められたデータを送信するステップと、
   前記複数の周辺基板を経由して戻ってきたデータを前記予め定められたデータと比較するステップと、
   比較の結果、一致していないとき予め定められたエラーカウント数を増加させ、一致しているとき前記エラーカウント数を減少させるステップと、
   前記エラーカウント数が予め定められた第１閾値になったとき前記ラッチ信号を有効にした状態を解除するステップと、
   前記エラーカウント数が予め定められた第２閾値になったとき前記リセット動作を再度行うことを特徴とする請求項１記載の遊技機。

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