JP2012170562A - 遊技機 - Google Patents
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Abstract
【解決手段】リセットを行うとき、シリアル通信部は、前記ダイナミック制御回路及び前記スタティック制御回路の両方に対して、リセット信号をオンにするステップと、リセット信号が有効の状態でラッチ信号を立ち上げるステップと、リセット信号を無効にするステップとを備えるリセット動作を行い、ラッチ信号を立ち上げた状態で予め定められたエラー復帰処理を行い、異常がないことを確認した後にラッチ信号を立ち下げる。そして通常の通信に復帰する。
【選択図】図10
Description
(1)普通入賞装置
(2)スタートチャッカー(始動入賞装置)
(3)アタッカー(大入賞装置)
(4)スルーチャッカー(入賞チャッカー)
アタッカー(大入賞装置)は特別入賞装置とも呼ばれる。
前記複数の周辺基板は、それぞれ、前記シリアル通信部又は隣接する前記周辺基板から受けたシリアルデータをパラレルデータに変換する内部レジスタと、前記内部レジスタで変換したパラレルデータを受けて保持する出力レジスタと、前記出力レジスタで保持しているデータを出力するバッファとを含み、
前記内部レジスタは内部のデータをクリアするためのクリア端子を備え、前記出力レジスタは前記内部レジスタのパラレルデータを取り込むためのラッチ端子を備え、前記出力バッファは出力を制御するためのゲート端子を備え、
前記複数の周辺基板のうち一部のもの(以下、当該一部の周辺基板を「ダイナミック制御周辺基板」と呼ぶ)の前記内部レジスタのクリア端子には前記リセット信号が入力され、前記出力レジスタのラッチ端子と前記バッファのゲート端子には前記ラッチ信号が入力され、
前記複数の周辺機器のうち他のもの(以下、当該他の周辺基板を「スタティック制御周辺基板」と呼ぶ)の前記内部レジスタのクリア端子と前記バッファのゲート端子にはリセット信号が入力され、前記出力レジスタのラッチ端子にはラッチ入力が接続され、
(エラー発生時など)リセットを行うとき、前記シリアル通信部は、前記ダイナミック制御周辺基板及び前記スタティック制御周辺基板の両方に対して、
前記リセット信号を有効(オン)にするステップと、前記リセット信号が有効の状態で前記ラッチ信号を有効(立ち上げ)にするステップと、前記リセット信号を無効(オフ)にするステップとを備えるリセット動作を行い、
前記ラッチ信号を有効にした状態で予め定められたエラー復帰処理(異常確認データ解析処理)を行うものである。
前記前記シリアル通信部が、
予め定められたデータを送信するステップと、
前記複数の周辺基板を経由して戻ってきたデータを前記予め定められたデータと比較するステップと、
比較の結果、一致していないとき予め定められたエラーカウント数を増加させ、一致しているとき前記エラーカウント数を減少させるステップと、
前記エラーカウント数が予め定められた第1閾値になったとき前記ラッチ信号を有効にした状態を解除するステップと、
前記エラーカウント数が予め定められた第2閾値になったとき前記リセット動作を再度行うものである。
まず、図1及び図2を参照して本発明の実施の形態に係る遊技機の外部的構造につき説明する。
外枠50は、遊技機設置営業店に設けられた設置場所(島設備など)へと固定させるための縦長方形状からなる木製の枠部材である。
本体部材51は、外枠50の内部に備えられ、ヒンジ部51aを介して外枠に回動自在に装着された縦長方形状の遊技機基軸体となる部材である。この本体部材51は、枠状に形成されその内側に空間部を有している。
開口枠扉52は、遊技機の前面側となる前記本体部材51の前面に、ロック機能付きで且つ開閉自在となるように装着され、枠状に構成されることでその内側を開口部とした扉部材である。
なお、開口枠扉52の開口部にガラス製又は樹脂製からなる透明板部材が設けられ、開口部近傍及びその内部に電飾52a、スピーカ52b、などが取り付けられている。
遊技盤10は、本体部材51の空間部に臨むように、本体部材51に所定の固定部材を用いて着脱自在に装着されている。遊技盤の本体部材51への装着後は、その遊技領域を前記開口部より観察することができる。
(1)複数の遊技球が貯留可能で且つ図示しない発射駆動装置へと遊技球を案内させる通路が設けられた球受皿。
(2)該貯留され発射駆動装置へと案内された遊技球を前記遊技盤10の盤面11に設けられた遊技領域へと打出す操作を行う回動式操作ハンドル48b。
(3)ブリペイドカード読込み処理関係及び借り受ける遊技球の貸出し処理関係の指示をするボタンを備えた球貸し関係の操作部。
(4)球受皿に貯留させた遊技球を遊技球収集容器(俗称、ドル箱)へと排出解除するための球受皿用の貯留球排出操作ボタン。
40は、前述したように、本体部材51若しくは遊技盤10又はこれらに備え付けられる支持部材などを介して設けられ、電気的な遊技制御の処理を行い主要な処理情報を生成する制御部である。
40bは、前記本体部材51若しくは遊技盤10又はこれらに備え付けられる支持部材などを介して設けられ、前記制御部40にて生成した処理情報を得ることにより所定の出力態様処理をさせる制御を行う副制御部である。
42は、賞球の払い出し制御を行う払出制御部である。
図4において、11は遊技盤10の盤面である。盤面11は、誘導レール12と、誘導レール12で区画された略円形の遊技領域を落下した遊技球を外部へ導く排出口(アウト口)13を備える矩形の盤面である。
30bは、スルーチャッカー(入賞チャッカー)である。
30cは、普通入賞口を有する普通入賞装置である。
30dは、始動入賞口を有するスタートチャッカー(始動入賞装置)である。
30eは、大入賞口を有するアタッカーである。
以下の説明で、30b乃至30dをまとめて入賞口30などと記すことがある。
なお、図示されていないが、上記30b、30c、30dの内部には球通過検出器20b、20c、20dが設けられている(同図の括弧内の符号はそのことを意味する)。
スタートチャッカー(始動入賞装置)30dは、入賞口の開口範囲の拡縮を行わせる可動片をその両側に備え、遊技球を入賞させることにより可変表示を行わせると共に賞球を遊技者に獲得させる入賞装置である。
アタッカー(大入賞装置)30eは、入賞口を露出させる開口状態と入賞口を閉鎖する閉口状態となる可動扉が駆動制御されるものであり、遊技球を入賞させることにより他の入賞装置と比較してより多くの賞球を獲得させる入賞装置である。
40は、電気的な遊技制御の処理を行い主要な処理情報を生成する制御部(「メイン基板」とも呼ばれる)である。制御部40は遊技領域を移動(流下)して入賞口30b〜30dを通過した遊技球をそれぞれ検出する球通過検出器20b〜20dの信号を入力とし、入賞口30b〜30dの遊技球通過に応じた抽選・判定を行う入賞判定部40aを含む。
42bは、可変表示装置(センター役物)30aに設けられた第2表示装置(ランプなど)を点灯制御する第2表示制御部である。
スタートチャッカーに入賞して抽選が行われた場合、制御部40は、遊技盤上に設けられた第1表示装置(7セグメント表示器)43aに特別図柄に関する抽選結果を表示するとともに、抽選の結果及び後述の可変表示装置(液晶表示装置)30aでの特別図柄(液晶表示装置上の変動図柄)の変動時間(特別図柄の変動時間は抽選により決定される)を後述の副制御部40bに送信する。副制御部40bは、受信した抽選結果及び特別図柄の変動時間に基づいて特別図柄を変動させる。
なお、大当たりとなった場合は、制御部40が副制御部40bに送った変動時間を把握しており、この変動時間を制御部40が計時し終わった際に、大当たり処理(アタッカー30eを開放する処理)を行う。
ちなみに、スルーチャッカー30bに入賞したときは、盤面上に設けられた第2表示装置(ランプ)43bに普通図柄に関する抽選結果を表示し、当選の場合には、スタートチェッカー30dの可動片を開放させる。また、同時に可変表示装置(液晶表示装置)30aの所定領域においても、普通図柄に関する抽選結果を表示する。
43は、遊技利益として入賞口30b〜30dの遊技球通過に応じた及び/又はこれによる抽選・判定の結果に応じた所定数の遊技球を払出す駆動源を備えた遊技球払出装置である。
41は可変表示装置(液晶表示装置)30aを制御して演出に係る画像を表示させる表示制御部である。
可動体52cとは、遊技盤10上に打ち出された遊技球の落下動作に変化を与える障害物であって、副制御部40bの処理によって状態が変化するものである(図4において可動体52cの表示は省略している)。可動体52cは、例えば、通常状態とこれと異なる状態の2つを相互に行き来するものである。可動体とは、例えば、平板状、円柱状、円盤状、凹凸を有する歯車状、等のものである。なお、図示しないが可動体52cを駆動するための動力部を備える。可動体制御部47は、実際には、当該動力部を駆動する。動力部は、例えば、モータ、ソレノイドなどの電力又は磁力を用いた駆動装置又は駆動源を備えた制御装置などである。
(1)/LATCH端子
/LATCHは、各周辺基板(図7に示すIC)のデータ(ワード)を更新するための更新信号を出力する端子である。24ビットを1ワードとする場合は、クロックの24周期ごとに/LATCHが発生する。
(2)SCLK端子
SCLKはクロック(端子)である。SCLKは、例えば水晶発振器により安定した繰返し周期一定の信号が供給される。繰り返し周期は予め定められている。
(3)TxD端子
TxDはシリアル送信データ(端子)である。TxDは、チェイン接続されている最初の周辺基板の先頭のICの入力端子に接続される。
(4)RxD端子
RxDはシリアル受信データ(端子)である。RxDは、チェイン接続されている最後の周辺基板の末端のICの出力端子に接続される。
(5)リセット端子
各周辺基板をリセットするためのリセット信号を出力する端子である。
各ICは、8つのDタイプフリップフロップDFF1と、8つのDタイプフリップフロップDFF2と、8つのバッファBUFとを含む。8つのDFF1は8ビットのシフトレジスタを構成する。8つのDFF2は8ビットのストレージレジスタを構成する。8つのBUFはストレージレジスタの出力を制御する(出力するか出力しないか(L又はHレベルを出力するかハイインピーダンス状態にするか))ものである。各ICは他にも複数のバッファ(NOTゲート)を含むが、これらの説明は省略する。
以下の説明において、DFF1を内部レジスタ、DFF2を出力レジスタ、BUFをバッファと呼ぶことがある。
SCK端子はシリアル通信部40SのSCLK端子に接続されている。
なお、周辺基板44−3の接続及び動作については、図11以降及びそれらの説明を参照されたい。
これにより、スタティック制御回路ではデータ非出力(クリアに相当)となる。
これにより、ダイナミック制御回路ではデータ非出力(クリアに相当)となる。
リセット信号をオフにしてもスタティック制御回路、ダイナミック制御回路いずれにおいてもデータクリアの状態である(図8(b)、図9(b)の時刻t5以降)。これに対し、リセット信号をオフしているので、内部レジスタDFF1は通常動作が可能である。すなわち、S40以下の異常確認データ解析処理が可能である(異常確認データ解析処理については後に詳述する)。なお、S40以下の処理についは、図21及びその説明も参照されたい。
S40以下の異常確認データ解析処理を行っているときに、誤ってテスト用のデータを取り込まないためである。
受信した複数の(8個の)異常確認用データを、送信した予め定められた異常確認用データと比較し、一致しているものは「正常」、一致しないものは「異常」と判断する。例えば、そのようなフラグをセットする(図22及びその説明参照)。
全て一致していたとき(全部正常であるとき)、バッファ内のデータを入力イメージとする(入力イメージについては後述)。そして、予め用意されているエラーカウント数を減少させる(S43)。
エラーカウント数が4に達していなければ(S42bでNO)、上記S40〜S42の処理を繰り返す。
エラーカウント数が4に達した場合は(S42bでYES)、S100に処理を移し、再度リセット動作を行う。
エラーカウント数が0でなければ(S44でNO)、上記処理を繰り返す。
エラーカウント数が0であれば(S44でYES)、エラーフラグをリセットする(S45)。そして、S46:ラッチ信号を復帰させ、ダイナミック制御回路とスタティック制御回路の動作を再開させる。
受信データの順番は、送信データの順番に対応している。
図13(a)は、ラッチ信号を生成するためのタイマカウンタの計時の様子を示す。タイマカウンタは、一定のクロックに従い連続して動作しているので、最小値(例えば0000H)から最大値(FFFFH)の間を繰り返し計数している。同図で「0」は最小値を示し、「フェーズ時間」は最大値を示す。タイマカウンタの繰り返し周期TFは、前記第1の割り込みのタイミングに一致している。つまり、フェーズ割り込みの周期は、同図のTFである。「切り替え1」「切り替え2」は、最小値と最大値の間の値である。これらの値を替えることで、ラッチ信号を調整することができる。
本発明の実施の形態では、受信→送信→ラッチの順序で処理を行っている。つまり、図13の期間T1においてデータの受信及び送信が完了しているものとする。なお、送信→ラッチ→受信とすることもできる。
異常確認用データについては、既に説明した。
図5の例では、周辺基板44−1と44−2用のデータ(例えばそれぞれ1バイトづつの2つのデータ)を用意する。図11の例では、周辺基板44a用の1つのデータを用意する。S2で用意するデータの数は、出力部を備える周辺基板の数と同じである。
ブランクデータについては、既に説明した。
図5と図11いずれの例でも、入力部を備える周辺基板はひとつであるので、1つのブランクデータを用意する。S3で用意するデータの数は、入力部を備える周辺基板の数と同じである。
送信データの例は、図12(a)に示した。図5のように、シリアル通信部40S、出力部を備える周辺基板44−1,44−2、入力部を備える周辺基板44−3、シリアル通信部40Sの順番に接続されている場合、データの順番はその先頭から、異常確認用データ、入力用ブランクデータ(周辺基板44−3用)、出力データ(周辺基板44−2用)、出力データ(周辺基板44−1用)となる。
図13のフェーズ時間を単位として送信を行う。例えば、図13のタイマカウンタ=0で送信を開始して、時刻taで送信を完了する(異常確認用データがシリアル通信部40Sに戻り、出力データなどが周辺基板44に行き渡るようにする)。
戻されたシリアルデータを受信することで、入力部44INで入力された入力値を受け入れる。図13の時刻tb以降において(図11の例では、時刻tb以降において8つのクロックを与えたときに)、入力値を受けることができる。
次のフェーズ時間において、データ受信部40S−3は入力値を得ることができる。
S13:デバイス毎に用意された所定長のバッファに格納する。
図18は、入力値の例を示す。入力値は1バイト(8ビット)で、各ビットがそれぞれデバイス1乃至デバイス8の値を示すものとする(同図(a))。デバイス1乃至デバイス8それぞれについて、1バイト(8ビット)のバッファが用意されているとする(同図(b)、デバイス3乃至8のバッファの表示は省略)。入力値のバイトから各デバイスの値を取得し、各デバイスのバッファの最後にそれぞれ格納する(同図の矢印)。各デバイスのバッファには、それぞれ受信8回分の値が格納されている。なお、リングバッファのように古いものを順番に破棄するようにしてもよい。これで、入力値のデバイス毎のデータ変換が完了する。
受信した複数の(8個の)異常確認用データを、送信した予め定められた異常確認用データと比較し、一致しているものは「正常」、一致しないものは「異常」と判断する。例えば、そのようなフラグをセットする(図22参照)。
全て一致していたとき(全部正常であるとき)、バッファ内のデータを入力イメージとする(前述のS22と同じ)。そして、予め用意されているエラーカウント数を減少させる(S32)。この処理は、図22(c)の場合に相当する。
エラーカウント数が4に達していなければ(S32でNO)、上記処理を繰り返す。
S41:チェックの結果を判定する。
S42:エラーカウント数を増加させる。
S43:エラーカウント数を減少させる。
S40乃至S43は、S30、S31、S33、S32と同じ処理である。
エラーカウント数が0でなければ(S44でNO)、上記処理を繰り返す。
エラーカウント数が0であれば(S44でYES)、エラーフラグをリセットする(S45)。この処理は、図22(c)の場合に相当する。そして、S46:リセット信号の出力を停止し、出力部44OUT、入力部44INの動作を再開させる。
40S シリアル通信部
44、44−1乃至44−3 周辺基板
DFF1 内部レジスタ
DFF2 出力レジスタ
BUF バッファ
/SCLR クリア端子
RCK ラッチ端子
/G ゲート端子
Claims (2)
- 遊技に係る制御を実行する制御部と、前記制御部で生成した情報に基づき所定の処理を実行する副制御部と、前記制御部又は前記副制御部に接続される複数の周辺基板と、前記制御部又は前記副制御部から予め定められた出力データを受け、前記出力データをシリアルデータに変換して送信するとともに、前記複数の周辺基板を制御するためのリセット信号及びラッチ信号を出力するシリアル通信部とを備え、前記シリアル通信部と前記複数の周辺基板が、環状の接続であるループバック接続されている遊技機であって、
前記複数の周辺基板は、それぞれ、前記シリアル通信部又は隣接する前記周辺基板から受けたシリアルデータをパラレルデータに変換する内部レジスタと、前記内部レジスタで変換したパラレルデータを受けて保持する出力レジスタと、前記出力レジスタで保持しているデータを出力するバッファとを含み、
前記内部レジスタは内部のデータをクリアするためのクリア端子を備え、前記出力レジスタは前記内部レジスタのパラレルデータを取り込むためのラッチ端子を備え、前記出力バッファは出力を制御するためのゲート端子を備え、
前記複数の周辺基板のうち一部のもの(以下、当該一部の周辺基板を「ダイナミック制御周辺基板」と呼ぶ)の前記内部レジスタのクリア端子には前記リセット信号が入力され、前記出力レジスタのラッチ端子と前記バッファのゲート端子には前記ラッチ信号が入力され、
前記複数の周辺機器のうち他のもの(以下、当該他の周辺基板を「スタティック制御周辺基板」と呼ぶ)の前記内部レジスタのクリア端子と前記バッファのゲート端子にはリセット信号が入力され、前記出力レジスタのラッチ端子にはラッチ入力が接続され、
リセットを行うとき、前記シリアル通信部は、前記ダイナミック制御周辺基板及び前記スタティック制御周辺基板の両方に対して、
前記リセット信号を有効にするステップと、前記リセット信号が有効の状態で前記ラッチ信号を有効にするステップと、前記リセット信号を無効にするステップとを備えるリセット動作を行い、
前記ラッチ信号を有効にした状態で予め定められたエラー復帰処理を行うことを特徴とする遊技機。 - 前記エラー復帰処理は、
前記前記シリアル通信部が、
予め定められたデータを送信するステップと、
前記複数の周辺基板を経由して戻ってきたデータを前記予め定められたデータと比較するステップと、
比較の結果、一致していないとき予め定められたエラーカウント数を増加させ、一致しているとき前記エラーカウント数を減少させるステップと、
前記エラーカウント数が予め定められた第1閾値になったとき前記ラッチ信号を有効にした状態を解除するステップと、
前記エラーカウント数が予め定められた第2閾値になったとき前記リセット動作を再度行うことを特徴とする請求項1記載の遊技機。
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