JP4223343B2 - 遊技機の制御データ送受信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、パチンコ機やスロットマシンのような遊技機における遊技部品を制御するシリアルデータの送受信装置に関する。
【０００２】
【従来の技術】
従来の遊技機の制御データ送受信装置には、次のようなものが知られている。制御装置が表示制御データとアドレスデータとからなるシリアルデータを伝送ラインに送出する。表示制御データは、複数の表示基板上に設けられた表示灯を駆動するための数ビット構成のデータである。アドレスデータは上記表示制御データの伝送先である表示用基板のアドレス番号を示すデータである。この制御装置から伝送ラインに送出されたデータは、伝送ラインに接続された各表示用基板のシリアル・パラレル変換回路に取り込まれてパラレルデータに変換される。変換されたデータのうち、アドレスデータが各表示用基板の比較回路に入力される。比較回路は、入力されたアドレスデータが自回路に設定されたアドレス番号に存在するか判定する。変換された各データのうち、表示制御データが各表示用基板のラッチ回路に入力される。ラッチ回路は、入力された表示制御データを比較回路による判定結果が得られるまで保持する。そして、入力されたアドレス番号が自回路のアドレス番号に存在することを比較回路が判定すると、その判定結果をラッチ回路に出力することによって、ラッチ回路が保持していた表示制御データを各表示用基板の駆動回路に出力し、駆動回路が与えられた表示制御データに応じて各表示灯基板の表示灯を駆動する。一方、入力されたアドレス番号が自回路のアドレス番号に存在しないことを比較回路が判定すると、その判定結果をラッチ回路に出力することによって、ラッチ回路が保持していた表示制御データを消去（破棄）し、駆動回路が各表示灯基板の表示灯を駆動しない（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２０００−６１０３７号公報（段落番号００２８；００２９、図３）
【０００４】
【発明が解決しようとする課題】
しかしながら、前記従来例は、受信側である表示用基板がアドレスデータにより表示制御データを受信すべきか否かを判断し、受信すべき場合にだけ、表示用基板が伝送ラインから表示制御データを受け取る構成になっている。このため、表示制御データを受信すべきか否かを判断する判定手段が表示用基板ごとに必要となり、表示用基板が複数の場合、判定手段の数も複数となり、構造が複雑なる。しかも、表示用基板の判定手段が表示制御データを受信すべきでないと判断したことを、送信側である制御装置が知らないので、送信側装置から受信側装置に制御データを送信するデータ線にノイズが侵入し、アドレスデータが違うアドレスデータとなった場合、正規のアドレスデータに対応する表示灯が動作せず、正規と違ったアドレスデータに対応する表示灯が誤動作するという問題点がある。
【０００５】
そこで、本発明は、送信側装置に判定手段を設けることによって、表示用基板が複数の場合でも判定手段の数が増えることなく、構造を簡素化することができ、かつ、複雑なる送信側装置から出力されたシリアルデータが受信側装置を経由して送信側装置に戻され、この送信側装置に戻されたシリアルデータを送信側装置が上記受信側に出力したシリアルデータと一致するか不一致であるかを判定し、一致するまで、送信側装置が受信側装置にシリアルデータを再出力することによって、制御対象である遊技部品を正確に動作することができる遊技機を提供するものである。
【０００６】
【課題を解決するための手段】
１つの本発明にあっては、送信側装置と受信側装置とが、送信側装置から出力された制御データであるシリアルデータを受信側装置を経由して送信側装置に戻す巡回形式のデータ線と、クロック信号を送信側装置から受信側装置に出力するクロック線と、前段ラッチ信号を送信側装置から受信側装置に出力する前段ラッチ線と、後段ラッチ信号を送信側装置から受信側装置に出力する後段ラッチ線とで接続され、上記送信側装置が出力手段と判定手段とを備え、この出力手段がシリアルデータをデータ線に出力しかつシリアルデータと同じビット数のクロック信号をクロック線に出力した後、前段ラッチ信号を前段ラッチ線に出力し、その後、上記出力手段が上記シリアルデータと同じビット数の空シリアルデータをデータ線に出力しかつ空シリアルデータと同じビット数のクロック信号をクロック線に出力し、上記判定手段が受信側装置を経由して送信側装置に戻されたシリアルデータを上記受信側装置に出力したシリアルデータと一致するか不一致であるかを判定し、その判定結果を出力手段に出力し、この判定手段からの一致判定結果により上記出力手段が後段ラッチ信号を後段ラッチ線に出力し、上記判定手段からの不一致判定結果により上記出力手段が上記データ線に出力したシリアルデータと同じシリアルデータをデータ線に再出力し、上記受信側装置がシフトレジスタと前段ラッチ回路と後段ラッチ回路とを備え、このシフトレジスタがクロック線のシリアルデータと同じビット数のクロック信号によりデータ線のシリアルデータを先入れ先出し方式でパラレルデータとして取り込み、上記前段ラッチ回路が前段ラッチ線からの前段ラッチ信号により上記シフトレジスタに取り込まれたパラレルデータを保持し、上記後段ラッチ回路が後段ラッチ線からの後段ラッチ信号により上記前段ラッチ回路に保持されたパラレルデータを保持することによって、送信側装置が判定手段を備えたので、受信側装置が複数であっても、送信側装置の判定手段の数が増えることなく、構造を簡素化することができる。しかも、送信側装置がシリアルデータとクロック信号とを出力すると、シフトレジスタがクロック信号でシリアルデータを先入れ先出し方式でパラレルデータとして取り込み、次に、送信側装置が前段ラッチ信号を前段ラッチ回路に出力すると、前段ラッチ回路がシフトレジスタからパラレルデータを保持し、受信側装置から送信側装置に戻されたシリアルデータが全体的に受信側装置に出力したシリアルデータと一致する場合は、送信側装置が後段ラッチ信号を後段ラッチ回路に出力し、後段ラッチ回路が前段ラッチ回路からパラレルデータを保持する一方、上記シリアルデータの一部でも不一致の場合は、送信側装置が上記出力したシリアルデータと同じシリアルデータをシフトレジスタに再出力するので、送信側装置から受信側装置に制御データを送信するデータ線にノイズが侵入し、当該ノイズの侵入によって、データ線のシリアルデータが全体的に正規でない間違ったシリアルデータに変換された場合、当該間違ったシリアルデータが受信側装置に正規のシリアルデータとして保持されることなく破棄されるとともに、当該間違ったシリアルデータが受信側装置から送信側装置に戻され、判定手段における判定でシリアルデータが全体的に「正」となるまで、正規のシリアルデータが送信側装置から受信側装置に再出力されるので、受信側装置が正確な制御データで動作することができる。別の１つの本発明にあっては、送信側装置と受信側装置とが、送信側装置から出力された正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータを受信側装置を経由して送信側装置に戻す巡回形式のデータ線と、クロック信号を送信側装置から受信側装置に出力するクロック線と、ラッチ信号を送信側装置から受信側装置に出力するラッチ線とで接続され、上記送信側装置が出力手段と判定手段とを備え、この出力手段が正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータをデータ線に出力しかつこの出力された正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータと同じビット数のクロック信号をクロック線に出力することによって、この出力されたシリアルデータのうちで制御データであるシリアルデータが正誤判定データであるシリアルデータを判定手段に押し出した後、上記判定手段が受信側装置を経由して送信側装置に戻された正誤判定データであるシリアルデータを上記受信側装置に出力した正誤判定データであるシリアルデータと一致するか不一致であるかを判定し、その判定結果を出力手段に出力し、この判定手段からの一致判定結果により上記出力手段がラッチ信号をラッチ線に出力し、上記判定手段からの不一致判定結果により上記出力手段が上記データ線に出力した正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータと同じシリアルデータをデータ線に再出力し、上記受信側装置がシフトレジスタとラッチ回路とを備え、このシフトレジスタがクロック線の正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータと同じビット数のクロック信号によりデータ線の制御データであるシリアルデータが先入れ先出し方式で正誤判定データであるシリアルデータを押し出すとともに当該データ線の制御データであるシリアルデータを先入れ先出し方式でパラレルデータとして取り込み、上記ラッチ回路がラッチ線からのラッチ信号により上記シフトレジスタに取り込まれたパラレルデータを保持することによって、送信側装置が判定手段を備えたので、受信側装置が複数であっても、送信側装置の判定手段の数が増えることなく、構造を簡素化することができる。しかも、送信側装置が正誤判定データをヘッド部として有するシリアルデータとクロック信号とを出力すると、シフトレジスタがクロック信号で正誤判定データだけを先入れ先出し方式で判定手段に戻すとともに、シフトレジスタがクロック信号で正誤判定データの除かれたシリアルデータだけを先入れ先出し方式でパラレルデータとして取り込み、受信側装置から送信側装置に戻された正誤判定データが全体的に受信側装置に出力した正誤判定データと一致する場合は、送信側装置がラッチ信号をラッチ回路に出力すると、ラッチ回路がシフトレジスタからパラレルデータを保持する一方、上記正誤判定データの一部でも不一致の場合は、送信側装置が上記出力した正誤判定データをヘッド部として有するシリアルデータと同じシリアルデータをシフトレジスタに再出力するので、送信側装置から受信側装置に制御データを送信するデータ線にノイズが侵入し、当該ノイズの侵入によって、データ線の正誤判定データが全体的に正規でない間違った正誤判定データに変換された場合、当該間違った正誤判定データをヘッド部として有するシリアルデータが受信側装置に正規のシリアルデータとして保持されることなく破棄され、判定手段における判定で正誤判定データが全体的に「正」となるまで、正規の正誤判定データをヘッド部として有するシリアルデータが送信側装置から受信側装置に再出力されるので、受信側装置が正確な正誤判定データをヘッド部として有するシリアルデータで動作することができる。また、上記２つの本発明にあっては、受信側装置が複数である場合、送信側装置に対する上流側の受信側装置におけるシフトレジスタのＳ−ＯＵＴ端子と送信側装置に対する下流側の受信側装置におけるシフトレジスタのＳ−ＩＮ端子とが互いに接続されれば、複数の受信側装置が分離配置される場合であっても、複数のシフトレジスタをデータ線に直列的に配置した簡単な構造で達成することができる。
【０００７】
【発明の実施の形態】
図１−図５はパチンコ機の第１実施形態である。図１はパチンコ機の制御データ送受信装置の詳細を示す。図２は制御データ送受信装置の概略を示す。図３は制御データの送受信タイミングを示す。図４は制御データの送受信処理を示す。図５はパチンコ機を模式的に示す。
【０００８】
図５を参照し、パチンコ機について説明する。パチンコ機は、パチンコ店の島と呼ばれる遊技機設置設備に設置される遊技機枠１を備える。遊技機枠１の前部には、ガラスまたは合成樹脂からなる透過性パネル２で閉鎖された開口部３、開口部３よりも下方に設けられた球皿４、球皿４の右側に設けられた発射操作機構５、開口部３の周囲に設けられた表示灯部品６；７、開口部３の周囲に設けられた放音孔部８を備える。遊技機枠１の内部には、遊技盤９および発射機構１１を備える。遊技盤９は開口部３の裏側に位置するように遊技機枠１に交換可能に格納される。遊技盤９の前面である意匠盤面と透過性パネル２との間には、発射機構１１から発射された球の飛び交う遊技領域１２が、ガイドレール１３で囲まれた内側の領域として形成される。
【０００９】
遊技領域１２には、図柄表示器１４、始動入賞部品１５、可変入賞部品１６、一般入賞部品１７、アウト口１８、表示灯部品１９、図外の障害釘や遊技釘と呼ばれる釘が設けられる。表示灯部品１９は、サイドランプまたはランプ風車などである。開口部３の周囲における表示灯部品６；７や遊技領域１２における表示灯部品１９の内部には表示灯２１；２２；２３が個別に設けられる。放音孔部８の裏側にはスピーカ２４が設けられる。
【００１０】
遊技機枠１の裏部または遊技盤９の裏部に取り付けられた制御装置は、主制御装置２５、図柄制御装置２６、音制御装置２７、表示灯制御装置２８、払出発射制御装置２９などに機能分割された形態である。主制御装置２５はＣＰＵとＲＯＭとＲＡＭとからなるマイクロコンピュータを備え、主制御装置２５のマイクロコンピュータは払出関係スイッチや遊技関係スイッチなどのスイッチから入力された検出信号が配線を介して入力されると、ＣＰＵがＲＯＭに設定されたプログラムに基づき、ＲＡＭを処理過程の記録手段として入力処理、エラー処理、図柄制御処理、賞品払出制御処理、外部情報処理、コマンドセット処理などの遊技全般の遊技処理を実行し、その処理結果であるコマンドを図柄制御装置２６、音制御装置２７、表示灯制御装置２８、払出発射制御装置２９に別々に配線を介して個別に一方向に出力する。主制御装置２５には遊技盤９に設けられた可変入賞部品１６の開閉体３７を開閉する可変駆動源３６、外部情報基板などが配線により接続される。
【００１１】
図柄制御装置２６は、主制御装置２５から入力されたコマンドにより図柄を図柄表示器１４に表示するためのコンピューターによる制御処理を行い、その処理結果である駆動信号を配線により図柄表示器１４に出力する。図柄表示器１４は、液晶表示器、ＣＲＴ表示器、プラズマディスプレイなどのような電気的に表示形態を変えられる画像を表示画面に表示する表示器により構成される。主制御装置２５から図柄表示器１４へのコマンドの種類には、デモ表示、図柄変動開始、図柄変動停止、大当たり決定表示、大当たり中表示、特定入賞表示、大当たり終了表示、エラー表示などがある。
【００１２】
音制御装置２７は、主制御装置２５から入力されたコマンドにより効果音をスピーカ２４で発生するためのコンピューターによる制御処理を行い、その処理結果である駆動信号を配線によりスピーカ２４に出力する。主制御装置２５から音制御装置２７へのコマンドの種類には、始動入賞音、図柄変動中音、リーチ音、図柄停止音、大当たり決定音、大当たり中音、大当たり終了音、エラー音などがある。
【００１３】
表示灯制御装置２８は、主制御装置２５から入力されたコマンドにより表示灯を点灯、点滅、消灯するためのコンピューターによる制御処理を行い、その処理結果である駆動信号を配線により表示灯に出力する。主制御装置２５から表示灯制御装置２８へのコマンドの種類には、デモ表示、図柄変動中表示、リーチ表示、大当たり決定表示、大当たり中表示、大当たり終了表示、エラー表示、特定入賞表示、賞球表示、賞球表示終了、完了表示、完了表示終了などがある。
【００１４】
払出発射制御装置２９は、主制御装置２５から入力されたコマンドにより賞品払出を払い出すためのコンピューターによる制御処理を行い、その処理結果である駆動信号を配線により払出機構３１に出力する。主制御装置２５から払出発射制御装置２９へのコマンドの種類には、賞品払出停止、賞品払出許可、発射禁止、発射許可、賞球払出数指示などがある。払出発射制御装置２９は、遊技者が発射操作機構５を操作すると、発射操作機構５の可変抵抗器３２が操作量に応じた可変抵抗値を払出発射制御装置２９に出力し、払出発射制御装置２９が可変抵抗値に応じた発射出力で、例えば一分間当たり１００発未満に設定された一定回数を以って、発射機構１１を駆動するための制御処理を行い、その処理結果である駆動信号を配線により発射駆動源３３に出力する。払出発射制御装置２９への入力は発射許可および発射禁止情報、遊技者の発射操作機構操作量に応じて発射強度調整を行う可変抵抗値情報、遊技者が発射操作機構に触れていることを確認するためのタッチスイッチからのタッチ情報、遊技者が球の発射を停止させるためのストップスイッチからの球発射停止情報などがある。
【００１５】
図５のパチンコ機において、主制御装置２５、図柄制御装置２６、音制御装置２７、表示灯制御装置２８、払出発射制御装置２９が電力供給で起動し、球が球皿４に入れられた状態において、遊技者が発射操作機構５を操作すると、発射機構１１が球皿４から供給された球を１個ずつ遊技領域１２に発射する。この遊技領域１２に発射された球が一般入賞部品１７に入賞すると、一般球検出器３４が一般入賞部品１７に入賞した球を検出した信号を主制御装置２５に出力し、主制御装置２５が主制御装置２５に一般入賞に対する賞として定められた定数の賞球を払い出すための払出信号を払出発射制御装置２９に出力し、払出発射制御装置２９が上記主制御装置２５からの定数の賞球を払い出すべく払出機構３１を駆動する。これによって、払出機構３１が賞球としての球を遊技機枠１の裏側から球皿４に払い出す。
【００１６】
上記遊技領域１２に発射された球が始動入賞部品１５に入賞すると、始動球検出器３５が始動入賞部品１５に入賞した球を検出した信号を主制御装置２５に出力する。すると、主制御装置２５が当たり外れの抽選処理を行うとともに図柄変動開始信号を図柄制御装置２６に出力する。これによって、図柄制御装置２６が図柄表示器１４を駆動し、図柄表示器１４が複数の図柄を可変表示する。そして、上記図柄変動開始信号の出力から所定時間経過後に、主制御装置２５が当たり外れの抽選結果信号および図柄変動停止信号を図柄制御装置２６に出力する。これによって、図柄制御装置２６が当たり外れの抽選結果を反映すべく上記図柄表示器１４の可変表示を停止する。これと並行し、抽選結果が当たりの場合、主制御装置２５が可変入賞部品１６の可変駆動源３６を駆動する。これによって、可変駆動源３６が可変入賞部品１６の開閉体３７を駆動し、開閉体３７が下部の回転中心を中心として前後方向に開閉する。上記抽選結果が外れの場合、主制御装置２５が上記可変入賞部品１６に対する制御を行わない。
【００１７】
上記開閉体３７の開放中において、遊技領域１２に発射された球が可変入賞部品１６の内部に取り込まれ、当該内部に取り込まれた球が可変入賞部品１６の内部に設けられた図外の特定入賞口に入賞し、特定球検出器３８が特定入賞口に入賞した球を検出した信号を主制御装置２５に出力する。また、上記開閉体３７の開放中において、遊技領域１２に発射された球が可変入賞部品１６の内部に取り込まれ、当該内部に取り込まれた球が可変入賞部品１６の内部に設けられた図外の普通入賞口に入賞し、普通球検出器３９が普通入賞口に入賞した球を検出した信号を主制御装置２５に出力する。
【００１８】
普通球検出器３９からの球の検出した信号が主制御装置２５に入力されると、主制御装置２５は普通球検出器３９からの信号と主制御装置２５に定められた設定入賞数とをカウントアップまたはカウントダウンの演算処理するとともに、開閉体３７の開放開始からの経過時間と主制御装置２５に定められた設定開放時間とをカウントアップまたはカウントダウンの演算処理し、それぞれの演算処理の結果として、設定入賞数の球の入賞または設定開放時間のいずれか早い方の終了によって、開閉体３７を閉じる。この開閉体３７の１回の開放中において、特定球検出器３８からの球の検出した信号が主制御装置２５に入力されると、主制御装置２５が当該１回の開放終了後に、開閉体３７を再び開放する継続遊技制御を行う。
【００１９】
上記普通球検出器３９からの信号または上記特定球検出器３８からの信号によって、主制御装置２５が主制御装置２５に普通入賞に対する賞として定められた定数の賞球または特定入賞に対する賞として定められた定数の賞球を払い出すための払出信号を払出発射制御装置２９に出力し、払出発射制御装置２９が上記主制御装置２５からの定数の賞球を払い出すべく払出機構３１を駆動する。これによって、払出機構３１が賞球としての球を遊技機枠１の裏側から球皿４に払い出す。図５において、結合子Ｃは互いに接続され、結合子Ｄは互いに接続される。
【００２０】
図２を参照し、パチンコ機の制御データ送受信装置の概略について説明する。制御データ送受信装置は、図５の表示灯制御装置２８と複数の表示灯部品６；７；１９との間で制御データであるシリアルデータを送受信する部分を例として説明する。図２では、図５の表示灯制御装置２８が送信側装置４１を構成し、図５の複数の表示灯部品６；７または複数の表示灯部品１９が第１・第２受信側装置４２；４３を構成する。そして、送信側装置４１と第１・第２受信側装置４２；４３とが、１つの送信ライン４４で互いに接続される。送信ライン４４は送信側装置４１から出力された制御データであるシリアルデータを第１・第２受信側装置４２；４３を経由して送信側装置４１に戻す配線形式になっている。
【００２１】
送信側装置４１は出力手段４５と判定手段４６とを備える。第１受信側装置４２は、１つの回路基板４７に、シフトレジスタ４８と前段ラッチ回路４９と後段ラッチ回路５０とドライバ５１と表示灯５２とを備える。第２受信側装置４３は、１つの回路基板５３に、シフトレジスタ５４と前段ラッチ回路５５と後段ラッチ回路５６とドライバ５７と表示灯５８とを備える。シフトレジスタ４８；５４と前段ラッチ回路４９；５５および後段ラッチ回路５０；５６は、８ビット形式である。表示灯５２；５８は、図５の表示灯２１−２３のいずれか２つに相当する。例えば、表示灯５２が図５における左側のサイドランプである表示灯部品１９に対する表示灯２３とし、表示灯５８が図５における右側のサイドランプである表示灯部品１９に対する表示灯２３とする。
【００２２】
図１を参照し、図２に示した制御データ送受信装置の詳細について説明する。送信側装置４１の出力手段４５と判定手段４６と第１受信側装置４２のシフトレジスタ４８と第２受信側装置４３のシフトレジスタ５４とが互いに図２の送信ライン４４に相当するデータ線５９で接続される。具体的には、出力手段４５とシフトレジスタ４８のＳ−ＩＮ端子６０とが互いにデータ線５９で接続され、シフトレジスタ４８のＳ−ＯＵＴ端子６１とシフトレジスタ５４のＳ−ＩＮ端子６２とが互いにデータ線５９で接続され、シフトレジスタ５４のＳ−ＯＵＴ端子６３と判定手段４６とが互いにデータ線５９で接続される。出力手段４５とシフトレジスタ４８のクロックＩＮ端子６４とシフトレジスタ５４のクロックＩＮ端子６５とが互いにクロック線６６で接続される。
【００２３】
出力手段４５と前段ラッチ回路４９の前段ラッチＩＮ端子６７と前段ラッチ回路５５の前段ラッチＩＮ端子６８とが互いに前段ラッチ線６９で接続される。出力手段４５と後段ラッチ回路５０の後段ラッチＩＮ端子７０と後段ラッチ回路５６の後段ラッチＩＮ端子７１とが互いに後段ラッチ線７２で接続される。シフトレジスタ４８と前段ラッチ回路４９と後段ラッチ回路５０とドライバ５１とが互いに８本のデータ線で接続される。シフトレジスタ５４と前段ラッチ回路５５と後段ラッチ回路５６とドライバ５７とが互いに８本のデータ線で接続される。ドライバ５１と表示灯５２とが互いに電力線で接続される。ドライバ５７と表示灯５８とが互いに電力線で接続される。図１において、結合子Ａは互いに接続され、結合子Ｂは互いに接続される。
【００２４】
第１実施形態の動作について図１と図３とを用いて説明する。図１の出力手段４５が図３に示す１６ビットのシリアルデータＤ１を図１のデータ線５９に出力しかつ図３に示す当該シリアルデータＤ１と同じビット数のクロック信号ＣＳを図１のクロック線６６に出力する。これによって、図１のシフトレジスタ５４がクロック線６６からの図３に示すクロック信号ＣＳにより図１に示すデータ線５９からの１６ビットのシリアルデータＤ１のうちの前半部の８ビット（以下、先８ビットという）のシリアルデータＤ２（図３参照）を先入れ先出し（ＦＩＦＯ）方式でパラレルデータとして取り込み、図１のシフトレジスタ４８がクロック線６６からのクロック信号によりデータ線５９からの１６ビットのシリアルデータＤ１のうちの後半部の８ビット（以下、後８ビットという）のシリアルデータＤ３（図３参照）を先入れ先出し方式でパラレルデータとして取り込む。
【００２５】
このように図１の出力手段４５からデータ線５９に出力された図３に示す１６ビットのシリアルデータＤ１が先入れ先出し方式で図１のシフトレジスタ４８；５４に８ビットずつ分配された後、図１の出力手段４５が図３の前段ラッチ信号ＲＳ１を図１の前段ラッチ線６９に出力する。これによって、図１の前段ラッチ線６９から図３の前段ラッチ信号ＲＳ１を受信した図１の前段ラッチ回路４９がシフトレジスタ４８から図３に示す後８ビットのシリアルデータＤ３に相当するパラレルデータを保持し、図１の前段ラッチ線６９から図３の前段ラッチ信号ＲＳ１を受信した図１の前段ラッチ回路５５がシフトレジスタ５４から図３に示す先８ビットのシリアルデータＤ２に相当するパラレルデータを保持する。
【００２６】
この後、図１の出力手段４５が上記１６ビットのシリアルデータＤ１と同じビット数の空シリアルデータＤ４（図３参照）を図１のデータ線５９に出力しかつ１６ビットの空シリアルデータＤ４と同じビット数のクロック信号ＣＳ（図３参照）を図１のクロック線６６に出力する。これによって、図１のシフトレジスタ４８；５４から図３に示す先８ビットのシリアルデータＤ２と後８ビットのシリアルデータＤ３とが１６ビットの空シリアルデータＤ４で図１の送信側装置４１に押し出される。つまり、図３に示す１６ビットの空シリアルデータＤ４は、図１のシフトレジスタ４８；５４に取り込まれた図３に示す１６ビットのシリアルデータＤ１を図１の送信側装置４１に押し出すためのデータである。この空シリアルデータＤ４で押し出されることによって、図３に示す１６ビットのシリアルデータＤ１が図１の第１・第２受信側装置４２；４３を経由して送信側装置４１に戻される。
【００２７】
このように図３に示す１６ビットのシリアルデータＤ１が図１のシフトレジスタ４８；５４から送信側装置４１に戻されると、図１の判定手段４６が送信側装置４１に戻された図３の１６ビットのシリアルデータＤ１を図１の上記第１・第２受信側装置４２；４３に出力した図３の１６ビットのシリアルデータＤ１と一致するか不一致であるかを判定し、その判定結果を図１の出力手段４５に出力する。図１の判定手段４６から一致判定結果が出力手段４５に出力されると、出力手段４５が図３の後段ラッチ信号ＲＳ２を図１の後段ラッチ線７２に出力する。これによって、図１の後段ラッチ線７２から図３の後段ラッチ信号ＲＳ２を受信した図１の後段ラッチ回路５０が前段ラッチ回路４９から図３に示す後８ビットのシリアルデータＤ３に相当するパラレルデータを保持し、図１の後段ラッチ線７２から図３の後段ラッチ信号ＲＳ２を受信した図１の後段ラッチ回路５６が前段ラッチ回路５５から図３に示す先８ビットのシリアルデータＤ２に相当するパラレルデータを保持する。
【００２８】
逆に、図１の判定手段４６から不一致判定結果が出力手段４５に出力されると、出力手段４５が上記データ線５９に出力した図３に示す１６ビットのシリアルデータＤ１と同じシリアルデータＤ１を図１のデータ線５９に再出力し、かつ、図３に示す当該１６ビットのシリアルデータＤ１と同じビット数のクロック信号ＣＳを図１のクロック線６６に再出力し、図１の出力手段４５からデータ線５９に出力された図３に示す１６ビットのシリアルデータＤ１が先入れ先出し方式で図１のシフトレジスタ４８；５４に８ビットずつ分配された後、図１の出力手段４５が図３の前段ラッチ信号ＲＳ１を図１の前段ラッチ線６９に再出力する。この前段ラッチ線６９から再出力された前段ラッチ信号を受信した前段ラッチ回路４９；５５は、上記再出力された新たな１６ビットのシリアルデータＤ１を更新するように保持する。その後、図１の出力手段４５が図３に示す再出力された１６ビットのシリアルデータＤ１と同じビット数の空シリアルデータＤ４を図１のデータ線５９に再出力しかつ図３に示す再出力された１６ビットの空シリアルデータＤ４と同じビット数のクロック信号ＣＳを図１のクロック線６６に出力する。この再出力された１６ビットの空シリアルデータＤ４で図１のシフトレジスタ４８；５４から図３に示す再出力された先８ビットのシリアルデータＤ２と後８ビットのシリアルデータＤ３とが図１の送信側装置４１に押し出される。
【００２９】
その後、図１の判定手段４６がシフトレジスタ４８；５４から送信側装置４１に戻された図３に示す再出力された１６ビットのシリアルデータＤ１を図２の上記第１・第２受信側装置４２；４３に出力した図３の再出力された１６ビットのシリアルデータＤ１と一致するか不一致であるかを判定し、その判定結果を図１の出力手段４５に出力する。図１の判定手段４６から一致判定結果が出力手段４５に出力されると、出力手段４５が図３の後段ラッチ信号ＲＳ２を図１の後段ラッチ線７２に出力する。これによって、図１の後段ラッチ線７２から出力された図３のラッチ信号ＲＳ３を受信した図１の後段ラッチ回路５０が前段ラッチ回路４９で保持されている図３に示す後８ビットの再出力されたシリアルデータＤ３に相当するパラレルデータを保持し、図１の後段ラッチ線７２から出力された図３の後段ラッチ信号ＲＳ２を受信した図１の後段ラッチ回路５６が前段ラッチ回路５５で保持されている図３に示す先８ビットの再出力されたシリアルデータＤ２に相当するパラレルデータを保持する。このように、図１の判定手段４６が出力手段４５からシフトレジスタ４８；５４に出力された１６ビットのシリアルデータＤ１と出力手段４５からシフトレジスタ４８；５４を経由して判定手段４６に戻された１６ビットのシリアルデータＤ１とからの一致判定結果を出力手段４５に出力するまで、出力手段４５が図１に示す１６ビットのシリアルデータＤ１の再出力を繰り返す。
【００３０】
そして、ドライバ５１は、後段ラッチ回路５０で保持された図３に示す上記の後８ビットのシリアルデータＤ３に相当するパラレルデータにより、図１の表示灯５２を点灯・点滅・消灯するように駆動する。ドライバ５７は、後段ラッチ回路５６で保持された図３に示す上記の先８ビットのシリアルデータＤ２に相当するパラレルデータにより、図１の表示灯５８を点灯・点滅・消灯するように駆動する。
【００３１】
図４を参照し、送信側装置４１と受信側装置７５との間での先入れ先出し方式で制御データであるシリアルデータＤ５を通信する処理について説明する。受信側装置７５は図２の第１・第２受信側装置４２；４３に相当し、シリアルデータＤ５は図３の１６ビットのシリアルデータＤ１に相当する。そして、受信側装置７５が図１のシフトレジスタ４８；５４に相当する図外のシフトレジスタを備え、当該図外のシフトレジスタが例えば８ビット形式であれば、シリアルデータＤ５は８ビットである。当該図外のシフトレジスタが例えば１６ビット形式であれば、シリアルデータＤ５は１６ビットになる。ステップ１０１では、送信側装置４１がシリアルデータＤ５を保有する。ステップ１０２では、送信側装置４１がシリアルデータＤ５を送信側装置４１から受信側装置７５に送信するデータ線７６に出力する。
【００３２】
ステップ１０３では、受信側装置７５がシリアルデータＤ５をデータ線７６から受信する。ステップ１０４では、送信側装置４１がシリアルデータＤ５と同数のビット数を有する空シリアルデータＤ６（図３の１６ビットの空シリアルデータＤ４に相当する）をデータ線７６に出力する。ステップ１０５では、受信側装置７５が空シリアルデータＤ６をデータ線７６から受信するのに伴い、空シリアルデータＤ６がシリアルデータＤ５を受信側装置７５から送信側装置４１に送信するデータ線７７に押し出す。ステップ１０６では、受信側装置７５が空シリアルデータＤ６をデータ線７７に出力するのに伴い、空シリアルデータＤ６がシリアルデータＤ５を送信側装置４１に押し出す。
【００３３】
第１実施形態の構造によれば、送信側装置４１と第１・第２受信側装置４２；４３（受信側装置７５）とが、送信側装置４１から出力された制御データであるシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）を第１・第２受信側装置４２；４３（受信側装置７５）を経由して送信側装置４１に戻す巡回形式のデータ線５９と、クロック信号ＣＳを送信側装置４１から第１・第２受信側装置４２；４３（受信側装置７５）に出力するクロック線６６と、前段ラッチ信号ＲＳ１を送信側装置４１から第１・第２受信側装置４２；４３（受信側装置７５）に出力する前段ラッチ線６９と、後段ラッチ信号ＲＳ２を送信側装置４１から第１・第２受信側装置４２；４３（受信側装置７５）に出力する後段ラッチ線７２とで接続され、送信側装置４１が出力手段４５と判定手段４６とを備え、出力手段４５がシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）をデータ線５９に出力しかつシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と同じビット数のクロック信号ＣＳをクロック線６６に出力した後、前段ラッチ信号ＲＳ１を前段ラッチ線６９に出力し、その後、出力手段４５がシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と同じビット数の空シリアルデータＤ４（Ｄ６）をデータ線５９に出力しかつ空シリアルデータＤ４（Ｄ６）と同じビット数のクロック信号ＣＳをクロック線６６に出力し、判定手段４６が第１・第２受信側装置４２；４３（受信側装置７５）を経由して送信側装置４１に戻されたシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）を第１・第２受信側装置４２；４３（受信側装置７５）に出力したシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と一致するか不一致であるかを判定し、その判定結果を出力手段４５に出力し、この判定手段４６からの一致判定結果により出力手段４５が後段ラッチ信号ＲＳ２を後段ラッチ線７２に出力し、判定手段４６からの不一致判定結果により出力手段４５がデータ線５９に出力したシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と同じシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）をデータ線５９に再出力し、第１・第２受信側装置４２；４３（受信側装置７５）がシフトレジスタ４８；５４と前段ラッチ回路４９；５５と後段ラッチ回路５０；５６とを備え、シフトレジスタ４８；５４がクロック線６６のシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と同じビット数のクロック信号ＣＳによりデータ線５９のシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）を先入れ先出し方式でパラレルデータとして取り込み、前段ラッチ回路４９；５５が前段ラッチ線６９からの前段ラッチ信号ＲＳ１によりシフトレジスタ４８；５４に取り込まれたパラレルデータを保持し、後段ラッチ回路５０；５６が後段ラッチ線７２からの後段ラッチ信号ＲＳ２により前段ラッチ回路４９；５５に保持されたパラレルデータを保持する。
【００３４】
したがって、送信側装置４１がシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）とクロック信号ＣＳとを出力すると、シフトレジスタ４８；５４がクロック信号ＣＳでシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）を先入れ先出し方式でパラレルデータとして取り込み、次に、送信側装置４１が前段ラッチ信号ＲＳ１を前段ラッチ回路４９；５５に出力すると、前段ラッチ回路４９；５５がシフトレジスタ４８；５４からパラレルデータを保持し、受信側装置４２；４３から送信側装置４１に戻されたシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）が受信側装置４２；４３に出力したシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と一致する場合は、送信側装置４１が後段ラッチ信号ＲＳ２を後段ラッチ回路５０；５６に出力し、後段ラッチ回路５０；５６が前段ラッチ回路４９；５５からパラレルデータを保持する一方、上記シリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）の不一致の場合は、送信側装置４１が上記出力したシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と同じシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）をシフトレジスタ４８；５４に再出力する。
【００３５】
これによって、送信側装置４１から第１・第２受信側装置４２；４３（受信側装置７５）に制御データを送信するデータ線５９；７６にノイズが侵入し、当該ノイズの侵入によって、データ線５９；７６のシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）が正規でない間違ったシリアルデータに変換された場合、当該間違ったシリアルデータが第１・第２受信側装置４２；４３（受信側装置７５）に正規のシリアルデータとして保持されることなく破棄されるとともに、当該間違ったシリアルデータが第１・第２受信側装置４２；４３（受信側装置７５）から送信側装置４１に戻され、判定手段４６における判定が「正」となるまで正規のシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）が送信側装置４１から第１・第２受信側装置４２；４３（受信側装置７５）に再出力されるので、第１・第２受信側装置４２；４３（受信側装置７５）が正確な制御データで動作することができる。
【００３６】
要するに、第１実施形態の構造によれば、送信側装置４１から出力された制御データであるシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）を第１・第２受信側装置４２；４３（受信側装置７５）を経由して送信側装置４１に戻す巡回形式であって、第１・第２受信側装置４２；４３（受信側装置７５）を経由して送信側装置４１に戻されたシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）が上記第１・第２受信側装置４２；４３（受信側装置７５）に出力したシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と不一致である場合に、上記第１・第２受信側装置４２；４３（受信側装置７５）に出力したシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）と同じシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）を再出力するので、アドレスデータやヘッダデータで送信側装置４１が送るべき正規の相手側である第１・第２受信側装置４２；４３（受信側装置７５）に正誤の不明なシリアルデータを送る場合に比べ、送信側装置４１が送るべき正規の相手側である第１・第２受信側装置４２；４３（受信側装置７５）に正規なシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）を送り、送信側装置４１が送るべき正規の相手側である第１・第２受信側装置４２；４３（受信側装置７５）に間違ったシリアルデータを送るような不都合を解消することができる。換言するならば、アドレスデータやヘッダデータを用いた通信の場合は送り先の正確さを追求したのに対し、第１実施形態の場合はデータの内容の正確さを追求したものである。
【００３７】
第１実施形態では、受信側装置４２；４３が複数であって、送信側装置４１から出力される制御データの流れに対する上流側の受信側装置４２におけるシフトレジスタ４８のＳ−ＯＵＴ端子６１と送信側装置４１から出力される制御データの流れに対する下流側の受信側装置４３におけるシフトレジスタ５４のＳ−ＩＮ端子６２とが互いに接続されたので、受信側装置４２が図５における左側のサイドランプである表示灯部品１９に対する回路基板４７、シフトレジスタ４８、前段ラッチ回路４９、後段ラッチ回路５０、ドライバ５１、表示灯５２から構成され、受信側装置４３が図５における右側のサイドランプである表示灯部品１９に対する回路基板５３、シフトレジスタ５４、前段ラッチ回路５５、後段ラッチ回路５６、ドライバ５７、表示灯５８から構成される。
【００３８】
したがって、図１の複数の受信側装置４２；４３が図５の遊技領域１２の左右に分離配置される場合であっても、図１の複数のシフトレジスタ４８；５４をデータ線５９に直列的に配置すればよい。この場合、シフトレジスタ４８を４ビット形式とし、シフトレジスタ５４を８ビット形式にしてもよい。この場合、送信側装置４１から受信側装置４２；４３に出力されるシリアルデータＤ１は１２ビットである。また、複数の受信側装置４２；４３の個数は２つに限定されるものではなく、３個以上であってもよい。例えば、複数の受信側装置が３個であり、各受信側装置が同じビット形式のシフトレジスタを１個ずつ備える場合であって、１個のシフトレジスタが８ビット形式であるならば、送信側装置４１から３個の受信側装置に出力されるシリアルデータＤ１は２４ビットである。
【００３９】
図１の送信側装置４１を図５の主制御装置２５で構成し、図４の受信側装置７５を図５の図柄制御装置２６または音制御装置２７または払出発射制御装置２９で構成したり、または、図１の送信側装置４１を図５の図柄制御装置２６で構成し、図４の受信側装置７５を図５の図柄表示器１４で構成したり、または、図１の送信側装置４１を図５の音制御装置２７で構成し、図４の受信側装置７５を図５のスピーカ２４の搭載される機構で構成したり、または、図１の送信側装置４１を図５の払出発射制御装置２９で構成し、図４の受信側装置７５を図５の払出機構３１または発射機構１１で構成したりしても同様に適用できる。
【００４０】
送信側装置４１から第１・第２受信側装置４２；４３（受信側装置７５）に出力される正規な制御データとしてのシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）は１６ビットに限定されるものではなく、シリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）のビット数は、第１・第２受信側装置４２；４３（受信側装置７５）に先入れ先出し方式のために設けられたシフトレジスタ４８；５４との合計のビット数であれば、４ビットまたは８ビットまたは３２ビットまたはそれ以上のビットであってもよい。
【００４１】
具体的には、第１・第２受信側装置４２；４３（受信側装置７５）が１つであって、当該１つの受信側装置が４ビット形式のシフトレジスタを１つ備えている場合には、送信側装置４１から上記１つの受信側装置に出力される正規な制御データとしてのシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）は４ビットである。また、第１・第２受信側装置４２；４３（受信側装置７５）が１つであって、当該１つの受信側装置が８ビット形式のシフトレジスタを１つ備えている場合には、送信側装置４１から上記１つの受信側装置に出力される正規な制御データとしてのシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）は８ビットである。また、第１・第２受信側装置４２；４３（受信側装置７５）が１つであって、当該１つの受信側装置が１６ビット形式のシフトレジスタを１つ備えている場合には、送信側装置４１から上記１つの受信側装置に出力される正規な制御データとしてのシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）は１６ビットである。また、第１・第２受信側装置４２；４３（受信側装置７５）が１つであって、当該１つの受信側装置が３２ビット形式のシフトレジスタを１つ備えている場合には、送信側装置４１から上記１つの受信側装置に出力される正規な制御データとしてのシリアルデータＤ１（Ｄ２；Ｄ３；Ｄ５）は３２ビットである。
【００４２】
図６および図７は第２実施形態である。図６はパチンコ機の制御データ送受信装置の詳細を示す。図７は制御データの送受信タイミングを示す。
【００４３】
図６を参照し、パチンコ機の制御データ送受信装置について説明する。図６において、図１の前段ラッチ回路４９；５５または後段ラッチ回路５０；５６のいずれか一方が図２の回路基板４７；５３から取り除かれ、残された前段ラッチ回路４９；５５または後段ラッチ回路５０；５６に相当するラッチ回路がラッチ回路７８；７９として図２の回路基板４７；５３に設けられる。そして、送信側装置４１の出力手段４５とラッチ回路７８；７９のラッチＩＮ端子８０；８１とがラッチ線８２で互いに接続される。ラッチＩＮ端子８０；８１は、図１の前段ラッチＩＮ端子６７；６８または後段ラッチＩＮ端子７０；７１のいずれかに相当する。ラッチ線８２は、図１の前段ラッチ線６９または後段ラッチ線７２のいずれかに相当する。
【００４４】
そして、シフトレジスタ４８；５４のそれぞれが８ビット形式であることから、図７に示す正誤判定データである８ビットのシリアルデータＤ７と制御データである１６ビットのシリアルデータ（先８ビットのシリアルデータＤ２と後８ビットのシリアルデータＤ３とからなる１６ビットのシリアルデータ）との連続した形式の２４ビットのシリアルデータＤ８が、図６の送信側装置４１からデータ線５９に出力される。つまり、２４ビットのシリアルデータＤ８は、正誤判定データである８ビットのシリアルデータＤ７をヘッダ部とし、制御データである１６ビットのシリアルデータをデータ部として構成した形式になっている。図６において、結合子Ｅは互いに接続される。
【００４５】
第２実施形態の動作について図６および図７を用いて説明する。図６の出力手段４５が図７に示す２４ビットのシリアルデータＤ８を図６のデータ線５９に出力しかつ図７に示す当該２４ビットのシリアルデータＤ８と同じビット数のクロック信号ＣＳを図６のクロック線６６に出力する。これによって、図７に示す２４ビットのシリアルデータＤ８のうちで制御データである１６ビットのシリアルデータが８ビットの正誤判定データであるシリアルデータＤ７を先入れ先出し方式でシフトレジスタ４８；５４を経由して判定手段４６に押し出した後、図６のシフトレジスタ５４がクロック線６６からの図７に示すクロック信号ＣＳにより図６に示すデータ線５９からの１６ビットの制御データであるシリアルデータのうちの前半部の８ビット（以下、先８ビットという）のシリアルデータＤ２（図７参照）を先入れ先出し方式でパラレルデータとして取り込み、図６のシフトレジスタ４８がクロック線６６からのクロック信号によりデータ線５９からの１６ビットの制御データであるシリアルデータのうちの後半部の８ビット（以下、後８ビットという）のシリアルデータＤ３（図７参照）を先入れ先出し方式でパラレルデータとして取り込む。
【００４６】
その後、図３に示す８ビットの正誤判定データであるシリアルデータＤ７が図６のシフトレジスタ４８；５４から送信側装置４１に戻されると、図１の判定手段４６が送信側装置４１に戻された図３に示す８ビットの正誤判定データであるシリアルデータＤ７を図２の上記受信側装置４２に出力した図７の８ビットの正誤判定データであるシリアルデータＤ７と一致するか不一致であるかを判定し、その判定結果を図６の出力手段４５に出力する。図６の判定手段４６から一致判定結果が出力手段４５に出力されると、出力手段４５が図７のラッチ信号ＲＳ３を図６のラッチ線８２に出力する。これによって、図６のラッチ線８２から図７のラッチ信号ＲＳ３を受信した図６のラッチ回路７９がシフトレジスタ４８から図７に示す先８ビットのシリアルデータＤ２に相当するパラレルデータを保持し、図６のラッチ線８２から図７のラッチ信号ＲＳ３を受信した図６のラッチ回路７８がシフトレジスタ４８から図７に示す後８ビットのシリアルデータＤ３に相当するパラレルデータを保持する。
【００４７】
逆に、図６の判定手段４６から不一致判定結果が出力手段４５に出力されると、出力手段４５が上記データ線５９に出力した図７に示す２４ビットのシリアルデータＤ８と同じシリアルデータを図６のデータ線５９に再出力しかつ図７に示す当該２４ビットのシリアルデータＤ８と同じビット数のクロック信号ＣＳを図６のクロック線６６に再出力する。これによって、再出力された２４ビットのシリアルデータＤ８のうちで制御データである１６ビットのシリアルデータが８ビットの正誤判定データであるシリアルデータＤ７を先入れ先出し方式でシフトレジスタ４８；５４を経由して判定手段４６に押し出した後、図６のシフトレジスタ５４がクロック線６６からの図７に示すクロック信号ＣＳにより図６に示すデータ線５９からの再出力された１６ビットの制御データであるシリアルデータのうちの先８ビットのシリアルデータＤ２（図７参照）を先入れ先出し方式でパラレルデータとして取り込み、図６のシフトレジスタ４８がクロック線６６からのクロック信号によりデータ線５９からの１６ビットの制御データであるシリアルデータのうちの後８ビットの再出力されたシリアルデータＤ３（図７参照）を先入れ先出し方式でパラレルデータとして取り込む。
【００４８】
その後、図６の判定手段４６がシフトレジスタ４８；５４から送信側装置４１に戻された図３に示す再出力された８ビットの正誤判定データであるシリアルデータＤ７を図２の上記受信側装置４２に出力した図７の８ビットの正誤判定データであるシリアルデータＤ７と一致するか不一致であるかを判定し、その判定結果を図６の出力手段４５に出力する。図６の判定手段４６から一致判定結果が出力手段４５に出力されると、出力手段４５が図７のラッチ信号ＲＳ３を図６のラッチ線８２に再出力する。これによって、図６のラッチ線８２から図７の再出力されたラッチ信号ＲＳ３を受信した図６のラッチ回路７９がシフトレジスタ４８から図７に示す先８ビットの再出力されたシリアルデータＤ２に相当するパラレルデータを保持し、図６のラッチ線８２から図７の再出力されたラッチ信号ＲＳ３を受信した図６のラッチ回路７８がシフトレジスタ４８から図７に示す後８ビットの再出力されたシリアルデータＤ３に相当するパラレルデータを保持する。このように、図６の判定手段４６が８ビットの正誤判定データであるシリアルデータＤ７から一致判定結果を出力手段４５に出力するまで、出力手段４５が図７に示す２４ビットのシリアルデータＤ８の再出力を繰り返す。
【００４９】
そして、ドライバ５１は、ラッチ回路７８で保持された図７に示す上記の後８ビットのシリアルデータＤ３に相当するパラレルデータにより、図６の表示灯５２を点灯・点滅・消灯するように駆動する。ドライバ５７は、ラッチ回路７９で保持された図３に示す上記の先８ビットのシリアルデータＤ２に相当するパラレルデータにより、図６の表示灯５８を点灯・点滅・消灯するように駆動する。
【００５０】
第２実施形態の構造によれば、正誤判定データである８ビットのシリアルデータＤ７と制御データである１６ビットのシリアルデータ（先８ビットのシリアルデータＤ２と後８ビットのシリアルデータＤ３とからなる１６ビットのシリアルデータ）との連続した形式の２４ビットのシリアルデータＤ８が送信側装置４１から受信側装置４２に出力されると、ヘッド部である正誤判定データである８ビットのシリアルデータＤ７が制御データである先８ビットのシリアルデータＤ２と後８ビットのシリアルデータＤ３とで受信側装置４２から送信側装置４１に先入れ先出し方式で押し出す巡回形式であって、この押し出された正誤判定データである８ビットのシリアルデータＤ７が上記送信側装置４１から受信側装置４２に出力された正誤判定データである８ビットのシリアルデータＤ７と一致するまで、上記送信側装置４１から受信側装置４２への正誤判定データである８ビットのシリアルデータＤ７と制御データである先８ビットのシリアルデータＤ２と後８ビットのシリアルデータＤ３との連続した形式の２４ビットのシリアルデータＤ８が再出力される。よって、第１実施形態よりも受信側装置４２で受信する先８ビットのシリアルデータＤ２と後８ビットのシリアルデータＤ３との正確さは低下するが、受信側装置４２が送信側装置４１から送られてきたアドレスデータやヘッダデータで受信すべきか否かを判定する場合に比べて、制御対象である表示灯５２；５８を正確に動作することができる。
【図面の簡単な説明】
【図１】 第１実施形態の制御データ送受信装置の詳細を示す模式図。
【図２】 第１実施形態の制御データ送受信装置の概略を示す模式図。
【図３】 第１実施形態の制御データの送受信を示すタイミングチャート。
【図４】 第１実施形態の制御データの送受信処理を示すフローチャート。
【図５】 第１実施形態のパチンコ機を示す模式図。
【図６】 第２実施形態の制御データ送受信装置の詳細を示す模式図。
【図７】 第２実施形態の制御データの送受信を示すタイミングチャート。
【符号の説明】
４１ 送信側装置
４２ 第１受信側装置（受信側装置）
４３ 第２受信側装置（受信側装置）
４５ 出力手段
４６ 判定手段
４８；５４ シフトレジスタ
４９；５５ 前段ラッチ回路
５０；５６ 後段ラッチ回路
５９ データ線
６１ Ｓ−ＯＵＴ端子
６２ Ｓ−ＩＮ端子
６６ クロック線
６９ 前段ラッチ線
７２ 後段ラッチ線
７５ 受信側装置
ＣＳ クロック信号
Ｄ１；Ｄ２；Ｄ３；Ｄ５；Ｄ７；Ｄ８ シリアルデータ
Ｄ４；Ｄ６ 空シリアルデータ
ＲＳ１ 前段ラッチ信号
ＲＳ２ 後段ラッチ信号
ＲＳ３ ラッチ信号

Claims (3)

1. 送信側装置と受信側装置とが、送信側装置から出力された制御データであるシリアルデータを受信側装置を経由して送信側装置に戻す巡回形式のデータ線と、クロック信号を送信側装置から受信側装置に出力するクロック線と、前段ラッチ信号を送信側装置から受信側装置に出力する前段ラッチ線と、後段ラッチ信号を送信側装置から受信側装置に出力する後段ラッチ線とで接続され、
   上記送信側装置が出力手段と判定手段とを備え、この出力手段がシリアルデータをデータ線に出力しかつシリアルデータと同じビット数のクロック信号をクロック線に出力した後、前段ラッチ信号を前段ラッチ線に出力し、その後、上記出力手段が上記シリアルデータと同じビット数の空シリアルデータをデータ線に出力しかつ空シリアルデータと同じビット数のクロック信号をクロック線に出力し、上記判定手段が受信側装置を経由して送信側装置に戻されたシリアルデータを上記受信側装置に出力したシリアルデータと一致するか不一致であるかを判定し、その判定結果を出力手段に出力し、この判定手段からの一致判定結果により上記出力手段が後段ラッチ信号を後段ラッチ線に出力し、上記判定手段からの不一致判定結果により上記出力手段が上記データ線に出力したシリアルデータと同じシリアルデータをデータ線に再出力し、
   上記受信側装置がシフトレジスタと前段ラッチ回路と後段ラッチ回路とを備え、このシフトレジスタがクロック線のシリアルデータと同じビット数のクロック信号によりデータ線のシリアルデータを先入れ先出し方式でパラレルデータとして取り込み、上記前段ラッチ回路が前段ラッチ線からの前段ラッチ信号により上記シフトレジスタに取り込まれたパラレルデータを保持し、上記後段ラッチ回路が後段ラッチ線からの後段ラッチ信号により上記前段ラッチ回路に保持されたパラレルデータを保持することを特徴とする遊技機の制御データ送受信装置。
2. 送信側装置と受信側装置とが、送信側装置から出力された正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータを受信側装置を経由して送信側装置に戻す巡回形式のデータ線と、クロック信号を送信側装置から受信側装置に出力するクロック線と、ラッチ信号を送信側装置から受信側装置に出力するラッチ線とで接続され、
   上記送信側装置が出力手段と判定手段とを備え、この出力手段が正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータをデータ線に出力しかつこの出力された正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータと同じビット数のクロック信号をクロック線に出力することによって、この出力されたシリアルデータのうちで制御データであるシリアルデータが正誤判定データであるシリアルデータを判定手段に押し出した後、上記判定手段が受信側装置を経由して送信側装置に戻された正誤判定データであるシリアルデータを上記受信側装置に出力した正誤判定データであるシリアルデータと一致するか不一致であるかを判定し、その判定結果を出力手段に出力し、この判定手段からの一致判定結果により上記出力手段がラッチ信号をラッチ線に出力し、上記判定手段からの不一致判定結果により上記出力手段が上記データ線に出力した正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータと同じシリアルデータをデータ線に再出力し、
   上記受信側装置がシフトレジスタとラッチ回路とを備え、このシフトレジスタがクロック線の正誤判定データであるシリアルデータと制御データであるシリアルデータとの連続した形式のシリアルデータと同じビット数のクロック信号によりデータ線の制御データであるシリアルデータが先入れ先出し方式で正誤判定データであるシリアルデータを押し出すとともに当該データ線の制御データであるシリアルデータを先入れ先出し方式でパラレルデータとして取り込み、上記ラッチ回路がラッチ線からのラッチ信号により上記シフトレジスタに取り込まれたパラレルデータを保持することを特徴とする遊技機の制御データ送受信装置。
3. 受信側装置が複数である場合、送信側装置に対する上流側の受信側装置におけるシフトレジスタのＳ−ＯＵＴ端子と送信側装置に対する下流側の受信側装置におけるシフトレジスタのＳ−ＩＮ端子とが互いに接続されたことを特徴とする請求項１または請求項２記載の遊技機の制御データ送受信装置。

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