JP5769256B2 - 容量−電圧インタフェース回路及び関連する動作方法 - Google Patents

容量−電圧インタフェース回路及び関連する動作方法 Download PDF

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Description

本発明は、一般に電子回路に関する。より詳細には、本発明の実施形態は、測定容量の変化を電圧に変換するセンサインタフェース回路に関する。
従来技術には、物理的現象を検出または測定する電子センサ、トランスデューサ、回路が多数存在する。例えば、加速度計は、運動、物理的方向の変化、振動、揺動、等を検出する小型のセンサ部品として実現できる。小型の加速度計は、移動体デバイス、ポータブルビデオゲーム機、デジタルメディアプレイヤーなど様々な用途に含まれる。そうしたデバイスにおける加速度計は、そのデバイスの画面が横方向及び縦方向のいずれに配向されているかを検出するため、スリープモードとアクティブモードとの間を遷移させるため、ユーザ入力を取得するため（例えば、デバイスに震動を与えることはユーザのコマンドを表す場合がある）等に使用される。
ポータブルデバイスにおける加速度計は、容量式感知セルにより実装されることが多くある。この文脈において、容量式感知セルは複数のキャパシタを備えており、該複数のキャパシタは、その加速によってセルの容量が変化するように配置及び印加されている。通常の用途では、測定容量の差は、適切に処理または解析を行うことの可能な電圧に変換される。特に、測定容量差を相当するアナログ電圧に変換するために、容量−電圧インタフェース回路が用いられる。しかしながら、そうした容量−電圧変換に関連する相対的に低い電圧レベルのため、このアナログ電圧は、後のアナログ−デジタル変換用の適切なダイナミックレンジを提供するように増幅される。
従来の容量−電圧インタフェース回路では、３つの主要な素子または段、すなわち、容量式感知セル、容量−電圧変換に関連する第１増幅段、及びアナログ電圧増幅に関連する第２増幅段が用いられる。注目すべきことに、各増幅段は少なくとも１つの異なる演算増幅器または回路を備える。従って、最少でも、従来のアーキテクチャには２つの異なる別個の演算増幅器が含まれる。
容量−電圧インタフェース回路の一実施形態の概略図。 スイッチングアーキテクチャを用いて異なる回路トポロジに配置及び再構成される電気部品を示す図。 容量−電圧変換処理の一実施形態を示すフローチャート。 リセットトポロジ及び構成に配置された容量−電圧インタフェース回路の一実施形態を示す回路図。 初期の容量−電圧トポロジ及び構成に配置された容量−電圧インタフェース回路の一実施形態を示す回路図。 最終の容量−電圧トポロジ及び構成に配置された容量−電圧インタフェース回路の一実施形態を示す回路図。 初期の増幅トポロジ及び構成に配置された容量−電圧インタフェース回路の一実施形態を示す回路図。 最終の増幅トポロジ及び構成に配置された容量−電圧インタフェース回路の一実施形態を示す回路図。 図４〜８に示したものなど容量−電圧インタフェース回路の一実施形態の動作に関連した例示的な動作状態及び電圧を示すタイミング図。
本発明に記載された技術は容量式感知セルと共に使用できる。そうした感知セルは加速度計などの電子センサにおいて一般に見られるが、容量式感知セルの特定の実装または用途は実施形態毎に異なってよい。より詳細には、本明細書に記載の主題は、変換及び増幅のために１つの演算増幅器しか備えていない再構成可能な容量−電圧インタフェース回路に関する。この文脈における、１つの演算増幅のみの使用は、２つ以上の演算増幅デバイスを使用する従来のアーキテクチャに対して、パッケージングサイズを減少させるととともにホストデバイスまたはシステムの電力消費を減少させるには好ましい。こうした一実装は許容可能に機能する場合もあるが、パッケージング及び電力消費の両方の観点においては、２つ以上の演算増幅器の使用は好ましくない。これに関して、集積回路のダイ面積を減少させ、従って、移動体デバイスの総フットプリントを減少させることが通常好ましい。従って、容量−電圧インタフェース回路の物理的な大きさ及び電力消費を減少させることが好ましい。
図１は容量−電圧インタフェース回路１００の一実施形態の概略図である。この実施形態の回路１００は、一般に、容量式感知セル１０２、容量−電圧変換及び電圧増幅を実行するモジュール１０４、アナログ−デジタル変換器（ＡＤＣ）１０６、再構成またはスイッチングアーキテクチャ１０８を備える。いくつかの実施形態では、容量式感知セル１０２は個別のデバイスまたはパッケージとして実装され、回路１００の残りの部分は容量式感知セル１０２に結合された特定用途向け集積回路（ＡＳＩＣ）として実装される。簡潔のため、容量感知、集積回路設計、増幅器設計及び動作、回路の他の機能態様（及び、回路の個別の動作素子）に関連した従来技術については、本明細書には詳細に記載しない場合がある。さらにまた、本明細書の様々な図に示す接続線は種々の要素間の例示的な機能的な関係および／または物理的な接続を表すことを意図したものである。集積回路の一実施形態において、多くの代替のまたは追加の機能的な関係または物理的な接続が存在し得ることが理解されるものである。
容量式感知セル１０２は、その容量が、自身の加速度、運動、物理的方向、および／または他の測定されるパラメータの関数であるように適切に構成されている。以下に詳述する通り、容量式感知セル１０２は従来の設計によるものであってもよく、直列に接続された２つのキャパシタであってもよい。スイッチングアーキテクチャ１０８は、容量式感知セル１０２をモジュール１０４に必要に応じて選択的に接続するため、また回路１００を再配置、再構成するため、および／または回路１００の異なるトポロジを確立させるために使用される（以下により詳細に記載する）。
モジュール１０４は、好適には、１つの（且つ唯一の）演算増幅器を、種々のキャパシタ、また場合によっては他の回路素子と共に備える。注目すべきことに、モジュール１０４は、容量−電圧変換動作と、それに加えてホストデバイスの加速、運動、震動、物理的方向、または震動を表す増幅した出力電圧を生じる関連する電圧増幅動作とを実行するように適切に構成されている。この実施形態において、モジュール１０４の増幅した出力電圧はＡＤＣ１０６に供給され、次いで、この増幅した出力電圧が等価なデジタル表現に変換される。以下に記載するように、ＡＤＣ１０６のキャパシタは、動作中、必要に応じてスイッチングされるようにモジュール１０４に接続されている。つまり、図１にはＡＤＣ１０６がモジュール１０４に接続されているように示すが、それらの素子の間の結合は必要な場合にのみ確立される。ＡＤＣ１０６の動作は周知の原理に従ってよく、ＡＤＣ１０６の設計、構成、及び機能について本明細書には詳細に記載しない。ＡＤＣ１０６のビット分解能は、特定用途の必要に対応するように選択される。
スイッチングアーキテクチャ１０８は、所与の時点において、回路１００の回路素子の特定の回路トポロジ及び構成を決定し、それらに影響を与えるという点で、容量式感知セル１０２、モジュール１０４、及びＡＤＣ１０６に関連付けられている。スイッチングアーキテクチャ１０８は、トランジスタ式スイッチなど任意の数のコントローラブルスイッチまたはスイッチング素子を用いて実現されてよい。
スイッチングアーキテクチャ１０８における各スイッチの状態、モード、または条件は、好適には、適切なプロセッサ制御ロジック（図示せず）により制御される。このようにして、ホストデバイスのプロセッサは、本明細書に記載の種々の動作をサポートすべく、必要に応じてスイッチングアーキテクチャ１０８を制御するように適切にプログラムされることが可能である。注目すべきことに、図１にはスイッチングアーキテクチャ１０８を個別のブロックとして示すが、実用に際して、スイッチングアーキテクチャ１０８は回路１００を通じて分散するように実装されてよい。例えば、１つ以上のスイッチが容量式感知セル１０２に集積され、または接続されてもよく、任意の数のスイッチが容量式感知セル１０２とモジュール１０４との「間に」配置されてよく、１つ以上の他のスイッチがモジュール１０４に集積され、または接続されてもよく、さらに他のスイッチがモジュール１０４とＡＤＣ１０６との「間に」配置されてもよい。単純かつ明瞭のため、個々のスイッチは図に示されておらず、本明細書において詳細には記載されていない。
スイッチングアーキテクチャ１０８の動作の様子について、図２を参照して記載する。図２には、スイッチングアーキテクチャを用いて異なる回路トポロジに配置及び再構成される電気部品２００を示す。図２には、４つの電気部品２０２，２０４，２０６，２０８と、３つのスイッチ２１０，２１２，２１４とを示す。この実施形態において、スイッチングアーキテクチャは少なくとも３つのスイッチ２１０，２１２，２１４を備える。スイッチ２１０は、部品２０２を第１電圧レベルＶ１、第２電圧レベルＶ２、または部品２０６に接続するように制御される。スイッチ２１２は、部品２０４をＶ１、アナログ接地、または第３電圧レベルＶ３に接続するように制御される。部品２０２，２０４は共通ノード２１６において一体に接続される。スイッチ２１４の状態に応じて、共通ノード２１６は部品２０８に接続されるか、または部品２０８から切断される。
スイッチ２１０，２１２，２１４の特定の状態に応じて、電気部品２００は異なる回路トポロジ及び構成を形成する。より複雑な実装では、スイッチングアーキテクチャは、部品間に代替の伝導経路を確立し、素子及び部品の接続または互いからの切断を行い、および／またはキャパシタ、レジスタ、演算増幅器、および／または他の電気部品の組み合わされた機能を変更することが可能である。従って、戻って図１を参照すると、スイッチングアーキテクチャ１０８は任意の数の個別のスイッチング素子を備えてよく、該スイッチング素子は、様々な電機部品、並びに容量式感知セル１０２、モジュール１０４、および／またはＡＤＣ１０６の電気導体と協働し、異なるモードの動作または機能フェーズをサポートする異なるトポロジに回路１００を再配置及び再構成する。例えば、以下に記載するように、スイッチングアーキテクチャ１０８は、好適には、回路１００がリセットフェーズ、１つ以上の容量−電圧（Ｃ２Ｖ）フェーズ、及び１つ以上の増幅フェーズにおいて動作可能であるように制御される。加えて、スイッチングアーキテクチャ１０８は、回路１００をアナログ−デジタル変換フェーズで動作するように制御されることが可能である。
図３は、回路１００などの容量−電圧インタフェース回路によって実行される容量−電圧変換処理３００の一実施形態を示すフローチャートである。処理３００に関連して実行される様々なタスクは、ソフトウェア、ハードウェア、ファームウェア、またはこれらの組み合わせによって実行されてよい。処理３００は任意の数の追加のまたは代替のタスクを含んでよいこと、図３に示すタスクは示した順番で実行される必要はないこと、処理３００は本明細書に詳細には記載されていない追加の機能を有する、より包括的な手続または処理に含まれてよいことが認められる。実用に際して、処理３００の一部は、記載したシステムの様々な素子（例えば、スイッチングアーキテクチャ、１つ以上のスイッチ、増幅器回路、ＡＤＣ回路等）によって実行されてよい。これに関して、処理３００は、異なるトポロジ及び構成に配置された容量−電圧インタフェース回路４００の一実施形態を示す図４〜８をさらに参照して記載される。回路４００はモジュール１０４に実装されてもよく、モジュール１０４と共に利用されてもよい（図１を参照）。
回路４００の実施形態は、次の部品及び素子、すなわち、第１感知キャパシタ４０４（Ｃｐで示す）（第２感知キャパシタ４０６（ＣＮで示す）と直列に接続されている）を有する容量式感知セル４０２と、演算増幅器４０８と、演算増幅器４０８用のオフセットキャパシタ４１０（ＣＤＳで示す）と、演算増幅器４０８用の第１フィードバックキャパシタ４１２（ＣＦ１で示す）、演算増幅器４０８用の第２フィードバックキャパシタ４１４（ＣＦ２で示す）、演算増幅器４０８用の第１負荷キャパシタ４１６（ＣＧ１で示す）、演算増幅器４０８用の第２負荷キャパシタ４１８（ＣＧ２で示す）を含むが、これに限定されるものではない。注目すべきことに、以下により詳細に説明するように、適切に制御されたスイッチングアーキテクチャ（図１を参照）では、演算増幅器４０８が容量−電圧変換用及び電圧増幅用に用いられるように、回路４００が複数の異なるフェーズ及びモードによる動作に再構成される。実際の回路トポロジ及び構成は回路４００の動作中に変更されるが、上記において挙げた主要な回路素子及び部品は様々な動作フェーズを通じて使用される。
回路４００において使用されるキャパシタの具体的な公称値は、所与の用途の必要に適するように選択されてよい。本明細書に記載の好ましい実施形態では、キャパシタは単位容量に対する値を有すると仮定され、この単位容量は、第１フィードバックキャパシタ４１２の容量として定義される。この例における相対的な容量値は次の通りである。
Figure 0005769256
上式において、ＣＰは第１感知キャパシタ４０４の容量であり、ＣＮは第２感知キャパシタ４０６の容量であり、ＣＦ１は第１フィードバックキャパシタ４１２の容量であり、ＣＦ２は第２フィードバックキャパシタ４１４の容量であり、ＣＧ１は第１負荷キャパシタ４１６の容量であり、ＣＧ２は第２負荷キャパシタ４１８の容量であり、ＣＵは単位容量であり、Ｃ０はゼロ加速度における感知キャパシタの容量であり、ｄＣは容量式感知セル４０２の加速、運動、または位置によって生じる容量の差であり、ＮはＣＧ２のための可変容量を用いる回路４００のゲインのトリミングの必要に応じて選択可能な乗数である。実用に際して、ＣＵの値はキャパシタのミスマッチ及び寄生に応じて異なるが、それらは様々な技術によって異なる。幾つかの実施例では、ＣＵの値はほぼＣｏの値と等しい。当然ながら、ＣＵの実際の値はこの代表的な範囲より大きい場合も小さい場合もある。Ｃ０はゼロ加速度における感知キャパシタの容量であり、Ｃ０はより高い感度を達成する目的におけるトランスデューサ設計考慮事項として重要である。差の容量ｄＣは、１．０Ｇの加速度に相当する感知キャパシタの容量の変化を表す。
図３を再び参照すると、特定の実施形態では、処理３００はホストデバイスの加速度、動き、運動、振動、震動、および／または位置を監視するために、連続して、反復的に実行される。これに関して、処理３００は進行中にリアルタイムに繰り返されてよい。例えば、いくつかの実用における実施形態では、処理３００の各反復は約５０マイクロ秒未満で完了する。従って、容量式感知セルの容量の変化を即座に検出するために、処理３００は極めて迅速に繰り返されることが可能である。実際のサイクル時間は、関連するクロック周波数に応じて異なる。一例として、１５０ｋＨｚのクロック周波数では、容量から電圧への変換（４サイクル）を完了させる総時間は、２６．６７マイクロ秒である。従って、総時間はクロック周波数の増減によって変更可能である。
この実施形態では、処理３００は、回路４００の素子を所定のリセットトポロジ及び構成に配置することによって開始する（タスク３０２）。リセットフェーズ中、回路４００が初期化されるなどして、次の容量−電圧変換動作の準備が行われる。図４には、リセットフェーズ中の動作に適している１つの代表的トポロジに配置された回路４００を示す。第１感知セル４０４は第２感知セル４０６に直列である、すなわち、第１感知キャパシタ４０４の１つの導体（図４の底部導体）及び第２感知キャパシタ４０６の１つの導体（図４の頂部導体）は共通ノード４２０に接続され、共通ノード４２０を共有する。容量式感知セル４０２の出力は共通ノード４２０から得られる。容量式感知セル４０２は、第１感知キャパシタ４０４に関連する第１センサ電圧ノード４２２と、第２感知キャパシタ４０６に関連する第２センサ電圧ノード４２４とを備える。図４では、第１センサ電圧ノード４２２は第１感知キャパシタ４０４の頂部導体に相当し、第２センサ電圧ノード４２４は第２感知キャパシタ４０６の底部導体に相当する。
演算増幅器４０８は、１つ以上のスイッチング素子（図示せず）を用いて、容量式感知セル４０２に選択的に接続するように適合されている。図４に示すように、容量式感知セル４０２は次のようにしてリセットされる。すなわち、演算増幅器４０８に関連するフィードバックノード４２６から共通ノード４２０を切断し、第１センサ電圧ノード４２２に励起電圧（ＶＥＸＣＩで示す）を印加し、共通ノード４２０に基準電圧（ＶＲＥＦで示す）を印加し、第２センサ電圧ノード４２４においてアナログ接地を行うことによって行われる。代替の実施形態では、ＶＥＸＣＩは第２センサ電圧ノード４２４に印加される一方、第１センサ電圧ノード４２２がアナログ接地される。共通ノード４２０をフィードバックノード４２６から切断することによって、容量式感知セル４０２が回路４００の他の素子から有効に分離される。好適な実施形態では、ＶＥＸＣＩはＶＲＥＦの電圧値の２倍であり、これによって第１感知キャパシタ４０４及び第２感知キャパシタ４０６に等しい電荷が生じる。ＶＥＸＣＩはＶＲＥＦの電圧の２倍より大きくても小さくてもよいが、静電効果、変動、オフセット容量電圧、キャパシタ雑音を回避するために２倍の電圧が好ましい。特定の実施形態では、ＶＥＸＣＩは約３．６ボルトであり、ＶＲＥＦは約１．８ボルトである。
演算増幅器４０８は、反転入力ノード４２８、非反転入力ノード４３０、及び出力ノード４３２を備える。非反転入力ノード４３０は、図４〜８に示すように、ＶＲＥＦを受ける。オフセットキャパシタ４１０は、図４〜８に示すように、反転入力ノード４２８とフィードバックノード４２６との間に接続されている。周知のように、オフセットキャパシタ４１０は、演算増幅器４０８に関連するオフセット電圧を減少させる二重サンプリングのために用いられる。リセットフェーズ中、反転入力ノード４２８は出力ノード４３２に接続され、従って、演算増幅器４０８を電圧ホロワとして機能させる。
図４に示すリセットフェーズ中、第１フィードバックキャパシタ４１２及び第２フィードバックキャパシタの両方は、フィードバックノード４２６とＶＲＥＦとの間に接続される。つまり、第１フィードバックキャパシタ４１２の１つの導体はフィードバックノード４２６に接続される一方、ＶＲＥＦは別の導体に印加される。同様に、第２フィードバックキャパシタ４１４の１つの導体はフィードバックノード４２６に接続される一方、ＶＲＥＦは別の導体に印加される。注目すべきことに、ＶＲＥＦはフィードバックノード４２６にも印加される。リセットフェーズ中、第１負荷キャパシタ４１６は、出力ノード４３２とＶＲＥＦとの間に接続される。加えて、ＶＲＥＦは第２負荷キャパシタ４１８に跨り接続される。つまり、ＶＲＥＦは第２負荷キャパシタの両方の導体に印加される。
図４のリセットトポロジでは、第１フィードバックキャパシタ４１２、第２フィードバックキャパシタ４１４、第１負荷キャパシタ４１６、及び第２負荷キャパシタ４１８は、それぞれの初期電圧（この例では零ボルト）にリセットされる。加えて、リセットトポロジでは、演算増幅器４０８がリセットその他、初期化される。この時、出力ノード４３２における電圧は、ＶＲＥＦに演算増幅器４０８のオフセット電圧を加算したものとなり、これによって第１負荷キャパシタ４１６がリセットされる。このトポロジによって、オフセットキャパシタ４１０は演算増幅器４０８に相当するオフセット電圧に充電される。これが起きるのは、リセットトポロジによって反転入力ノード４２８における電圧がＶＲＥＦに演算増幅器４０８の実際のオフセット電圧を加算または減算したものと等しくなるためである。ＶＲＥＦがフィードバックノード４２６に対し印加されるので、オフセットキャパシタ４１０は演算増幅器４０８の特定オフセット電圧まで充電される。
図３を再び参照すると、回路４００は、好適には、種々のキャパシタがリセット／初期化されることを可能とするのに十分な時間に渡り、リセットフェーズに留まる（タスク３０４）。つまり、リセット構成が有効化されている間、キャパシタはそれぞれの初期電圧にリセットされている。その後、処理３００は、回路４００の素子を初期の容量−電圧トポロジ及び構成に配置することによって続行する（タスク３０６）。これに関して、図５は、初期の容量−電圧変換フェーズ中の動作のために配置された回路４００を示す回路図である。この初期の容量−電圧フェーズ中、回路４００は、容量式感知セル４０２の測定容量の差を測定電圧に変換するように準備される。
この初期の容量−電圧容量フェーズにおいて、回路４００は容量式感知セル４０２の共通ノード４２０をフィードバックノード４２６に接続することによって再配置される。その後、ＶＲＥＦが、共通ノード４２０及びフィードバックノード４２６（図５に示すように、これらは互いに対応する）に印加される。他の回路素子の接続及び印加電圧については、先のリセットフェーズにおいて記載した。このようにして容量式感知セル４２０をフィードバックノード４２６に接続することは、容量式感知セル４０２から測定値を取得するために必要である。
初期の容量−電圧フェーズ中、出力ノード４３２における電圧は、ＶＯＵＴ０＝ＶＯＦＦ＋ＶＲＥＦであり、ここで、ＶＯＦＦ（正の場合も負の場合もある）は演算増幅器４０８のオフセット電圧である。周知の電子回路の理論に従って、このフェーズ中の様々なキャパシタに関連する電荷は次の通りである。
Figure 0005769256
図３を再び参照すると、回路４００は、好適には、次のフェーズに遷移する前に十分な時間に渡り、初期の容量−電圧変換フェーズに留まる。これに関して、処理３００は、回路４００の素子を最終の容量−電圧トポロジ及び構成に配置することによって続行する（タスク３０８）。図６は、最終の容量−電圧変換フェーズ中の動作のために配置された回路４００を示す回路図である。この最終の容量−電圧フェーズの間、回路４００は、容量式感知セル４０２の経験する測定容量の差または変化を表す測定電圧を取得する。
この最終の容量−電圧フェーズにおいて、回路４００は種々様々に再配置される。例えば、容量式感知セル４０２の極性が、第１センサ電圧ノード４２２においてアナログ接地を行うこと（ＶＥＸＣＩの代わりに）によって、また第２センサ電圧ノードにＶＥＸＣＩを印加すること（アナログ接地の代わり）によって反転される。さらに、ＶＲＥＦは共通ノード４２０から及びフィードバックノード４２６から除去される。このトポロジによって、回路４００が容量式感知セル４２０から容量測定値を取得することが可能となる。加えて、このトポロジによって演算増幅器４０８が積分器として機能することが可能となり、第１フィードバックキャパシタ４１２及び第１負荷キャパシタ４１６が負荷として働く。このトポロジによって、出力ノード４３２における測定電圧が供給される。
図６に示すように、演算増幅器４０８は、もはや電圧ホロワ構成に配置されていない。むしろ、最終の容量−電圧変換フェーズでは、反転入力ノード４２８は出力ノード４３２から切断される。さらに、ＶＲＥＦは第１フィードバックキャパシタ４１２の導体から除去され、その導体は出力ノード４３２に接続される。従って、最終の容量−電圧フェーズ中、第１フィードバックキャパシタ４１２はフィードバックノード４２６と出力ノード４３２との間に接続される。第１負荷キャパシタ４１６及び第２負荷キャパシタ４１８並びに出力ノード４３２の構成及び配置は、先のフェーズについて上記した通りのままである。
最終の容量−電圧フェーズ中、出力ノード４３２における電圧は次式となる。
Figure 0005769256
周知の電子回路の理論に従って、このフェーズ中の様々なキャパシタに関連する電荷は次の通りである。
Figure 0005769256
図３を再び参照すると、回路４００は、好適には、演算増幅器４０８が出力ノード４３２における測定電圧を生成することを可能とするのに十分な時間に渡り、最終の容量−電圧段階に留まる（タスク３１０）。この測定電圧は、容量式感知セル４０２の測定容量の差を示す。その後、処理３００は、回路４００の素子を初期の増幅トポロジ及び構成に配置することによって続行する。これに関して、図７は、初期の増幅フェーズの動作のために配置された回路４００を示す回路図である。
この初期の増幅フェーズにおいて、回路４００は、フィードバックノード４２６から共通ノード４２０を切断することによって、従って容量式感知セル４０２を回路４００の残りの素子から分離することによって、再構成される。この時、第１センサ電圧ノード４２２、第２センサ電圧ノード４２４、及び共通ノード４２０における電圧は、それぞれ任意の電圧値に任意に設定可能である。例えば、容量式感知セル４０２を次のリセットフェーズのために準備することが望ましい場合がある（図４を参照）。フィードバックノード４２６から共通ノード４２０を切断することに加えて、図７に示すように、第１負荷キャパシタを出力ノード４３２とＶＲＥＦとの間から除去し、フィードバックノード４２６とＶＲＥＦとの間に接続することによって、この初期の増幅トポロジは達成される。つまり、出力ノード４３２に先に接続された第１負荷キャパシタ４１６の導体が今度はＶＲＥＦに接続される一方、第１負荷キャパシタの別の導体が今度は（ＶＲＥＦでなく）フィードバックノード４２６に接続される。さらにまた、ＶＲＥＦは、もはや第２負荷キャパシタ４１８に跨らないように除去される。むしろ、第２負荷キャパシタ４１８は出力ノード４３２とＶＲＥＦとの間に接続される。これに関して、第２負荷キャパシタ４１８の（示した図に対して）頂部導体はＶＲＥＦに接続されたままであるが、しかしながら、第２負荷キャパシタ４１８の底部導体が今度は出力ノード４３２（ＶＲＥＦの代わり）に接続される。
この初期の増幅フェーズ中、第２負荷キャパシタ４１８は負荷を表し、出力ノード４３２における電圧は次式となる。
Figure 0005769256
周知の電子回路の理論に従って、このフェーズ中の様々なキャパシタに関連する電荷は次の通りである。
Figure 0005769256
図３を再び参照すると、回路４００は、好適には、演算増幅器４０８が先の測定電圧を増幅し、出力ノード４３２における第１増幅電圧を生成するのに十分な時間に渡り、初期の増幅段階に留まる（タスク３１４）。この第１増幅電圧（すなわち、ＶＯＵＴ２）は測定電圧（ＶＯＵＴ１）及びＶＲＥＦに基づく。その後、処理３００は、回路４００の素子を最終の増幅トポロジ及び構成に再配置することによって続行する（タスク３１６）。これに関して、図８は最終の増幅フェーズの動作のために配置された回路４００を示す回路図である。
この最終の増幅フェーズにおいて、初期の増幅フェーズについて記載したように、容量式感知セル４０２は回路４００の残りの部分から分離されたままである。この時も、第１センサ電圧ノード４２２、第２センサ電圧ノード４２４、及び共通ノード４２０における電圧は、所望の通りに任意に設定可能である。このフェーズにおいて、回路４００は種々様々に再配置される。例えば、第１フィードバックキャパシタ４１２は、フィードバックノード４２６と出力ノード４３２との間から除去される。図８には、第１フィードバックキャパシタ４１２をフィードバック経路から切断するためにスイッチ４３４が開とされる様子を示す。このフェーズにおいて、第２フィードバックキャパシタ４１４は、フィードバックノード４２６と出力ノード４３２との間に接続される。つまり、ＶＲＥＦは第２フィードバックキャパシタ４１４の右側導体（図に示すように）から切断され、代わりに、この右側導体は出力ノード４３２に接続される。加えて、オフセット電圧（Ｏｆｆｄａｃで示す）がフィードバックノード４２６に印加される。フィードバックノード４２６は、第１フィードバックキャパシタ４１２及び第２フィードバックキャパシタ４１４によって共有されるノード４２６に相当する。Ｏｆｆｄａｃ電圧は、適切に構成された補整回路（図示せず）によって提供されてよい。Ｏｆｆｄａｃ電圧は、感知キャパシタのミスマッチ、寄生効果、リーク、電荷注入、または出力における電荷の注入または抽出による明らかでない効果のために生じるオフセットドリフトを補償するために用いられる。
２つの負荷キャパシタも最終の増幅フェーズのために再構成される。特に、回路４００は、ＶＲＥＦが第１負荷キャパシタ４１６に跨り接続されるように再配置される。これを達成するために、第１負荷キャパシタ４１６はフィードバックノード４２６とＶＲＥＦとの間から切断され、代わりに、ＶＲＥＦは、その導体の両方に対し印加される。つまり、第１負荷キャパシタ４１６の頂部導体はフィードバックノード４２６から除去されて、ＶＲＥＦに接続される。第２負荷キャパシタ４１８は出力ノード４３２とＶＲＥＦとの間から除去され、代わりにオフセット電圧とＶＲＥＦとの間に接続される。より詳細には、ＶＲＥＦは第２負荷キャパシタ４１８の頂部導体から除去されて、フィードバックノード４２６に接続され、第２負荷キャパシタ４１８の底部導体は出力ノード４３２から除去され、ＶＲＥＦに接続される。
この最終の増幅フェーズ中、演算増幅器４０８のゲインは、第２フィードバックキャパシタ４１４と第２負荷キャパシタ４１８との比によって得られる。注目すべきことに、第２負荷キャパシタが変更可能であることを利用して、第１感知キャパシタ４０４及び第２感知キャパシタ４０６のミスマッチを補償することが可能である。つまり、第２負荷キャパシタ４１８の容量は、必要に応じてゲインのトリミングを行うように調整または設定されることが可能である。この結果として出力ノード４３２において得られる電圧は次式となる。
Figure 0005769256
周知の電子回路の理論に従って、このフェーズ中の様々なキャパシタに関連する電荷は次の通りである。
Figure 0005769256
図３を再び参照すると、回路４００は、好適には、演算増幅器４０８が出力ノード４３２における第２増幅電圧を生成することを可能とするのに十分な時間に渡り、最終の増幅段階に留まる（タスク３１８）。この第２増幅電圧（すなわち、ＶＯＵＴ３）は、第１増幅電圧（すなわち、ＶＯＵＴ２）及びＶＲＥＦに基づく。その後、この実施形態の処理３００は、ＶＯＵＴ３に対し適切なアナログ−デジタル変換を実行することによって続行する（タスク３２０）。ＶＯＵＴ３のデジタル表現は、次いで、ホストデバイスによって適切に処理される。
タスク３２０からタスク３０２に戻る経路は、処理３００の反復性を示す。上述において記載したように、処理３００は、実時間で生じる容量の変化を測定及び検出するように、極めて高い頻度で繰り返されることが可能である。係る変化は、ホストデバイスの移動、加速、震動、その他の操作によって生じる。
図９は、図４〜８に示したものなど、容量−電圧インタフェース回路の一実施形態の動作に関連した例示的な動作状態、クロック信号、及び電圧を示すタイミング図である。横軸は時間の増加を表し、縦軸に沿って複数の異なるクロック信号及び電圧を示している。この時間線は、一般に２つの状態、すなわち、アイドル状態９００と測定状態９０２とに分けられる。リセット制御信号（ＲＥＳＥＴ＿Ｂで示す）９０４は、アイドル状態９００と測定状態９０２との間を遷移するために利用される。この特定の実施形態では、アクティブローリセット制御信号９０４が用いられ、したがって、リセット制御信号９０４がローである間、容量−電圧インタフェース回路はリセットフェーズに留まる（上述の通り）。また、リセット制御信号９０４がハイである間、このインタフェース回路は測定フェーズ及び他の動作を実行する。
測定状態９０２は一般に、２つの段階、すなわち、容量−電圧（Ｃ２Ｖ）変換段階９０６とＡＤＣモード段階９０８とに分けられる。これらの段階はＡＤＣ制御信号９１０に関連する。ＡＤＣ制御信号は、増幅された出力電圧のＡＤＣ変換の作動を制御する。この実施形態では、アクティブハイＡＤＣ制御信号９１０が用いられ、したがって、Ｃ２Ｖ変換中、ＡＤＣ制御信号はローであるので、ＡＤＣモードは無効化されている。また、ＡＤＣ制御信号９１０がハイとなるとき、ＡＤＣモードが有効化される。Ｃ２Ｖ変換段階９０６は、上述の４つの測定フェーズ、すなわち、初期Ｃ２Ｖフェーズ、最終Ｃ２Ｖフェーズ、初期増幅フェーズ、最終増幅フェーズに相当する。図９には、この４つのフェーズの作動に相当する４つのクロックまたは制御信号を示す。特に、Ｓ０信号９１２は初期Ｃ２Ｖフェーズを作動させるために用いられ、Ｓ１信号９１４は最終Ｃ２Ｖフェーズを作動させるために用いられ、Ｓ２信号９１６は初期増幅フェーズを作動させるために用いられ、Ｓ３信号９１８は最終増幅フェーズを作動させるために用いられる。これらのクロック／制御信号は各々、対応するクロック／制御信号がハイであるとき、それぞれのフェーズが有効化され、対応するクロック／制御信号がローであるとき、それぞれのフェーズが無効化されるので、アクティブハイ信号である。図９に示すように、４つの測定フェーズは各々、非常に短い期間（例えば、１０ナノ秒）だけ分離されてよく、４つの測定フェーズは各々、ほぼ同じ時間に渡り有効化されてよい。
図９の下部には、容量式感知セルの２つの感知キャパシタにそれぞれに印加される電圧を示す。電圧信号９２０は、第１（例えば、正の）感知キャパシタ４０４に印加される電圧を表し、電圧信号９２２は第２（例えば、負の）感知キャパシタ４０６に印加される電圧を表す。図４〜８を参照すると、電圧信号４２０は第１感知キャパシタ４０４の頂部導体に印加され、電圧信号９２２は第２感知キャパシタ４０６の底部導体に印加される。図９には、第１感知キャパシタ４０４には最初にＶＥＸＣＩが印加されることと、第２感知キャパシタ４０６には最初にアナログ接地が行われることとが示されている。しかしながら、初期Ｃ２Ｖフェーズと最終Ｃ２Ｖフェーズとの間の遷移時またはその近傍において、電圧が反転する。つまり、最終Ｃ２Ｖフェーズでは、第１感知キャパシタ４０４にアナログ接地が行われ、第２感知キャパシタ４０６にＶＥＸＣＩが印加される。
図９には、最終Ｃ２Ｖフェーズ中に第１感知キャパシタ４０４及び第２感知キャパシタ４０６に印加された電圧が、その後、Ｃ２Ｖ変換段階９０６及びＡＤＣモード段階９０８の期間に渡り維持される一実施形態を示す。しかしながら、実用に際して、最終Ｃ２Ｖフェーズの後に第１感知キャパシタ４０４及び第２感知キャパシタ４０６に印加される電圧はある程度は任意であり、これは、その期間において容量式感知セルがインタフェース回路の残りの部分から切断されるためである（図７，８を参照）。図９に示す時間線は処理の各反復において繰り返されることが理解される。つまり、次のアイドル状態９００は現在の測定状態９０２に続く。
要約すると、代表的な実施形態に従って構成されるシステム、デバイス、方法は以下に関連するものである。
容量−電圧インタフェース回路は、容量式感知セルと、容量式感知セルに選択的に接続するように適合されている演算増幅器と、演算増幅器用のフィードバックキャパシタと、演算増幅器用の負荷キャパシタと、容量式感知セル、演算増幅器、フィードバックキャパシタ、及び負荷キャパシタに関連するスイッチングアーキテクチャとを備える。スイッチングアーキテクチャは、演算増幅器が容量−電圧変換及び電圧増幅に使用されるように、容量−電圧インタフェース回路を複数の異なるフェーズにおける動作について再構成する。複数の異なるフェーズはリセットフェーズを含んでよく、リセットフェーズにおいてフィードバックキャパシタ及び負荷キャパシタはそれぞれの初期電圧にリセットされる。複数の異なるフェーズは少なくとも１つの容量−電圧フェーズを含んでよく、容量−電圧フェーズにおいて容量式感知セルの測定容量の差が測定電圧に変換される。複数の異なるフェーズは少なくとも１つの増幅フェーズを含んでよく、増幅フェーズにおいて測定電圧は出力電圧に変換される。この回路は、演算増幅器に接続されたアナログ−デジタル変換器をさらに備えてよく、アナログ−デジタル変換器は出力電圧を等価なデジタル表現に変換するように構成されている。
第２感知キャパシタに直列に接続されている第１感知キャパシタを有する容量式感知セルと、反転入力ノード及び基準電圧を受ける非反転入力ノードを有する演算増幅器と、反転入力ノードとフィードバックノードとの間に接続されているオフセットキャパシタと、フィードバックノードに接続されている第１フィードバックキャパシタと、フィードバックノードに接続されている第２フィードバックキャパシタと、演算増幅器用の第１負荷キャパシタと、演算増幅器用の第２負荷キャパシタとを備える容量−電圧インタフェース回路において容量−電圧変換を実行する方法は、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを第１トポロジに配置する配置工程と、配置工程の後、容量式感知セルの測定容量の差を表す測定電圧を取得する電圧取得工程と、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを第２トポロジに再配置する再配置工程と、再配置工程の後、測定電圧を出力電圧に増幅する電圧増幅工程とを備える。この方法は、出力電圧に対しアナログ−デジタル変換を実行する工程をさらに備えてよい。この方法は、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタをリセット構成に配置する工程と、リセット構成を有効化しているときに、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタをそれぞれの初期電圧にリセットする工程と、をさらに備えてよい。一定の実施形態では、容量式感知セルは、第１感知キャパシタに関連する第１センサ電圧ノード、第２感知キャパシタに関連する第２センサ電圧ノード、並びに第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、演算増幅器は出力ノードを有する。そうした実施形態では、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタをリセット構成に配置する工程は、容量式感知セルの共通ノードをフィードバックノードから切断する工程と、第１センサ電圧ノードに励起電圧を印加する工程と、共通ノードに基準電圧を印加する工程と、第２センサ電圧ノードにおいてアナログ接地を行う工程と、フィードバックノードと基準電圧との間に第１フィードバックキャパシタを接続する工程と、フィードバックノードと基準電圧との間に第２フィードバックキャパシタを接続する工程と、反転入力ノードを出力ノードに接続する工程と、出力ノードと基準電圧との間に第１負荷キャパシタを接続する工程と、第２負荷キャパシタに跨り基準電圧を接続する工程と、を含む。一部の実施形態では、容量式感知セルは、第１感知キャパシタに関連する第１センサ電圧ノード、第２感知キャパシタに関連する第２センサ電圧ノード、並びに第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、演算増幅器は出力ノードを有する。そうした実施形態では、方法は、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを初期の容量−電圧構成に配置する工程をさらに備え、該工程は、容量式感知セルの共通ノードをフィードバックノードに接続する工程と、第１センサ電圧ノードに励起電圧を印加する工程と、基準電圧を共通ノード及びフィードバックノードに印加する工程と、第２センサ電圧ノードにおいてアナログ接地を行う工程と、フィードバックノードと基準電圧との間に第１フィードバックキャパシタを接続する工程と、フィードバックノードと基準電圧との間に第２フィードバックキャパシタを接続する工程と、反転入力ノードを出力ノードに接続する工程と、出力ノードと基準電圧との間に第１負荷キャパシタを接続する工程と、第２負荷キャパシタに跨り基準電圧を接続する工程と、を含む。一定の実施形態では、容量式感知セルは、第１感知キャパシタに関連する第１センサ電圧ノード、第２感知キャパシタに関連する第２センサ電圧ノード、並びに第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、演算増幅器は出力ノードを有する。そうした実施形態では、方法は、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを最終の容量−電圧構成に配置する工程をさらに備え、該工程は、容量式感知セルの共通ノードをフィードバックノードに接続する工程と、第１センサ電圧ノードにおいてアナログ接地を行う工程と、基準電圧を第２センサ電圧ノードに印加する工程と、フィードバックノードと出力ノードとの間に第１フィードバックキャパシタを接続する工程と、フィードバックノードと基準電圧との間に第２フィードバックキャパシタを接続する工程と、出力ノードと基準電圧との間に第１負荷キャパシタを接続する工程と、第２負荷キャパシタを通じて基準電圧を接続する工程と、を含む。一部の実施形態では、容量式感知セルは、第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、演算増幅器は出力ノードを有する。そうした実施形態では、方法は、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを初期増幅構成に配置する工程をさらに備え、該工程は、容量式感知セルの共通ノードをフィードバックノードから切断する工程と、フィードバックノードと出力ノードとの間に第１フィードバックキャパシタを接続する工程と、フィードバックノードと基準電圧との間に第２フィードバックキャパシタを接続する工程と、フィードバックノードと基準電圧との間に第１負荷キャパシタを接続する工程と、出力ノードと基準電圧との間に第２負荷キャパシタを接続する工程と、を含む。一部の実施形態では、容量式感知セルは、第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、演算増幅器は出力ノードを有する。そうした実施形態では、方法は、容量式感知セル、演算増幅器、オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを最終増幅構成に配置する工程をさらに備え、該工程は、容量式感知セルの共通ノードをフィードバックノードから切断する工程と、オフセット電圧をフィードバックノードに印加する工程と、フィードバックノードと出力ノードとの間に第２フィードバックキャパシタを接続する工程と、基準電圧を第１負荷キャパシタに跨り接続する工程と、フィードバックノードと基準電圧との間に第２負荷キャパシタを接続する工程と、を含む。
容量−電圧変換方法は、第２感知キャパシタに直列に接続された第１感知キャパシタを有する容量式感知セルと、第１感知キャパシタに関連する第１センサ電圧ノードと、第２感知キャパシタに関連する第２センサ電圧ノードと、第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードとを提供する工程と、反転入力ノードと、基準電圧を受ける非反転入力ノードと、出力ノードとを有する演算増幅器を提供する工程と、反転入力ノードとフィードバックノードとの間にオフセットキャパシタを提供する工程と、第１フィードバックキャパシタを提供する工程であって、第１フィードバックキャパシタの有する導体のうちの一方はフィードバックノードに接続される、工程と、第２フィードバックキャパシタを提供する工程であって、第２フィードバックキャパシタの有する導体のうちの一方はフィードバックノードに接続される、工程と、フィードバックノードから共通ノードを切断する工程と、第１センサ電圧ノードに励起電圧を印加する工程と、共通ノードに基準電圧を印加する工程と、第２センサ電圧ノードにおいてアナログ接地を行う工程と、第１フィードバックキャパシタの他方の導体に基準電圧を印加する工程と、第２フィードバックキャパシタの他方の導体に基準電圧を印加する工程と、出力ノードに反転入力ノードを接続する工程と、出力ノードと基準電圧との間に第１負荷キャパシタを接続する工程と、第２負荷キャパシタに跨り基準電圧を接続する工程と、を含む。
この方法は、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタをそれぞれの初期電圧にリセットする工程をさらに備えてよい。この方法は、共通ノードをフィードバックノードに接続する工程と、共通ノード及びフィードバックノードに基準電圧を印加する工程と、をさらに備えてよい。この方法は、第１センサ電圧ノードにおいて励起電圧に代えてアナログ接地を行う工程と、共通ノード及びフィードバックノードから基準電圧を除去する工程と、第２センサ電圧ノードにアナログ接地に代えて励起電圧を印加する工程と、反転入力ノードを出力ノードから切断する工程と、第１フィードバックキャパシタの他方の導体から基準電圧を除去する工程と、第１フィードバックキャパシタの他方の導体を出力ノードに接続する工程と、をさらに備えてよい。この方法は、出力ノードにおける測定電圧を生成する工程であって、該測定電圧は容量式感知セルの測定容量の差を示す工程をさらに備えてよい。この方法は、共通ノードをフィードバックノードから切断する工程と、出力ノードと基準電圧との間から第１負荷キャパシタを除去する工程と、フィードバックノードと基準電圧との間に第１負荷キャパシタを接続する工程と、第２負荷キャパシタに跨る基準電圧を除去する工程と、出力ノードと基準電圧との間に第２負荷キャパシタを接続する工程と、をさらに備えてよい。この方法は、出力ノードにおける第１増幅電圧を生成する工程であって、第１増幅電圧は測定電圧及び基準電圧に基づく工程をさらに備えてよい。この方法は、フィードバックノードと出力ノードとの間から第１フィードバックキャパシタを除去する工程と、第２フィードバックキャパシタの他方の導体から基準電圧を除去する工程と、第２フィードバックキャパシタの他方の導体を出力ノードに接続する工程と、フィードバックノードをオフセット電圧に接続する工程と、フィードバックノードと基準電圧との間から第１負荷キャパシタを除去する工程と、第１負荷キャパシタに跨り基準電圧を接続する工程と、出力ノードと基準電圧との間から第２負荷キャパシタを除去する工程と、オフセット電圧と基準電圧との間に第２負荷キャパシタを接続する工程と、をさらに備えてよい。この方法は、出力ノードにおける第２増幅電圧を生成する工程であって、第２増幅電圧は第１増幅電圧及び基準電圧に基づく工程をさらに備えてよい。この方法は、第２増幅電圧に対しアナログ−デジタル変換を実行する工程をさらに備えてよい。

Claims (8)

  1. 容量−電圧インタフェース回路であって、
    容量式感知セルであって、第１感知キャパシタと、第１感知キャパシタに直列に接続されている第２感知キャパシタとを有する容量式感知セルと、
    前記容量式感知セルに選択的に接続するように構成された演算増幅器であって、反転入力ノードと、基準電圧を受ける非反転入力ノードとを有する演算増幅器と、
    前記演算増幅器用の第１フィードバックキャパシタと、
    前記演算増幅器用の第１負荷キャパシタと、
    前記反転入力ノードとフィードバックノードとの間に接続されているオフセットキャパシタであって、前記第１フィードバックキャパシタは該フィードバックノードに接続されている、オフセットキャパシタと、
    前記フィードバックノードに接続されている第２フィードバックキャパシタと、
    前記演算増幅器用の第２負荷キャパシタと、
    前記容量式感知セル、前記演算増幅器、前記第１フィードバックキャパシタ、前記第２フィードバックキャパシタ、前記第１負荷キャパシタ、及び前記第２負荷キャパシタに関連するスイッチングアーキテクチャと、を備え、
    前記スイッチングアーキテクチャは、前記演算増幅器が容量−電圧変換及び電圧増幅に使用されるように、前記容量−電圧インタフェース回路を複数の異なるフェーズにおける動作について再構成し、前記スイッチングアーキテクチャは、前記容量−電圧インタフェース回路を複数の構成へと再構成し、
    リセット構成では、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタは、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタをそれぞれの初期電圧にリセットするように構成され、前記容量式感知セルは前記演算増幅器から切断され、
    リセット構成から初期の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタの構成が変更されると、前記容量式感知セルは前記演算増幅器に接続され、
    初期の容量−電圧構成から最終の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタの構成が変更されると、前記容量式感知セルの測定容量の差を表す電荷が第１フィードバックキャパシタに転送されることにより、前記演算増幅器の出力が第１の出力値となり、前記第１の出力値に対応する電荷が第１負荷キャパシタに蓄積され、
    最終の容量−電圧構成から増幅構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタの構成が変更される過程において、前記第１負荷キャパシタに蓄積されていた電荷が第１フィードバックキャパシタに転送されることにより前記演算増幅器の出力が第２の出力値となり、前記第２の出力値に対応する電荷が第２負荷キャパシタに蓄積され、その後、前記第２負荷キャパシタに蓄積された電荷が第２フィードバックキャパシタに転送されることにより、前記演算増幅器の測定出力電圧が第３の出力値まで増幅される、容量−電圧インタフェース回路。
  2. 前記演算増幅器に接続されたアナログ−デジタル変換器をさらに備え、前記アナログ−デジタル変換器は前記出力電圧を等価なデジタル表現に変換するように構成されている、請求項１に記載の容量−電圧インタフェース回路。
  3. 容量−電圧インタフェース回路における容量−電圧変換方法において、
    前記容量−電圧インタフェース回路は、容量式感知セルであって、第１感知キャパシタと、第１感知キャパシタに直列に接続されている第２感知キャパシタとを有する容量式感知セルと、前記容量式感知セルに選択的に接続するように構成された演算増幅器であって、反転入力ノードと、基準電圧を受ける非反転入力ノードとを有する演算増幅器と、前記演算増幅器用の第１フィードバックキャパシタと、前記演算増幅器用の第１負荷キャパシタと、前記反転入力ノードとフィードバックノードとの間に接続されているオフセットキャパシタであって、前記第１フィードバックキャパシタは該フィードバックノードに接続されている、オフセットキャパシタと、前記フィードバックノードに接続されている第２フィードバックキャパシタと、前記演算増幅器用の第２負荷キャパシタと、を備え、
    前記方法は、
    前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタをリセット構成に構成し、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタをそれぞれの初期電圧にリセットする工程であって、前記容量式感知セルは前記演算増幅器から切断される、リセット工程と、
    リセット構成から初期の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタの構成を変更する工程であって、前記容量式感知セルは前記演算増幅器に接続される、初期容量電圧工程と、
    初期の容量−電圧構成から最終の容量−電圧構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタの構成を変更する工程であって、前記容量式感知セルの測定容量の差を表す電荷が第１フィードバックキャパシタに転送されることにより、前記演算増幅器の出力が第１の出力値となり、前記第１の出力値に対応する電荷が第１負荷キャパシタに蓄積される、最終容量電圧工程と、
    最終の容量−電圧構成から増幅構成へと、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタの構成を変更する工程であって、前記第１負荷キャパシタに蓄積されていた電荷が第１フィードバックキャパシタに転送されることにより前記演算増幅器の出力が第２の出力値となり、前記第２の出力値に対応する電荷が第２負荷キャパシタに蓄積され、その後、前記第２負荷キャパシタに蓄積された電荷が第２フィードバックキャパシタに転送されることにより、前記演算増幅器の測定出力電圧が第３の出力値まで増幅される、増幅工程と、を備える方法。
  4. 前記出力電圧に対しアナログ−デジタル変換を実行する工程をさらに備える、請求項３に記載の方法。
  5. 前記容量式感知セルは、第１感知キャパシタに関連する第１センサ電圧ノードと、第２感知キャパシタに関連する第２センサ電圧ノードと、第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードとを備え、
    前記演算増幅器は出力ノードを有し、
    前記リセット工程は、
    前記容量式感知セルの共通ノードを前記フィードバックノードから切断する工程と、
    第１センサ電圧ノードに励起電圧を印加する工程と、
    前記共通ノードに前記基準電圧を印加する工程と、
    第２センサ電圧ノードにおいてアナログ接地を行う工程と、
    前記フィードバックノードと前記基準電圧との間に第１フィードバックキャパシタを接続する工程と、
    前記フィードバックノードと前記基準電圧との間に第２フィードバックキャパシタを接続する工程と、
    前記反転入力ノードを前記出力ノードに接続する工程と、
    前記出力ノードと前記基準電圧との間に第１負荷キャパシタを接続する工程と、
    第２負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項３に記載の方法。
  6. 前記容量式感知セルは、第１感知キャパシタに関連する第１センサ電圧ノード、第２感知キャパシタに関連する第２センサ電圧ノード、並びに第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、
    前記演算増幅器は出力ノードを有し、
    前記初期容量電圧工程は、
    前記容量式感知セルの共通ノードを前記フィードバックノードに接続する工程と、
    第１センサ電圧ノードに励起電圧を印加する工程と、
    前記基準電圧を前記共通ノード及び前記フィードバックノードに印加する工程と、
    第２センサ電圧ノードにおいてアナログ接地を行う工程と、
    前記フィードバックノードと前記基準電圧との間に第１フィードバックキャパシタを接続する工程と、
    前記フィードバックノードと前記基準電圧との間に第２フィードバックキャパシタを接続する工程と、
    前記反転入力ノードを前記出力ノードに接続する工程と、
    前記出力ノードと前記基準電圧との間に第１負荷キャパシタを接続する工程と、
    第２負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項３に記載の方法。
  7. 前記容量式感知セルは、第１感知キャパシタに関連する第１センサ電圧ノード、第２感知キャパシタに関連する第２センサ電圧ノード、並びに第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、
    前記演算増幅器は出力ノードを有し、
    前記最終容量電圧工程は、
    前記容量式感知セルの共通ノードを前記フィードバックノードに接続する工程と、
    第１センサ電圧ノードにおいてアナログ接地を行う工程と、
    前記基準電圧を第２センサ電圧ノードに印加する工程と、
    前記フィードバックノードと前記出力ノードとの間に第１フィードバックキャパシタを接続する工程と、
    前記フィードバックノードと前記基準電圧との間に第２フィードバックキャパシタを接続する工程と、
    前記出力ノードと前記基準電圧との間に第１負荷キャパシタを接続する工程と、
    第２負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項３に記載の方法。
  8. 前記容量式感知セルは、第１感知キャパシタ及び第２感知キャパシタによって共有される共通ノードを備え、
    前記演算増幅器は出力ノードを有し、
    前記増幅工程は、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを初期増幅構成に配置する初期増幅工程であって、
    前記容量式感知セルの前記共通ノードを前記フィードバックノードから切断する工程と、
    前記フィードバックノードと前記出力ノードとの間に第１フィードバックキャパシタを接続する工程と、
    前記フィードバックノードと前記基準電圧との間に第２フィードバックキャパシタを接続する工程と、
    前記フィードバックノードと前記基準電圧との間に第１負荷キャパシタを接続する工程と、
    前記出力ノードと前記基準電圧との間に第２負荷キャパシタを接続する工程と、を含む、初期増幅工程と、
    前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第１フィードバックキャパシタ、第２フィードバックキャパシタ、第１負荷キャパシタ、及び第２負荷キャパシタを最終増幅構成に配置する最終増幅工程であって、
    前記容量式感知セルの前記共通ノードを前記フィードバックノードから切断する工程と、
    オフセット電圧を前記フィードバックノードに印加する工程と、
    前記フィードバックノードと出力ノードとの間に第２フィードバックキャパシタを接続する工程と、
    前記基準電圧を第１負荷キャパシタに跨り接続する工程と、
    前記フィードバックノードと前記基準電圧との間に第２負荷キャパシタを接続する工程と、を含む、最終増幅工程と、を含む、請求項３に記載の方法。
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