JP2012516444A - 容量−電圧インタフェース回路及び関連する動作方法 - Google Patents
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Abstract
Description
スイッチングアーキテクチャ108における各スイッチの状態、モード、または条件は、好適には、適切なプロセッサ制御ロジック(図示せず)により制御される。このようにして、ホストデバイスのプロセッサは、本明細書に記載の種々の動作をサポートすべく、必要に応じてスイッチングアーキテクチャ108を制御するように適切にプログラムされることが可能である。注目すべきことに、図1にはスイッチングアーキテクチャ108を個別のブロックとして示すが、実用に際して、スイッチングアーキテクチャ108は回路100を通じて分散するように実装されてよい。例えば、1つ以上のスイッチが容量式感知セル102に集積され、または接続されてもよく、任意の数のスイッチが容量式感知セル102とモジュール104との「間に」配置されてよく、1つ以上の他のスイッチがモジュール104に集積され、または接続されてもよく、さらに他のスイッチがモジュール104とADC106との「間に」配置されてもよい。単純かつ明瞭のため、個々のスイッチは図に示されておらず、本明細書において詳細には記載されていない。
容量−電圧インタフェース回路は、容量式感知セルと、容量式感知セルに選択的に接続するように適合されている演算増幅器と、演算増幅器用のフィードバックキャパシタと、演算増幅器用の負荷キャパシタと、容量式感知セル、演算増幅器、フィードバックキャパシタ、及び負荷キャパシタに関連するスイッチングアーキテクチャとを備える。スイッチングアーキテクチャは、演算増幅器が容量−電圧変換及び電圧増幅に使用されるように、容量−電圧インタフェース回路を複数の異なるフェーズにおける動作について再構成する。複数の異なるフェーズはリセットフェーズを含んでよく、リセットフェーズにおいてフィードバックキャパシタ及び負荷キャパシタはそれぞれの初期電圧にリセットされる。複数の異なるフェーズは少なくとも1つの容量−電圧フェーズを含んでよく、容量−電圧フェーズにおいて容量式感知セルの測定容量の差が測定電圧に変換される。複数の異なるフェーズは少なくとも1つの増幅フェーズを含んでよく、増幅フェーズにおいて測定電圧は出力電圧に変換される。この回路は、演算増幅器に接続されたアナログ−デジタル変換器をさらに備えてよく、アナログ−デジタル変換器は出力電圧を等価なデジタル表現に変換するように構成されている。
Claims (23)
- 容量−電圧インタフェース回路であって、
容量式感知セルと、
前記容量式感知セルに選択的に接続するように適合されている演算増幅器と、
前記演算増幅器用のフィードバックキャパシタと、
前記演算増幅器用の負荷キャパシタと、
前記容量式感知セル、前記演算増幅器、前記フィードバックキャパシタ、及び前記負荷キャパシタに関連するスイッチングアーキテクチャと、を備え、
前記スイッチングアーキテクチャは、前記演算増幅器が容量−電圧変換及び電圧増幅に使用されるように、前記容量−電圧インタフェース回路を複数の異なるフェーズにおける動作について再構成する、容量−電圧インタフェース回路。 - 前記複数の異なるフェーズはリセットフェーズを含み、前記リセットフェーズにおいて前記フィードバックキャパシタ及び負荷キャパシタはそれぞれの初期電圧にリセットされる、請求項1に記載の容量−電圧インタフェース回路。
- 前記複数の異なるフェーズは少なくとも1つの容量−電圧フェーズを含み、前記容量−電圧フェーズにおいて前記容量式感知セルの測定容量の差が測定電圧に変換される、請求項1に記載の容量−電圧インタフェース回路。
- 前記複数の異なるフェーズは少なくとも1つの増幅フェーズを含み、前記増幅フェーズにおいて前記測定電圧は出力電圧に変換される、請求項3に記載の容量−電圧インタフェース回路。
- 前記演算増幅器に接続されたアナログ−デジタル変換器をさらに備え、前記アナログ−デジタル変換器は前記出力電圧を等価なデジタル表現に変換するように構成されている、請求項4に記載の容量−電圧インタフェース回路。
- 第2感知キャパシタに直列に接続されている第1感知キャパシタを有する容量式感知セルと、反転入力ノード及び基準電圧を受ける非反転入力ノードを有する演算増幅器と、前記反転入力ノードとフィードバックノードとの間に接続されているオフセットキャパシタと、前記フィードバックノードに接続されている第1フィードバックキャパシタと、前記フィードバックノードに接続されている第2フィードバックキャパシタと、前記演算増幅器用の第1負荷キャパシタと、前記演算増幅器用の第2負荷キャパシタとを備える容量−電圧インタフェース回路において容量−電圧変換を実行する方法であって、
前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを第1トポロジに配置する配置工程と、
配置工程の後、前記容量式感知セルの測定容量の差を表す測定電圧を取得する電圧取得工程と、
前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを第2トポロジに再配置する再配置工程と、
再配置工程の後、前記測定電圧を出力電圧に増幅する電圧増幅工程と、を備える方法。 - 前記出力電圧に対しアナログ−デジタル変換を実行する工程をさらに備える、請求項6に記載の方法。
- 前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタをリセット構成に配置する工程と、
リセット構成を有効化しているときに、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタをそれぞれの初期電圧にリセットする工程と、をさらに備える請求項6に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタに関連する第1センサ電圧ノード、第2感知キャパシタに関連する第2センサ電圧ノード、並びに第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタをリセット構成に配置する工程は、
前記容量式感知セルの共通ノードを前記フィードバックノードから切断する工程と、
第1センサ電圧ノードに励起電圧を印加する工程と、
前記共通ノードに前記基準電圧を印加する工程と、
第2センサ電圧ノードにおいてアナログ接地を行う工程と、
前記フィードバックノードと前記基準電圧との間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記反転入力ノードを前記出力ノードに接続する工程と、
前記出力ノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項8に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタに関連する第1センサ電圧ノード、第2感知キャパシタに関連する第2センサ電圧ノード、並びに第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記方法は、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを初期の容量−電圧構成に配置する工程をさらに備え、該工程は、
前記容量式感知セルの共通ノードを前記フィードバックノードに接続する工程と、
第1センサ電圧ノードに励起電圧を印加する工程と、
前記基準電圧を前記共通ノード及び前記フィードバックノードに印加する工程と、
第2センサ電圧ノードにおいてアナログ接地を行う工程と、
前記フィードバックノードと前記基準電圧との間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記反転入力ノードを前記出力ノードに接続する工程と、
前記出力ノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む、請求項6に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタに関連する第1センサ電圧ノード、第2感知キャパシタに関連する第2センサ電圧ノード、並びに第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記方法は、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを最終の容量−電圧構成に配置する工程をさらに備え、該工程は、
前記容量式感知セルの共通ノードを前記フィードバックノードに接続する工程と、
第1センサ電圧ノードにおいてアナログ接地を行う工程と、
前記基準電圧を第2センサ電圧ノードに印加する工程と、
前記フィードバックノードと前記出力ノードとの間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記出力ノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタを通じて前記基準電圧を接続する工程と、を含む、請求項6に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記方法は、前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを初期増幅構成に配置する工程をさらに備え、該工程は、
前記容量式感知セルの前記共通ノードを前記フィードバックノードから切断する工程と、
前記フィードバックノードと前記出力ノードとの間に第1フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2フィードバックキャパシタを接続する工程と、
前記フィードバックノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
前記出力ノードと前記基準電圧との間に第2負荷キャパシタを接続する工程と、を含む、請求項6に記載の方法。 - 前記容量式感知セルは、第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードを備え、
前記演算増幅器は出力ノードを有し、
前記方法は、
前記容量式感知セル、前記演算増幅器、前記オフセットキャパシタ、第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタを最終増幅構成に配置する工程をさらに備え、該工程は、
前記容量式感知セルの前記共通ノードを前記フィードバックノードから切断する工程と、
前記オフセット電圧を前記フィードバックノードに印加する工程と、
前記フィードバックノードと出力ノードとの間に第2フィードバックキャパシタを接続する工程と、
前記基準電圧を第1負荷キャパシタに跨り接続する工程と、
前記フィードバックノードと前記基準電圧との間に第2負荷キャパシタを接続する工程と、を含む、請求項6に記載の方法。 - 容量−電圧変換方法において、
第2感知キャパシタに直列に接続された第1感知キャパシタを有する容量式感知セルと、第1感知キャパシタに関連する第1センサ電圧ノードと、第2感知キャパシタに関連する第2センサ電圧ノードと、第1感知キャパシタ及び第2感知キャパシタによって共有される共通ノードとを提供する工程と、
反転入力ノードと、基準電圧を受ける非反転入力ノードと、出力ノードとを有する演算増幅器を提供する工程と、
前記反転入力ノードとフィードバックノードとの間にオフセットキャパシタを提供する工程と、
第1フィードバックキャパシタを提供する工程であって、第1フィードバックキャパシタの有する導体のうちの一方は前記フィードバックノードに接続される、前記工程と、
第2フィードバックキャパシタを提供する工程であって、第2フィードバックキャパシタの有する導体のうちの一方は前記フィードバックノードに接続される、前記工程と、
前記フィードバックノードから前記共通ノードを切断する工程と、
第1センサ電圧ノードに励起電圧を印加する工程と、
前記共通ノードに前記基準電圧を印加する工程と、
第2センサ電圧ノードにおいてアナログ接地を行う工程と、
第1フィードバックキャパシタの他方の導体に前記基準電圧を印加する工程と、
第2フィードバックキャパシタの他方の導体に前記基準電圧を印加する工程と、
前記出力ノードに前記反転入力ノードを接続する工程と、
前記出力ノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタに跨り前記基準電圧を接続する工程と、を含む方法。 - 第1フィードバックキャパシタ、第2フィードバックキャパシタ、第1負荷キャパシタ、及び第2負荷キャパシタをそれぞれの初期電圧にリセットする工程をさらに備える、請求項14に記載の方法。
- 前記共通ノードを前記フィードバックノードに接続する工程と、
前記共通ノード及び前記フィードバックノードに前記基準電圧を印加する工程と、をさらに備える請求項14に記載の方法。 - 第1センサ電圧ノードにおいて前記励起電圧に代えてアナログ接地を行う工程と、
前記共通ノード及び前記フィードバックノードから前記基準電圧を除去する工程と、
第2センサ電圧ノードに前記アナログ接地に代えて前記励起電圧を印加する工程と、
前記反転入力ノードを前記出力ノードから切断する工程と、
第1フィードバックキャパシタの前記他方の導体から前記基準電圧を除去する工程と、
第1フィードバックキャパシタの前記他方の導体を前記出力ノードに接続する工程と、をさらに備える請求項16に記載の方法。 - 前記出力ノードにおける測定電圧を生成する工程であって、該測定電圧は前記容量式感知セルの測定容量の差を示す前記工程をさらに備える請求項17に記載の方法。
- 前記共通ノードを前記フィードバックノードから切断する工程と、
前記出力ノードと前記基準電圧との間から第1負荷キャパシタを除去する工程と、
前記フィードバックノードと前記基準電圧との間に第1負荷キャパシタを接続する工程と、
第2負荷キャパシタに跨る前記基準電圧を除去する工程と、
前記出力ノードと前記基準電圧との間に第2負荷キャパシタを接続する工程と、をさらに備える請求項18に記載の方法。 - 前記出力ノードにおける第1増幅電圧を生成する工程であって、第1増幅電圧は前記測定電圧及び前記基準電圧に基づく前記工程をさらに備える請求項19に記載の方法。
- 前記フィードバックノードと前記出力ノードとの間から第1フィードバックキャパシタを除去する工程と、
第2フィードバックキャパシタの前記他方の導体から前記基準電圧を除去する工程と、
第2フィードバックキャパシタの前記他方の導体を前記出力ノードに接続する工程と、
前記フィードバックノードをオフセット電圧に接続する工程と、
前記フィードバックノードと前記基準電圧との間から第1負荷キャパシタを除去する工程と、
第1負荷キャパシタに跨り前記基準電圧を接続する工程と、
前記出力ノードと前記基準電圧との間から第2負荷キャパシタを除去する工程と、
前記オフセット電圧と前記基準電圧との間に第2負荷キャパシタを接続する工程と、をさらに備える請求項20に記載の方法。 - 前記出力ノードにおける第2増幅電圧を生成する工程であって、第2増幅電圧は第1増幅電圧及び前記基準電圧に基づく前記工程をさらに備える請求項21に記載の方法。
- 第2増幅電圧に対しアナログ−デジタル変換を実行する工程をさらに備える請求項22に記載の方法。
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