JP5763467B2 - 電子装置の製造方法及び電子装置 - Google Patents

電子装置の製造方法及び電子装置 Download PDF

Info

Publication number
JP5763467B2
JP5763467B2 JP2011173085A JP2011173085A JP5763467B2 JP 5763467 B2 JP5763467 B2 JP 5763467B2 JP 2011173085 A JP2011173085 A JP 2011173085A JP 2011173085 A JP2011173085 A JP 2011173085A JP 5763467 B2 JP5763467 B2 JP 5763467B2
Authority
JP
Japan
Prior art keywords
solder
spacer
spacers
resin
solders
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011173085A
Other languages
English (en)
Other versions
JP2013038224A (ja
Inventor
弥生 松下
弥生 松下
次男 増田
次男 増田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Honda Motor Co Ltd
Original Assignee
Honda Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Honda Motor Co Ltd filed Critical Honda Motor Co Ltd
Priority to JP2011173085A priority Critical patent/JP5763467B2/ja
Publication of JP2013038224A publication Critical patent/JP2013038224A/ja
Application granted granted Critical
Publication of JP5763467B2 publication Critical patent/JP5763467B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312Aligning
    • H01L2224/83136Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/83138Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/8314Guiding structures outside the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Die Bonding (AREA)

Description

本発明は、金属板上にはんだを介して電子部品を実装した電子装置及び電子装置の製造方法に関する。
従来、パワー半導体装置等の電子装置の製造工程では、放熱板(金属板)に電子部品としての半導体素子及び絶縁基板をはんだを介して積層し、加熱(リフロー)処理にてはんだ接合を行う。次いで、この放熱板に端子一体形のケースを接着し、端子と半導体素子とをボンディングワイヤで接続して内部配線を施す。この状態でケース内に絶縁封止樹脂(例えば、シリコーン樹脂)を充填して回路を封止し電気絶縁する。
ところで、パワー半導体装置では、通電によって熱が発生するが、パワー半導体装置の各構成部品は線膨張係数が異なることから、はんだに歪みが生じ、はんだの亀裂や剥離の発生・進展による熱的及び電気的性能の低下が発生する可能性がある。
はんだの厚さを厚くするとはんだの歪みが小さくなり耐久信頼性が向上するが、はんだが厚すぎるとはんだでの熱抵抗が増加し放熱性が低下してしまう。したがって、はんだの厚さ(高さ)は、耐久信頼性を得るための下限値から放熱性能を満足する上限値までの範囲で管理する必要がある。
そこで、従来、はんだの高さを制御するため、はんだの周囲にスペーサを配置してパワー半導体装置を製造する製造方法知られている(例えば、特許文献1参照)。
特開2006−245435号公報
しかしながら、上記従来の製造方法では、スペーサの外周部を絶縁封止する場合、スペーサが封止樹脂の流動を阻害し、封止樹脂と周辺部品との密着性が不足し、絶縁性が低下するおそれがある。
本発明は、上述した事情に鑑みてなされたものであり、絶縁性を確保しつつ、はんだの厚さを制御可能な電子装置の製造方法及び電子装置を提供することを目的とする。
上記目的を達成するために、本発明は、金属板上にはんだを介して電子部品を配置し、前記はんだをリフロー加熱してはんだ付けする電子装置の製造方法において、縁性樹脂からなり、前記リフロー加熱時に溶融して前記はんだと密接する半硬化状態の樹脂シートを使用したスペーサを前記はんだの外周部に配置し、前記リフロー加熱後に前記電子部品を樹脂封止することを特徴とする。
上記構成によれば、スペーサによってはんだの厚さを制御できる。また、スペーサがはんだと密接するため、スペーサが封止樹脂の流動を阻害することがなく、封止樹脂と周辺部品との密着性を図ることができる。また、線膨張係数が異なる電子部品と封止樹脂との間に線膨張係数が中間の絶縁性樹脂からなるスペーサが位置することとなるため、各部品界面での応力を緩和し、はんだの亀裂や剥離を抑制できる。また、スペーサが半硬化状態であるため、加熱時に流動性が向上してはんだと周辺部品との間の隙間にも入り込み、各部品界面の密着性を向上させることができる。また、スペーサが半硬化状態であるため、加熱時の軟化による粘度低下が比較的少なく、スペーサとしての高さを維持できる。
上記構成において、前記スペーサを、角形の前記電子部品の少なくとも角部に4カ所以上点接触あるいは線接触するように設置してもよい。
上記構成によれば、はんだの亀裂や剥離が生じやすい電子部品の角部にスペーサを配置したため、はんだの亀裂や剥離を確実に抑制できる。
また、本発明は、金属板上にはんだを介して電子部品を配置し、前記はんだをリフロー加熱してはんだ付けする電子装置において、縁性樹脂からなり、前記リフロー加熱時に溶融して前記はんだと密接する半硬化状態の樹脂シートを使用したスペーサを前記はんだの外周部に配置し、前記リフロー加熱後に前記電子部品を樹脂封止することを特徴とする。
上記構成によれば、スペーサによってはんだの厚さを制御できる。また、スペーサがはんだと密接するため、スペーサが封止樹脂の流動を阻害することがなく、封止樹脂と周辺部品との密着性を図ることができる。また、線膨張係数が異なる電子部品と封止樹脂との間に線膨張係数が中間の絶縁性樹脂からなるスペーサが位置することとなるため、各部品界面での応力を緩和し、はんだの亀裂や剥離を抑制できる。また、スペーサが半硬化状態であるため、加熱時に流動性が向上してはんだと周辺部品との間の隙間にも入り込み、各部品界面の密着性を向上させることができる。また、スペーサが半硬化状態であるため、加熱時の軟化による粘度低下が比較的少なく、スペーサとしての高さを維持できる。
本発明によれば、スペーサによってはんだの厚さを制御できるとともに、スペーサがはんだと密接するため、スペーサが封止樹脂の流動を阻害することがなく、封止樹脂と周辺部品との密着性を図ることができ、その結果、電子装置の絶縁性を確保できる。また、線膨張係数が異なる電子部品と封止樹脂との間に線膨張係数が中間の絶縁性樹脂からなるスペーサが位置することとなるため、各部品界面での応力を緩和し、はんだの亀裂や剥離を抑制できる。
また、スペーサが半硬化状態であるため、加熱時に流動性が向上してはんだと周辺部品との間の隙間にも入り込み、各部品界面の密着性を向上させることができ、電子装置の絶縁性をより確実に確保できる。スペーサが半硬化状態であるため、加熱時の軟化による粘度低下が比較的少なく、スペーサとしての高さを維持できる。
また、はんだの亀裂や剥離が生じやすい電子部品の角部にスペーサを配置したため、はんだの亀裂や剥離を確実に抑制できる。
本発明の実施の形態に係る電子装置としてのパワー半導体装置を模式的に示す断面図である。 加熱時間とスペーサの粘度との関係を示すグラフである。 加熱温度とスペーサの粘度との関係を示すグラフである。 スペーサの配置位置を示す図である。 スペーサとはんだとの間の隙間とスペーサに対するはんだの厚さ率との関係を示すグラフである。 パワー半導体装置の製造方法における積層工程を示す説明図である。 パワー半導体装置の製造方法におけるリフロー行程を示す説明図である。 はんだ及びスペーサの溶融状態を示すグラフである。 はんだ及びスペーサの溶融状態を示す説明図である。 リフロー加熱後の積層体を示す図である。 パワー半導体装置の製造方法におけるケース接着行程を示す説明図である。
以下、図面を参照して本発明の実施の形態について説明する。
図1は、本実施の形態に係る電子装置としてのパワー半導体装置を模式的に示す断面図である。図2は加熱時間とスペーサの粘度との関係を示すグラフであり、図3は加熱温度とスペーサの粘度との関係を示すグラフである。また、図4は、スペーサの配置位置を示す図である。
図1に示すように、パワー半導体装置1は、電気自動車等の電力変換装置に用いられる三相インバータ回路の交流出力1相分の回路をパッケージ化したものである。すなわち、パワー半導体装置1は、1相分の回路を構成する半導体チップ3(電子部品)及びダイオード等の回路素子をはんだ5を介して絶縁回路基板(電子部品)7に実装し、当該絶縁回路基板7を、パッケージ底面を構成するベース板としての放熱板(金属板)9の上にはんだ11で接合固定し、その周囲を囲む側壁たる樹脂ケース13を放熱板9に設け、樹脂ケース13内を絶縁封止樹脂からなる封止剤(例えば、シリコーン樹脂)たる封止樹脂15で封止して構成されている。
半導体チップ3は、例えば、IGBT、パワーMOSFET、サイリスタ、ダイオード等の大電流に対応した電源供給用のスイッチング素子であり、絶縁回路基板7は、金属板から成る上面基板7A及び下面基板7Bの間に絶縁基板7Cを挟んでロウ材等により接合してなる3層構造の基板である。本実施の形態では、半導体チップ3及び絶縁回路基板7は角形に形成されている。なお、上面基板7A及び下面基板7Bを金属板ではなく導体層で形成しても良い。放熱板9は、例えば銅やアルミニウムなどの高熱伝導性を有する金属で構成された板材である。
また、パワー半導体装置1には、パッケージ内から外部に樹脂ケース13を貫通して、半導体チップ3の周辺電極たる外部端子17が設けられている。外部端子17は半導体チップ3と導電ワイヤたるアルミニウム製のアルミワイヤ19により電気的に接続される。すなわち、アルミワイヤ19は、太さ数十μm〜数百μmの線材であり、その一端が半導体チップ3のチップ表面5Aに荷重と超音波によって接合され、他端は同様にして外部端子17に接合されている。パワー半導体装置1の製造時には、かかる接合工程が行われた後、封止樹脂15で封止される。
はんだ5,11には、例えばSnAgやSnAgCu等の材質からなるシートはんだが用いられ、半導体チップ3、絶縁回路基板7及び放熱板9をはんだ5,11を介して積層し、半導体チップ3の上におもり32(図6参照)を載せ、リフロー炉33(図7参照)で加熱することで、半導体チップ3、絶縁回路基板7及び放熱板9が接合される。
ところで、はんだ5,11の厚さを厚くするとはんだ5,11の歪みが小さくなり耐久信頼性が向上するが、はんだ5,11が厚すぎるとはんだ5,11での熱抵抗が増加し放熱性が低下してしまう。したがって、はんだ5,11の厚さ(高さ)は、耐久信頼性を得るための下限値から放熱性能を満足する上限値までの範囲で管理する必要がある。
そこで、本実施の形態では、半導体チップ3と絶縁回路基板7との間、及び、絶縁回路基板7と放熱板9との間には、それぞれはんだ5,11の厚さ(高さ)を制御するためのスペーサ21,22が設けられている。スペーサ21,22には、例えば半硬化状態の樹脂シートが使用される。ここで、半硬化状態とは、熱硬化性樹脂の硬化の中間状態であって、図2に示すように、室温では流動性を持たず固形状で熱可塑樹脂のような挙動を示し、加熱すると軟化しその後硬化する、いわゆるBステージと称される状態を言う。
スペーサ21,22に、例えば液状のエポキシ樹脂を用いた場合には、加熱後の高さのばらつきが大きいが、樹脂シートを用いた場合には、加熱後の高さのばらつきを5%以内に抑えることができる。
また、樹脂シートは、図3に示すように、加熱温度により溶融して液状化したときの粘性が異なる。図3中、V1は120℃で、V2は100℃で、V3は80℃で加熱した場合の樹脂シートの粘度である。したがって、加熱温度を制御することにより、樹脂シートの形状制御が可能となる。
スペーサ21,22の材質としては、例えば、ポリイミド・ポリアミド・シリコーン系ポリイミド、エポキシ系ポリイミド等の絶縁性樹脂が挙げられる。本実施の形態では、耐熱性及び柔軟性の両方の性質を備えて耐久性を高くするため、耐熱性が高い(200℃以上である)ポリイミドと柔軟性の高いシリコーンを付加したシリコーン系ポリイミドが用いられている。
はんだ5,11の角部で亀裂や剥離が生じやすいため、スペーサ21,22は、当該スペーサ21,22の上部部品(例えば、半導体チップ3又は絶縁回路基板7)の四隅の角部に点あるいは線接触する位置に配置される。例えば、スペーサ22を例に説明すると、図4(A)に示すように、絶縁回路基板7の全周に亘って略長方形のスペーサ22Aを設けてもよいし、図4(B)に示すように、絶縁回路基板7の四隅に略L字状のスペーサ22Bを設けてもよいし、図4(C)に示すように、絶縁回路基板7の四隅に略円形のスペーサ22Cを設けてもよいし、図4(D)に示すように、絶縁回路基板7の四隅に略楕円形のスペーサ22Dを設けてもよい。
例えば、はんだ5,11の外周部への広がりをより阻止したい場合は、略長方形のスペーサ22Aを設けるのがよい。リフロー時に真空効果を大きく得たい場合は、略L字状のスペーサ22Bを設けるのが望ましい。
スペーサ21,22の高さは、耐久性から求められるはんだ5,11の最小厚さを下限とし、放熱性から求められるはんだ5,11の最大厚さを上限とし、はんだ5,11の厚さ設計値よりも低く設定される。また、スペーサ21,22が高すぎると、おもり32の加重効果が得られず、はんだ5,11の濡れ広がりが不足し、はんだ5,11と部品(半導体チップ3、絶縁回路基板7、放熱板9)との接触面積が狭くなり、放熱性が低下するおそれがある。したがって、スペーサ21,22の高さは、例えば、はんだ5,11の厚さ設計値に対して5〜10%低い高さに設定されるのが望ましく、はんだ5,11の厚さ設計値に対して5%低い高さに設定されるのが最適である。
スペーサ21,22は、積層時に、はんだ5,11との間に所定の隙間δ1,δ2(図6参照)を有するように配置される。はんだ5,11とスペーサ21,22の隙間δ1,δ2は、1)信頼性が確保できる最適なはんだ5,11のフィレット形成、2)はんだ5,11の濡れ広がり性、3)はんだ5,11やスペーサ21,22の位置決め精度、4)各部品の寸法公差等を考慮して最適値に設定される。
図5は、スペーサとはんだとの間の隙間とスペーサに対するはんだの厚さ率との関係を示すグラフである。ここでは、スペーサ22とはんだ11との間の隙間δ2とスペーサ22に対するはんだ11の厚さ率を例に説明する。図中、A1〜A4は実測データ、BはAの近似線である。
厚さ率は、凝固後に最適なはんだ厚さを得るために設定される値である。溶融時に周囲に流れるはんだがあるため、溶融・凝固後のはんだの厚さは溶融前と比較して小さくなる。そのため、所望のはんだ厚さに対して、溶融時に周囲に流れ出すはんだ分量を考慮した、凝固後に減少するはんだ厚さをはんだ厚さ率とする。
図5に示すように、厚さ率が高くなるほど、スペーサ22とはんだ11との間の隙間δ2は距離が長くなるように設定される。スペーサ21とはんだ5との間の隙間δ1も同様である。
以下、パワー半導体装置1の製造方法について説明する。
図6は、パワー半導体装置1の製造方法における積層工程を示す説明図である。
まず、下治具31に放熱板9を配置し、放熱板9の上には、はんだ11を配置するとともに、はんだ11の外周部に、スペーサ22を配置する。次いで、はんだ11の上に絶縁回路基板7を配置し、この絶縁回路基板7の上には、はんだ5を配置するとともに、はんだ5の外周部に、スペーサ21を配置する。スペーサ21ははんだ5との間に所定の隙間δ1を空けて配置され、スペーサ22ははんだ11との間に所定の隙間δ2を空けて配置される。
これらのスペーサ21,22は、例えばカメラによる画像認識や治具等により位置を確認して設置される。スペーサ21,22の設置後は、適宜加圧してもよい。
次に、はんだ5の上に半導体チップ3を配置し、半導体チップ3の上におもり32を配置する。以下、はんだ5,11を介して積層された半導体5、絶縁回路基板7及び放熱板9を積層体と呼ぶものとする。
図7はパワー半導体装置1の製造方法におけるリフロー行程を示す説明図である。また、図8ははんだ5,11及びスペーサ21,22の溶融状態を示すグラフであり、図9ははんだ5,11及びスペーサ21,22の溶融状態を示す説明図である。図10は、リフロー加熱後の積層体を示す図である。
次いで、おもり32を載せた積層体を、図7に示すように、水素(H2)及び窒素(N2)が充満するリフロー炉33に入れて例えば260℃に加熱し、所定時間後に冷却する。このとき、スペーサ21,22は、図8に示すように、加熱に伴い粘度が低下し、その後熱硬化し、冷却に伴い凝固する。一方、はんだ5,11は、加熱後しばらくしてから粘度が低下し、冷却に伴い凝固する。図8に示す点P1,P2,P3におけるはんだ11及びスペーサ22の状態をそれぞれ図9(A)、図9(B)、及び図9(C)に示す。
まず、加熱前には、図9(A)に示すように、はんだ11とスペーサ22は、隙間δ2を空けて配置されている。加熱されると、図9(B)に示すように、スペーサ22は、加熱によって軟化(溶融)して流動する一方で、常温で半硬化状態であるため、加熱時の軟化による粘度低下が比較的少なく、適度に形状が維持され、高さが維持される。また、はんだ11は、加熱されると溶融して山状のフィレットを形成する。
ここで、図8の点P2で示すように、はんだ11及びスペーサ22は溶融して流動性が増大した状態で共存するので、スペーサ22は、図9(B)に示すように、はんだ11のフィレットに倣って形状が変化してはんだ11に密着し、はんだ11と上下の部品(ここでは、絶縁回路基板7及び放熱板9)との間の隙間にも入り込む。
はんだ11及びスペーサ22は、冷却の開始に伴い同時に凝固を開始し、図9(C)に示すように、はんだ11によって上下の部品(絶縁回路基板7及び放熱板9)が接合される。
はんだ5及びスペーサ21についても同様に溶融及び凝固し、図10に示すように、はんだ5,11によって、半導体チップ3、絶縁回路基板7及び放熱板9が接合されることとなる。
このように、スペーサ21,22は、はんだ5,11に密着するとともに、上下の部品(半導体チップ3及び絶縁回路基板7、あるいは、絶縁回路基板7及び放熱板9)に密着するので、各部品3,5,7,9,11間の界面の密着性が向上し、パワー半導体装置1の絶縁性を確実に確保できる。しかも、スペーサ21,22は、半硬化状態の樹脂シートを用いて形成したため、加熱時に流動性が向上してはんだ5,11と周辺部品3,7,9との間の隙間にも入り込み、各部品3,5,7,9,11間の界面の密着性をより向上させることができ、パワー半導体装置1の絶縁性をより確実に確保できる。その結果、信頼性の高いパワー半導体装置1を提供できる。
図11は、パワー半導体装置1の製造方法におけるケース接着行程を示す説明図である。
次いで、積層体に樹脂ケース13を接着し、樹脂ケース13に設けられた外部端子17と半導体チップ3とをアルミワイヤ19により接続する。最後に、図1に示すように、樹脂ケース13内に封止樹脂15を注入すると、積層体が封止樹脂15により封止される。このとき、スペーサ21,22は、はんだ5,11と密接しているため、封止樹脂15の流動を阻害することがなく、封止樹脂15が周辺部品3,5,7,9,11に密着する。
また、スペーサ21,22は、半導体チップ3と封止樹脂15との間、及び、絶縁回路基板7と封止樹脂15との間に介在することとなる。ここで、スペーサ21,22に含まれるポリイミド系の材料は、熱膨張係数が6×10-5/℃であり、周囲の封止樹脂15(シリコーン樹脂:3×10-4/℃)より熱膨張係数が小さく、半導体チップ3や絶縁回路基板7の熱膨張係数(2×10-6/℃)より熱膨張係数が大きい。すなわち、半導体チップ3又は絶縁回路基板7と封止樹脂15との間に、膨張係数が中間であるスペーサ21,22が介在することとなり、その結果、半導体チップ3又は絶縁回路基板7と封止樹脂15との間の応力を緩和し、はんだ5,11の剥離や亀裂の発生を抑制できる。
また、スペーサ21,22の絶縁破壊電圧は8kv/mm以上であり、封止樹脂15と同等の電気絶縁特性を有することから、リフロー後もスペーサ21,22を取り外すことなく、スペーサ21,22をそのまま封止剤の一部として利用できる。例えばスペーサ21,22を設けない場合には、はんだ5,11の外周にはんだ5,11の溶融範囲を決める位置決め治具を設け、リフロー後にはこの位置決め治具を取り外す必要があったが、本実施の形態では、スペーサ21,22を取り外す工程を省略でき、工数を削減できるので、製造コストを低減できる。
以上説明したように、本実施の形態によれば、はんだ5,11の外周部に、絶縁性樹脂からなり、リフロー加熱時に溶融してはんだ5,11と密接するスペーサ21,22を配置し、リフロー加熱後に半導体チップ3及び絶縁回路基板7を樹脂封止する構成とした。この構成により、スペーサ21,22によってはんだ5,11の厚さを制御できる。また、スペーサ21,22がはんだ5,11と密接するため、スペーサ21,22が封止樹脂15の流動を阻害することがなく、封止樹脂15と周辺部品3,5,7,9,11との密着性を図ることができ、その結果、パワー半導体装置1の絶縁性を確保できる。また、線膨張係数が異なる半導体チップ3及び絶縁回路基板7と封止樹脂15との間に線膨張係数が中間の絶縁性樹脂からなるスペーサ21,22が位置することとなるため、各部品3,5,7,9,11間の界面での応力を緩和し、はんだ5,11の亀裂や剥離を抑制できる。
また、本実施の形態によれば、スペーサ21,22に半硬化状態の樹脂シートを使用する構成とした。スペーサ21,22が半硬化状態であるため、加熱時に流動性が向上してはんだ5,11と周辺部品3,7,9との間の隙間にも入り込み、各部品3,5,7,9,11間の界面の密着性を向上させることができ、パワー半導体装置1の絶縁性をより確実に確保できる。またスペーサ21,22が半硬化状態であるため、加熱時の軟化による粘度低下が比較的少なく、スペーサ21,22としての高さを維持できる。
また、本実施の形態によれば、スペーサ21,22を、角形の半導体チップ3及び絶縁回路基板7の少なくとも角部に4カ所以上点接触あるいは線接触するように設置する構成とした。はんだ5,11の亀裂や剥離が生じやすい半導体チップ3及び絶縁回路基板7の角部にスペーサ21,22を配置したため、はんだ5,11の亀裂や剥離を確実に抑制できる。
なお、本発明は、上記実施形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることは勿論である。
1 パワー半導体装置(電子装置)
3 半導体チップ(電子部品)
5,11 はんだ
7 絶縁回路基板(電子部品)
9 放熱板(金属板)
15 封止樹脂
21,22 スペーサ

Claims (3)

  1. 金属板上にはんだを介して電子部品を配置し、前記はんだをリフロー加熱してはんだ付けする電子装置の製造方法において、
    縁性樹脂からなり、前記リフロー加熱時に溶融して前記はんだと密接する半硬化状態の樹脂シートを使用したスペーサを前記はんだの外周部に配置し、
    前記リフロー加熱後に前記電子部品を樹脂封止することを特徴とする電子装置の製造方法。
  2. 前記スペーサを、角形の前記電子部品の少なくとも角部に4カ所以上点接触あるいは線接触するように設置したことを特徴とする請求項に記載の電子装置の製造方法。
  3. 金属板上にはんだを介して電子部品を配置し、前記はんだをリフロー加熱してはんだ付けする電子装置において、
    縁性樹脂からなり、前記リフロー加熱時に溶融して前記はんだと密接する半硬化状態の樹脂シートを使用したスペーサを前記はんだの外周部に配置し、
    前記リフロー加熱後に前記電子部品を樹脂封止することを特徴とする電子装置。
JP2011173085A 2011-08-08 2011-08-08 電子装置の製造方法及び電子装置 Expired - Fee Related JP5763467B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011173085A JP5763467B2 (ja) 2011-08-08 2011-08-08 電子装置の製造方法及び電子装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011173085A JP5763467B2 (ja) 2011-08-08 2011-08-08 電子装置の製造方法及び電子装置

Publications (2)

Publication Number Publication Date
JP2013038224A JP2013038224A (ja) 2013-02-21
JP5763467B2 true JP5763467B2 (ja) 2015-08-12

Family

ID=47887549

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011173085A Expired - Fee Related JP5763467B2 (ja) 2011-08-08 2011-08-08 電子装置の製造方法及び電子装置

Country Status (1)

Country Link
JP (1) JP5763467B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6200759B2 (ja) * 2013-10-09 2017-09-20 株式会社日立製作所 半導体装置およびその製造方法
JP2017005071A (ja) * 2015-06-09 2017-01-05 カルソニックカンセイ株式会社 接合構造

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4319591B2 (ja) * 2004-07-15 2009-08-26 株式会社日立製作所 半導体パワーモジュール
JP4704084B2 (ja) * 2005-03-29 2011-06-15 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP2013038224A (ja) 2013-02-21

Similar Documents

Publication Publication Date Title
JP4438489B2 (ja) 半導体装置
JP5975180B2 (ja) 半導体モジュール
JP4635564B2 (ja) 半導体装置
JP3923258B2 (ja) 電力制御系電子回路装置及びその製造方法
US11075137B2 (en) High power module package structures
US20120307541A1 (en) Power converter, semiconductor device, and method for manufacturing power converter
JP2011114176A (ja) パワー半導体装置
JP2008042074A (ja) 半導体装置及び電力変換装置
JP5895220B2 (ja) 半導体装置の製造方法
WO2018181727A1 (ja) 半導体装置およびその製造方法、ならびに電力変換装置
JP2007012831A (ja) パワー半導体装置
WO2019064775A1 (ja) 半導体装置およびその製造方法
JP6697944B2 (ja) 電力用半導体装置
CN109698179B (zh) 半导体装置及半导体装置的制造方法
JP2006013080A (ja) 半導体モジュールおよびその製造方法
JP4784150B2 (ja) 半導体装置および、半導体装置の製造方法
JP5763467B2 (ja) 電子装置の製造方法及び電子装置
JP2003273319A (ja) 両面電極半導体素子を有する電子回路装置及び該電子回路装置の製造方法
JP6381489B2 (ja) 半導体装置の製造方法
JP7033889B2 (ja) 電力用半導体装置、電力用半導体装置の製造方法および電力変換装置
JP5734736B2 (ja) パワーモジュールの製造方法
JP2016219707A (ja) 半導体装置及びその製造方法
JP4861200B2 (ja) パワーモジュール
JP6274986B2 (ja) パワー半導体モジュールおよびその製造方法
JP6906654B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141111

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150609

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150611

R150 Certificate of patent or registration of utility model

Ref document number: 5763467

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees