JP5728260B2 - 時計表示装置 - Google Patents

Description

本発明は、時計表示装置に係り、特に、ＬＣＤ等を使用した、プログラマブル表示割付機能を有する時計表示装置に関するものである。

携帯端末や電子機器等には、様々な情報を可視表示するためのＬＣＤパネルが設けられ、その表示態様として、例えば時計表示がある。図５は、ＬＣＤパネルに時計表示をするための従来のＬＣＤ時計表示回路の構成の一例を示している。このＬＣＤ時計表示回路は、ＣＰＵ（中央処理装置）１０１、ＲＯＭ（読出し専用メモリ）１０２、及びリアルタイムクロック（ＲＴＣ）回路１０５等が、システムバス１２０を介して所定の情報のやり取りをする構成となっている。

従来のＬＣＤ時計表示回路では、時計情報生成回路１０３に設けたリアルタイムクロック回路１０５が時計情報を生成し、一定の周期でＣＰＵ１０１に対して割込みを発生する。ＣＰＵ１０１は、リアルタイムクロック回路１０５からの割込み要求を受け付けると、リアルタイムクロック回路１０５から時計情報を読み出し、その情報をＬＣＤパネル１３０に表示するため、データの加工をする。そして、ＣＰＵ１０１は、加工されたデータを、ＬＣＤコントロール回路１０７を構成するＬＣＤ表示レジスタ１０８へ書き込むことで、ＬＣＤパネル１３０に時計表示がなされる。

一方、特許文献１には、時計カウンタで生成された時計情報を、ＤＭＡ（Direct Memory Access）手段によって表示系ドライバ部に転送し、時計表示させる技術（時計カウンタ及びそれを内蔵した半導体集積回路装置）が記載されている。

特開平７−１２０５７１号公報

上述した従来のＬＣＤ時計表示回路で時計表示を行う場合、ＣＰＵ１０１は、一定の周期で常にリアルタイムクロック回路１０５からの割込み要求を受けているので、ＨＡＬＴモード、すなわち、ＣＰＵ１０１へのクロック供給が停止し、ＣＰＵ１０１が動作中止の状態にあるときでも、クロック供給の開始によりＨＡＬＴモードを抜けて、通常の動作モードに遷移する必要がある。このことは、時計表示のためにＨＡＬＴモードを維持できないことを意味しており、結果として、従来のＬＣＤ時計表示回路では、ＣＰＵにおける消費電流（消費電力）の低減を図ることができず、無駄な電力消費が生ずるという問題があった。

また、従来のＬＣＤ時計表示回路では、ＬＣＤパネル１３０に時計表示する場合、ＬＣＤ表示レジスタ１０８へ転送するデータをＬＣＤパネル１３０に合わせて加工する必要がある。例えば、ＬＣＤパネル１３０が７セグメント・タイプの表示器であれば、時計情報として時、分、秒が４ビットの１０進数で管理されているとした場合、リアルタイムクロック回路１０５内の時計情報を、図６に示す変換表に従ってデータ加工する必要がある。

図７は、時計情報のデータ加工の一例を示している。１秒レジスタ値が４の場合、レジスタ内のデータは下位４ビットのみ有効であるため、“０１００”（１０進）が、７セグメント・タイプＬＣＤ用キャラクタ値として、“０１１００１１０”に加工される。したがって、時、分、秒のすべてに対して、表示のたびにこのような表示データの加工を行うことは、ＣＰＵでの処理を複雑化し、ＣＰＵの負荷が増加するという問題を生じさせていた。

上記のような表示データの加工は、特許文献１に記載の装置においても問題となる。すなわち、特許文献１に記載の装置では、ＤＭＡを使用した時計情報の転送を行って、ソフトウエアの負担を軽減しているが、時計・カレンダ機能部で生成された時計情報を受けた表示系ドライバ部において、別途、その時計情報をＬＣＤ表示用に加工する必要があるからである。

本発明は、上述した課題を解決するために提案されたものであり、時計表示の際に中央処理部における無駄な消費電力を抑制するとともに、時計表示に伴う中央処理部の負荷の増加を防ぐことのできる時計表示装置を提供することを目的とする。

上記目的を達成するために、本発明は、複数桁の表示が可能で各桁の表示部が複数の表示セグメントからなる液晶表示部を備えた時計表示装置であって、中央処理部と、時計情報を生成する時計情報生成手段と、前記時計情報を前記液晶表示部の表示用キャラクタデータに変換する変換手段と、前記表示用キャラクタデータを前記中央処理部を経由せずに取り込むとともに、該取り込んだ表示用キャラクタデータを前記中央処理部を経由せずに転送するダイレクト・メモリ・アクセス手段と、前記ダイレクト・メモリ・アクセス手段より転送された表示用キャラクタデータを前記各桁毎に単一のアドレスを付与して格納する表示レジスタと、あらかじめ設定された割付け情報をもとに、前記表示レジスタ内の前記表示用キャラクタデータの各ビットと前記液晶表示部の各表示セグメントとの対応を割り付けるプログラマブル表示割付手段と、前記割り付けの結果をもとに前記液晶表示部に前記時計情報を可視表示する表示制御手段と、を備えることを特徴とする。

本発明によれば、時計表示の際、中央処理部に依存しない時計表示制御が可能となり、中央処理部の負荷軽減や中央処理部における無駄な消費電力を抑制することが可能になる、という効果を奏する。

本発明の実施形態に係るＬＣＤ時計表示装置の構成を示すブロック図である。 ７セグメント・タイプのＬＣＤパネルの一例を示す図である。 プログラマブル表示割付機能を持たないＬＣＤ時計表示回路のＬＣＤ表示レジスタ内のデータ構成を示す図である。 プログラマブル表示割付機能を有するＬＣＤ時計表示装置のＬＣＤ表示レジスタ内のデータ構成を示す図である。 従来のＬＣＤ時計表示回路の構成の一例を示すブロック図である。 １秒レジスタ値から７セグメントキャラクタ値への変換表を示す図である。 時計情報のデータ加工の一例を示す図である。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。図１は、本発明の実施形態に係る時計表示装置（ＬＣＤ(Liquid Crystal Display)時計表示装置とも呼ぶ。）の構成を示すブロック図である。図１に示すように、本発明の実施形態に係るＬＣＤ時計表示装置５０は、同時に複数ビットのデータを所定の動作周波数で伝送できるシステムバス２０を介して、ＣＰＵ（中央処理装置）１、ＲＯＭ（読出し専用メモリ）２、時計情報生成回路３、ＬＣＤ表示制御をするＬＣＤコントロール回路７等が所定の情報のやり取りをする構成となっている。さらにＬＣＤ時計表示装置５０は、ＣＰＵ１を経由せずにシステムバス２０を通じてデータの転送を行うためのＤＭＡコントローラ６を備える。

ＬＣＤコントロール回路７は、ＤＭＡコントローラ６からの表示データの転送先となるＬＣＤ表示レジスタ８と、後述するプログラマブル表示割付機能を有するプログラマブル表示割付回路１０と、時計情報をもとに、時刻を時、分、秒によってＬＣＤパネル３０に可視表示するため、ＬＣＤパネル３０を駆動するドライバ９とによって構成される。

ＣＰＵ１は、ＬＣＤ時計表示装置５０全体の制御を司る中央処理部として機能し、ＲＯＭ２内には、ＬＣＤ時計表示装置５０の制御プログラム等が格納され、ＣＰＵ１は、そのプログラムを順次、読み出して実行する。時計情報生成回路３に設けたリアルタイムクロック回路５は、所定の時計情報を生成するとともに、一定の周期でＤＭＡコントローラ６に対して「割込み要求」を発生する。また、７セグキャラクタ変換回路４は、リアルタイムクロック回路５によって生成された、４ビット表現の１０進数の時計情報を、７セグメント・タイプＬＣＤ用の８ビット・キャラクタに変換する。このようにキャラクタ変換されたデータは、システムバス２０を介してＤＭＡコントローラ６によって読み取られ、ＤＭＡコントローラ６は、このキャラクタに変換されたデータをＬＣＤ表示レジスタ８に転送する。これによって、ＬＣＤ表示レジスタ８では、適宜、時計情報が更新される。

なお、７セグキャラクタ変換回路４において、４ビット（１０進数）の時計情報を７セグメント・タイプＬＣＤ用の８ビット・キャラクタに変換する方法は、図６、図７に示す方法と同一であるため、ここでは、その図示と説明を省略する。

次に、本発明の実施形態に係るＬＣＤ時計表示装置における時計表示動作について説明する。ここでは、ＬＣＤ時計表示装置５０のリアルタイムクロック回路５で生成された時計情報を、１秒おきにＬＣＤパネル３０上に可視表示する動作を例にとって説明する。

ＬＣＤ時計表示装置５０の時計情報生成回路３は、時計情報を１秒おきにＬＣＤパネル３０に表示するため、あらかじめ、時計情報を生成するリアルタイムクロック回路５の割込み周期を「１秒」とし、その割込みをＤＭＡコントローラ６に対して出力するように設定する。このように設定されたリアルタイムクロック回路５は、１秒おきにＤＭＡコントローラ６に対して割込み要求を出力する。そして、割込み要求を受けたＤＭＡコントローラ６は、その割込み毎にリアルタイムクロック回路５から時計情報を読み出す。なお、割込み周期は、１秒の位を１秒おきに表示可能な周期であれば、上記の例に限定されない。

リアルタイムクロック回路５から読み出された時計情報は、７セグキャラクタ変換回路４を経由し、システムバス２０を介してＤＭＡコントローラ６に取り込まれる。このとき、７セグキャラクタ変換回路４は、４ビットで表現された１０進数の時計情報を７セグメントＬＣＤ表示用の８ビット・キャラクタに変換するので、ＤＭＡコントローラ６には、変換後の時計情報が取り込まれる。その後、ＤＭＡコントローラ６は、取り込んだ時計情報を、システムバス２０を介してＬＣＤコントロール回路７内のＬＣＤ表示レジスタ８へ転送する。

なお、ＤＭＡコントローラ６が転送するデータについては、その転送元（ここでは、時計情報生成回路３等）及び転送先（ここでは、ＬＣＤコントロール回路７内のＬＣＤ表示レジスタ８）が、ＤＭＡコントローラ６にあらかじめ設定されている。

図２は、７セグメント・タイプのＬＣＤパネルの一例を示しており、１秒の位、１０秒の位、１分の位、及び１０分の位それぞれについて、７セグメント構成の数字表示部と１セグメント構成の小数点表示部を有する。例えば、１秒の位の数字表示部はセグメント０Ａ〜０Ｇからなり、セグメント０Ｈは小数点表示部である。図２に示す例では、１つのＬＣＤパネルで４桁の数字を表示するため、８ビット構成のセグメント信号入力端子（ＳＥＧ０〜ＳＥＧ７）と４ビット構成のコモン信号入力端子（ＣＯＭ０〜ＣＯＭ３）が配されている。そして、各セグメント信号線には４つのコモンが接続され、各コモン信号線には８つのセグメントが接続される。よって、コモン信号線とセグメント信号線とを適宜、選択し、選択された信号線に所定の電圧を印加し、又は印加した電圧を解除することで、選択された信号線の交点に接続される各セグメントを点灯又は消灯状態にする。

図３は、後述するプログラマブル表示割付機能を持たないＬＣＤ時計表示回路のＬＣＤ表示レジスタにおける、７セグメント・タイプのＬＣＤパネルの各セグメントのデータ（時計表示データ）と、セグメント端子及びコモン端子との対応を示している。図３に示すＬＣＤ表示レジスタでは、「ｂｉｔ」がコモン信号線（ＣＯＭ）に対応し、「ａｄｒ」がセグメント信号線（ＳＥＧ）に対応する構成になっている。そのため、例えば、１秒の位の値（ここでは、“４”）を表示するには、図２に示すＬＣＤパネルのセグメント“０Ｂ”，“０Ｃ”，“０Ｆ”，“０Ｇ”を点灯させる必要がある。この場合、セグメントと、セグメント端子（ＳＥＧ）及びコモン端子（ＣＯＭ）との関係は、“０Ｂ”：ＳＥＧ０-ＣＯＭ３，“０Ｃ”：ＳＥＧ０-ＣＯＭ２，“０Ｆ”：ＳＥＧ２-ＣＯＭ２，“０Ｇ”：ＳＥＧ１-ＣＯＭ２となる。

図３に示す例において、１秒の位に数字“４”を表示するためには、ＬＣＤ表示レジスタの３つのアドレス（ａｄｒ０，ａｄｒ１，ａｄｒ２）に時計データを書き込み、さらに、それら３つのアドレスからデータを読み出す必要がある。加えて、１０秒の位の時計データと混在しているアドレス（ａｄｒ１，ａｄｒ２）も存在する。つまり、プログラマブル表示割付機能がない場合、数字“４”を表示する際、最低でもＬＣＤ表示レジスタの３つのアドレスにアクセスする必要がある。

ところで、ＤＭＡコントローラは、ＣＰＵ等のプロセッサを経由せずに、指定されたアドレス範囲を、指定されたメモリに入出力する機能（データ転送機能）を備えているだけである。そのため、ＤＭＡコントローラによるデータ転送では、そのデータ転送に必要な転送元のアドレス、転送先のアドレス、転送データのビット並びが同じフォーマットになっている必要がある。その結果、図３に示すように、各数字（各位）に対応する個々の時計データについて複数のアドレスへの書き込みを必要とする構成をとるＬＣＤ表示レジスタに対しては、データの並び替え等を行わず、所定の決められたアドレスへデータを転送する機能のみを有するＤＭＡコントローラを使用することができない。

そこで、本実施形態に係るＬＣＤ時計表示装置５０では、図４に示すように、１つのアドレスに１桁分のすべての時計データを対応させてＬＣＤ表示レジスタ８に格納する。より具体的には、ＤＭＡコントローラ６に格納された時計データが、そのままのフォーマットでＬＣＤ表示レジスタ８に転送されるので、ＬＣＤ表示レジスタ８には、ＬＣＤ表示レジスタ８のａｄｒ０に１秒の位の全データが、ａｄｒ１に１０秒の位の全データが、ａｄｒ２に１分の位の全データが、そして、ａｄｒ３に１０分の位の全データがそれぞれ格納される構成とする。そして、１つのアドレス、例えばａｄｒ０に１秒の位の全データを格納する際、それぞれのｂｉｔ０〜ｂｉｔ７に７セグメント・タイプのＬＣＤパネル３０のセグメント０Ａ〜０Ｈを割り当てる。１０秒等、他の位についても同様である。

このような構成とすることで、ＬＣＤ表示レジスタの１つのアドレスにアクセスするだけで、対象とする桁の時計データを一括して取得できる。図４に示す例では、アドレスａｄｒ０にアクセスすることで、１秒の位の表示データ“４”に対するビット情報（ＬＣＤ用のキャラクタ値）“０１１００１１０”（左から順にＬＣＤパネル３０のセグメント０Ｈ，０Ｇ・・・０Ａに対応する。）を取得できる。同様に、アドレスａｄｒ１へのアクセスで１０秒の位の表示データ“４”に対するビット情報が得られ、アドレスａｄｒ２へのアクセスで１分の位の表示データ“４”に対するビット情報が得られ、アドレスａｄｒ３へのアクセスにより、１０分の位の表示データ“４”に対するビット情報が得られる。

本実施形態に係るＬＣＤ時計表示装置５０において、プログラマブル表示割付機能を有するプログラマブル表示割付回路１０は、ＬＣＤ表示レジスタ８と、時、分、秒を可視表示する７セグメント・タイプのＬＣＤパネル３０との間に位置しており、図４に示すＬＣＤ表示レジスタ８の「ｂｉｔ」と「ａｄｒ」を、図２に示す７セグメント・タイプのＬＣＤパネル３０の任意のＣＯＭ端子とＳＥＧ端子に自由に割り当てる機能を有する。また、プログラマブル表示割付回路１０は、図１に示すように、プログラマブル表示割付機能によってアドレスを変換するための情報（割付け情報）を格納するアドレス変換情報メモリ１２を内蔵している。

プログラマブル表示割付機能とは、ソフトウエア等によりＬＣＤ表示レジスタの各ビット（そのビット値により点灯／消灯状態を表す。）と、ＬＣＤパネル上の表示位置（各表示セグメント）との対応を任意に割り付けることのできる機能である。プログラマブル表示割付回路１０は、例えば、特開平５−２１６４２７号（特許第３１８８２８０号）公報に記載されているように、表示位置定義収納エリアに表示メモリ中の表示データを指定するための、外部からの入力等により任意に設定・変更可能な割付け情報を収納し、この割付け情報で指定された表示データをビットセレクタによりビット列に変換し、これらのビット列を順次、シフトレジスタを介してＬＣＤ側にパラレルに転送するように構成されている。よって、ここでは、プログラマブル表示割付回路１０におけるプログラマブル表示割付機能を実現するための構成等については、その図示及び説明を省略する。

プログラマブル表示割付機能のない（固定表示割付ともいう。）、従来のＬＣＤ時計表示回路では、例えば、図３に示すように、ＬＣＤ表示レジスタのａｄｒ０-ｂｉｔ０を固定的にＳＥＧ０-ＣＯＭ０に対応させている。しかし、本実施形態に係るＬＣＤ時計表示装置５０では、プログラマブル表示割付機能を使用して、図４に示すようにＬＣＤ表示レジスタ８のａｄｒ０-ｂｉｔ０をＳＥＧ１-ＣＯＭ３に変更（割付）している。そのため、図４のＬＣＤ表示レジスタ８のａｄｒ０-ｂｉｔ０には、“０Ａ”と表示して、ａｄｒ０-ｂｉｔ０で指定されるビットを７セグメント・タイプのＬＣＤパネルのセグメント“０Ａ”に対応させている。

本実施形態に係るＬＣＤ時計表示装置では、ユーザがプログラマブル表示割付回路１０内のアドレス変換情報メモリ１２に対して、不図示の信号端子等を介して、表示割付のための情報を入力し、あるいは既に入力された割付け情報を変更して、任意の割付ができるようになっている。例えば、ＬＣＤ表示レジスタ８のａｄｒ０-ｂｉｔ０で指定されるビットにビット値“１”が書き込まれると、プログラマブル表示割付回路１０は、アドレス変換情報メモリ１２を参照して、そのａｄｒ０-ｂｉｔ０をどのＳＥＧ／ＣＯＭに割り付けるかの情報を読み出す。ａｄｒ０-ｂｉｔ０がＳＥＧ１-ＣＯＭ３に割り付けられていれば、プログラマブル表示割付回路１０は、ドライバ９を介して、７セグメント・タイプのＬＣＤパネル３０のセグメント“０Ａ”が点灯するように、ＬＣＤパネル３０のＳＥＧ／ＣＯＭ端子に制御信号を送る。

図２及び図４に示す例では、７セグメント・タイプのＬＣＤパネル３０の１秒の位に“４”を表示する場合、上述したように、そのＬＣＤパネル３０のセグメント“０Ｂ”，“０Ｃ”，“０Ｆ”，“０Ｇ”を点灯させる必要がある。そのため、プログラマブル表示割付回路１０は、ＬＣＤ表示レジスタ８の内容をもとに、ＬＣＤパネル３０の各セグメントとセグメント端子／コモン端子との対応関係について、所定のアドレス変換をするための情報（割付け情報）が格納されたアドレス変換情報メモリ１２の内容を参照して、ａｄｒ０-ｂｉｔ１をＳＥＧ０-ＣＯＭ３に割り付け、ａｄｒ０-ｂｉｔ２をＳＥＧ０-ＣＯＭ２に割り付け、ａｄｒ０-ｂｉｔ５をＳＥＧ２-ＣＯＭ２に割り付け、ａｄｒ０-ｂｉｔ６をＳＥＧ１-ＣＯＭ２に割り付ける。そして、これらの割付に従ってＬＣＤパネル３０のＳＥＧ／ＣＯＭ端子に制御信号（例えば、交流の方形波信号）を印加する。その結果、ＬＣＤパネル３０の１秒の位のセグメント“０Ｂ”，“０Ｃ”，“０Ｆ”，“０Ｇ”が点灯し、ＬＣＤパネル３０の１秒の位に“４”が表示される。１０秒等、他の位についても同様の制御を行う。

以上説明したように、本実施の形態に係るＬＣＤ時計表示装置では、ＣＰＵを経由せずに時計情報生成回路から時計データを読み取り、その時計データを、ＣＰＵを介さずにＬＣＤ表示レジスタに転送する構成とすることで、時計表示の際のＣＰＵでの表示データ加工等に伴う処理の複雑化を回避し、時計表示処理におけるＣＰＵの負荷を軽減することができる。また、７セグキャラクタ変換回路４を設けることで、従来のようにＣＰＵによって、時、分、秒の表示データに対して、表示のたびに４ビットの時計情報を７セグメント・タイプＬＣＤ用の８ビット・キャラクタにデータ加工する必要がないので、ＣＰＵでの処理の複雑化、負荷の増加を回避することができる。

また、ＣＰＵを介さない時計データの転送を行うことで、ＣＰＵがＨＡＬＴモードになっているときであっても、時計表示処理のためにＨＡＬＴモードを解除する必要がなく、そのままＨＡＬＴモードを維持することで、ＣＰＵにおける消費電力の低減を図ることができ、時計表示処理に伴う無駄な電力消費が生じないという効果がある。

さらには、プログラマブル表示割付機能を採用することによって、ＬＣＤ表示レジスタの単一のアドレスにアクセスするだけで表示桁ごとの時計データを一括して取得でき、かつ、ソフトウエア等によりＬＣＤ表示レジスタの各ビットと、７セグメント・タイプのＬＣＤパネル上の各表示セグメントとの割り付けを任意に行うことができるので、従来のＬＣＤ時計表示回路では採用できなかった、決められたアドレスへのデータ転送機能のみを有するＤＭＡコントローラを使用して、ＬＣＤ時計表示装置内のメモリ間で表示用キャラクタデータに合わせた時計データの転送が可能になる。

なお、上述した実施形態では、時計表示処理時においてもＣＰＵのＨＡＬＴモードを維持して、ＣＰＵでの消費電流を削減する構成を例示したが、本発明はこれに限定されない。例えば、時計表示処理時にＣＰＵに時計表示処理以外の処理をさせることで、システム全体としての処理能力（パフォーマンス）を向上させる構成としてもよい。

１ ＣＰＵ（中央処理装置）
２ ＲＯＭ（読出し専用メモリ）
３ 時計情報生成回路
４ ７セグキャラクタ変換回路
５ リアルタイムクロック回路
６ ＤＭＡコントローラ
７ ＬＣＤコントロール回路
８ ＬＣＤ表示レジスタ
９ ドライバ
１０ プログラマブル表示割付回路
１２ アドレス変換情報メモリ
２０ システムバス
３０ ＬＣＤパネル
５０ ＬＣＤ時計表示装置

Claims (6)

1. 複数桁の表示が可能で各桁の表示部が複数の表示セグメントからなる液晶表示部を備えた時計表示装置であって、
   中央処理部と、
   時計情報を生成する時計情報生成手段と、
   前記時計情報を前記液晶表示部の表示用キャラクタデータに変換する変換手段と、
   前記表示用キャラクタデータを前記中央処理部を経由せずに取り込むとともに、該取り込んだ表示用キャラクタデータを前記中央処理部を経由せずに転送するダイレクト・メモリ・アクセス手段と、
   前記ダイレクト・メモリ・アクセス手段より転送された表示用キャラクタデータを前記各桁毎に単一のアドレスを付与して格納する表示レジスタと、
   あらかじめ設定された割付け情報をもとに、前記表示レジスタ内の前記表示用キャラクタデータの各ビットと前記液晶表示部の各表示セグメントとの対応を割り付けるプログラマブル表示割付手段と、
   前記割り付けの結果をもとに前記液晶表示部に前記時計情報を可視表示する表示制御手段と、
   を備える時計表示装置。
2. 前記ダイレクト・メモリ・アクセス手段は、前記時計情報生成手段からの割込み要求を受けて前記表示用キャラクタデータの取り込み及び転送を行うことを特徴とする請求項１記載の時計表示装置。
3. 前記表示セグメントは前記液晶表示部に配したセグメント信号線とコモン信号線の交点上に位置し、前記プログラマブル表示割付手段は、前記表示レジスタに格納された表示用キャラクタデータの各ビットと、前記セグメント信号線及びコモン信号線との対応について割り付けをする請求項１又は２記載の時計表示装置。
4. 前記割付け情報は書き換え可能であることを特徴とする請求項３記載の時計表示装置。
5. 前記表示制御手段は、前記表示用キャラクタデータの各ビットのビット値に基づいて、前記割り付けられたセグメント信号線とコモン信号線とに所定の制御信号を入力して前記表示セグメントを点灯状態又は消灯状態にする請求項３記載の時計表示装置。
6. 前記表示制御手段は、少なくとも秒、分、及び時を前記各桁に対応させて可視表示することを特徴とする請求項５記載の時計表示装置。