JP5726719B2

JP5726719B2 - 電源回路

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Description

本発明の実施形態は、電源回路に関する。

デジタル電源回路では、デジタルで制御を行うので、制御に必要なＤＣ／ＤＣ変換器の出力電圧等のアナログ値をＡ／Ｄ変換器でデジタル値にＡ／Ｄ変換してから制御回路に入力する必要がある。しかし、スイッチング電源回路においては、ＤＣ／ＤＣ変換器のスイッチングに伴い大きなノイズが発生し、これがＡ／Ｄ変換器の動作に影響を与えるため、正確なデジタル値を得ることが困難になる傾向にある。

特開２００５−１７６５３２号公報特開２０１０−１７８５５３号公報

１つの実施形態は、例えば、ＤＣ／ＤＣ変換器のスイッチングに伴うノイズの影響を低減できる電源回路を提供することを目的とする。

１つの実施形態によれば、ＤＣ／ＤＣ変換器とＡ／Ｄ変換器と制御部と判断部と変換タイミング調整部とを有することを特徴とする電源回路が提供される。ＤＣ／ＤＣ変換器は、第１のスイッチと第２のスイッチとを含む。第１のスイッチは、第１のスイッチング信号に応じてオンする。第２のスイッチは、第２のスイッチング信号に応じてオンする。第１のスイッチのオン状態の期間と第２のスイッチのオン状態の期間とは、互いに重ならない。Ａ／Ｄ変換器は、変換タイミング信号に同期して、ＤＣ／ＤＣ変換器のアナログモニタ値をＡ／Ｄ変換して、デジタルモニタ値を生成する。制御部は、生成されたデジタルモニタ値を用いて、第１のスイッチング信号及び第２のスイッチング信号のそれぞれに対してＰＷＭ制御を行う。判断部は、ＰＷＭ制御に関する信号と変換候補タイミング信号とを受ける。変換候補タイミング信号は、変換タイミング信号の候補となる信号である。判断部は、変換候補タイミング信号の遷移タイミングが第１のスイッチング信号の遷移タイミング又は第２のスイッチング信号の遷移タイミングに重なるか否かを判断する。変換タイミング調整部は、変換候補タイミング信号の遷移タイミングが第１のスイッチング信号の遷移タイミング又は第２のスイッチング信号の遷移タイミングに重なる場合、第１のスイッチング信号の遷移タイミング及び第２のスイッチング信号の遷移タイミングを避けるように変換候補タイミング信号を調整して、変換タイミング信号を生成する。

第１の実施形態にかかる電源回路の構成を示す図。第１の実施形態におけるＤＣ／ＤＣ変換器の構成を示す図。第１の実施形態にかかる変換タイミング調整回路の動作を示す図。第１の実施形態にかかる変換タイミング調整回路の動作を示す図。第１の実施形態の変形例にかかる電源回路の構成を示す図。第１の実施形態の他の変形例にかかる電源回路の構成を示す図。第１の実施形態の他の変形例におけるＤＣ／ＤＣ変換器の構成を示す図。第２の実施形態にかかる電源回路の構成を示す図。第２の実施形態におけるＡ／Ｄ変換器の構成を示す図。第２の実施形態にかかる変換タイミング調整回路の動作を示す図。第２の実施形態にかかる変換タイミング調整回路の動作を示す図。第２の実施形態にかかる変換タイミング調整回路の動作を示す図。第２の実施形態の変形例にかかる変換タイミング調整回路の動作を示す図。第２の実施形態の変形例にかかる変換タイミング調整回路の動作を示す図。第２の実施形態の変形例にかかる変換タイミング調整回路の動作を示す図。第２の実施形態の変形例にかかる変換タイミング調整回路の動作を示す図。第３の実施形態にかかる変換タイミング調整回路の動作を示す図。第３の実施形態にかかる変換タイミング調整回路の動作を示す図。第３の実施形態にかかる変換タイミング調整回路の動作を示す図。第４の実施形態にかかる電源回路の構成を示す図。第５の実施形態にかかる電源回路の構成を示す図。第５の実施形態における推定回路の動作示す図。第６の実施形態にかかる電源回路の構成を示す図。第７の実施形態にかかる電源回路の構成を示す図。

以下に添付図面を参照して、実施形態にかかる電源回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
第１の実施形態にかかる電源回路１について図１を用いて説明する。図１は、電源回路１の構成を示す図である。

電源回路１は、デジタル電源回路であり、主としてデジタル値を用いて制御を行う。電源回路１は、制御に必要な出力電圧等のアナログ値をデジタル値にＡ／Ｄ変換して、そのデジタル値を用いて制御を行う。具体的には、電源回路１は、ＤＣ／ＤＣ変換器１０、Ａ／Ｄ変換器２０、制御回路３０、及び変換タイミング調整回路４０を備える。

ＤＣ／ＤＣ変換器１０は、外部から受けたＤＣ電圧を所定レベルのＤＣ電圧に変換して出力する。ＤＣ／ＤＣ変換器１０は、例えば降圧型のＤＣ／ＤＣ変換器（バックコンバータ）であり、入力されたＤＣ電圧を降圧して、所定レベルに降圧されたＤＣ電圧を出力する。

具体的には、ＤＣ／ＤＣ変換器１０は、図２に示すように、スイッチング信号発生部１１、複数のスイッチＳＷ１、ＳＷ２、インダクタＬ１、コンデンサＣ１、及び電流センサ１２を含む。

スイッチング信号発生部１１は、制御回路３０から制御信号ＳＧ２を受け、制御信号ＳＧ２に従って、複数のスイッチＳＷ１、ＳＷ２をオン／オフ制御する。これにより、スイッチＳＷ１、ＳＷ２のオン／オフのタイミングが制御回路３０により制御される。

スイッチング信号発生部１１は、デコード部１１ａ、スイッチング信号生成部１１ｂ、及びスイッチング信号生成部１１ｃを有する。デコード部１１ａは、制御信号ＳＧ２をデコードして、デコード結果からスイッチＳＷ１に対する制御値を抽出してスイッチング信号生成部１１ｂに供給するとともに、デコード結果からスイッチＳＷ２に対する制御値を抽出してスイッチング信号生成部１１ｃに供給する。スイッチング信号生成部１１ｂは、スイッチＳＷ１に対する制御値に従い、第１のスイッチング信号φＳＷ１を生成してスイッチＳＷ１の制御端子へ供給する。スイッチング信号生成部１１ｃは、スイッチＳＷ２に対する制御値に従い、第２のスイッチング信号φＳＷ２を生成してスイッチＳＷ２の制御端子へ供給する。

複数のスイッチＳＷ１、ＳＷ２は、互いに重ならない期間にオン状態に維持される。例えば、図２に示すように、複数のスイッチＳＷ１、ＳＷ２は、インバータ接続されたＰＭＯＳトランジスタ、ＮＭＯＳトランジスタであり、電源電位とグランド電位との間に貫通電流が流れることを避けるために、複数のスイッチＳＷ１、ＳＷ２は、互いに重ならない期間にオン状態に維持される。

スイッチＳＷ１は、第１のスイッチング信号φＳＷ１がアクティブレベル（例えば、Ｌレベル）の期間にオン状態に維持され、第１のスイッチング信号φＳＷ１がノンアクティブレベル（例えば、Ｈレベル）の期間にオフ状態に維持される。スイッチＳＷ２は、第２のスイッチング信号φＳＷ２がアクティブレベル（例えば、Ｈレベル）の期間にオン状態に維持され、第２のスイッチング信号φＳＷ２がノンアクティブレベル（例えば、Ｌレベル）の期間にオフ状態に維持される。すなわち、第１のスイッチング信号φＳＷ１がアクティブレベル（例えば、Ｌレベル）である期間と第２のスイッチング信号φＳＷ２がアクティブレベル（例えば、Ｈレベル）である期間とは、互いに重ならないようにスイッチング信号発生部１１もしくは制御回路３０により調整される（図３参照）。

なお、スイッチＳＷ１（ＰＭＯＳトランジスタ）は、例えば、ソースが電源電位に接続され、ドレインがノードＮ１（スイッチングノード）に接続されている。スイッチＳＷ２（ＮＭＯＳトランジスタ）は、例えば、ソースがグランド電位に接続され、ドレインがノードＮ１（スイッチングノード）に接続されている。

インダクタＬ１は、スイッチＳＷ１がオン状態でありスイッチＳＷ２がオフ状態である期間に、電源電位からスイッチＳＷ１及びノードＮ１（スイッチングノード）を経由して電流が流れ込み、電流に応じたエネルギーを蓄える。インダクタＬ１は、スイッチＳＷ１がオフ状態でありスイッチＳＷ２がオン状態である期間に、電流を保とうとして起電力を発生させ、ノードＮ１（スイッチングノード）からノードＮ２（出力ノード）へ向かう誘導電流を流し、その蓄えたエネルギーを放出する。

コンデンサＣ１は、インダクタＬ１からノードＮ２へ出力される電圧の変化を平滑化し、降圧されたＤＣ電圧を生成してノードＮ２（出力ノード）経由で出力する。

電流センサ１２は、インダクタＬ１からノードＮ２（出力ノード）へ出力される電流、すなわちＤＣ／ＤＣ変換器１０の出力電流を検知して、アナログモニタ値ＡＭ１としてＡ／Ｄ変換器２０へ出力する。

なお、図２では、ＤＣ／ＤＣ変換器１０からＡ／Ｄ変換器２０へ出力されるアナログモニタ値ＡＭ１が出力電流を含む場合の構成を例示的に示しているが、アナログモニタ値ＡＭ１は、ＤＣ／ＤＣ変換器１０の出力電圧、ＤＣ／ＤＣ変換器１０の出力電流、インダクタＬ１の電流、コンデンサＣ１の電流ノードＮ１の電圧、及びノードＮ１の電流のうちの少なくとも１つ、もしくはそれらの２つ以上の組み合わせを含むものであってもよい。

図１に示すＡ／Ｄ変換器２０は、アナログモニタ値ＡＭ１をＤＣ／ＤＣ変換器１０から受け、変換タイミング信号ＳＧ４を変換タイミング調整回路４０から受ける。Ａ／Ｄ変換器２０は、変換タイミング信号ＳＧ４に同期して、ＤＣ／ＤＣ変換器１０のアナログモニタ値ＡＭ１をＡ／Ｄ変換して、デジタルモニタ値ＤＭ１を生成する。Ａ／Ｄ変換器２０は、生成したデジタルモニタ値ＤＭ１を制御回路３０へ供給する。

制御回路３０は、デジタルモニタ値ＤＭ１をＡ／Ｄ変換器２０から受け、デジタルモニタ値ＤＭ１を用いて、第１のスイッチング信号ＳＷ１及び第２のスイッチング信号ＳＷ２のそれぞれに対してＰＷＭ制御を行う。

具体的には、制御回路３０は、決定部３１、及びデジタルＰＷＭ制御部３２を含む。

決定部３１は、デジタルモニタ値ＤＭ１を取得し、デジタルモニタ値ＤＭ１が目標値に近づくように、すなわち所定レベルに降圧されたＤＣ電圧がＤＣ／ＤＣ変換器１０から出力されるように、第１のスイッチング信号φＳＷ１をオン／オフさせるべきタイミングと第２のスイッチング信号φＳＷ２をオン／オフさせるべきタイミングとを含む制御内容を決定する。決定部３１は、決定した制御内容に対応した制御信号ＳＧ３を生成してデジタルＰＷＭ制御部３２及び変換タイミング調整回路４０へ供給する。

デジタルＰＷＭ制御部３２は、制御信号ＳＧ３を決定部３１から受け、制御信号ＳＧ３に応じてスイッチング信号発生部１１をＰＷＭ制御する。すなわち、デジタルＰＷＭ制御部３２は、制御信号ＳＧ３により示された制御内容に従って、第１のスイッチング信号ＳＷ１及び第２のスイッチング信号ＳＷ２のそれぞれに対してＰＷＭ制御を行うための制御信号ＳＧ２を生成する。デジタルＰＷＭ制御部３２は、生成した制御信号ＳＧ２をＤＣ／ＤＣ変換器１０へ供給する。

変換タイミング調整回路４０は、制御信号ＳＧ３を制御回路３０から受け、制御信号ＳＧ３を用いてＡ／Ｄ変換器２０の動作タイミングの調整を行う。具体的には、変換タイミング調整回路４０は、判断部４１及び変換タイミング調整部４２を有する。

判断部４１は、ＰＷＭ制御に関する信号として、制御信号ＳＧ３を制御回路３０から受ける。判断部４１は、制御信号ＳＧ３に基づいて、第１のスイッチング信号φＳＷ１の遷移タイミングと第２のスイッチング信号φＳＷ２の遷移タイミングとを推定する。また、判断部４１は、変換タイミング信号ＳＧ４の候補となる変換候補タイミング信号ＳＧ１に関する制御信号ＳＧ０を外部（例えば、図示しない上位のコントローラ）から受ける。判断部４１は、制御信号ＳＧ０に基づいて、変換候補タイミング信号ＳＧ１の遷移タイミングを推定する。そして、判断部４１は、それらの推定内容を用いて、変換候補タイミング信号ＳＧ１の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なるか否かを判断し、判断結果を変換タイミング調整部４２へ供給する。

変換タイミング調整部４２は、変換候補タイミング信号ＳＧ１の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なることが判断結果により示される場合、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ２の遷移タイミングを避けるように変換候補タイミング信号ＳＧ１を調整して、変換タイミング信号ＳＧ４を生成する。

例えば、変換タイミング調整部４２は、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ２の遷移タイミングを避けるタイミング（例えば、図３に示すタイミングｔ１１、図４に示すタイミングｔ１２）を計算する。変換タイミング調整部４２は、変換候補タイミング信号ＳＧ１の遷移タイミングを、上記の計算されたタイミングにずらすことにより、変換タイミング信号ＳＧ４を生成する。

次に、変換タイミング調整回路４０の動作内容の詳細について説明する。

変換タイミング調整回路４０は、ＤＣ／ＤＣ変換器１０のスイッチＳＷ１、ＳＷ２がオン／オフするタイミングにＡ／Ｄ変換の動作タイミングが重なった場合、Ａ／Ｄ変換の動作タイミングをスイッチＳＷ１、ＳＷ２がオン／オフするタイミングに重ならないよう調整する。すなわち、変換タイミング調整回路４０は、変換候補タイミング信号ＳＧ１の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なる場合、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ２の遷移タイミングを避けるように変換候補タイミング信号ＳＧ１を調整する。例えば、変換タイミング調整回路４０は、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ１の遷移タイミングを避けるタイミングを計算し、変換候補タイミング信号ＳＧ４の遷移タイミングをその計算されたタイミングにずらす。

すなわち、Ａ／Ｄ変換器２０は、変換タイミング信号ＳＧ４に同期してＡ／Ｄ変換を行う。この場合、スイッチＳＷ１、ＳＷ２がオンするタイミングやオフするタイミングには大きなスイッチングノイズが発生しているため、このタイミングを避けるように、変換候補タイミング信号ＳＧ１を調整して変換タイミング信号ＳＧ４を生成する。このように生成された変換タイミング信号ＳＧ４に同期してＡ／Ｄ変換させることにより、スイッチングノイズの影響を低減しながらＡ／Ｄ変換を行うことができる。なお、Ａ／Ｄ変換器２０は、入力をサンプリングしない種類のＡ／Ｄ変換器であってもよいし、入力をサンプリングしてから変換を行う種類のものであってもよい。

例えばＤＣ／ＤＣ変換器１０が図２に示すようなインバータ接続されたスイッチＳＷ１（例えば、ＰＭＯＳトランジスタ）及びスイッチＳＷ２（例えば、ＮＭＯＳトランジスタ）を含む場合であって、Ａ／Ｄ変換器２０が入力されたアナログモニタ値ＡＭ１を変換タイミング信号ＳＧ４の立ち上がりエッジでＡ／Ｄ変換する場合の動作を例示的に説明する。

図２においてスイッチＳＷ１は、例えばＰＭＯＳトランジスタであるから、その制御端子（ゲート）へ供給される第１のスイッチング信号φＳＷ１がＬレベルのときオンし、Ｈレベルのときオフする。すなわち第１のスイッチング信号φＳＷ１は、ローアクティブの信号である。スイッチＳＷ２は、例えばＮＭＯＳトランジスタであるから、その制御端子（ゲート）へ供給される第２のスイッチング信号φＳＷ２がＨレベルのときオンし、Ｌレベルのときオフする。すなわち第２のスイッチング信号φＳＷ２は、ハイアクティブの信号である。

例えば、図３に示すタイミング波形図において、タイミングｔ１はスイッチＳＷ１がオフするタイミングであり、タイミングｔ２はスイッチＳＷ２がオンするタイミングであり、タイミングｔ１とタイミングｔ２との間では、スイッチＳＷ１、スイッチＳＷ２ともにオフとなっている。また、タイミングｔ３はスイッチＳＷ２がオフするタイミングであり、タイミングｔ４はスイッチＳＷ１がオンするタイミングであり、タイミングｔ３とタイミングｔ４との間では、スイッチＳＷ１、スイッチＳＷ２ともにオフとなっている。

同様に、タイミングｔ５はスイッチＳＷ１がオフするタイミングであり、タイミングｔ６はスイッチＳＷ２がオンするタイミングであり、タイミングｔ５とタイミングｔ６との間では、スイッチＳＷ１、スイッチＳＷ２ともにオフとなっている。また、タイミングｔ７はスイッチＳＷ２がオフするタイミングであり、タイミングｔ８はスイッチＳＷ１がオンするタイミングであり、タイミングｔ７とタイミングｔ８との間では、スイッチＳＷ１、スイッチＳＷ２ともにオフとなっている。

タイミングｔ１、タイミングｔ２、及び両者の間の期間Ｔ１２では、ＤＣ／ＤＣ変換器１０のスイッチングに伴い大きなスイッチングノイズが発生する。タイミングｔ３、タイミングｔ４、及び両者の間の期間Ｔ３４では、ＤＣ／ＤＣ変換器１０のスイッチングに伴い大きなスイッチングノイズが発生する。タイミングｔ５、タイミングｔ６、及び両者の間の期間Ｔ５６では、ＤＣ／ＤＣ変換器１０のスイッチングに伴い大きなスイッチングノイズが発生する。タイミングｔ７、タイミングｔ８、及び両者の間の期間Ｔ７８では、ＤＣ／ＤＣ変換器１０のスイッチングに伴い大きなスイッチングノイズが発生する。

例えば、図３に示すように、変換候補タイミング信号ＳＧ１の立ち上がりタイミングがタイミングｔ７に重なる場合について考える。仮に、この変換候補タイミング信号ＳＧ１をそのまま変換タイミング信号ＳＧ４としてＡ／Ｄ変換器２０を動作させると、Ａ／Ｄ変換器２０のＡ／Ｄ変換動作のタイミングがスイッチングノイズの発生しているタイミングに重なるので、スイッチングノイズがＡ／Ｄ変換器２０のＡ／Ｄ変換動作に影響を及ぼし、Ａ／Ｄ変換器２０が誤動作する可能性があり、正確なデジタル値を得ることが困難になる傾向にある。

そこで、本実施形態では、図３に示すように、変換タイミング調整回路４０は、タイミングｔ７、タイミングｔ８、及び両者の間の期間Ｔ７８を避けるタイミングとしてタイミングｔ８より後ろのタイミングｔ１１を計算する。そして、変換タイミング調整回路４０は、変換候補タイミング信号ＳＧ１のタイミングｔ７近傍の立ち上がりタイミングを上記の計算したタイミングｔ１１へずらす。

あるいは、本実施形態では、図４に示すように、変換タイミング調整回路４０は、タイミングｔ７、タイミングｔ８、及び両者の間の期間Ｔ７８を避けるタイミングとしてタイミングｔ７より前のタイミングｔ１２を計算する。そして、変換タイミング調整回路４０は、変換候補タイミング信号ＳＧ１のタイミングｔ７近傍の立ち上がりタイミングを上記の計算したタイミングｔ１２へずらす。

以上のように、第１の実施形態では、変換タイミング調整部４２が、変換候補タイミング信号ＳＧ１の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なる場合、第１のスイッチング信号φＳＷ１の遷移タイミング、第２のスイッチング信号φＳＷ２の遷移タイミング、及び第１のスイッチング信号φＳＷ１と第２のスイッチング信号φＳＷ２とがともにノンアクティブレベルである期間を避けるように変換候補タイミング信号ＳＧ１を調整して、変換タイミング信号ＳＧ４を生成する。これにより、変換タイミング信号ＳＧ４の立ち上がりタイミングをスイッチングノイズの発生しているタイミングに重ならないようにすることができるので、ＤＣ／ＤＣ変換器１０のスイッチングに伴うスイッチングノイズがＡ／Ｄ変換器２０のＡ／Ｄ変換動作に影響を及ぼすことを抑制できる。すなわち、ＤＣ／ＤＣ変換器１０のスイッチングに伴うノイズの影響を低減できる。この結果、Ａ／Ｄ変換器２０の誤動作を抑制でき、正確なデジタル値を得ることが容易になるので、電源回路１が適正なレベルのＤＣ電圧を出力するように制御することが容易になる。

また、第１の実施形態では、制御回路３０が第１のスイッチング信号φＳＷ１及び第２のスイッチング信号φＳＷ２のそれぞれに対してＰＷＭ制御を行っているので、第１のスイッチング信号φＳＷ１及び第２のスイッチング信号φＳＷ２のデューティー比が動的に変わり、それぞれの１周期内におけるオン／オフのタイミングも動的に変わる。それに対して、変換タイミング調整部４２は、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ２の遷移タイミングを避けるタイミング（例えば、図３に示すタイミングｔ１１、図４に示すタイミングｔ１２）を計算する。変換タイミング調整部４２は、変換候補タイミング信号ＳＧ１の遷移タイミングを、上記の計算されたタイミングにずらすことにより、変換タイミング信号ＳＧ４を生成する。これにより、第１のスイッチング信号φＳＷ１及び第２のスイッチング信号φＳＷ２の１周期内におけるオン／オフのタイミングが動的に変わる場合に、変換タイミング信号ＳＧ４の立ち上がりタイミングをスイッチングノイズの発生しているタイミングに重ならないように動的に調整できる。すなわち、変換タイミング信号ＳＧ４の立ち上がりタイミングを固定的なタイミングにずらす場合に比べて、変換タイミング信号ＳＧ４の立ち上がりタイミングがスイッチングノイズの発生しているタイミングに重なることを低減できる。

また、第１の実施形態では、判断部４１が、ＰＷＭ制御に関する信号として、制御信号ＳＧ３を制御回路３０から受ける。判断部４１は、制御信号ＳＧ３に基づいて、第１のスイッチング信号φＳＷ１の遷移タイミングと第２のスイッチング信号φＳＷ２の遷移タイミングとを推定する。また、判断部４１は、変換タイミング信号ＳＧ４の候補となる変換候補タイミング信号ＳＧ１に関する制御信号ＳＧ０を外部（例えば、図示しない上位のコントローラ）から受ける。判断部４１は、制御信号ＳＧ０に基づいて、変換候補タイミング信号ＳＧ１の遷移タイミングを推定する。これにより、判断部４１は、ＤＣ／ＤＣ変換器１０のスイッチングが実際に行われる前に、変換候補タイミング信号ＳＧ１の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なるか否かを判断することができる。

なお、図５に示すように、電源回路１ｉの変換タイミング調整回路４０ｉは、ＰＷＭ制御に関する信号として、制御信号ＳＧ３に代えて、ＰＷＭ制御を行うための制御信号ＳＧ２を制御回路３０から受けてもよい。この場合、制御回路３０において、決定部３１が制御信号ＳＧ３を変換タイミング調整回路４０へ供給せずに、デジタルＰＷＭ制御部３２が、制御信号ＳＧ２をＤＣ／ＤＣ変換器１０及び変換タイミング調整回路４０へ供給する。変換タイミング調整回路４０ｉの判断部４１ｉは、制御信号ＳＧ２を制御回路３０から受け、制御信号ＳＧ２に基づいて、第１のスイッチング信号φＳＷ１の遷移タイミングと第２のスイッチング信号φＳＷ２の遷移タイミングとを推定する。この場合も、判断部４１ｉは、ＤＣ／ＤＣ変換器１０のスイッチングが実際に行われる前に、変換候補タイミング信号ＳＧ１の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なるか否かを判断することができる。

あるいは、図６に示すように、電源回路１ｊの変換タイミング調整回路４０ｊは、ＰＷＭ制御に関する信号として、制御信号ＳＧ３に代えて、スイッチングを制御するための信号ＳＧ５ｊをＤＣ／ＤＣ変換器１０ｊから受けてもよい。この場合、ＤＣ／ＤＣ変換器１０ｊは、図７に示すように、状態通知部１３ｊをさらに有していてもよい。スイッチング信号発生部１１ｊのデコード部１１ａｊは、デコード結果からスイッチＳＷ１に対する制御値を抽出してスイッチング信号生成部１１ｂ及び状態通知部１３ｊに供給する。デコード部１１ａｊは、デコード結果からスイッチＳＷ２に対する制御値を抽出してスイッチング信号生成部１１ｃ及び状態通知部１３ｊに供給する。状態通知部１３ｊは、スイッチＳＷ１に対する制御値とスイッチＳＷ２に対する制御値とを含む制御信号ＳＧ５ｊを変換タイミング調整回路４０ｊへ供給する。すなわち、状態通知部１３ｊは、制御信号ＳＧ５ｊを介して、ＤＣ／ＤＣ変換器１０ｊの将来的に予定される状態（オン・オフ動作の状態）を変換タイミング調整回路４０ｊへ通知する。変換タイミング調整回路４０ｊの判断部４１ｊは、制御信号ＳＧ５ｊをＤＣ／ＤＣ変換器１０ｊから受け、制御信号ＳＧ５ｊに基づいて、第１のスイッチング信号φＳＷ１の遷移タイミングと第２のスイッチング信号φＳＷ２の遷移タイミングとを推定する。この場合も、判断部４１ｊは、ＤＣ／ＤＣ変換器１０のスイッチングが実際に行われる前に、変換候補タイミング信号ＳＧ１の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なるか否かを判断することができる。

（第２の実施形態）
次に、第２の実施形態にかかる電源回路１００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、Ａ／Ｄ変換器２０が１つの変換タイミング信号ＳＧ４に同期して１回のＡ／Ｄ変換を行っている。それに対して、第２の実施形態では、Ａ／Ｄ変換器１２０がＳＡＲ（ｓｕｃｃｅｓｓｉｖｅａｐｐｒｏｘｉｍａｔｉｏｎｒｅｇｉｓｔｅｒ、逐次変換）型のＡ／Ｄ変換器であり、図８に示すように、変換タイミング信号群ＳＧ１０４における複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５に順次に同期して１回のＡ／Ｄ変換を行う。

例えば、電源回路１００のＡ／Ｄ変換器１２０は、図９に示すように、サンプル／ホールド回路（Ｓ／Ｈ回路）１２１、比較器１２２、逐次比較レジスタ１２３、クロック生成部１２４、出力レジスタ１２５、ＤＡ変換器１２６、及び基準電圧生成部１２７を有する。サンプル／ホールド回路１２１は、サンプリングクロックφＣＫに同期して、アナログモニタ値ＡＭ１をサンプリングするとともに保持する。比較器１２２は、サンプル／ホールド回路１２１に保持されたアナログモニタ値ＡＭ１と、ＤＡ変換器１２６から供給された参照値とを比較し、比較結果を逐次比較レジスタ１２３へ出力する。逐次比較レジスタ１２３は、クロック生成部１２４から供給されたクロックに同期して、比較器１２２から出力された比較結果を１段ずつシフトさせる。クロック生成部１２４は、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５をクロックとして逐次比較レジスタ１２３の各段のレジスタへ供給する。クロック生成部１２４は、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５から出力用クロックを生成して出力レジスタ１２５へ供給する。ＤＡ変換器１２６は、基準電圧生成部１２７から受けた基準電圧と、逐次比較レジスタ１２３の各段のレジスタから出力された値とを用いて、参照値を生成し比較器１２２へ供給する。これにより、Ａ／Ｄ変換器１２０は、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５に順次に同期して１回のＡ／Ｄ変換を行い、出力用クロックに同期して、逐次比較レジスタ１２３の各段のレジスタから出力されたビット値Ｂ１〜Ｂ５をデジタルモニタ値ＤＭ１として制御回路１３０（図８参照）へ出力する。

図１０〜図１２に、Ａ／Ｄ変換器１２０が５クロック、すなわち５つの変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５に順次に同期して１回のＡ／Ｄ変換を行う場合の動作波形を示す。

タイミング調整を行わない場合、例えば図１０に示す場合、スイッチＳＷ２がオフするタイミングｔ７、又はスイッチＳＷ１、スイッチＳＷ２がともにオフしている期間Ｔ７８に、変換候補タイミング信号ＳＧ１０１−１の立ち上がりタイミングが重なってしまう。

そこで、変換タイミング調整回路１４０において、判断部１４１は、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５の候補となる複数の変換候補タイミング信号ＳＧ１０１−１〜１０１−５（図１０参照）に関する制御信号ＳＧ１００を外部（例えば、図示しない上位のコントローラ）から受ける。判断部１４１は、制御信号ＳＧ１００に基づいて、複数の変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５の遷移タイミングを推定する。そして、判断部１４１は、その推定内容を用いて、各変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なるか否かを判断し、判断結果を変換タイミング調整部１４２へ供給する。

変換タイミング調整部１４２は、少なくとも１つの変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５の遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なることが判断結果により示される場合、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ２の遷移タイミングを避けるように変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５を調整して、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成する。

例えば、変換タイミング調整部１４２は、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ２の遷移タイミングを避けるタイミング（例えば、図１０に示すタイミングｔ２１〜ｔ２５、図１１に示すタイミングｔ３１〜ｔ３５）を計算する。変換タイミング調整部１４２は、複数の変換候補タイミング信号ＳＧ１の遷移タイミングを、上記の計算されたタイミングに一様に（全体的に）ずらすことにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成する（図１１、図１２参照）。

このとき、ノイズの影響ができるだけ小さくなるように、例えば、変換タイミング調整部１４２は、複数の変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５の真ん中の変換候補タイミング信号ＳＧ１０１−３の立ち上がりタイミングが、期間Ｔ５６の終わりのタイミングｔ６と期間Ｔ７８の始まりのタイミングｔ７との中間タイミング（ｔ６＋ｔ７）／２近傍に来るように、複数の変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５を一様にずらしてもよい（図１０参照）。なお、Ａ／Ｄ変換動作の１回内に複数の切り替わりが存在する場合、それらからもっとも遠くなるタイミングを計算してクロックを移動させてもよい。

あるいは、例えば、変換タイミング調整部１４２は、複数の変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５について、第１のスイッチング信号φＳＷ１及び第２のスイッチング信号φＳＷ２がともにノンアクティブレベルである期間（例えば、図１２に示す期間Ｔ７８）に変換候補タイミング信号を休止させ、その期間の経過後に変換候補タイミング信号を再開させることにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成する（図１２参照）。なお、このとき、クロック（変換タイミング信号）が連続して供給されないが、Ａ／Ｄ変換器１２０では逐次比較レジスタ１２３（図９参照）が値を保持しているので、Ａ／Ｄ変換動作に問題は生じない。

以上のように、第２の実施形態では、変換タイミング調整部１４２が、複数の変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５のいずれかの遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なる場合、第１のスイッチング信号φＳＷ１の遷移タイミング、第２のスイッチング信号φＳＷ２の遷移タイミング、及び第１のスイッチング信号φＳＷ１と第２のスイッチング信号φＳＷ２とがともにノンアクティブレベルである期間を避けるように変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５を調整して、複数の変換タイミング信号ＳＧ１０４−１〜１０４−５を生成する。これにより、Ａ／Ｄ変換器１２０が逐次変換型のＡ／Ｄ変換器である場合に、複数の変換タイミング信号ＳＧ１０４−１〜１０４−５の立ち上がりタイミングの全てをスイッチングノイズの発生しているタイミングに重ならないようにすることができるので、ＤＣ／ＤＣ変換器１０のスイッチングに伴うスイッチングノイズがＡ／Ｄ変換器１２０のＡ／Ｄ変換動作に影響を及ぼすことを抑制できる。

また、第２の実施形態では、例えば、変換タイミング調整部１４２は、第１のスイッチング信号φＳＷ１の遷移タイミング及び第２のスイッチング信号φＳＷ２の遷移タイミングを避けるタイミング（例えば、図１０に示すタイミングｔ２１〜ｔ２５、図１１に示すタイミングｔ３１〜ｔ３５）を計算する。変換タイミング調整部１４２は、複数の変換候補タイミング信号ＳＧ１の遷移タイミングを、上記の計算されたタイミングに一様に（全体的に）ずらすことにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成する（図１１、図１２参照）。これにより、Ａ／Ｄ変換器１２０が逐次変換型のＡ／Ｄ変換器である場合に、複数の変換タイミング信号ＳＧ１０４−１〜１０４−５の全てについてその立ち上がりタイミングをスイッチングノイズの発生しているタイミングに重ならないように動的に調整できる。

あるいは、例えば、変換タイミング調整部１４２は、複数の変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５について、第１のスイッチング信号φＳＷ１及び第２のスイッチング信号φＳＷ２がともにノンアクティブレベルである期間（例えば、図１２に示す期間Ｔ７８）に変換候補タイミング信号を休止させ、その期間の経過後に変換候補タイミング信号を再開させることにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成する（図１２参照）。これによっても、Ａ／Ｄ変換器１２０が逐次変換型のＡ／Ｄ変換器である場合に、複数の変換タイミング信号ＳＧ１０４−１〜１０４−５の全てについてその立ち上がりタイミングをスイッチングノイズの発生しているタイミングに重ならないように動的に調整できる。

なお、変換タイミング調整回路１４０は、複数の変換候補タイミング信号が第１の変換候補タイミング信号と第１の変換候補タイミング信号より許容されるノイズ量が小さい第２の変換候補タイミング信号とを含む場合に、タイミング調整を許容されるノイズ量が小さい方の第２の変換候補タイミング信号について選択的に行ってもよい。

例えば、ＳＡＲ型のＡ／Ｄ変換器１２０のように複数の変換タイミング信号を用いてＡ／Ｄ変換を行う場合、ＤＣ／ＤＣ変換器１０では、各動作タイミングで許容されるノイズ量が異なる。ＤＣ／ＤＣ変換器１０では、下位ビットが確定されるタイミングで許容されるノイズ量が、上位ビットが確定されるタイミングで許容されるノイズ量よりも多い場合がある。この場合、変換タイミング調整部１４２は、下位ビットに対応した変換候補タイミング信号ＳＧ１０１−５がタイミングｔ７、タイミングｔ８、又は期間Ｔ７８に重なった状態（図１５参照）を許容して、特にタイミング調整を行わない。それに対して、変換タイミング調整部１４２は、上位ビットに対応した変換候補タイミング信号ＳＧ１０１−１がタイミングｔ７、タイミングｔ８、又は期間Ｔ７８に重なった場合（図１３参照）、例えば図１０〜図１３に示すようなタイミング調整を行う。

例えば、ＳＡＲ型のＡ／Ｄ変換器１２０のように複数の変換タイミング信号を用いてＡ／Ｄ変換を行う場合、Ａ／Ｄ変換器１２０では、各動作タイミングで許容されるノイズ量が異なる。Ａ／Ｄ変換器１２０では、上位ビットが確定されるタイミングで許容されるノイズ量が、下位ビットが確定されるタイミングで許容されるノイズ量よりも多い場合がある。この場合、変換タイミング調整部１４２は、上位ビットに対応した変換候補タイミング信号ＳＧ１０１−１がタイミングｔ７、タイミングｔ８、又は期間Ｔ７８に重なった状態（図１３参照）を許容して、特にタイミング調整を行わない。それに対して、変換タイミング調整部１４２は、下位ビットに対応した変換候補タイミング信号ＳＧ１０１−５がタイミングｔ７、タイミングｔ８、又は期間Ｔ７８に重なった場合（図１５参照）、例えば図１０〜図１３に示すようなタイミング調整を行う。

このように、複数の変換タイミング信号が必要で、それぞれの変換タイミング信号で許容されるノイズが異なる場合、精度が十分確保されるよう、精度に影響を与える変換タイミング信号に対し選択的にタイミング調整を行うことができる。このようにすることにより、複数の変換タイミング信号を移動させる処理の頻度を低減できる。

あるいは、変換タイミング調整回路１４０は、他の回路の動作タイミングとの関係など所定の制約により、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５をあまりずらせない場合、図１３〜図１６に示すような動作を行ってもよい。

例えば、変換候補タイミング信号ＳＧ１０１−１がタイミングｔ７、タイミングｔ８、又は期間Ｔ７８に重なる場合、変換タイミング調整部１４２は、重なる変換候補タイミング信号ＳＧ１０１−１を選択的にずらすことにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成してもよい（図１３参照）。あるいは、変換タイミング調整部１４２は、重なる変換候補タイミング信号ＳＧ１０１−１とそれに隣接する変換候補タイミングＳＧ１０１−２とをずらすことにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成してもよい（図１４参照）。

例えば、変換候補タイミング信号ＳＧ１０１−５がタイミングｔ７、タイミングｔ８、又は期間Ｔ７８に重なる場合、変換タイミング調整部１４２は、重なる変換候補タイミング信号ＳＧ１０１−５を選択的にずらすことにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成してもよい（図１５参照）。あるいは、変換タイミング調整部１４２は、重なる変換候補タイミング信号ＳＧ１０１−５とそれに隣接する変換候補タイミングＳＧ１０１−４とをずらすことにより、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５を生成してもよい（図１６参照）。

このように、重なった変換候補タイミング信号やそれに隣接する変換候補タイミング信号を選択的にずらすことにより、複数の変換タイミング信号のうち移動させる信号の数を低減できる。

（第３の実施形態）
次に、第３の実施形態にかかる電源回路２００について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第１の実施形態では、Ａ／Ｄ変換のタイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重ならないようにするために、変換候補タイミング信号ＳＧ１を調整している。それに対して、第３の実施形態では、変換候補タイミング信号ＳＧ１を調整せずに、第１のスイッチング信号φＳＷ１及び第２のスイッチング信号φＳＷ２の方を調整する。

具体的には、電源回路２００は、図１７に示すように、制御回路２３０、スイッチタイミング調整回路２５０を備える。制御回路２３０はデジタルＰＷＭ制御部３２（図１参照）を有さず、その代わりに、スイッチタイミング調整回路２５０が、デジタルＰＷＭ制御部２５２を有する。

制御回路２３０は、デジタルモニタ値を用いて、第１のスイッチング信号φＳＷ１ａの候補となる第１の候補スイッチング信号φＳＷ１ｂと第２のスイッチング信号φＳＷ２ａの候補となる第２の候補スイッチング信号φＳＷ２ｂとのそれぞれに対してＰＷＭ制御を行う。すなわち、決定部２３１は、デジタルモニタ値ＤＭ１を取得し、デジタルモニタ値ＤＭ１が目標値に近づくように、すなわち所定レベルに降圧されたＤＣ電圧がＤＣ／ＤＣ変換器１０から出力されるように、第１の候補スイッチング信号φＳＷ１ｂをオン／オフさせるべきタイミングと第２の候補スイッチング信号φＳＷ２ｂをオン／オフさせるべきタイミングとを含む制御内容を決定する。決定部２３１は、決定した制御内容に対応した制御信号ＳＧ２ｂを生成してスイッチタイミング調整回路２５０へ供給する。

スイッチタイミング調整回路２５０は、制御信号ＳＧ２ｂを制御回路２３０から受け、制御信号ＳＧ２ｂを用いてＤＣ／ＤＣ変換器１０のスイッチＳＷ１、ＳＷ２（図２参照）の動作タイミングの調整を行う。スイッチタイミング調整回路２５０は、判断部２５１及びデジタルＰＷＭ制御部２５２を有する。

判断部２５１は、ＰＷＭ制御に関する信号として、制御信号ＳＧ２ｂを制御回路２３０から受ける。判断部２５１は、制御信号ＳＧ２ｂに基づいて、第１の候補スイッチング信号φＳＷ１ｂの遷移タイミングと第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングとを推定する。また、判断部２５１は、変換タイミング信号ＳＧ２０４に関する制御信号ＳＧ２００を外部（例えば、図示しない上位のコントローラ）から受ける。判断部２５１は、制御信号ＳＧ２００に基づいて、変換タイミング信号ＳＧ２０４の遷移タイミングを推定する。そして、判断部２５１は、それらの推定内容を用いて、変換タイミング信号ＳＧ２０４の遷移タイミングが第１の候補スイッチング信号φＳＷ１ｂの遷移タイミング又は第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングに重なるか否かを判断し、判断結果をデジタルＰＷＭ制御部２５２へ供給する。

デジタルＰＷＭ制御部（スイッチタイミング調整部）２５２は、変換タイミング信号ＳＧ２０４の遷移タイミングが第１の候補スイッチング信号φＳＷ１ｂの遷移タイミング又は第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングに重なることが判断結果により示される場合、変換タイミング信号ＳＧ２０４の遷移タイミングを避けるように第１の候補スイッチング信号φＳＷ１ｂ及び第２の候補スイッチング信号φＳＷ２ｂを調整する。そして、デジタルＰＷＭ制御部２５２は、調整された結果をＰＷＭ制御に反映させた制御信号ＳＧ２ａを生成しＤＣ／ＤＣ変換器１０へ供給する。

具体的には、デジタルＰＷＭ制御部２５２は、第１の候補スイッチング信号φＳＷ１ｂ及び第２の候補スイッチング信号φＳＷ２ｂのそれぞれについて変換タイミング信号ＳＧ２０４の遷移タイミングを避けるタイミングを計算し、第１の候補スイッチング信号φＳＷ１ｂの遷移タイミング及び第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングのそれぞれを上記の計算されたタイミングにずらすことにより、第１の候補スイッチング信号φＳＷ１ａ及び第２の候補スイッチング信号φＳＷ２ａを調整する。

例えば、タイミングｔ７ｂ、タイミングｔ８ｂ、又はタイミングｔ７ｂとタイミングｔ８ｂとの間の期間Ｔ７８ｂに、変換候補タイミング信号ＳＧ２０４の立ち上がりタイミングが重なる場合、図１８に示すように、デジタルＰＷＭ制御部２５２は、変換候補タイミング信号ＳＧ２０４の立ち上がりタイミングを避けるタイミングとしてタイミングｔ７ｂより前のタイミングｔ７ａ１、タイミングｔ８ａ１を計算する。そして、デジタルＰＷＭ制御部２５２は、第１の候補スイッチング信号φＳＷ１ｂの遷移タイミングｔ７ｂ及び第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングｔ８ｂを、それぞれ、タイミングｔ７ａ１及びタイミングｔ８ａ１へずらす。これにより、変換候補タイミング信号ＳＧ２０４の立ち上がりタイミングが、第１のスイッチング信号φＳＷ１ａの遷移タイミングｔ７ａ１、第２の候補スイッチング信号φＳＷ２ａの遷移タイミングｔ８ａ１、及び両者の間の期間Ｔ７８ａ１に重ならないようにすることができる。

あるいは、例えば、タイミングｔ７ｂ、タイミングｔ８ｂ、又はタイミングｔ７ｂとタイミングｔ８ｂとの間の期間Ｔ７８ｂに、変換候補タイミング信号ＳＧ２０４の立ち上がりタイミングが重なる場合、図１９に示すように、デジタルＰＷＭ制御部２５２は、変換候補タイミング信号ＳＧ２０４の立ち上がりタイミングを避けるタイミングとしてタイミングｔ７ｂより後ろのタイミングｔ７ａ２、タイミングｔ８ａ２を計算する。そして、デジタルＰＷＭ制御部２５２は、第１の候補スイッチング信号φＳＷ１ｂの遷移タイミングｔ７ｂ及び第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングｔ８ｂを、それぞれ、タイミングｔ７ａ２及びタイミングｔ８ａ２へずらす。これにより、変換候補タイミング信号ＳＧ２０４の立ち上がりタイミングが、第１のスイッチング信号φＳＷ１ａの遷移タイミングｔ７ａ２、第２の候補スイッチング信号φＳＷ２ａの遷移タイミングｔ８ａ２、及び両者の間の期間Ｔ７８ａ２に重ならないようにすることができる。

このように、第３の実施形態では、デジタルＰＷＭ制御部（スイッチタイミング調整部）２５２が、変換タイミング信号ＳＧ２０４の遷移タイミングが第１の候補スイッチング信号φＳＷ１ｂの遷移タイミング又は第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングに重なる場合、変換タイミング信号ＳＧ２０４の遷移タイミングを避けるように第１の候補スイッチング信号φＳＷ１ｂ及び第２の候補スイッチング信号φＳＷ２ｂを調整して、第１のスイッチング信号φＳＷ１ａ及び第２のスイッチング信号φＳＷ２ａを生成する。これにより、変換タイミング信号ＳＧ２０４の立ち上がりタイミングをスイッチングノイズの発生しているタイミングに重ならないようにすることができるので、ＤＣ／ＤＣ変換器１０のスイッチングに伴うスイッチングノイズがＡ／Ｄ変換器２０のＡ／Ｄ変換動作に影響を及ぼすことを抑制できる。すなわち、ＤＣ／ＤＣ変換器１０のスイッチングに伴うノイズの影響を低減できる。この結果、Ａ／Ｄ変換器２０の誤動作を抑制でき、正確なデジタル値を得ることが容易になるので、電源回路１が適正なレベルのＤＣ電圧を出力するように制御することが容易になる。

また、第３の実施形態では、デジタルＰＷＭ制御部２５２が、第１の候補スイッチング信号φＳＷ１ｂ及び第２の候補スイッチング信号φＳＷ２ｂのそれぞれについて変換タイミング信号ＳＧ２０４の遷移タイミングを避けるタイミングを計算し、第１の候補スイッチング信号φＳＷ１ｂの遷移タイミング及び第２の候補スイッチング信号φＳＷ２ｂの遷移タイミングのそれぞれを上記の計算されたタイミングにずらすことにより、第１の候補スイッチング信号φＳＷ１ａ及び第２の候補スイッチング信号φＳＷ２ａを調整する。これにより、変換タイミング信号ＳＧ２０４の立ち上がりタイミングをスイッチングノイズの発生しているタイミングに重ならないように動的に調整できる。すなわち、変換タイミング信号ＳＧ２０４の立ち上がりタイミングを固定的なタイミングにずらす場合に比べて、変換タイミング信号ＳＧ２０４の立ち上がりタイミングがスイッチングノイズの発生しているタイミングに重なることを低減できる。

なお、デジタルＰＷＭ制御部２５２は、図１９に示すようなタイミング調整を実現するために、ＤＣ／ＤＣ変換器１０内のスイッチング信号発生部１１に供給するクロックを期間Ｔ７８ｂの直前から期間Ｔ７８ｂが経過するまでマスク（停止）してもよい。スイッチング信号発生部１１は、クロックが供給されないため停止し、その間にスイッチが切り替わることはない。

（第４の実施形態）
次に、第４の実施形態にかかる電源回路３００について説明する。以下では、第１の実施形態及び第２の実施形態と異なる点を中心に説明する。

図２０に示す電源回路３００において、Ａ／Ｄ変換の動作タイミングを動かした場合（例えば、図３、４、１０〜１６に示すタイミング調整を行った場合）、制御回路３３０は、それに応じて制御パラメータを変える。例えば、制御回路３３０は、決定部３３１及び変更部３３４を有する。変更部３３４は、Ａ／Ｄ変換の動作タイミングを動かした場合、すなわち変換候補タイミング信号の立ち上がりタイミングをずらして変換タイミング信号を生成した場合、例えば決定部３３１が使用する制御パラメータを変更する。

例えば、決定部３３１内に微分器３３５が含まれる場合を考える。変更部３３４は、サンプル間隔を実際のサンプル間隔へ変更する。そして、決定部３３１は、微分器３３５の１サンプル前のＡ／Ｄ変換結果と現在のサンプルのＡ／Ｄ変換結果との差分、もしくはそれぞれのＡ／Ｄ変換結果と目標値との差分の差分、を変更部３３４により変更されたサンプル間隔（時間）で除算した値を用いるようにする。

第１の実施形態及び第２の実施形態においては、Ａ／Ｄ変換のタイミングは均一であると仮定して微分器３３５によるサンプル間隔を定数としているが、実際にはＡ／Ｄ変換のタイミングを変更している。

そこで、本実施形態では、サンプル間隔として上記のように実際のサンプル間隔を用いることにより微分器３３５が値を正しく出力することが可能となる。これにより、Ａ／Ｄ変換器の動作クロック（変換タイミング信号）を動かした影響が制御におよぶことを抑制できる。

（第５の実施形態）
次に、第５の実施形態にかかる電源回路４００について説明する。以下では、第４の実施形態と異なる点を中心に説明する。

第４の実施形態では、制御回路３０が制御パラメータを変更する必要がある。制御回路３０の制御パラメータを変更せずに回路を追加するだけで第４の実施形態に近い効果を得るために、第５の実施形態では、図２１に示すように、推定回路４６０を追加する。

電源回路４００において、推定回路４６０は、タイミングを動かしてＡ／Ｄ変換した結果、すなわちＡ／Ｄ変換器２０から受けたデジタルモニタ値ＤＭ１から元のタイミングでの値を推定する。

図２２を用いて推定回路４６０の機能を説明する。タイミングｔ４０５でＡ／Ｄ変換した後、次のＡ／Ｄ変換をタイミングｔ４０６で行う予定であったが、ＤＣ／ＤＣ変換器１０のスイッチング動作と重なると判断されたため、タイミングｔ４０６より後ろのタイミングｔ４０６’でＡ／Ｄ変換を行った場合を考える。この場合、座標（ｔ４０５のときの値、ｔ４０５）と（ｔ４０６’の時の値、ｔ４０６’）とを通る直線からタイミングｔ４０６の時の値を計算すればよい。すなわち、推定回路４６０は、タイミングｔ４０６の時の値を計算して制御回路３０に入力する。これにより、制御回路３０の制御パラメータを変更せずに、Ａ／Ｄ変換器の動作クロック（変換タイミング信号）を動かした影響が制御におよぶことを抑制できる。

なお、推定回路４６０は、タイミングｔ４０５の前のＡ／Ｄ変換タイミングでの値も用いて３点を通る例えば２次曲線からタイミングｔ４０６での値を推定することも可能である。また、推定回路４６０は、その他の推定方法として、複数の点から高次の近似曲線を用いて近似する方法や、前後いずれか、もしくは両方の値から低域通過フィルタを用いて現在の値を推定する方法などを用いてもよい。

（第６の実施形態）
次に、第６の実施形態にかかる電源回路５００について説明する。以下では、第２の実施形態と異なる点を中心に説明する。また、本実施形態では、説明の便宜のために、部材番号ＳＧ１０１−１〜ＳＧ１０１−５を変換タイミング信号として、第２の実施形態の図１０等を流用して説明を行う。

第２の実施形態では、Ａ／Ｄ変換器１２０が複数の（例えば、５つの）変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５に順次に同期して、すなわち複数の（例えば、５つの）クロックを用いて１回のＡ／Ｄ変換を行っている。それに対して、第６の実施形態では、図２３に示すように、Ａ／Ｄ変換器５２０が複数の変換タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５（図１０参照）に順次に同期して複数回のＡ／Ｄ変換を行っている。

具体的には、電源回路５００において、ＤＣ／ＤＣ変換器１０の１回の間に、Ａ／Ｄ変換器５２０が複数回動作する。すなわち、Ａ／Ｄ変換器５２０は、第１のスイッチング信号φＳＷ１の１周期内において、複数の変換タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５に順次に同期して複数回のＡ／Ｄ変換を行う（図１０参照）。

図２３に示す構成では、電源回路５００が変換タイミング調整回路１４０（図８参照）を有しないので、Ａ／Ｄ変換動作中にＤＣ／ＤＣ変換器１０のスイッチＳＷ１、ＳＷ２がオン／オフする可能性があり（図１０参照）、Ａ／Ｄ変換器５２０がノイズの影響を受けてしまう。そこで制御回路５３０でノイズの影響を排除する。

具体的には、制御回路５３０は、決定部５３１、デジタルＰＷＭ制御部５３２、及び判断部５３６を有する。判断部５３６は、ＰＷＭ制御に関する信号として、例えば直前にＤＣ／ＤＣ変換器１０に供給された制御信号ＳＧ２をデジタルＰＷＭ制御部５３２から受ける。判断部５３６は、制御信号ＳＧ２に基づいて、第１のスイッチング信号φＳＷ１の遷移したタイミングと第２のスイッチング信号φＳＷ２の遷移したタイミングとを推定する。また、判断部５３６は、複数の変換タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５に関する制御信号ＳＧ５００を外部（例えば、図示しない上位のコントローラ）から受ける。判断部５３６は、制御信号ＳＧ５００に基づいて、複数の変換タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５の遷移タイミング（例えば、立ち上がりタイミング）を推定する。そして、判断部５３６は、複数の変換タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５のそれぞれについて変換タイミング信号の遷移タイミングが第１のスイッチング信号の遷移タイミング又は第２のスイッチング信号の遷移タイミングに重なったか否かを判断し、判断結果を決定部５３１へ供給する。

決定部５３１は、デジタルモニタ値ＤＭ５０１を取得し、デジタルモニタ値ＤＭ５０１における複数の値のうち、第１のスイッチング信号の遷移タイミング又は第２のスイッチング信号の遷移タイミングに重なった変換タイミング信号に対応した値を特定する。そして、決定部５３１は、その特定した値を無視しながら、制御内容を決定する動作を行う。

このように、制御回路５３０が、デジタルモニタ値ＤＭ５０１における重なった変換タイミング信号に対応した値を無視しながら、デジタルモニタ値ＤＭ５０１を用いて制御動作を行うので、制御回路５３０の制御動作へのノイズの影響を抑制できる。

なお、第６の実施形態の構成で、制御回路５３０は、スイッチＳＷ１、ＳＷ２がオン／オフするタイミングや複数のスイッチＳＷ１、ＳＷ２がオフ状態である期間にＡ／Ｄ変換が行われた場合、その値を無視し、１つ前のＡ／Ｄ変換で得られた値を用いてもよい。ＤＣ／ＤＣ変換器１０の出力電圧や出力電流はその１回内で大きく変わることは少ないため、１つ前のＡ／Ｄ変換で得られた値は、現在の値の良い推定となる。すなわち、制御回路５３０は補完部５３３を有し、補完部５３３は、１つ前のＡ／Ｄ変換で得られた値を用いて、現在のＡ／Ｄ変換で本来得られたはずの値を推定して補完してもよい。

あるいは、制御回路５３０は、スイッチＳＷ１、ＳＷ２がオン／オフするタイミングや複数のスイッチＳＷ１、ＳＷ２がオフ状態である期間にＡ／Ｄ変換が行われた場合、その値を無視し、１つ後のＡ／Ｄ変換で得られた値を用いてもよい。この場合も、ＤＣ／ＤＣ変換器１０の出力電圧はその１回内で大きく変わることは少ないため、１つ前のＡ／Ｄ変換で得られた値は、現在の値の良い推定となる。すなわち、制御回路５３０は補完部５３３を有し、補完部５３３は、１つ後のＡ／Ｄ変換で得られた値を用いて、現在のＡ／Ｄ変換で本来得られたはずの値を推定して補完してもよい。

さらに精度を高める方法として、補完部５３３が複数のＡ／Ｄ変換データから値を推定する方法が考えられる。たとえば、補完部５３３は、２つ前の値と１つ前の値から線形に後方補完する方法を用いてもよい。複数個のデータを用いればさらに精度を上げることが出来る。また、用いるデータは前の値だけではなく後の値を用いることも可能である。

例えば、図１２に示すように変換タイミング信号ＳＧ１０１−３の立ち上がりタイミングがスイッチＳＷ２のオフするタイミングに重なった場合、補完部５３３は、デジタルモニタ値ＤＭ５０１における変換タイミング信号ＳＧ１０１−３に対応した値を捨てて、その前後の値に基づいて、変換タイミング信号ＳＧ１０１−３に対応した値を補完してもよい。

補完部５３３は、複数個のデータを用いた場合の良い推定の方法として、低域通過フィルタを用いる方法を用いてもよい。ＤＣ／ＤＣ変換器１０の出力は前述の通りその１回内で急激に変化することは少ない。そこで、補完部５３３は、前後いずれか、もしくは両方の値から低域通過フィルタを用いて現在の値を推定することが出来る。

（第７の実施形態）
次に、第７の実施形態にかかる電源回路６００について説明する。以下では、第２の実施形態と異なる点を中心に説明する。また、本実施形態では、説明の便宜のために、第２の実施形態の図１０〜図１６を流用して説明を行う。

第２の実施形態では、Ａ／Ｄ変換器１２０が複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５に順次に同期して１回のＡ／Ｄ変換を行っている。それに対して、第７の実施形態では、Ａ／Ｄ変換器５２０が複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５（図１０参照）に順次に同期して複数回のＡ／Ｄ変換を行っている。

具体的には、電源回路６００において、ＤＣ／ＤＣ変換器１０の１スイッチング周期の間に、Ａ／Ｄ変換器５２０が複数回動作する。すなわち、Ａ／Ｄ変換器５２０は、第１のスイッチング信号φＳＷ１の１周期内において、複数の変換タイミング信号ＳＧ１０４−１〜ＳＧ１０４−５に順次に同期して複数回のＡ／Ｄ変換を行う（図１０参照）。

図２４に示す構成では、電源回路６００において、変換タイミング調整回路１４０が、複数の変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５のいずれかの遷移タイミングが第１のスイッチング信号φＳＷ１の遷移タイミング又は第２のスイッチング信号φＳＷ２の遷移タイミングに重なる場合、第１のスイッチング信号φＳＷ１の遷移タイミング、第２のスイッチング信号φＳＷ２の遷移タイミング、及び第１のスイッチング信号φＳＷ１と第２のスイッチング信号φＳＷ２とがともにノンアクティブレベルである期間を避けるように変換候補タイミング信号ＳＧ１０１−１〜ＳＧ１０１−５を調整して、複数の変換タイミング信号ＳＧ１０４−１〜１０４−５を生成する。

これにより、Ａ／Ｄ変換器５２０がオーバーサンプリング型のＡ／Ｄ変換器であるである場合に、複数の変換タイミング信号ＳＧ１０４−１〜１０４−５の立ち上がりタイミングの全てをスイッチングノイズの発生しているタイミングに重ならないようにすることができるので、ＤＣ／ＤＣ変換器１０のスイッチングに伴うスイッチングノイズがＡ／Ｄ変換器５２０のＡ／Ｄ変換動作に影響を及ぼすことを抑制できる。

（付記７）
第１のスイッチング信号に応じてオンする第１のスイッチと第２のスイッチング信号に応じてオンする第２のスイッチとを含み、前記第１のスイッチのオン状態の期間と前記第２のスイッチのオン状態の期間とが互いに重ならないＤＣ／ＤＣ変換器と、
変換タイミング信号に同期して、前記ＤＣ／ＤＣ変換器のアナログモニタ値をＡ／Ｄ変換して、デジタルモニタ値を生成するＡ／Ｄ変換器と、
前記生成されたデジタルモニタ値を用いて、前記第１のスイッチング信号の候補となる第１の候補スイッチング信号と前記第２のスイッチング信号の候補となる第２の候補スイッチング信号とのそれぞれに対してＰＷＭ制御を行う制御部と、
前記ＰＷＭ制御に関する信号と前記変換タイミング信号に関する信号とを受けて、前記変換タイミング信号の遷移タイミングが前記第１の候補スイッチング信号の遷移タイミング又は前記第２の候補スイッチング信号の遷移タイミングに重なるか否かを判断する判断部と、
前記変換タイミング信号の遷移タイミングが前記第１の候補スイッチング信号の遷移タイミング又は前記第２の候補スイッチング信号の遷移タイミングに重なる場合、前記変換タイミング信号の遷移タイミングを避けるように前記第１の候補スイッチング信号及び前記第２の候補スイッチング信号を調整し、調整された結果を前記ＰＷＭ制御に反映させた制御信号を生成し前記ＤＣ／ＤＣ変換器へ供給するスイッチタイミング調整部と、
を備えたことを特徴とする電源回路。

（付記８）
前記スイッチタイミング調整部は、前記第１の候補スイッチング信号及び前記第２の候補スイッチング信号のそれぞれについて前記変換タイミング信号の遷移タイミングを避けるタイミングを計算し、前記第１の候補スイッチング信号の遷移タイミング及び前記第２の候補スイッチング信号の遷移タイミングのそれぞれを前記計算されたタイミングにずらすことにより、前記第１の候補スイッチング信号及び前記第２の候補スイッチング信号を調整する
ことを特徴とする付記７に記載の電源回路。

（付記９）
前記制御部は、前記第２の変換候補タイミング信号の遷移タイミングをずらしたことに応じて制御パラメータを変更し、変更された制御パラメータを用いて前記制御信号を生成する
ことを特徴とする付記８に記載の電源回路。

（付記１０）
前記スイッチタイミング調整部は、前記変換タイミング信号の遷移タイミングにおいて、前記制御信号の前記ＤＣ／ＤＣ変換器への供給を停止する
ことを特徴とする付記７に記載の電源回路。

（付記１１）
第１のスイッチング信号に応じてオンする第１のスイッチと第２のスイッチング信号に応じてオンする第２のスイッチとを含み、前記第１のスイッチのオン状態の期間と前記第２のスイッチのオン状態の期間とが互いに重ならないＤＣ／ＤＣ変換器と、
変換タイミング信号に同期して、前記ＤＣ／ＤＣ変換器のアナログモニタ値をＡ／Ｄ変換して、デジタルモニタ値を生成するＡ／Ｄ変換器と、
前記生成されたデジタルモニタ値を用いて、前記第１のスイッチング信号及び前記第２のスイッチング信号のそれぞれに対してＰＷＭ制御を行う制御部と、
を備え、
前記Ａ／Ｄ変換器は、前記第１のスイッチング信号の１周期内において、複数の前記変換タイミング信号に順次に同期して複数回のＡ／Ｄ変換を行う
ことを特徴とする電源回路。

（付記１２）
前記ＰＷＭ制御に関する信号と、複数の前記変換タイミング信号の候補となる複数の変換候補タイミング信号に関する信号とを受けて、前記複数の変換候補タイミング信号のそれぞれについて前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なるか否かを判断する判断部と、
前記複数の変換候補タイミング信号のうちいずれかの変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なる場合、前記第１のスイッチング信号の遷移タイミング及び前記第２のスイッチング信号の遷移タイミングを避けるように前記複数の変換候補タイミング信号を調整して、複数の前記変換タイミング信号を生成する変換タイミング調整部と、
をさらに備えた
ことを特徴とする付記１１に記載の電源回路。

（付記１３）
前記変換タイミング調整部は、前記第１のスイッチング信号の遷移タイミング及び前記第２のスイッチング信号の遷移タイミングを避けるタイミングを計算し、前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なる変換候補タイミング信号の遷移タイミングを前記計算されたタイミングにずらすことにより、複数の前記変換タイミング信号を生成する
ことを特徴とする付記１２に記載の電源回路。

（付記１４）
前記制御部は、前記重なる変換候補タイミング信号の遷移タイミングをずらしたことに応じて制御パラメータを変更し、変更された制御パラメータを用いて前記ＰＷＭ制御を行う
ことを特徴とする付記１３に記載の電源回路。

（付記１５）
前記変換タイミング調整部は、前記複数の変換候補タイミング信号から前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なる変換候補タイミング信号を取り除くことにより、複数の前記変換タイミング信号を生成する
ことを特徴とする付記１２に記載の電源回路。

（付記１６）
前記制御部は、前記生成されたデジタルモニタ値における前記取り除かれた変換候補タイミング信号に対応したビットの値を前後のビットの値に基づいて補間する
ことを特徴とする付記１５に記載の電源回路。

（付記１７）
前記ＰＷＭ制御に関する信号と複数の前記変換タイミング信号に関する信号とを受けて、前記複数の変換タイミング信号のそれぞれについて前記変換タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なるか否かを判断する判断部をさらに備え、
前記制御部は、前記生成されたデジタルモニタ値における前記重なる変換候補タイミング信号に対応したビットの値を無視しながら前記生成されたデジタルモニタ値を用いる
ことを特徴とする付記１１に記載の電源回路。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、１ｉ、１ｊ、１００、２００、３００、４００、５００、６００電源回路、１０、１０ｊＤＣ／ＤＣ変換器、１１、１１ｊスイッチング信号発生部、１１ａ、１１ａｊデコード部、１１ｂ、１１ｃスイッチング信号生成部、１２電流センサ、１３ｊ状態通知部、２０、１２０、５２０Ａ／Ｄ変換器、３０、１３０、２３０、３３０、５３０制御回路、３１、２３１、３３１、５３１決定部、３２、５３２デジタルＰＷＭ制御部、４０、４０ｉ、４０ｊ、１４０変換タイミング調整回路、４１、４１ｉ、４１ｊ判断部、４２、１４２変換タイミング調整部、１２１サンプル／ホールド回路、１２２比較器、１２３逐次比較レジスタ、１２４クロック生成部、１２５出力レジスタ、１２６ＤＡ変換器、１２７基準電圧生成部、１３３、５３３補完部、１４１判断部、１４２変換タイミング調整部、２５０スイッチタイミング調整回路、２５１判断部、２５２デジタルＰＷＭ制御部、３３４変更部、３３５微分器、４６０推定回路、５３６判断部、Ｌ１インダクタ、ＳＷ１、ＳＷ２スイッチ。

Claims

第１のスイッチング信号に応じてオンする第１のスイッチと第２のスイッチング信号に応じてオンする第２のスイッチとを含み、前記第１のスイッチのオン状態の期間と前記第２のスイッチのオン状態の期間とが互いに重ならないＤＣ／ＤＣ変換器と、
変換タイミング信号に同期して、前記ＤＣ／ＤＣ変換器のアナログモニタ値をＡ／Ｄ変換して、デジタルモニタ値を生成するＡ／Ｄ変換器と、
前記生成されたデジタルモニタ値を用いて、前記第１のスイッチング信号及び前記第２のスイッチング信号のそれぞれに対してＰＷＭ制御を行う制御部と、
前記ＰＷＭ制御に関する信号と、前記変換タイミング信号の候補となる変換候補タイミング信号に関する信号とを受けて、前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なるか否かを判断する判断部と、
前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なる場合、前記第１のスイッチング信号の遷移タイミング及び前記第２のスイッチング信号の遷移タイミングを避けるように前記変換候補タイミング信号を調整して、前記変換タイミング信号を生成する変換タイミング調整部と、
を備え、
前記変換タイミング調整部は、前記第１のスイッチング信号の遷移タイミング及び前記第２のスイッチング信号の遷移タイミングを避けるタイミングを計算し、前記変換候補タイミング信号の遷移タイミングを前記計算されたタイミングにずらすことにより、前記変換タイミング信号を生成する
ことを特徴とする電源回路。
前記制御部は、前記変換候補タイミング信号の遷移タイミングをずらしたことに応じて制御パラメータを変更し、変更された制御パラメータを用いて前記ＰＷＭ制御を行う
ことを特徴とする請求項１に記載の電源回路。
第１のスイッチング信号に応じてオンする第１のスイッチと第２のスイッチング信号に応じてオンする第２のスイッチとを含み、前記第１のスイッチのオン状態の期間と前記第２のスイッチのオン状態の期間とが互いに重ならないＤＣ／ＤＣ変換器と、
変換タイミング信号に同期して、前記ＤＣ／ＤＣ変換器のアナログモニタ値をＡ／Ｄ変換して、デジタルモニタ値を生成するＡ／Ｄ変換器と、
前記生成されたデジタルモニタ値を用いて、前記第１のスイッチング信号及び前記第２のスイッチング信号のそれぞれに対してＰＷＭ制御を行う制御部と、
前記ＰＷＭ制御に関する信号と、前記変換タイミング信号の候補となる変換候補タイミング信号に関する信号とを受けて、前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なるか否かを判断する判断部と、
前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なる場合、前記第１のスイッチング信号の遷移タイミング及び前記第２のスイッチング信号の遷移タイミングを避けるように前記変換候補タイミング信号を調整して、前記変換タイミング信号を生成する変換タイミング調整部と、
を備え、
前記Ａ／Ｄ変換器は、複数の前記変換タイミング信号に順次に同期して１回のＡ／Ｄ変換を行う逐次比較型Ａ／Ｄ変換器であり、
前記判断部は、前記ＰＷＭ制御に関する信号と、複数の前記変換タイミング信号の候補となる複数の変換候補タイミング信号に関する信号とを受けて、前記複数の変換候補タイミング信号のそれぞれについて前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なるか否かを判断し、
前記変換タイミング調整部は、前記複数の変換候補タイミング信号について前記第１のスイッチング信号及び前記第２のスイッチング信号がともにノンアクティブレベルである期間に変換候補タイミング信号を休止させ前記期間の経過後に変換候補タイミング信号を再開させることにより、複数の前記変換タイミング信号を生成する
ことを特徴とする電源回路。
第１のスイッチング信号に応じてオンする第１のスイッチと第２のスイッチング信号に応じてオンする第２のスイッチとを含み、前記第１のスイッチのオン状態の期間と前記第２のスイッチのオン状態の期間とが互いに重ならないＤＣ／ＤＣ変換器と、
変換タイミング信号に同期して、前記ＤＣ／ＤＣ変換器のアナログモニタ値をＡ／Ｄ変換して、デジタルモニタ値を生成するＡ／Ｄ変換器と、
前記生成されたデジタルモニタ値を用いて、前記第１のスイッチング信号及び前記第２のスイッチング信号のそれぞれに対してＰＷＭ制御を行う制御部と、
前記ＰＷＭ制御に関する信号と、前記変換タイミング信号の候補となる変換候補タイミング信号に関する信号とを受けて、前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なるか否かを判断する判断部と、
前記変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なる場合、前記第１のスイッチング信号の遷移タイミング及び前記第２のスイッチング信号の遷移タイミングを避けるように前記変換候補タイミング信号を調整して、前記変換タイミング信号を生成する変換タイミング調整部と、
を備え、
前記Ａ／Ｄ変換器は、複数の前記変換タイミング信号に順次に同期して１回のＡ／Ｄ変換を行う逐次比較型Ａ／Ｄ変換器であり、
前記判断部は、前記ＰＷＭ制御に関する信号と、複数の前記変換タイミング信号の候補となる複数の変換候補タイミング信号に関する信号とを受け、
前記複数の変換候補タイミング信号は、第１の変換候補タイミング信号と前記第１の変換候補タイミング信号より前記Ａ／Ｄ変換器で許容されるノイズ量が小さい第２の変換候補タイミング信号とを含み、
前記判断部は、１以上の前記第２の変換候補タイミング信号について前記第２の変換候補タイミング信号の遷移タイミングが前記第１のスイッチング信号の遷移タイミング又は前記第２のスイッチング信号の遷移タイミングに重なるか否かを判断し、
前記変換タイミング調整部は、前記第１のスイッチング信号の遷移タイミング及び前記第２のスイッチング信号の遷移タイミングを避けるタイミングを計算し、前記第２の変換候補タイミング信号の遷移タイミングを前記計算されたタイミングにずらすことにより、複数の前記変換タイミング信号を生成する
ことを特徴とする電源回路。
前記制御部は、前記第２の変換候補タイミング信号の遷移タイミングをずらしたことに応じて制御パラメータを変更し、変更された制御パラメータを用いて前記ＰＷＭ制御を行う
ことを特徴とする請求項４に記載の電源回路。