JP5717847B2 - コンピューティング環境のイベントを管理する方法、これを実行するためのコンピュータ・プログラム、およびコンピュータ・システム - Google Patents

Description

本発明は、一般に、コンピューティング環境のハードウェア・コンポーネントのイベントに関連した処理の管理に関し、具体的には、アダプタ・エラー・イベントの通知および処理を容易にすることに関する。

アダプタ等の外部ハードウェアを含むコンピューティング環境において、アダプタから発生するエラーはオペレーティング・システムに報告される。このエラー報告はデバイスに固有のものであり、原始的な報告から複雑な報告までの範囲に及ぶ。エラーが報告されてオペレーティング・システムによって処理されるまで、アダプタに対するアクセスまたはアダプタからのアクセスあるいはその両方が可能である。これはデータの完全性に影響を与える場合がある。

エラーに関する報告の受信に応答して、オペレーティング・システムはアダプタをエラー状態に置き、エラーを処理する。このエラー処理もデバイスに固有のものである。

２００３年３月２０日に公開されたＡｕｓｔｅｎ等の「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｆｉｌｔｅｒｉｎｇ Ｅｒｒｏｒ Ｌｏｇｓ ｉｎ ａ Ｌｏｇｉｃａｌｌｙ Ｐａｒｔｉｔｉｏｎｅｄ Ｄａｔａ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ」と題する米国特許公開第２００３／００５６１５５Ａ１号は、複数のパーティションにエラーを報告するための方法、装置、およびコンピュータ実施命令を記載する。エラー・ログの検出に応答して、このエラー・ログのエラー・タイプを識別する。エラー・ログが領域エラー・ログとして識別されると、エラー・ログを受信するための各パーティションの識別を行う。次いで、このエラー・ログを受信すると識別した各パーティションにエラー・ログを報告する。

２００９年６月９日に発行されたＭａｒｉｓｅｔｔｙ等の「ＯＳ ａｎｄ Ｆｉｒｍｗａｒｅ Ｃｏｏｒｄｉｎａｔｅｄ Ｅｒｒｏｒ Ｈａｎｄｌｉｎｇ Ｕｓｉｎｇ Ｔｒａｎｓｐａｒｅｎｔ Ｆｉｒｍｗａｒｅ Ｉｎｔｅｒｃｅｐｔ ａｎｄ Ｆｉｒｍｗａｒｅ Ｓｅｒｖｉｃｅｓ」と題する米国特許第７，５４６，４８７号は、調整オペレーティング・システム（ＯＳ）およびファームウェア・サービスを用いてハードウェア・エラー処理を実行するための方法およびアーキテクチャを記載する。１つの態様においては、ファームウェア・インタフェースを提供して、ＯＳがファームウェア・エラー処理サービスにアクセスすることを可能とする。かかるサービスによってＯＳは、プラットフォーム・プロセッサを介してまたは他の従来の手法によってアクセスを指示されていない場合があるプラットフォーム・ハードウェア・エラーに関するエラー・データにアクセスすることができる。また、ハードウェア・エラー・イベントの処理をインターセプトし、ＯＳベースのサービスを用いたエラー対処を試みる前にファームウェア・エラー処理サービスに制御を渡すための技法も開示されている。ファームウェア・サービスは、ハードウェア・エラーの補正またはエラー・データのログあるいはその両方を実行することができ、後にこのデータはＯＳによってアクセスすることができるか、または帯域外通信チャネルを用いて遠隔管理サーバに提供することができる。別の態様に従えば、ファームウェアのインターセプトおよびサービスは、ＯＳに対してトランスペアレントな方法で実行することができる。

米国特許公開第２００３／００５６１５５Ａ１号 米国特許第７，５４６，４８７号 米国特許第５，５５１，０１３号 米国特許第６，００９，２６１号 米国特許第５，５７４，８７３号 米国特許第６，３０８，２５５号 米国特許第６，４６３，５８２号 米国特許第５，７９０，８２５号

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」と題するＩＢＭ（Ｒ）出版物（ＩＢＭ Ｐｕｂｌｉｃａｔｉｏｎ Ｎｏ．ＳＡ２２−７８３２−０７、２００９年２月）

本発明の一態様によれば、エラーが関連付けられたアダプタをエラー状態に置き、その後でオペレーティング・システムがエラーの通知を受信する。更に、この通知は、エラーを報告するために共通のインフラストラクチャを用いるという点で、デバイスに依存していない。

コンピューティング環境のイベントを管理するためのコンピュータ・プログラムを提供することによって、従来技術の欠点を克服し、利点を提供する。コンピュータ・プログラムは、処理回路によって読み取り可能であり、方法を実行するために処理回路によって実行するための命令を記憶するコンピュータ読み取り可能記憶媒体を含む。この方法は例えば、アダプタに関連付けられたイベントを検出することと、イベントの検出に応答して、命令がアダプタにアクセスすることを阻止することと、検出されたイベントをオペレーティング・システムに通知することと、オペレーティング・システムにより発行されたイベント情報記憶コマンドの実行に応答して、アダプタを識別する機能ハンドルおよびイベントを記述するＰＣＩイベント・コードを取得することと、を含む。

本明細書において、本発明の１つ以上の態様に関連した方法およびシステムについても記載し、特許請求を行う。

更に別の特徴および利点が、本発明の技法によって実現される。本発明の他の実施形態および態様は、本明細書において詳細に記載され、特許請求する本発明の一部と見なされる。

これより、本発明の好適な実施形態について、添付図面を参照して単に一例として記載する。

本発明の１つ以上の態様を組み込んで用いるためのコンピューティング環境の一実施形態を示す。 本発明の一態様に従った、図１のコンピューティング環境の入出力（Ｉ／Ｏ）ハブに関する詳細を更に示す。 本発明の一態様に従って用いられるエラー・ベクトルの一例を示す。 本発明の一態様に従って用いられる機能テーブル・エントリの一例を示す。 本発明の一態様に従って用いられるエラー・ログの一例を示す。 本発明の一態様に従った、エラー検出、通知、および処理を実行するための論理の一実施形態を示す。 本発明の一態様に従った、エラー検出、通知、および処理を実行するための論理の一実施形態を示す。 本発明の一態様に従った、エラー検出、通知、および処理を実行するための論理の一実施形態を示す。 本発明の一態様に従った、エラー検出、通知、および処理を実行するための論理の一実施形態を示す。 本発明の一態様に従って用いられるＰＣＩ機能制御変更命令の一実施形態を示す。 本発明の一態様に従った、図１０のＰＣＩ機能制御変更命令により用いられるフィールドの一実施形態を示す。 本発明の一態様に従った、図１０のＰＣＩ機能制御変更命令により用いられる別のフィールドの一実施形態を示す。 本発明の一態様に従って用いられる機能情報ブロック（ＦＩＢ）の内容の一実施形態を示す。 本発明の一態様に従った、ＰＣＩ機能制御変更命令に関連付けられた論理の一実施形態を示す。 本発明の一態様に従った、ＰＣＩ機能制御変更命令により指定することができるエラー状態指示リセット動作に関連付けられた論理の一実施形態を示す。 本発明の一態様に従った、ＰＣＩ機能制御変更命令により指定することができるロード／記憶阻止指示リセット動作に関連付けられた論理の一実施形態を示す。 本発明の１つ以上の態様を組み込んだコンピュータ・プログラムの一実施形態を示す。 本発明の１つ以上の態様を組み込んで用いるためのホスト・コンピュータ・システムの一実施形態を示す。 本発明の１つ以上の態様を組み込んで用いるためのコンピュータ・システムの更に別の例を示す。 本発明の１つ以上の態様を組み込んで用いるためのコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 本発明の１つ以上の態様を組み込んで用いるためのコンピュータ・システムの様々な要素の一実施形態を示す。 本発明の１つ以上の態様を組み込んで用いるための図２１のコンピュータ・システムの実行ユニットの一実施形態を示す。 本発明の１つ以上の態様を組み込んで用いるための図２１のコンピュータ・システムの分岐ユニットの一実施形態を示す。 本発明の１つ以上の態様を組み込んで用いるための図２１のコンピュータ・システムのロード／記憶ユニットの一実施形態を示す。 本発明の１つ以上の態様を組み込んで用いるためのエミュレートされたホスト・コンピュータ・システムの一実施形態を示す。

本発明の一態様によれば、アダプタ・エラー・イベント等のイベントの検出、通知、または処理あるいはそれら全てが容易になる。ハードウェアがイベントを検出し、そのイベントをオペレーティング・システムに通知し、これがイベントに関するアクションを取る。１つの特定の例では、１つ以上のアダプタおよび処理ユニットに結合されたＩ／Ｏハブが、アダプタに関連したエラーを検出し、そのエラーを処理ユニットのファームウェアに報告する。Ｉ／Ｏハブまたはファームウェアあるいはその両方は、エラーに関連したアダプタへの／アダプタからのアクセスを阻止する。更に、ファームウェアは、処理ユニット上で実行しているオペレーティング・システムにエラーを報告し、これがエラーに関する１つ以上の態様を処理することができる。本明細書において用いる場合、ファームウェアは例えば、プロセッサのマイクロコード、ミリコード、またはマクロコードあるいはそれら全てを含む。これは例えば、より高いレベルの機械コードの実施に用いられるハードウェア・レベルの命令またはデータ構造あるいはその両方を含む。一実施形態において、これは例えば、基礎にあるハードウェアに固有の信頼できるソフトウェアまたはマイクロコードを含み、システム・ハードウェアに対するオペレーティング・システムのアクセスを制御するマイクロコードとして典型的に提供される自社開発コードを含む。

更に、本明細書において用いる場合、「アダプタ」という言葉は、いかなるタイプのアダプタも含む（例えば記憶アダプタ、ネットワーク・アダプタ、処理アダプタ、暗号アダプタ、ＰＣＩアダプタ、他のタイプの入出力アダプタ等）。一実施形態において、１つのアダプタは１つのアダプタ機能を含む。しかしながら、他の実施形態では、１つのアダプタが複数のアダプタ機能を含むことができる。１つのアダプタが１つのアダプタ機能を含む場合であっても複数のアダプタ機能を含む場合であっても、本発明の１つ以上の態様を適用可能である。更に、本明細書に提示する例において、特に注記しない限り、アダプタはアダプタ機能（例えばＰＣＩ機能）と相互交換可能に用いられる。

一実施形態において、オペレーティング・システムに対する報告は、アダプタ固有のエラーについても標準化されている。オペレーティング・システムに対するアダプタ固有エラー報告の標準化によって、複数のアダプタ・タイプ間でのアダプタ・エラー処理が簡略化される。

図１を参照して、本発明の１つ以上の態様を組み込んで用いるコンピュータ環境の一実施形態について説明する。一例において、コンピューティング環境１００は、インターナショナル・ビジネス・マシーンズ・コーポレーションによって提供されるＳｙｓｔｅｍ ｚ（Ｒ）サーバである。Ｓｙｓｔｅｍ ｚ（Ｒ）は、インターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）に基づいている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）に関する詳細は、「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」と題するＩＢＭ（Ｒ）出版物（ＩＢＭ Ｐｕｂｌｉｃａｔｉｏｎ Ｎｏ．ＳＡ２２−７８３２−０７、２００９年２月）に記載されている。ＩＢＭ（Ｒ）、Ｓｙｓｔｅｍ ｚ（Ｒ）、およびｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）は、インターナショナル・ビジネス・マシーンズ・コーポレーション（ニューヨーク州アーモンク）の登録商標である。本明細書において用いる他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーションおよび他の企業の登録商標、商標、または製品名である場合がある。

一例において、コンピューティング環境１００は、中央処理複合体１０２等の処理ユニットを含み、これはメモリ・コントローラ１０６を介してシステム・メモリ１０４（メイン・メモリとも称される）に結合されている。メモリ・コントローラ１０６は、中央処理複合体１０２からの読み取りまたは書き込み要求を受信し、中央処理複合体のためにシステム・メモリにアクセスする。メモリ・コントローラ１０６は、例えばハードウェアから構成され、システム・メモリに対するアクセスのアービトレーションを行うためおよびメモリの一貫性を維持するために用いられる。このアービトレーションは、中央処理複合体から受信した要求に対して、および１つ以上のアダプタ１１０から受信した要求に対して実行される。中央処理装置と同様に、アダプタは、システム・メモリに対するアクセスを得るための要求をシステム・メモリ１０４に発行する。

アダプタ１１０は、例えばＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）またはＰＣＩ Ｅｘｐｒｓｅｓ（ＰＣＩｅ）アダプタであり、１つ以上のＰＣＩ機能を含む。ＰＣＩ機能は、システム・メモリに対するアクセスを求める要求を発行する。この要求は、１つ以上のスイッチ（例えばＰＣＩｅスイッチ）１１４を介して入出力ハブ１１２（例えばＰＣＩハブ）にルーティングされる。一例において、入出力ハブは、１つ以上の状態機械を含むハードウェアから構成される。入出力ハブは、Ｉ／Ｏ−メモリ・バス１１８を介してメモリ・コントローラ１０６に結合されている。

中央処理複合体１０２は、例えば、１つ以上のパーティションまたはゾーン１３０（例えば論理パーティションＬＰ１〜ＬＰｎ）、１つ以上の中央プロセッサ１３２（例えばＣＰ１〜ＣＰｍ）、およびハイパーバイザ１３４（例えば論理パーティション・マネージャ）を含む。各々については以下で説明する。

各論理パーティション１３０は別個のシステムとして機能することができる。すなわち、各論理パーティションは、単独でリセットすることができ、所望の場合には最初にオペレーティング・システムまたはハイパーバイザをロードすることができ（ニューヨーク州アーモンクのインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるｚ／ＶＭ（Ｒ）等）、異なるプログラムによって動作することができる。論理パーティションにおいて動作するオペレーティング・システム、ハイパーバイザ、またはアプリケーション・プログラムは、完全なシステムにアクセスを有するように見えるが、その一部のみが利用可能である。ハードウェアおよびライセンスを受けた内部コード（マイクロコードまたはミリコードとも称される）の組み合わせによって、論理パーティション内のプログラムが、異なる論理パーティション内のプログラムと干渉しないようにする。これによって、いくつかの異なる論理パーティションが、単一または多数の物理的プロセッサ上において割り当て時間で動作することができる。この特定の例では、各論理パーティションは常駐オペレーティング・システム１３６を有し、これは１つ以上の論理パーティションで異なる場合がある。一実施形態では、オペレーティング・システム１３６は、ニューヨーク州アーモンクのインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるｚ／ＯＳ（Ｒ）またはｚＬｉｎｕｘオペレーティング・システムである。ｚ／ＯＳ（Ｒ）およびｚ／ＶＭ（Ｒ）は、ニューヨーク州アーモンクのインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。

中央プロセッサ１３２は、論理パーティションに割り当てられた物理プロセッサ・リソースである。例えば、１つの論理パーティション１３０は１つ以上の論理プロセッサを含み、それらの各々が、そのパーティションに割り当てられた物理プロセッサ・リソース１３２の全てまたは共有部分を表す。基礎にあるプロセッサ・リソースは、そのパーティションに専用とするか、または別のパーティションと共有することができる。

論理パーティション１３０は、プロセッサ１３２上で動作しているファームウェアにより実施されるハイパーバイザ１３４によって管理される。論理パーティション１３０およびハイパーバイザ１３４は各々、中央プロセッサに関連付けた中央記憶装置の各部分に常駐する１つ以上のプログラムを含む。ハイパーバイザ１３４の一例は、ニューヨーク州アーモンクのインターナショナル・ビジネス・マシーンズ・コーポレーションが提供するプロセッサ・リソース／システム・マネージャ（ＰＲ／ＳＭ（Ｒ））である。

この例では、論理パーティションを有する中央処理複合体について記載するが、本発明の１つ以上の態様は、とりわけパーティション化されていない単一プロセッサまたは多プロセッサの処理ユニットを含む他の処理ユニットに組み込んでこれによって用いることも可能である。本明細書に記載する中央処理複合体は一例に過ぎない。

図２を参照して、Ｉ／Ｏハブ１１２について更に詳細に説明する。一例において、Ｉ／Ｏハブ１１２は、１つ以上のデバイス・テーブル・エントリ２０２を有するデバイス・テーブル２００を含む。アダプタまたはアダプタ機能当たり１つのデバイス・テーブル・エントリ（ＤＴＥ）がある。すなわち、１つの特定の例では、アダプタ当たり１つのアダプタ機能があるので、アダプタまたはアダプタ機能当たり１つのＤＴＥがある。他の実施形態では、必要性および実施に応じて、アダプタ機能の数とは無関係にアダプタ当たり１つのＤＴＥがある場合があり、またはアダプタ機能当たり１つのＤＴＥがある場合がある。更に、アダプタには複数のシステム・メモリ・アドレス空間が割り当てられている場合があり、そのためアダプタのアドレス空間当たり１つのＤＴＥがある場合がある。

ある特定のアダプタのデバイス・テーブル・エントリは、例えばテーブルに対するインデックスを用いて位置が特定される。インデックスは、例えばアダプタに関連付けた要求側識別子（ＲＩＤ：ｒｅｑｕｅｓｔｏｒ ｉｄｅｎｔｉｆｉｅｒ）に基づいている。各デバイス・テーブル・エントリ２０２は１つ以上のフィールド２０４を含み、それらの各々が含む情報は、ＤＴＥに割り当てたアダプタに関連付けられているか、またはそのアダプタによって用いられる。一例では、フィールドの１つはエラー・インジケータ２０６を含み、これはアダプタがエラー状態にあるか否か、従って、一例としてシステム・メモリに対する直接メモリ・アクセスおよびアダプタ割込を阻止するか否かを規定する。別のフィールドはロード／記憶阻止インジケータ２０８を含み、これはロード／記憶応答を阻止するか否かを示す。更に別の例では、全ての要求を阻止するために１つのインジケータを用いることができ、または他のインジケータを用いることができる。ＤＴＥは、アダプタについて設定した動作パラメータ（例えばアドレス変換、割込、エラー設定、ロード／記憶設定等）に応じて、これよりも多いか、少ないか、またはこれとは異なる情報を含む場合がある。

一実施形態では、デバイス・テーブル・エントリにエラー・ベクトル２２０が関連付けられている。その一例を図３に示す。エラー・ベクトル２２０は、例えばセキュア・メモリ（例えばファームウェアによって管理されたメモリ）に記憶され、複数のインジケータ２２２を含む。各インジケータ２２２は、アダプタに関連付けられ、その関連付けられたアダプタが問題を有するか否かを示す。例えば、アダプタ当たり１つのインジケータ（例えばビット）があり、インジケータがオンである（すなわち１にセットされている）場合、エラー等の問題が示される。一例においては、エラー・ベクトルのベース・アドレスがＩ／Ｏハブに記憶され、このベース・アドレスおよびＤＴＥの位置を特定するために用いられるインデックスを用いて特定のインジケータの位置が特定される。

エラー・ベクトル内の各インジケータには機能テーブル・エントリが関連付けられている。機能テーブル・エントリを用いて、ネイティブＰＣＩ命令がエラー・ベクトルに示されたアダプタに対するアクセスに成功することを防ぐ。一例において、機能テーブル・エントリは、セキュア・メモリに記憶された機能テーブル内のエントリである。各機能テーブル・エントリは、例えばその機能テーブル・エントリに関連付けた機能ハンドル（以下で説明する）の一部を用いて位置を特定する。ハンドルの一部は、機能テーブル・エントリの位置を特定するための機能テーブルに対するインデックスとして用いられる。

図４に示すように、各機能テーブル・エントリ２４０は例えば以下を含む。

エラー・ベクトル・インジケータに関連付けたアダプタのインスタンスを識別する機能ハンドル２４２。一例では、機能ハンドルは、このハンドルがイネーブルされているか否かを示すイネーブル・インジケータと、アダプタ機能を識別する機能番号（これは静的識別子であり、アダプタ機能についての動作パラメータを含むエントリの位置を特定するための機能テーブルに対するインデックスとして用いることができる）と、ハンドルの特定のインスタンスを指定するインスタンス番号と、を含む。

割込（例えばメッセージ信号割込（ＭＳＩ：Ｍｅｓｓａｇｅ Ｓｉｇｎａｌｅｄ Ｉｎｔｅｒｒｕｐｔ））および直接メモリ・アクセス（ＤＭＡ：ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）を阻止するために用いられるＤＴＥ内のエラー・インジケータに関連付けられたエラー・インジケータ２４４。

ロード／記憶（例えばＰＣＩロード／記憶）を阻止するために用いられるロード／記憶インジケータ２４６。

これらのインジケータの使用については、以下で更に詳細に説明する。

更に図５を参照すると、エラー・ログ２７０が設けられており、これもセキュア・メモリに記憶されている。図示のように、セキュア・メモリ２７２は、エラー・ベクトル２２２、１つ以上の機能テーブル・エントリ２４０、およびエラー・ログ２７０を含む。エラー・ログは、以下で説明するように、エラーに関する詳細を与えるために用いられる。一例では、ＤＴＥ当たり１つのログ・エントリがある。ログのベース・アドレスがＩ／Ｏハブに記憶され、このベース・アドレスおよびＤＴＥの位置を特定するために用いられるインデックスを用いてエントリの位置が特定される。

図６〜図９を参照して、エラーを検出し、エラーの通知を与え、これを処理するための論理の一実施形態について説明する。図６を参照すると、最初に、Ｉ／Ｏハブ等のハードウェアが、一例としてＰＣＩアダプタ・エラーまたはＰＣＩスイッチ・エラー等のエラーを検出する（ステップ３００）。例えばＩ／Ｏハブは、エラーを示すイベントまたはステータス更新を受信する。一例として、Ｉ／Ｏハブは、このＩ／Ｏハブがアダプタから受信したアドレスをシステム・メモリによって使用可能なアドレスへと変換している間に発生したアドレス変換エラーを検出することができる。

次いで、このエラーが特定のＤＴＥに対して分離可能であるか否かを判定する（問い合わせ３０２）。この判定は、Ｉ／Ｏハブがこのエラーに関連付けられたデバイス・テーブル・エントリを判定可能であるか否かに基づいて行われる。すなわち、Ｉ／Ｏハブが、適切なデバイス・テーブル・エントリにアクセスするために使用可能な要求側ＩＤ（ＲＩＤ）を有するかである。Ｉ／Ｏハブがデバイス・テーブル・エントリにアクセスすることができる場合、エラーは特定のアダプタまたはスイッチ内のバスに対して分離可能である。

エラーが特定のデバイス・テーブル・エントリに対して分離可能である場合、そのデバイス・テーブル・エントリをエラー状態に置く。これは、Ｉ／Ｏハブがデバイス・テーブル・エントリ内に１つ以上のインジケータ（例えばビット）をセットすることを含む（ステップ３０３）。例えば、これは、エラー・インジケータ２０６またはロード／記憶阻止インジケータ２０８あるいはその両方をセットすることができる。これによって、セットしたインジケータに関連付けたアダプタからの要求は阻止される。

更に、Ｉ／Ｏハブは、失敗についてのエラー・ログを発生することができる場合もそうでない場合もある。エラー・ログを発生する場合、エントリをログ２７０に記憶する（ステップ３０４）。ログはエラーに関する情報を含む。例えば、これがアドレス変換エラーである場合、これはそのエラーを示し、第２のレベルの変換テーブル・フェッチを実行している間に発生したこと等のエラーの詳細を提供し、失敗しているＰＣＩアドレスの更新等を含む。

更に、Ｉ／Ｏハブは、デバイス・テーブル・エントリに対応するエラー・ベクトル内のエラー・インジケータをオンにする（ステップ３０６）。また、これによって、ログを記憶したことを示す。

これに続いて、またはエラーがＤＴＥに対して分離することができない場合、Ｉ／Ｏハブは中央処理複合体のファームウェアにアテンション割込を送信する（ステップ３０８）。アテンション割込の受信に応答して、ファームウェアは割込情報を解析する（ステップ３１０）。エラーが特定のアダプタに対して分離可能である（すなわちＤＴＥがアダプタまたはスイッチに関連付けられている）か否かを判定する（問い合わせ３１２）。この状況において、この判定は例えばＲＩＤを調べることによって行われる。ＲＩＤが、スイッチでなくアダプタのためのものであることが、構成を学習するためのバス・ウォーク（ｂｕｓ ｗａｌｋ）中にテーブルまたはファームウェアにより生成された他のデータ構造によって判定された場合、エラーはアダプタに対して分離可能である。そのアダプタを、以下に記載するように処理する（ステップ３１３）。しかしながら、エラーが特定のアダプタに対して分離することができない場合には、ファームウェアは追加のＩ／Ｏハブ情報（例えば他のハードウェア・レジスタ）を解析して、問題の範囲を判定する（ステップ３１４）。すなわち、情報を調べて問題のソースを判定する。このソースは、１つ以上のアダプタまたは他のハードウェア・コンポーネントに結合されたスイッチ等、アダプタ以外のものである可能性がある。

その後、この問題によって影響を受けるアダプタが発見されたか否かについて判定を行う（問い合わせ３１６）。例えば、これがスイッチである場合は、それに結合されたアダプタがあるか否かである。ファームウェアによって分離可能なアダプタがない場合、処理は完了する（ステップ３１８）。しかしながら、影響を受けるとわかった各アダプタについては、そのアダプタのためのデバイス・テーブル・エントリをファームウェアによってエラー状態に置き（例えばエラー・インジケータまたはロード／記憶阻止インジケータあるいはその両方を１にセットする）（ステップ３１９）、そのアダプタを以下に記載するように処理する（ステップ３２０）。これが、問題によって影響を受ける最後のアダプタであるか否かを判定する（問い合わせ３２２）。そうである場合、処理は完了する（ステップ３２４）。そうでない場合、処理はステップ３１９に続き、「ＤＥＴをエラー状態に置く」。

図７を参照して、単一のアダプタを処理するための論理の一実施形態について説明する。この論理は一例においてファームウェアによって実行される。最初に、アダプタに関連付けられた機能テーブル・エントリをエラー状態に置く（ステップ３５０）。例えば、アダプタに関連付けられた機能テーブル・エントリの１つ以上のインジケータを、アクセスを阻止するように設定する。例えば、エラー・インジケータを設定して割込（例えばＭＳＩ）および直接メモリ・アクセスを阻止することができ、または、ロード／記憶インジケータを設定してＰＣＩロード／記憶を阻止することができ、あるいはその両方を行うことができる。これによって、ネイティブのＰＣＩ命令が、失敗しているデバイス・テーブル・エントリに関連付けられたアダプタに対するアクセスに成功することを防ぐ。

その後、ログが記憶されていたか否かについて判定を行う（問い合わせ３５２）。この判定は、ＤＴＥに対応するエラー・ベクトル内のログ・インジケータを調べることによって行われる。エラー・ログが記憶されていた場合、ファームウェアはエラー状態のアダプタに関連付けられたエラー・ログ・エントリにアクセスし（例えばエラー・ログに対するＤＴＥインデックスを用いて適切なエントリを見つける）、ログからエラー・タイプを復号する（ステップ３５４）。ハードウェア（例えばファームウェア、アダプタ）が回復を必要とするか否かを判定する（問い合わせ３５６）。例えば、ログによって、このエラーを引き起こしたのがソフトウェア（例えばオペレーティング・システム）であることが示されると、ハードウェアは回復を必要とせず、単一のアダプタ処理は完了する（ステップ３５８）。この状況において、オペレーティング・システムは、回復を実行することになるが、アダプタをエラー状態に置くための明示的なアクションを取る必要はない。回復はエラーに応じて異なる。

問い合わせ３５６に戻って、ハードウェア／ファームウェアにより回復が実行される場合は、ここで回復を実行する（ステップ３６０）。例えば、アダプタをリセットするか、または構成解除（ｄｅｃｏｎｆｉｇｕｒｅｄ）および再構成（ｒｅｃｏｎｆｉｇｕｒｅｄ）を行う等である。

更に、ファームウェアは、エラー・タイプに適切なＰＣＩ機能エラー・イベントを生成する（ステップ３６２）。一例では、これは、ファームウェアによってセキュア・メモリに保留されるアーキテクチャ化された（ａｒｃｈｉｔｅｃｔｅｄ）チャネル・サブシステム・イベントである。一例として、エラー・イベントは以下の情報を含む。すなわち、所有パーティション（すなわちアダプタにアクセスする論理パーティション）、機能ハンドル、アダプタの物理識別子、イベントを記述するＰＣＩイベント・コード、回復が成功したか否かの指示、および考えられるエラーの詳細である。エラーの詳細はエラーのタイプに応じて異なる。例えば、直接メモリ・アクセス・エラーでは、エラーの詳細は一例として、失敗しているアドレス、読み取り／書き込みインジケータ、変換エラー詳細、および影響を受けるＤＭＡアドレス空間を含む。割込エラーでは、エラーの詳細は例えば、失敗しているアドレスおよび変換エラー詳細を含む。バス・エラーでは、エラーの詳細は例えば、ＤＭＡ／割込動作中のキー／補正不可能エラー、および利用可能な失敗しているアドレスを含む。ＰＣＩ関連のパーティション記憶アクセスでは、エラーの詳細は一例として、失敗しているアドレスおよびアクセス・エラーのタイプを含む。ＰＣＩエラーでは、この例においてエラーの詳細は報告されない。このカテゴリが含むものは、ローカル・エラー情報がエラー・ログにのみ記憶されるハードウェア・イベントである。

問い合わせ３５２に戻ると、ログが記憶されていなかった場合は、他のＩ／Ｏハブ・ハードウェア情報（例えば他のレジスタ）を解析する（ステップ３７０）。この解析に基づいて、ハードウェアが回復を必要とするか否かを判定する（ステップ３７２）。必要ない場合、単一のアダプタ処理は完了する（ステップ３７４）。他の場合、例えばハードウェアによって回復が実行される（ステップ３７６）。

更に、回復の成功を示すＰＣＩ機能エラー・イベントを生成する（ステップ３７８）。一実施形態では、ファームウェアはこのイベントをセキュア・メモリに保留する。

成功したかまたは成功しないＰＣＩエラー・イベントを発生した（ステップ３７８）後、またはエラー・タイプに基づいてＰＣＩイベントを発生した（ステップ３６２）後、処理は更に進み、イベントをＬＰＡＲハイパーバイザ（または非ＬＰＡＲ環境のオペレーティング・システム）に提示する（ステップ３８０）。例えば、ハイパーバイザにエラーを通知するチャネル報告ワード（ＣＲＷ：ｃｈａｎｎｅｌ ｒｅｐｏｒｔ ｗｏｒｋ）をハイパーバイザに提示する。

イベントＣＲＷをＬＰＡＲハイパーバイザに提示した（これについては以下で更に詳しく論じる）後、回復が成功したか否かを判定する（問い合わせ３８２）。この判定は、回復プロセス中にＩ／Ｏハブおよびアダプタ・ハードウェアからファームウェアが取得した情報に基づいている。回復が成功した場合、処理は完了する。しかしながら、回復が成功しなかった場合、ファームウェアはイベントを記述するログの生成を開始する（ステップ３８４）。例えば、ファームウェアは、システム・ログにエントリを生成するための要求をサービス・プロセッサに送信する。このログには、イベントを記述するＳＲＣ（Ｓｅｒｖｉｃｅ Ｒｅｆｅｒｅｎｃｅ Ｃｏｄｅ）が含まれる。

サービス・プロセッサは、サービス要求を受信し、この要求を解析してコール・ホーム（ｃａｌｌ ｈｏｍｅ）が必要であるか否かを判定する（問い合わせ３８６）。この例では、「コール・ホーム」とは、ＩＢＭ（Ｒ）等の特定のエンティティにエラー報告を与え、修理または保守アクションを取ることを要求することを指す。すなわち、ファームウェアが、リセット、構成解除等のエラーに基づいたアクションを取った可能性がある場合であっても、修理アクションを要求して、アダプタにサービス（例えば物理的な修理）が必要であることを示す。この「コール・ホーム」が必要であるか否かの判定は、サービス要求において与えたサービス・コードの値によって決まる。コール・ホームが必要である場合、「コール・ホーム」サービス要求を発行する（ステップ３８８）。その後、またはコール・ホームが必要でない場合、処理は完了する。

回復が失敗し「コール・ホーム」が発行された一例においては、サービス・アクションをスケジュールする（ステップ３７５）（図８）。アダプタの交換を含む場合があるサービス・アクションを実行する際、以下に記載するように、ハードウェアおよびファームウェア上で一連のアクションが行われる。

修理シーケンスは、修理を管理することができるユーザ・インタフェースを有するサービス・プロセッサ等のエンティティから開始される。ファームウェアは、交換するアダプタが現在その所有者に対してオンラインであるか否かを判定する（問い合わせ３７７）。そうである場合、アダプタの構成解除を要求するアーキテクチャ化されたイベントを生成し、ファームウェアによってセキュア・メモリに保留する（ステップ３７９）。ファームウェアは、この機能についてＬＰＡＲハイパーバイザにイベントＣＲＷを提示し、ＬＰＡＲハイパーバイザは（例えばチャネル・サブシステム・コール命令の）イベント情報記憶コマンドを発行して、情報を取得する。ＬＰＡＲは、アーキテクチャ化されたイベントにおける所有パーティション情報を復号して、イベントＣＲＷを適切なパーティションに提示する。次いでオペレーティング・システムはアダプタを構成解除する。

ファームウェアはしばらく待機し（ステップ３８１）、次いでアダプタがまだオンラインであるか否かを判定する（問い合わせ３８３）。そうである場合、ファームウェアはアダプタを強制的に構成解除する（ステップ３８５）。ファームウェアは、アダプタがスタンバイ（オフライン）状態であることを示す所有者をターゲットにしたアーキテクチャ化されたイベントを発生し、これをセキュア・メモリに保留する。ファームウェアは、この機能についてＬＰＡＲハイパーバイザにイベントＣＲＷを提示し、ＬＰＡＲハイパーバイザはイベント情報記憶コマンドを発行して情報を取得する。ＬＰＡＲハイパーバイザは、アーキテクチャ化されたイベントにおける所有パーティション情報を復号して、イベントＣＲＷを適切なパーティションに提示する。

アダプタがその所有者から構成解除されると、ファームウェアは、アダプタがその所有者に対して現在オフラインであることを示すアーキテクチャ化されたイベントを生成し、これをセキュア・メモリに保留する。ファームウェアはこの機能についてＬＰＡＲハイパーバイザにイベントＣＲＷを提示し、ＬＰＡＲハイパーバイザはイベント情報記憶コマンドを発行して情報を取得する。ＬＰＡＲハイパーバイザはアーキテクチャ化されたイベントにおける所有パーティション情報を復号し、イベントを適切なパーティションに提示する。

その後、アダプタがオフラインである場合（問い合わせ３７７、問い合わせ３８３）、アダプタに対する電力を停止し、アダプタを物理的に除去する（ステップ３８７）。内部ファームウェア制御構造を更新して、アダプタがもはやインストールされていないことを示す。

次に、新しいアダプタをインストールする。これに応答して、内部ファームウェア制御構造を更新して、今やアダプタがインストールされていることを示す。アダプタに対する電力を回復する。ファームウェアは、現在アダプタがパーティションに構成するために利用可能であることを示すアーキテクチャ化されたイベントをセキュア・メモリにおいて生成する。このイベントは、Ｉ／Ｏ構成データ・セット（ＩＯＣＤＳ）においてこのアダプタについて規定されたアクセスを有するパーティション・リストを含む。ファームウェアは、この機能についてイベントＣＲＷをＬＰＡＲハイパーバイザに提示し、ＬＰＡＲハイパーバイザはイベント情報記憶コマンドを発行して情報を取得する。ＬＰＡＲはアーキテクチャ化されたイベントから所有パーティションを復号し、そのイベントを、ＩＯＣＤＳに規定したアダプタにアクセスを有する全てのパーティションに与える。

図７に戻り、特にステップ３８０において、ハイパーバイザによるイベントＣＲＷの処理を更に説明する。イベントＣＲＷの受信に応答して、ＬＰＡＲハイパーバイザはイベントから情報を検索する（ステップ３９０）。一例では、これは（例えばチャネル・サブシステム・コール命令の）イベント情報記憶コマンドを発行して情報を検索する。イベント情報記憶コマンドは、記憶した情報を要求する要求ブロックと、検索した情報を含む応答ブロックと、を含む。

更に、ＬＰＡＲハイパーバイザは、パーティションのための保留イベント・キュー上にイベントを置く（ステップ３９２）。ＬＰＡＲハイパーバイザは、所有パーティション情報を復号し、イベントＣＲＷを適切なパーティションに提示する（ステップ３９４）。

オペレーティング・システムは、イベントＣＲＷ機械チェックを処理する（ステップ３９５）。更に、これは、イベント情報記憶コマンドを発行して、エラー（またはアクション）に関するイベント情報を取得する（ステップ３９６）。

特に、一例では、イベント情報記憶コマンドはファームウェアにより実行され、応答ブロックを戻す。この応答ブロックは例えば、このイベントに関連付けられたアダプタを指定する機能ハンドル、アダプタを識別する機能識別子、アダプタ・エラー・イベント通知の理由を記述するイベント・コードを含み、更にイベント・コードによっては他の情報も含む場合がある。

例示的なイベント・コードは以下を含む。

アドレス変換保護例外。変換テーブル・エントリ内の記憶保護ビットが１であった場合、直接メモリ・アクセス（ＤＭＡ）書き込み動作が試みられている。この例では、エラー条件が変換テーブル・エントリの処理に関連付けられていることを示すイベント・クオリファイアを与える。更に、以下の情報を戻す。すなわち、失敗している変換テーブル・エントリの予想されるテーブル・タイプを示す予想テーブル・タイプ、ＰＣＩ機能エラー条件に関連付けたアドレスを含む失敗アドレス、失敗したＤＭＡ動作に関連付けられたＤＭＡアドレス空間を識別するＤＭＡアドレス空間、および、ＰＣＩ機能エラー条件がＤＭＡ読み取りまたは書き込み動作に関連付けられているか否かを示す読み取り／書き込みインジケータである。

ＰＣＩ機能からメッセージ信号割込（ＭＳＩ）要求が受信された場合、アダプタ割込についてＰＣＩ機能は登録されなかった。この例では、戻されたイベント・クオリファイアは、ＰＣＩ機能エラー条件が失敗したＭＳＩに関連付けられていることを示すように設定されている。更に、以下の情報を戻す。すなわち、ＰＣＩ機能について失敗したＭＳＩに関連付けられているＭＳＩベクトル番号を指定するＭＳＩベクトル番号（ＭＳＩベクトル番号は１に設定することが要求されたアダプタ割込ビット・ベクトル内のビットのオフセットである）、ＰＣＩ機能エラー条件がＤＭＡ読み取りまたは書き込み動作に関連付けられているか否かを示す読み取り／書き込みインジケータ、およびＰＣＩ機能エラー条件に関連付けられたアドレスを示す失敗しているアドレスである。

ＰＣＩ機能回復成功。ＰＣＩ機能はエラー状態にある。エラーはＰＣＩ機能に遭遇するが、回復は成功している。

ＰＣＩ機能回復不成功。ＰＣＩ機能は構成されたままであるが、永続的なエラー状態にある。このイベントのために記憶されたイネーブルされたＰＣＩ機能ハンドルは、エラー状態のＰＣＩ機能を識別するが、もはや使用可能でない。

他にも多くのイベント・コードを提供することができ、本明細書において与えるものは一例として提供されるに過ぎない。更に、提供するイベント・コードまたは実施あるいはその両方に応じて、これよりも多いか、少ないか、またはこれとは異なる情報を戻すことも可能である。

エラー情報の取得に応じて、オペレーティング・システムはイベント・タイプに基づいて適切なアクションを取る。更に、オペレーティング・システムは、ＰＣＩ機能制御変更命令を発行して、命令アクセス（例えばＰＣＩロードおよび記憶）を阻止解除すると共にＤＭＡおよびＭＳＩ（割込）を再度イネーブルする。

ここで、ＰＣＩ機能制御変更命令に関する詳細を更に記載する。図１０を参照すると、ＰＣＩ機能制御変更命令４００は例えば、ＰＣＩ機能制御変更命令を示す操作符号４０２、動作パラメータが確立されているアダプタ機能に関する様々な情報を含む位置を指定する第１のフィールド４０４、および、ＰＣＩ機能情報ブロック（ＦＩＢ）をフェッチする位置を指定する第２のフィールド４０６を含む。フィールド１および２が指定する位置の内容について以下で更に説明する。

一実施形態において、フィールド１は、様々な情報を含む一般的なレジスタを示す。図１１に示すように、レジスタの内容は、例えば、変更命令が実行されているアダプタ機能のハンドルを識別する機能ハンドル４１０、機能ハンドルが指定するアダプタ機能に関連付けられたシステム・メモリ内のアドレス空間を指定するアドレス空間４１２、アダプタ機能のために実行される動作を指定する動作制御４１４、および、命令が既定のコードによって完了した場合に命令に関するステータスを与えるステータス４１６を含む。

一実施形態において、機能ハンドルは例えば、ハンドルがイネーブルされているか否かを示すイネーブル・インジケータ、アダプタ機能を識別する機能番号（これは静的識別子であり、機能テーブルに対するインデックスのための用いることができる）、および、この機能ハンドルの特定のインスタンスを指定するインスタンス番号を含む。各アダプタ機能について１つの機能ハンドルがあり、これを用いて機能テーブル内の機能テーブル・エントリ（ＦＴＥ）の位置を特定する。各機能テーブル・エントリは、そのアダプタ機能に関連付けられた動作パラメータまたは他の情報あるいはその両方を含む。一例として、機能テーブル・エントリは以下を含む。

インスタンス番号。このフィールドは、機能テーブル・エントリに関連付けられたアダプタ機能ハンドルの特定のインスタンスを示す。

デバイス・テーブル・エントリ（ＤＴＥ）・インデックス１〜ｎ。１つ以上のデバイス・テーブル・インデックスがある場合があり、各インデックスは、デバイス・テーブル・エントリ（ＤＴＥ）の位置を特定するためのデバイス・テーブルに対するインデックスである。アダプタ機能当たり１つ以上のデバイス・テーブル・エントリがあり、各エントリはそのアダプタ機能に関連付けられた情報を含み、これは、アダプタ機能の要求（例えばＤＭＡ要求、ＭＳＩ要求）を処理するために用いられる情報、およびアダプタ機能に関連付けられた要求（例えばＰＣＩ命令）に関連する情報を含む。各デバイス・テーブル・エントリは、アダプタ機能に割り当てられたシステム・メモリ内の１つのアドレス空間に関連付けられている。１つのアダプタ機能は、アダプタ機能に割り当てられたシステム・メモリ内に１つ以上のアドレス空間を有する場合がある。

ビジー・インジケータ。このフィールドは、アダプタ機能がビジーであるか否かを示す。

パラメータ・エラー状態インジケータ。このフィールドは、アダプタ機能がパラメータ・エラー状態であるか否かを示す。

回復開始インジケータ。このフィールドは、アダプタ機能のために回復が開始されたか否かを示す。

許可インジケータ。このフィールドは、アダプタ機能の制御を試みているオペレーティング・システムがそうする権限を有するか否かを示す。

イネーブル・インジケータ。このフィールドは、アダプタ機能がイネーブルされているか否かを示す（例えば１＝イネーブル、０＝ディセーブル）。

要求側識別子（ＲＩＤ）。これは、アダプタ機能の識別子であり、例えばバス番号、デバイス番号、および機能番号を含む。

一例において、このフィールドは、アダプタ機能の構成空間のアクセスのために用いられる。（アダプタのメモリは、例えば構成空間、Ｉ／Ｏ空間、または１つ以上のメモリ空間あるいはそれら全てを含むアドレス空間として画定することができる。）一例では、構成空間は、オペレーティング・システム（または他の構成）によってアダプタ機能に発行された命令において構成空間を指定することによってアクセスすることができる。この命令に指定されているのは、構成空間に対するオフセット、および、ＲＩＤを含む適切な機能テーブル・エントリの位置を特定するために用いられる機能ハンドルである。ファームウェアは、命令を受信し、これが構成空間のためのものであると判定する。従って、これはＲＩＤを用いてＩ／Ｏハブに対する要求を発生し、Ｉ／Ｏハブはアダプタにアクセスするための要求を生成する。アダプタ機能の位置はＲＩＤに基づいており、オフセットはアダプタ機能の構成空間に対するオフセットを指定する。

ベース・アドレス・レジスタ（ＢＡＲ）（１からｎ）。このフィールドは、ＢＡＲ０〜ＢＡＲｎと示される複数の符号なし整数を含み、これらは最初に指定されたアダプタ機能に関連付けられ、それらの値はアダプタ機能に関連付けてベース・アドレス・レジスタに記憶される。各ＢＡＲは、アダプタ機能内のメモリ空間またはＩ／Ｏ空間の開始アドレスを指定し、更にアドレス空間のタイプを示す。すなわち、例えばこれが６４または３２ビット・メモリ空間であるか、または３２ビットＩ／Ｏ空間であるかを示す。

一例において、これは、アダプタ機能のメモリ空間またはＩ／Ｏ空間あるいはその両方にアクセスするために用いられる。例えば、アダプタ機能にアクセスするための命令に与えられたオフセットを、命令において指定されたアドレス空間に関連付けられたベース・アドレス・レジスタ内の値に加えて、アダプタ機能にアクセスするために用いるアドレスを取得する。命令において与えられたアドレス空間識別子は、アクセスされるアダプタ機能内のアドレス空間および対応して用いられるＢＡＲを識別する。

サイズ１〜ｎ：このフィールドは、ＳＩＺＥ０〜ＳＩＺＥｎと表される複数の符号なしの整数を含む。サイズ・フィールドの値は、非ゼロの場合、各アドレス空間のサイズを表し、各エントリが前述のＢＡＲに対応する。

以下で、ＢＡＲおよびサイズに関する詳細を更に説明する。

１．アダプタ機能についてＢＡＲが実施されていない場合、ＢＡＲフィールドおよびその対応するサイズ・フィールドは双方ともゼロとして記憶される。

２．ＢＡＲフィールドがＩ／Ｏアドレス空間または３２ビット・メモリ・アドレス空間のいずれかを表す場合、対応するサイズ・フィールドは非ゼロであり、アドレス空間のサイズを表す。

３．ＢＡＲフィールドが６４ビット・メモリ・アドレス空間を表す場合、
ａ．ＢＡＲｎフィールドは最下位アドレス・ビットを表す。
ｂ．次に続くＢＡＲｎ＋１フィールドは最上位アドレス・ビットを表す。
ｃ．対応するＳＩＺＥｎフィールドは非ゼロであり、アドレス空間のサイズを表す。
ｄ．対応するＳＩＺＥｎ＋１フィールドは無意味であり、ゼロと記憶される。

内部ルーティング情報：この情報を用いて、アダプタに対する特定のルーティングを実行する。これは、例えば一例として、ノード、プロセッサ・チップ、およびハブ・アドレス指定情報を含む。

ステータス指示：これは、例えば、ロード／記憶動作が阻止されているかまたはアダプタがエラー状態にあるか否かの指示ならびに他の指示を提供する。

一例において、ビジー・インジケータ、永続エラー状態インジケータ、および回復開始インジケータは、ファームウェアにより実行される監視に基づいて設定される。更に、許可インジケータは、例えばポリシに基づいて設定される。ＢＡＲ情報は、プロセッサ（例えばプロセッサのファームウェア）によるバス・ウォークの間に発見された構成情報に基づいている。他のフィールドは、構成、初期化、またはイベントあるいはそれら全てに基づいて設定することができる。他の実施形態では、機能テーブル・エントリは、これよりも多いか、少ないか、またはこれとは異なる情報を含むことができる。含まれる情報は、アダプタ機能によってサポートされるかまたはアダプタ機能のためにイネーブルされる動作に応じて異なる場合がある。

図１２参照すると、一例において、フィールド２はＰＣＩ機能情報ブロック（ＦＩＢ）の論理アドレス４２０を示し、これは関連付けられたアダプタ機能に関する情報を含む。情報機能ブロックを用いて、アダプタ機能に関連付けられたデバイス・テーブル・エントリまたは機能テーブル・エントリあるいはその両方（または他の位置）を更新する。情報は、アダプタの初期化または構成あるいはその両方の間に、または特定のイベントに応答して、あるいはその両方で、ＦＩＢに記憶される。

図１３を参照して、機能情報ブロック（ＦＩＢ）に関する詳細を更に説明する。一実施形態において、機能情報ブロック４５０は以下のフィールドを含む。

フォーマット４５１：このフィールドはＦＩＢのフォーマットを指定する。

インターセプト制御４５２：このフィールドを用いて、ページ可能モード・ゲストによる特定の命令のゲスト実行が命令のインターセプトを引き起こすか否かを示す。

エラー指示４５４：このフィールドは、直接メモリ・アクセスおよびアダプタ割込のためのエラー状態指示を含む。ビットがセットされている場合（例えば１）、アダプタ機能について直接メモリ・アクセスまたはアダプタ割込を実行している間に１つ以上のエラーが検出されている。

ロード／記憶阻止４５６：このフィールドは、ロード／記憶動作が阻止されているか否かを示す。

ＰＣＩ機能有効４５８：このフィールドは、アダプタ機能についてのイネーブル制御を含む。ビットがセットされている場合（例えば１）、アダプタ機能はＩ／Ｏ動作についてイネーブルされていると見なされる。

アドレス空間登録４６０：このフィールドは、アダプタ機能についての直接メモリ・アクセス・イネーブル制御を含む。フィールドがセットされている場合（例えば１）、直接メモリ・アクセスがイネーブルされている。

ページ・サイズ４６１：このフィールドは、ＤＭＡメモリ・アクセスによってアクセスされるメモリのページまたは他のユニットのサイズを示す。

ＰＣＩベース・アドレス（ＰＢＡ）４６２：このフィールドは、アダプタ機能に割り当てられたシステム・メモリにおけるアドレス空間のためのベース・アドレスである。これは、指定されたＤＭＡアドレス空間に対する直接メモリ・アクセスのためにアダプタ機能を用いることができる最下位仮想アドレスを表す。

ＰＣＩアドレス限界（ＰＡＬ）４６４：このフィールドは、指定されたＤＭＡアドレス空間内でアダプタ機能がアクセスすることができる最上位仮想アドレスを表す。

入出力アドレス変換ポインタ（ＩＯＡＴ）４６６：入出力アドレス変換ポインタは、ＰＣＩ仮想アドレス変換によって用いられるいずれかの変換テーブルの第１のものを示し、またはこれは、変換の結果である記憶のフレームの絶対アドレスを直接示すことができる。

割込サブクラス（ＩＳＣ）４６８：このフィールドは、アダプタ機能についてのアダプタ割込を提示するために用いられる割込サブクラスを含む。

割込数（ＮＯＩ）４７０：このフィールドは、アダプタ機能についてアクセスされる個別割込コードの数を示す。また、このフィールドは、アダプタ割込ビット・ベクトル・アドレスおよびアダプタ割込ビット・ベクトル・オフセット・フィールドが指定するアダプタ割込ビット・ベクトルのビット単位のサイズを規定する。

アダプタ割込ビット・ベクトル・アドレス（ＡＩＢＶ）４７２：このフィールドは、アダプタ機能についてのアダプタ割込ビット・ベクトルのアドレスを指定する。このベクトルは割込処理において用いられる。

アダプタ割込ビット・ベクトル・オフセット４７４：このフィールドは、アダプタ機能についての第１のアダプタ割込ビット・ベクトルのビット・オフセットを指定する。

アダプタ割込サマリ・ビット・アドレス（ＡＩＳＢ）４７６：このフィールドは、割込処理において任意に用いられるアダプタ割込サマリ・ビットを示すアドレスを提供する。

アダプタ割込サマリ・ビット・オフセット４７８：このフィールドは、アダプタ割込サマリ・ビット・ベクトルに対するオフセットを提供する。

機能管理ブロック（ＦＭＢ）・アドレス４８０：このフィールドは、アダプタ機能に関する測定値を収集するために用いられる機能測定ブロックのアドレスを提供する。

機能測定ブロック・キー４８２：このフィールドは、機能測定ブロックにアクセスするためのアクセス・キーを含む。

サマリ・ビット通知制御４８４：このフィールドは、用いられているサマリ・ビット・ベクトルがあるか否かを示す。

命令承認トークン４８６：このフィールドは、ページ可能記憶モード・ゲストがホストの介入なしでＰＣＩ命令を実行することを承認されているか否かを判定するために用いられる。

一例において、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）では、ページ可能ゲストは、解釈のレベル２において解釈実行開始（ＳＩＥ：Ｓｔａｒｔ Ｉｎｔｅｒｐｒｅｔｉｖｅ Ｅｘｅｃｕｔｉｏｎ）命令によって解釈的に実行される。例えば、論理パーティション（ＬＰＡＲ）・ハイパーバイザは、ＳＩＥ命令を実行して物理的な固定メモリにおいて論理パーティションを開始する。ｚ／ＶＭ（Ｒ）がその論理パーティションにおけるオペレーティング・システムである場合、これはＳＩＥ命令を発行してそのＶ＝Ｖ（仮想）記憶においてそのゲスト（仮想）機械を実行する。従って、ＬＰＡＲハイパーバイザはレベル１のＳＩＥを用い、ｚ／ＶＭ（Ｒ）ハイパーバイザはレベル２のＳＩＥを用いる。

アドレス変換フォーマット４８７：このフィールドは、変換において用いる最上位変換テーブルのアドレス変換のために選択したフォーマットを示す（例えば最上位のテーブルの指示（例えばセグメント・テーブル、第３領域等）、および選択したフォーマットの指示（例えばＣＰＵ ＤＡＴコンパチブル、Ｉ／Ｏ拡張アドレス変換フォーマット、バイパス・フォーマット、ノー・フェッチ・フォーマット））。これは、フォーマットも示すことができる。

ＰＣＩ機能制御変更命令において指定された機能情報ブロックを用いて、選択したデバイス・テーブル・エントリ、機能テーブル・エントリ、または命令において指定されたアダプタ機能に関連付けられた他のファームウェア制御あるいはその全てを変更する。デバイス・テーブル・エントリ、機能テーブル・エントリ、または他のファームウェア制御あるいはその全てを変更することによって、アダプタにいくつかのサービスが提供される。これらのサービスは例えば、アダプタ割込、アドレス変換、エラー状態リセット、ロード／記憶阻止のリセット、機能測定パラメータの設定、およびインターセプト制御の設定を含む。

図１４を参照して、ＰＣＩ機能制御変更命令に関連付けられた論理の一実施形態について説明する。一例において、命令はオペレーティング・システム（または他の構成）によって発行され、このオペレーティング・システムを実行しているプロセッサ（例えばファームウェア）によって実行される。本明細書における例では、命令およびアダプタ機能はＰＣＩベースである。しかしながら、他の例では、異なるアダプタ・アーキテクチャおよび対応する命令を用いることも可能である。

一例では、オペレーティング・システムは、（例えば命令によって指定された１つ以上のレジスタにおいて）以下のオペランドを命令に与える。すなわち、ＰＣＩ機能ハンドル、ＤＭＡアドレス空間識別子、動作制御、および機能情報ブロックのアドレスである。

図１４を参照すると、最初に、ＰＣＩ機能制御変更命令を可能とするファシリティがインストールされているか否かを判定する（問い合わせ５００）。この判定は、例えば制御ブロックに記憶されたインジケータを調べることによって行われる。ファシリティがインストールされていない場合、例外条件を与える（ステップ５０２）。他の場合は、命令がページ可能記憶モード・ゲスト（または他のゲスト）によって発行されたか否かを判定する（問い合わせ５０４）。イエスの場合、ホスト・オペレーティング・システムはそのゲストのための動作をエミュレートする（ステップ５０６）。

他の場合、オペランドの１つ以上がアラインメントされているか否かを判定する（問い合わせ５０８）。例えば、機能情報ブロックのアドレスがダブルワード境界上にあるか否かを判定する。一例では、これは任意である。オペランドがアライネメントされていない場合、例外条件を与える（ステップ５１０）。他の場合、機能情報ブロックがアクセス可能であるか否かについて判定を行う（問い合わせ５１２）。そうでない場合、例外条件を与える（ステップ５１４）。他の場合、ＰＣＩ機能制御変更命令のオペランドに与えられたハンドルがイネーブルされているか否かを判定する（問い合わせ５１６）。一例では、この判定はハンドル内のイネーブル・インジケータを調べることによって行われる。ハンドルがイネーブルされていない場合、例外条件を与える（ステップ５１８）。

ハンドルがイネーブルされている場合、ハンドルを用いて機能テーブル・エントリの位置を特定する（ステップ５２０）。すなわち、ハンドルの少なくとも一部を機能テーブルに対するインデックスとして用いて、動作パラメータを確立するアダプタ機能に対応した機能テーブル・エントリの位置を特定する。

機能テーブル・エントリが見つかったか否かについて判定を行う（問い合わせ５２２）。そうでない場合、例外条件を与える（ステップ５２４）。他の場合、命令を発行している構成がゲストである場合（問い合わせ５２６）、例外条件（例えばホストに対するインターセプト）を与える（ステップ５２８）。この問い合わせは、構成がゲストでない場合または他の認証を調べることができる場合、指定されていれば、無視することができる。

次いで、機能がイネーブルされているか否かについて判定を行う（問い合わせ５３０）。一例では、この判定は、機能テーブル・エントリにおけるイネーブル・インジケータを調べることによって行う。これがイネーブルされていない場合、例外条件を与える（ステップ５３２）。

機能がイネーブルされている場合、回復がアクティブであるか否かについて判定を行う（ステップ５３４）。機能テーブル・エントリにおける回復インジケータによって回復がアクティブであると判定された場合、例外条件を与える（ステップ５３６）。しかしながら、回復がアクティブでない場合、機能がビジーであるか否かについて更に判定を行う（問い合わせ５３８）。この判定は、機能テーブル・エントリにおけるビジー・インジケータを調べることによって行う。機能がビジーである場合、ビジー条件を与える（ステップ５４０）。ビジー条件によって、命令をドロップするのでなく再試行することができる。

機能がビジーでない場合、機能情報ブロック・フォーマットが有効であるか否かについて更に判定する（問い合わせ５４２）。例えば、ＦＩＢのフォーマット・フィールドを調べて、このフォーマットがシステムによりサポートされているか否かを判定する。これが無効である場合、例外条件を与える（ステップ５４４）。機能情報ブロック・フォーマットが有効である場合、命令のオペランドにおいて指定された動作制御が有効であるか否かを更に判定する（問い合わせ５４６）。すなわち、動作制御が、この命令のための指定動作制御の１つであるかどうかである。これが無効である場合、例外条件を与える（ステップ５４８）。しかしながら、動作制御が有効である場合、処理は続けて特定の動作制御を指定する。

実行可能である１つの動作は、エラー条件をリセットするために用いられるエラー状態指示リセット動作であり、その一例について図１５を参照して説明する。この動作によって、エラー状態およびロード／記憶阻止指示はゼロにセットされ、このためＩ／Ｏハブはアダプタから受信した以降のＤＭＡおよびＭＳＩを処理することができる。一実施形態においては、このパラメータの値により示されるように、アダプタ機能がエラー状態にあるか否かについて判定を行う（問い合わせ６００）。そうでない場合、例外条件を与える（ステップ６０２）。他の場合、機能テーブル・エントリおよび対応するデバイス・テーブル・エントリにおけるエラー状態およびロード／記憶阻止指示はゼロにリセットされる（ステップ６０４）。

指定することができる別の動作制御は、ロード／記憶阻止指示リセット動作である。この動作により、ロード／記憶阻止指示はゼロにセットされる。図１６を参照して、この動作に関連付けられた論理の一実施形態について説明する。最初に、このパラメータにおける値により指示されるように、機能がロード／記憶阻止状態にあるか否かについて判定する（問い合わせ７００）。そうでない場合、例外条件を与える（ステップ７０２）。他の場合、機能テーブル・エントリおよび対応するデバイス・テーブル・エントリにおけるロード／記憶阻止指示をゼロにリセットする（ステップ７０４）。

先に詳細に説明したのは、ソフトウェア（例えばオペレーティング・システム）にアダプタ・エラーを報告するための、デバイスに依存しないインフラストラクチャである。これによって、ソフトウェアに通知することなくパケットをドロップするリスクを排除する。デバイスに依存しないインフラストラクチャは、複数のアダプタ・タイプ間に共通したエラーの報告および回復を可能とし、デバイスに固有の実施を必要としない、共通インフラストラクチャである。デバイスに依存しないインフラストラクチャは、ハードウェアがエラーを検出したＰＣＩ機能に対するアクセスを防ぐ。

特定のデバイス・テーブル・エントリに分離することができるＰＣＩエラーが検出されると、可能ならば、ハードウェアは適切なデバイス・テーブル・エントリのためのエラー・ログを生成し、ファームウェアに割込を送信する。ファームウェアは、そのデバイス・テーブル・エントリに関連付けられた機能テーブル・エントリを判定し、機能テーブル・エントリにおいてインジケータを設定する。そのＰＣＩ機能にアクセスする命令が生成されると、それらのインジケータがミリコードおよびファームウェアによって調べられる。それらが設定されている場合、アクセスは阻止される。

ファームウェアは、エラー・ログ・エントリにアクセスし、ログからエラー・タイプを復号する。ＰＣＩ機能エラーと呼ばれるアーキテクチャ化されたイベントを生成し、ファームウェアによってセキュア・メモリに保留する。ファームウェアは、影響を受ける各機能テーブル・エントリについてＬＰＡＲハイパーバイザにイベントを提示し、ＬＰＡＲハイパーバイザは、イベント情報記憶チャネル・サブシステム・コールを発行して情報を取得する。ＬＰＡＲは、アーキテクチャ化されたイベントにおける所有パーティション情報を復号し、適切なパーティションにイベントを提示する。

一態様において、ファームウェアは、ハードウェアによって検出されログされたイベントを取得し、そのイベントを管理して、オペレーティング・システムが更に別のアーキテクチャ化された命令をアダプタに発行するのを阻止する。また、Ｉ／Ｏインフラストラクチャ（例えばＰＣＩｅスイッチ）において検出されたエラーを管理し、影響を受けているアダプタをエラー状態に置いて、これが発生したことを所有オペレーティング・システムに通知する。ファームウェアおよびオペレーティング・システムに対する影響を最小限に抑えるため、ＣＲＷおよびイベント情報記憶を、ＰＣＩアダプタに固有のアーキテクチャ化されたイベント情報と共に用いる。

本明細書に記載した実施形態では、アダプタはＰＣＩアダプタである。本明細書において用いる場合、ＰＣＩは、ＰＣＩ−ＳＩＧ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ）が規定したようなＰＣＩベースの仕様に従って実施されるいずれかのアダプタを指し、限定ではないがＰＣＩまたはＰＣＩｅを含む。１つの特定の例では、ＰＣＩｅはコンポーネント・レベルの相互接続規格であり、Ｉ／Ｏアダプタとホスト・システムとの間のトランザクションのための双方向通信プロトコルを規定する。ＰＣＩｅ通信は、ＰＣＩｅバス上の伝送のためのＰＣＩｅ規格に従ってパケットにカプセル化されている。Ｉ／Ｏアダプタで開始してホスト・システムで終了するトランザクションを、上りトランザクションと称する。ホスト・システムで開始してＩ／Ｏアダプタで終端するトランザクションを、下りトランザクションと称する。ＰＣＩｅトポロジはポイント・ツー・ポイント一方向リンクに基づいており、これらは対になって（例えば１つの上りリンク、１つの下りリンク）、ＰＣＩｅバスを形成する。ＰＣＩｅ規格は、ＰＣＩ−ＳＩＧによって維持され公開される。ＰＣＩ仕様は、ワールド・ワイド・ウェブｗｗｗ．ｐｃｉｓｉｇ．ｃｏｍ／ｈｏｍｅから利用可能である。

当業者によって認められるように、本発明の態様は、システム、方法、またはコンピュータ・プログラムとして具現化することができる。従って、本発明の態様は、全体的にハードウェアの実施形態、全体的にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、または、ソフトウェアおよびハードウェアの態様を組み合わせた実施形態という形態を取ることができ、それらは全て本明細書において、「回路」、「モジュール」、または「システム」と一般的に称することができる。更に、本発明の態様は、具現化されたコンピュータ読み取り可能プログラム・コードを有する１つ以上のコンピュータ読み取り可能媒体（複数の媒体）において具現化されたコンピュータ・プログラムの形態を取ることも可能である。

１つ以上のコンピュータ読み取り可能媒体（複数の媒体）のあらゆる組み合わせを利用することができる。コンピュータ読み取り可能媒体はコンピュータ読み取り可能記憶媒体とすることができる。コンピュータ読み取り可能記憶媒体は例えば、限定ではないが、電子、磁気、光、電磁、赤外線、または半導体のシステム、装置、デバイス、または前述のもののいずれかの適切な組み合わせとすることができる。コンピュータ読み取り可能記憶媒体の更に具体的な例（非網羅的な列挙）は、以下を含む。すなわち、１本以上のワイヤを含む電気的接続、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、光ファイバ、携帯型コンパクト・ディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、光記憶デバイス、磁気記憶デバイス、または前述のもののいずれかの適切な組み合わせである。この文書の文脈において、コンピュータ読み取り可能記憶媒体は、命令実行システム、装置、またはデバイスによってまたはそれと接続して用いるためにプログラムを含有または記憶することが可能ないずれかのタンジブルな媒体とすることができる。

ここで図１７を参照すると、一例において、コンピュータ・プログラム８００は例えば、コンピュータ読み取り可能プログラム・コード手段または論理８０４を記憶するための１つ以上のコンピュータ読み取り可能記憶媒体８０２を含み、本発明の１つ以上の態様を提供してこれを推進する。

コンピュータ読み取り可能媒体上で具現化されたプログラム・コードは、限定ではないが、無線、優先、光ファイバ・ケーブル、ＲＦ等、または前述のもののいずれかの適切な組み合わせを含む適切な媒体を用いて送信することができる。

本発明の態様の動作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋等のオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語、アセンブラ、または同様のプログラミング言語等の従来の手順プログラミング言語を含む１つ以上のプログラミング言語のいずれかの組み合わせにおいて記述することができる。プログラム・コードは、全体的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンドアロンのソフトウェア・パッケージとして、部分的にユーザのコンピュータ上でおよび部分的に遠隔コンピュータ上で、または全体的に遠隔コンピュータもしくはサーバ上で、実行することができる。後者の場合、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを介してユーザのコンピュータに接続することができ、または、接続は、（例えばインターネット・サービス・プロバイダを用いてインターネットを介して）外部コンピュータに対して行うことができる。

本発明の実施形態に従った方法、装置（システム）、およびコンピュータ・プログラムのフローチャート図またはブロック図あるいはその両方を参照して、本発明の態様について記載する。フローチャート図またはブロック図あるいはその両方の各ブロック、およびフローチャート図またはブロック図あるいはその両方におけるブロックの組み合わせは、コンピュータ・プログラム命令によって実施可能であることは理解されよう。これらのコンピュータ・プログラム命令は、汎用コンピュータ、特殊目的コンピュータ、または他のプログラマブル・データ処理装置のプロセッサに提供されて機械を生成することができ、これによって、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサによって実行される命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに規定された機能／行為を実施するための手段を生成するようになっている。

また、これらのコンピュータ・プログラム命令はコンピュータ読み取り可能媒体に記憶することができ、これによって、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスに特定の方法で機能するように指示することができ、これにより、コンピュータ読み取り可能媒体に記憶された命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに規定された機能／行為を実施する命令を含む製造品を生成するようになっている。

また、コンピュータ・プログラム命令を、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにロードして、そのコンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作ステップを実行させてコンピュータ実施プロセスを生成することができ、これによって、コンピュータまたは他のプログラマブル装置上で実行する命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに規定された機能／行為を実施するためのプロセスを提供するようになっている。

図面におけるフローチャートおよびブロック図は、本発明の様々な実施形態に従ったシステム、方法、およびコンピュータ・プログラムの可能な実施のアーキテクチャ、機能性、および動作を例示する。この点で、フローチャートまたはブロック図における各ブロックは、規定された論理機能（複数の機能）を実施するための１つ以上の実行可能命令を含むコードのモジュール、セグメント、または一部を表すことができる。また、いくつかの代替的な実施において、ブロックに明記した機能は、図面に明記した順序どおりでなく発生する場合があることに留意すべきである。例えば、関与する機能性に応じて、連続して示した２つのブロックは実際には実質的に同時に実行されることがあり、またはブロックは時に逆の順序で実行される場合がある。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方におけるブロックの組み合わせは、規定された機能もしくは行為を実行する特殊目的ハードウェア・ベースのシステム、または特殊目的ハードウェアおよびコンピュータ命令の組み合わせによって実施可能であることに留意すべきである。

上述のことに加えて、本発明の１つ以上の態様は、カスタマ環境の管理を提供するサービス・プロバイダによって提供、供給、展開、管理、サービス提供等を行うことができる。例えば、サービス・プロバイダは、１人以上のカスタマに、本発明の１つ以上の態様を実行するコンピュータ・コードまたはコンピュータ・インフラストラクチャあるいはその両方の生成、維持、支持等を行うことができる。これに対して、サービス・プロバイダは、一例として加入または自由契約あるいはその両方のもとでカスタマから支払いを受け取ることができる。これに加えて、またはこの代わりに、サービス・プロバイダは、１人以上の第三者に対する広告内容の販売から支払いを受け取ることができる。

本発明の一態様において、本発明の１つ以上の態様を実行するためにアプリケーションを展開することができる。一例として、アプリケーションの展開は、本発明の１つ以上の態様を実行するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。

本発明の更に別の態様として、コンピュータ読み取り可能コードをコンピューティング・システムに一体化することを含むコンピュータ・インフラストラクチャを展開することができる。この場合、コンピューティング・システムと組み合わせたコードが本発明の１つ以上の態様を実行することができる。

本発明の更に別の態様として、コンピュータ読み取り可能コードをコンピュータ・システムに一体化することを含むコンピューティング・インフラストラクチャの一体化のためのプロセスを提供することができる。コンピュータ・システムはコンピュータ読み取り可能媒体を含み、コンピュータ媒体は本発明の１つ以上の態様を含む。コンピュータ・システムと組み合わせたコードが本発明の１つ以上の態様を実行することができる。

様々な実施形態について上述したが、これらは例に過ぎない。例えば、他のアーキテクチャのコンピューティング環境が、本発明の１つ以上の態様を組み込んでこれを用いることができる。一例として、パワー・システム・サーバもしくはインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される他のサーバ、または他の企業のサーバ等、システムｚ（Ｒ）サーバ以外のサーバが、本発明の１つ以上の態様を含むか、用いるか、またはこれから利益を得るかあるいはそれら全てとすることができる。更に、本明細書の例において、アダプタおよびＩ／Ｏハブ（例えばＰＣＩハブ）はサーバの一部と見なされるが、他の実施形態では、それらは必ずしもサーバの一部と見なす必要がなく、単にコンピューティング環境のシステム・メモリまたは他のコンポーネントあるいはその両方に結合されていると見なすことができる。コンピューティング環境はサーバである必要はない。更に、アダプタはＰＣＩベースであるが、本発明の１つ以上の態様は、他のアダプタまたは他のＩ／Ｏコンポーネントと共に使用可能である。アダプタおよびＰＣＩアダプタは一例に過ぎない。更に、ＳＣＣＢは、これよりも多いか、少ないか、またはこれとは異なる情報を含むことができる。いくつかの実施形態では、これは、アクション・クオリファイアに依存するデータを含む。他にも多くの変形が可能である。

更に、コンピューティング環境の他のタイプが本発明の１つ以上の態様から利益を得ることも可能である。一例として、プログラム・コードの記憶または実行あるいはその両方に適したデータ処理システムであって、システム・バスを介してメモリ要素に直接または間接に結合された少なくとも２つのプロセッサを含むものを使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行中に用いるローカル・メモリと、バルク記憶装置と、実行中にバルク記憶装置からコードを検索しなければならない回数を減らすために少なくとも一部のプログラム・コードの一時的な記憶を提供するキャッシュ・メモリと、を含む。

入出力またはＩ／Ｏデバイス（限定ではないが、キーボード、ディスプレイ、ポインティング・デバイス、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、サム・ドライブ、および他のメモリ媒体等を含む）を、直接またはＩ／Ｏコントローラを介在させてのいずれかでシステムに結合することができる。また、システムにネットワーク・アダプタを結合することで、データ処理システムを、私的ネットワークまたは公的ネットワークを介在させて他のデータ処理システムまたは遠隔プリンタもしくは記憶デバイスに結合することができる。利用可能なネットワーク・アダプタのタイプのいくつかの例として、モデム、ケーブル・モデム、およびイーサネット・カードがある。

図１８を参照すると、本発明の１つ以上の態様を実施するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが示されている。代表的なホスト・コンピュータ５０００は１つ以上のＣＰＵ５００１を含み、これは、コンピュータ・メモリ（すなわち中央記憶装置）５００２、ならびに、他のコンピュータまたはＳＡＮ等と通信するための記憶媒体デバイス５０１１およびネットワーク５０１０に対するＩ／Ｏインタフェースに対して通信状態にある。ＣＰＵ５００１は、アーキテクチャ化された命令セットおよびアーキテクチャ化された機能性を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（ＤＡＴ）５００３を有することができる。ＤＡＴは典型的に、変換をキャッシュするための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、後にコンピュータ・メモリ５００２のブロックにアクセスする際、アドレス変換の遅延は必要ない。典型的に、コンピュータ・メモリ５００２とプロセッサ５００１との間でキャッシュ５００９を用いる。キャッシュ５００９は階層型として、２つ以上のＣＰＵに利用可能な大きいキャッシュを有すると共に、この大きいキャッシュと各ＣＰＵとの間にもっと小さく高速の（下位レベルの）キャッシュを有することができる。いくつかの実施においては、下位レベルのキャッシュを分割して、命令フェッチおよびデータ・アクセスのために別個の下位レベルのキャッシュを提供する。一実施形態においては、メモリ５００２からキャッシュ５００９を介して命令フェッチ・ユニット５００４が命令をフェッチする。この命令は、命令復号ユニット５００６において復号され、命令実行ユニットまたは複数のユニット５００８にディスパッチされる（いくつかの実施形態では他の命令と共に）。通常、実行ユニット５００８は、例えば算術実行ユニット、浮動小数点実行ユニット、および分岐命令実行ユニットのように、いくつか用いられる。命令は実行ユニットによって実行され、必要に応じて命令指定レジスタまたはメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロードまたは記憶する）場合、典型的にロード／記憶ユニット５００５が、実行している命令の制御のもとでこのアクセスを処理する。命令は、ハードウェア回路においてまたは内部マイクロコード（ファームウェア）において、またはそれらの双方によって実行することができる。

注記したように、コンピュータ・システムは、ローカル（または主）記憶装置において情報を含み、更に、アドレス指定、保護、参照、および変更記録を含む。アドレス指定のいくつかの態様は、アドレスのフォーマット、アドレス空間の概念、様々なタイプのアドレス、およびあるタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主記憶装置のいくつかは、永続的に割り当てられた記憶位置を含む。主記憶装置は、直接アドレス可能な高速アクセス・データ記憶をシステムに提供する。データおよびプログラムの双方は、主記憶装置に（入力デバイスから）ロードされた後に、処理することが可能となる。

主記憶装置は、１つ以上のもっと小さい高速アクセス・バッファ記憶装置を含むことができ、これらは時にキャッシュと呼ばれる。キャッシュは典型的に、ＣＰＵまたはＩ／Ｏプロセッサと物理的に関連付けられている。別個の記憶媒体の物理的な構築および使用の性能以外の効果は、一般にはプログラムによって観察することができない。

命令およびデータ・オペランドについて別個のキャッシュを維持することができる。キャッシュ内の情報は、キャッシュ・ブロックまたはキャッシュ・ライン（または短縮してライン）と呼ばれる整数境界上の連続したバイトに維持される。モデルによって、キャッシュ・ラインのサイズをバイトで返すキャッシュ属性抽出命令を与えることができる。また、また、モデルは、データ・プリフェッチおよびデータ関連長プリフェッチ命令を与えることができ、これはデータまたは命令キャッシュに対する記憶のプリフェッチまたはキャッシュからのデータの解放を実行する。

記憶装置は、長い水平方向のビット文字列と見なされる。ほとんどの動作では、記憶装置へのアクセスは左から右へのシーケンスで進む。ビット文字列は８ビットの単位に細分される。８ビット単位は１バイトと呼ばれ、これは全ての情報フォーマットの基本的な構築ブロックである。記憶装置内の各バイト位置は、一意の負でない整数によって識別され、これがそのバイト位置のアドレス、または単にバイト・アドレスである。隣接するバイト位置は連続するアドレスを有し、左で０から開始し、左から右へのシーケンスで進んでいく。アドレスは符号なしの二進数であり、２４、３１、または６４ビットである。

情報は、記憶装置とＣＰＵまたはチャネル・サブシステム間で、一度に１バイトずつまたはバイト・グループ１つずつ送信される。特に指定しない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）において、記憶装置内のバイト・グループはそのグループの最も左のバイトによってアドレス指定される。グループ内のバイト数は、実行される動作によって暗示されるか、または明示的に指定される。ＣＰＵ動作において用いる場合、バイト・グループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）においては、各バイト・グループ内で、ビットは左から右へのシーケンスで付番される。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）では、最も左のビットを「上位」ビットと称し、最も右のビットを「下位」ビットと称することがある。しかしながら、ビット番号は記憶装置アドレスではない。バイトのみをアドレス指定することができる。記憶装置内のバイトの個々のビットに対して動作するため、バイト全体がアクセスされる。１バイト内のビットは、左から右へ（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）において）、０から７まで付番される。１アドレス内のビットは、２４ビット・アドレスでは８〜３１または４０〜６３、３１ビット・アドレスでは１〜３１または３３〜６３と付番することができる。それらは６４ビット・アドレスでは０〜６３と付番される。多バイトの他のいずれかの固定長フォーマット内において、このフォーマットを形成するビットは、０から始めて連続的に付番される。エラー検出の目的のため、および好ましくは補正の目的のために、各バイトまたはバイト・グループと共に１つ以上のチェック・ビットを送信することができる。かかるチェック・ビットは、機械により自動的に発生され、プログラムにより直接制御することはできない。記憶容量はバイト数で表される。記憶オペランド・フィールドの長さが命令の動作コードにより暗示された場合、フィールドは固定長を有するといわれ、これは１、２、４、８、または１６バイトとすることができる。いくつかの命令では、もっと大きいフィールドが暗示されることがある。記憶オペランド・フィールドの長さが暗示されずに明示的に示された場合、フィールドは可変長を有するといわれる。可変長オペランドは、１バイトの増分で（またはいくつかの命令により、２バイトの倍数または他の倍数で）長さが変動することがある。情報が記憶装置に配置されると、記憶装置に対する物理経路の幅が記憶されるフィールドの長さよりも大きい場合があるとしても、指定されたフィールド内に含まれるバイト位置のみの内容が置換される。

ある特定の情報ユニットは、記憶装置の整数境界上になければならない。情報ユニットについて、その記憶アドレスがバイト単位のユニット長の倍数である場合、境界は整数と呼ばれる。整数境界上の２、４、８、および１６バイトには特別な名称が与えられる。ハーフワードは、２バイト境界上にある２個の連続バイトのグループであり、命令の基本的な構築ブロックである。ワードは、４バイト境界上にある４個の連続バイトのグループである。ダブルワードは、８バイト境界上にある８個の連続バイトのグループである。クアッドワード（ｑｕａｄｗｏｒｄ）は、１６バイト境界上にある１６個の連続バイトのグループである。記憶アドレスがハーフワード、ワード、ダブルワード、およびクアッドワードを指定した場合、アドレスの二進表現は、最も右側にそれぞれ１つ、２つ、３つ、または４つのゼロ・ビットを含む。命令は２バイトの整数境界上になければならない。ほとんどの命令の記憶オペランドは境界アラインメント要件を有しない。

命令およびデータ・オペランドについて別個のキャッシュを実施するデバイス上では、命令が後にフェッチされるキャッシュ・ライン内にプログラムを記憶した場合、後にフェッチされる命令を記憶装置が変更するか否かにはかかわらず、著しい遅延が生じることがある。

一実施形態において、本発明はソフトウェアによって実施することができる（ライセンスを受けた内部コード、ファームウェア、ミクロコード、ミリコード、ピココード等と称されることがあり、それらはいずれも本発明に適合する）。図１８を参照すると、本発明を具現化するソフトウェア・プログラム・コードは典型的に、ＣＤ−ＲＯＭドライブ、テープ・ドライブ、またはハード・ドライブ等の長期記憶媒体デバイス５０１１からホスト・システム５０００のプロセッサ５００１によってアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハード・ドライブ、またはＣＤ−ＲＯＭ等、データ処理システムと共に用いるための様々な既知の媒体のいずれかにおいて具現化することができる。コードは、かかる媒体上に配布することができ、または、コンピュータ・メモリ５００２からユーザに配布するか、もしくは１つのコンピュータ・システムの記憶装置からネットワーク５０１０を介して、他のシステムのユーザにより用いるためにそのような他のコンピュータ・システムに配布することができる。

ソフトウェア・プログラム・コードは、様々なコンピュータ・コンポーネントおよび１つ以上のアプリケーション・プログラムの機能および相互作用を制御するオペレーティング・システムを含む。プログラム・コードは通常、記憶媒体デバイス５０１１から比較的高速のコンピュータ記憶装置５００２へとページされ、ここでプロセッサ５００１による処理のために利用可能となる。メモリ内もしくは物理媒体上でのソフトウェア・プログラム・コードの具現化、またはネットワークを介したソフトウェア・コードの分配、あるいはその両方のための技法および装置は周知であり、本明細書においてこれ以上は論じない。プログラム・コードは、タンジブルな媒体（限定ではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープ等を含む）上で生成され記憶された場合、「コンピュータ・プログラム」と称されることが多い。コンピュータ・プログラム媒体は典型的に、処理回路によって実行するために好ましくはコンピュータ・システムにおいて処理回路により読み取り可能である。

図１９は、本発明を実施可能である代表的なワークステーションまたはサーバ・ハードウェア・システムを示す。図１０のシステム５０２０は、任意の周辺装置を含むパーソナル・コンピュータ、ワークステーション、またはサーバ等の代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つ以上のプロセッサ５０２６およびバスを含み、このバスは、既知の技法に従ってプロセッサ（複数のプロセッサ）５０２６とシステム５０２１の他のコンポーネントとの間を接続し通信を可能とするために用いられる。バスは、プロセッサ５０２６をメモリ５０２５および長期記憶装置５０２７に接続する。記憶装置５０２７は、例えばハード・ドライブ（例えば磁気媒体、ＣＤ、ＤＶＤ、およびフラッシュ・メモリのいずれかを含む）、またはテープ・ドライブを含むことができる。また、システム５０２１は、バスを介してマイクロプロセッサ５０２６を１つ以上のインタフェース・デバイスに接続するユーザ・インタフェース・アダプタを含むことができる。インタフェース・デバイスは、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、または、タッチ・スクリーン、デジタル化入力パッド等のいずれかのユーザ・インタフェース・デバイスとすることができる他のインタフェース・デバイスあるいはそれら全て等である。また、バスは、ＬＣＤスクリーンまたはモニタ等のディスプレイ・デバイス５０２２を、ディスプレイ・アダプタを介してマイクロプロセッサ５０２６に接続する。

システム５０２１は、５０２８をネットワーク５０２９に通信することができるネットワーク・アダプタによって他のコンピュータまたはコンピュータ・ネットワークと通信を行うことができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネットまたはモデムである。あるいは、システム５０２１は、ＣＤＰＤ（セル式デジタル・パケット・データ）カード等の無線インタフェースを用いて通信を行うことができる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）においてそのような他のコンピュータに関連付けることができ、またはシステム５０２１は、別のコンピュータ等を用いたクライアント／サーバ配置におけるクライアントとすることができる。これらの構成の全てならびに適切な通信ハードウェアおよびソフトウェアは、当技術分野において既知である。

図２０は、本発明を実施可能なデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、無線ネットワークおよび有線ネットワーク等の複数の個別ネットワークを含み、その各々が複数の個別のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる。更に、当業者には認められるであろうが、１つ以上のＬＡＮを含むことができ、ＬＡＮはホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。

更に図２０を参照すると、ネットワークは、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）またはアプリケーション・サーバ（データ・レポジトリにアクセスすることができ、ワークステーション５０４５から直接アクセスすることができる遠隔サーバ５０４８）等のメインフレーム・コンピュータまたはサーバを含むことができる。ゲートウェイ・コンピュータ５０４６は、個別の各ネットワークへのエントリ・ポイントとして機能する。１つのネットワーキング・プロトコルを別のものに接続する場合にゲートウェイが必要である。ゲートウェイ５０４６は、好ましくは通信リンクによって別のネットワーク（例えばインターネット５０４７）に結合することができる。また、ゲートウェイ５０４６は、通信リンクを用いて１つ以上のワークステーション５０１、５０４２、５０４３、５０４４に直接結合することができる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから利用可能なＩＢＭ ｅＳｅｒｖｅｒ（ＴＭ） Ｓｙｓｔｅｍ ｚ（Ｒ）サーバを用いて実施することができる。

図１９および図２０を同時に参照すると、本発明を具現化することができるソフトウェア・プログラミング・コードは、ＣＤ−ＲＯＭドライブまたはハード・ドライブ等の長期記憶媒体５０２７からシステム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラミング・コードは、ディスケット、ハード・ドライブ、またはＣＤ−ＲＯＭ等、データ処理システムと共に用いるための様々な既知の媒体のいずれかで具現化することができる。コードは、かかる媒体上に分配することができ、またはメモリからユーザ５０５０、５０５１に分配するか、もしくは１つのコンピュータ・システムの記憶装置からネットワークを介して他のコンピュータ・システムのユーザによって用いるためにそのような他のシステムに分配することができる。

あるいは、プログラミング・コードは、メモリ５０２５において具現化し、プロセッサ・バスを用いてプロセッサ５０２６によってアクセスすることができる。かかるプログラミング・コードはオペレーティング・システムを含み、これが様々なコンピュータ・コンポーネントおよび１つ以上のアプリケーション・プログラム５０３２の機能および相互作用を制御する。プログラム・コードは、通常記憶媒体５０２７から高速メモリ５０２５にページされ、ここでプロセッサ５０２６による処理に利用可能となる。メモリ内もしくは物理媒体上でのソフトウェア・プログラム・コードの具現化、またはネットワークを介したソフトウェア・コードの分配、あるいはその両方のための技法および装置は周知であり、本明細書においてこれ以上は論じない。プログラム・コードは、タンジブルな媒体（限定ではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュ・メモリ、コンパクト・ディスク（ＣＤ）、ＤＶＤ、磁気テープ等を含む）上で生成され記憶された場合、「コンピュータ・プログラム」と称されることが多い。コンピュータ・プログラム媒体は典型的に、処理回路によって実行するために好ましくはコンピュータ・システムにおいて処理回路により読み取り可能である。

プロセッサに対して最も容易に利用可能なキャッシュ（通常はプロセッサの他のキャッシュよりも高速かつ小型である）は、最下位（Ｌ１またはレベル１）キャッシュであり、主記憶装置（メイン・メモリ）は最上位キャッシュ（３レベルの場合Ｌ３）である。多くの場合、最下位キャッシュは、実行される機械命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割される。

図２１を参照すると、プロセッサ５０２６について例示的なプロセッサの実施形態が示されている。典型的に、プロセッサ性能を向上させるため、キャッシュ５０５３の１つ以上のレベルを用いてメモリ・ブロックをバッファする。キャッシュ５０５３は、高速バッファであり、用いられる可能性の高いメモリ・データのキャッシュ・ラインを保持する。典型的なキャッシュ・ラインは６４、１２８、または２５６バイトのメモリ・データである。多くの場合、命令のキャッシュにはデータのキャッシュとは別個のキャッシュを用いる。キャッシュ・コヒーレンス（メモリおよびキャッシュにおけるラインのコピーの同期）は多くの場合、当技術分野において周知の様々な「スヌープ」アルゴリズムによって与えられる。プロセッサ・システムのメイン・メモリ記憶装置５０２５は、キャッシュと称されることが多い。４レベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主記憶装置５０２５は時にレベル５（Ｌ５）キャッシュと称される。これは通常もっと高速であり、コンピュータ・システムに利用可能な不揮発性記憶装置（ＤＡＳＤ、テープ等）の一部を保持するのみだからである。主記憶装置５０２５は、オペレーティング・システムによって主記憶装置５０２５の内外にページされるデータのページを「キャッシュする」。

プログラム・カウンタ（命令カウンタ）５０６１は、実行対象の現在の命令のアドレスの経過を追っている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）プロセッサのプログラム・カウンタは６４ビットであり、切り捨てて３１または２４ビットとして以前のアドレス指定の限度をサポートすることができる。プログラム・カウンタは典型的にはコンピュータのＰＳＷ（プログラム・ステータス・ワード）で具現化され、文脈切り換えの間持続するようになっている。このため、進行中の、プログラム・カウンタ値を有するプログラムは、例えばオペレーティング・システムによって割込をかけることができる（プログラム環境からオペレーティング・システム環境への文脈切り換え）。プログラムがアクティブでない間プログラムのＰＳＷはプログラム・カウンタ値を維持し、オペレーティング・システムが実行している間オペレーティング・システムのプログラム・カウンタ（ＰＳＷ）が用いられる。典型的に、プログラム・カウンタは現在の命令のバイト数に等しい量だけ増分される。ＲＩＳＣ（縮小命令セット・コンピューティング）命令は典型的に固定長であり、ＣＩＳＣ（復号命令セット・コンピューティング）命令は典型的に可変長である。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）の命令はＣＩＳＣ命令であり、長さは２、４、または６バイトである。プログラム・カウンタ５０６１は、例えば文脈切り換え動作または分岐命令の分岐選択動作のいずれかによって変更される。文脈切り換え動作においては、現在のプログラム・カウンタ値を、実行しているプログラムに関する他の状態情報（条件コード等）と共にプログラム・ステータス・ワードにセーブし、新しいプログラム・コード値をロードして、実行する新しいプログラム・モジュールの命令を指し示す。分岐選択動作は、分岐命令の結果をプログラム・カウンタ５０６１にロードすることによってプログラム内で決定またはループをプログラムが行うことを可能とするために、実行される。

典型的に、命令フェッチ・ユニット５０５５を用いてプロセッサ５０２６のために命令をフェッチする。フェッチ・ユニットは、分岐選択命令のターゲット命令である「次の連続命令」、または文脈切り換え後のプログラムの第１の命令のいずれかをフェッチする。最新の命令フェッチ・ユニットは多くの場合、プリフェッチ技法を用いて、プリフェッチした命令を用いる可能性に基づいて命令を投機的にプリフェッチする。例えば、フェッチ・ユニットは、次の連続命令を含む命令の１６バイトおよび更に別の連続命令の追加バイトをフェッチすることができる。

次いで、フェッチした命令をプロセッサ５０２６によって実行する。一実施形態においては、フェッチした命令（複数の命令）をフェッチ・ユニットのディスパッチ・ユニット５０５６に渡す。ディスパッチ・ユニットは命令（複数の命令）を復号して、復号した命令（複数の命令）に関する情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は典型的に、命令フェッチ・ユニット５０５５から復号した算術命令に関する情報を受信し、命令の操作符号に従ってオペランドに算術演算を実行する。オペランドは、好ましくはメモリ５０２５から、アーキテクチャ化されたレジスタ５０５９から、または実行している命令の即値フィールドから、実行ユニット５０５７に与えられる。実行の結果は、記憶される場合、メモリ５０２５、レジスタ５０５９、または他の機械ハードウェア（制御レジスタ、ＰＳＷレジスタ等）に記憶される。

プロセッサ５０２６は典型的に、命令の機能を実行するための１つ以上のユニット５０５７、５０５８、５０６０を有する。図２２を参照すると、実行ユニット５０５７は、アーキテクチャ化された汎用レジスタ５０５９、復号／ディスパッチ・ユニット５０５６、ロード記憶ユニット５０６０、および他のプロセッサ・ユニット５０６５と、インタフェース論理５０７１を介して通信を行うことができる。実行ユニット５０５７は、いくつかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理ユニット（ＡＬＵ）５０６６が動作を行う情報を保持することができる。ＡＬＵは、加算、減算、乗算、および除算等の算術演算を実行すると共に、論理積、論理和、および排他的論理和（ＸＯＲ）、回転、およびシフト等の論理関数を実行する。好ましくは、ＡＬＵは、設計に依存する特殊な動作をサポートする。他の回路は、例えば条件コードおよび回復サポート論理を含む他のアーキテクチャ化されたファシリティ５０７２を提供することができる。典型的に、ＡＬＵ動作の結果は出力レジスタ回路５０７０に保持され、これはこの結果を様々な他の処理機能に転送することができる。プロセッサ・ユニットには多くの構成があり、本記載は、単に一実施形態の代表的な理解を得ることを意図しているに過ぎない。

例えばＡＤＤ命令は、算術および論理機能性を有する実行ユニット５０５７において実行されるが、例えば浮動小数点命令は、特殊な浮動小数点機能を有する浮動小数点実行において実行される。好ましくは、実行ユニットは、オペランドに対して操作符号規定関数を実行することによって、命令により識別されたオペランドに対して動作する。例えばＡＤＤ命令は、命令のレジスタ・フィールドにより識別された２つのレジスタ５０５９で見出されたオペランドに対して実行ユニット５０５７により実行することができる。

実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、その結果を第３のオペランドに記憶する。第３のオペランドは、第３のレジスタまたは２つのソース・レジスタの１つとすることができる。実行ユニットは、好ましくは算術論理ユニット（ＡＬＵ）５０６６を用い、これは、シフト、回転、論理積、論理和、および排他的論理和等の様々な論理関数、ならびに、加算、減算、乗算、除算のいずれかを含む様々な代数関数を実行することができる。いくつかのＡＬＵ５０６６はスカラー演算のために設計され、いくつかは浮動小数点のために設計されている。データは、アーキテクチャに応じて、ビッグ・エンディアン（Ｂｉｇ Ｅｎｄｉａｎ）（この場合、最下位バイトが最上位バイト・アドレスである）、またはリトル・エンディアン（Ｌｉｔｔｌｅ Ｅｎｄｉａｎ）（この場合、最下位バイトが最下位バイト・アドレスである）のいずれかとすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）はビッグ・エンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号および大きさ、１の補数、または２の補数とすることができる。２の補数は、ＡＬＵが減算機能を設計する必要がないという点で有利である。なぜなら、２の補数における負の値または正の値に必要なのはＡＬＵ内の加算のみだからである。数は一般に略記で記述され、例えば１２ビット・フィールドが４，０９６バイト・ブロックのアドレスを規定し、４Ｋバイト（キロバイト）・ブロックと一般に記載される。

図２３を参照すると、分岐命令を実行するための分岐命令情報は典型的に分岐ユニット５０５８に送信され、これは多くの場合、分岐履歴テーブル５０８２等の分岐予想アルゴリズムを用いて、他の条件動作が完了する前に分岐の結果を予想する。現在の分岐命令のターゲットをフェッチし、投機的に実行した後に条件動作が完了する。条件動作が完了すると、条件動作の条件および投機結果に基づいて、投機的に実行した分岐命令を完了させるかまたは廃棄する。典型的な分岐命令は、条件コードをテストし、条件コードが分岐命令の分岐要件を満足させた場合にはターゲット・アドレスに分岐することができる。ターゲット・アドレスは、例えば命令のレジスタ・フィールドまたは即値フィールドで見出されたものを含むいくつかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７を有するＡＬＵ５０７４および出力レジスタ回路５０８０を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、復号ディスパッチ・ユニット５０５６、または他の回路５０７３と通信することができる。

命令グループの実行は、例えば、オペレーティング・システムにより開始された文脈切り換え、文脈切り換えを生じるプログラム例外またはエラー、文脈切り換えまたは複数のプログラムの多スレッド・アクティビティを生じる（多スレッド環境において）Ｉ／Ｏ割込信号を含む様々な理由で割込を受ける可能性がある。好ましくは、文脈切り換えアクションでは、現在実行しているプログラムに関する状態情報をセーブし、次いで呼び出している別のプログラムに関する状態情報をロードする。状態情報は、例えばハードウェア・レジスタまたはメモリにセーブすることができる。状態情報は、好ましくは、実行される次の命令を指し示すプログラム・カウンタ値、条件コード、メモリ変換情報、およびアーキテクチャ化されたレジスタ内容を含む。文脈切り換えアクティビティは、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、またはファームウェア・コード（ミクロコード、ピココード、またはライセンスを受けた内部コード（ＬＩＣ））によって、単独でまたは組み合わせて実行することができる。

プロセッサは、命令規定方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを提供することができ、汎用レジスタまたは特殊目的レジスタ（例えば浮動小数点レジスタ）のいずれかを明示的に指し示す１つ以上のレジスタ・フィールドを提供することができる。命令は、オペランドとして操作符号フィールドにより識別した、暗示されたレジスタを利用することができる。命令は、オペランドのためにメモリ位置を用いることができる。オペランドのメモリ位置は、レジスタ、即値フィールド、またはレジスタおよび即値フィールドの組み合わせによって提供することができ、これはｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）長変位ファシリティによって例示される。ここで、命令は、ベース・レジスタ、インデックス・レジスタ、および即値フィールド（変位フィールド）を規定し、これらを加算して例えばメモリ内のオペランドのアドレスを提供する。本明細書において、位置は典型的に、特に指示しない限りメイン・メモリ（主記憶装置）内の位置を示す。

図２４を参照すると、プロセッサは、ロード／記憶ユニット５０６０を用いて記憶装置にアクセスする。ロード／記憶ユニット５０６０は、メモリ５０５３においてターゲット・オペランドのアドレスを取得してオペランドをレジスタ５０５９またはメモリ５０５３の別の位置にロードすることによってロード動作を実行することができ、または、メモリ５０５３においてターゲット・オペランドのアドレスを取得してレジスタ５０５９またはメモリ５０５３の別の位置から取得したデータをメモリ５０５３内のターゲット・オペランド位置に記憶することによって、記憶動作を実行することができる。ロード／記憶ユニット５０６０は投機的なものとすることができ、命令シーケンスに対してアウト・オブ・オーダーのシーケンスでメモリにアクセスすることができるが、ロード／記憶ユニット５０６０は、命令がイン・オーダーで実行されたようにプログラムに対して外観を維持しなければならない。ロード／記憶ユニット５０６０は、汎用レジスタ５０５９、復号／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インタフェース５０５３、または他の要素５０８３と通信を行うことができ、様々なレジスタ回路、ＡＬＵ５０８５、および制御論理５０９０を含んで、記憶アドレスを計算すると共に、パイプライン処理を順に行って動作をイン・オーダーに維持する。いくつかの動作はアウト・オブ・オーダーである場合があるが、ロード／記憶ユニットは、プログラムに対してアウト・オブ・オーダーの動作がイン・オーダーで実行されたように見せる機能性を提供する。これについては当技術分野において周知である。

好ましくは、アプリケーション・プログラムが「見る」アドレスは、仮想アドレスと称されることが多い。仮想アドレスは時に「論理アドレス」および「実効アドレス」と称される。これらの仮想アドレスは、様々な動的アドレス変換（ＤＡＴ）技術の１つによって物理メモリ位置に再送出されるという点で仮想である。この技術は、限定ではないが、単にオフセット値で仮想アドレスにプレフィックスを付けること、仮想アドレスを１つ以上の変換テーブルにより変換することを含み、変換テーブルは好ましくは、少なくともセグメント・テーブルおよびページ・テーブルを単独でまたは組み合わせて含み、好ましくはセグメント・テーブルはページ・テーブルを指し示すエントリを有する。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）では、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、および任意のページ・テーブルを含む変換の階層が与えられる。多くの場合、アドレス変換の性能を向上させるためには、仮想アドレスを関連する物理メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を利用する。エントリは、ＤＡＴが変換テーブルを用いて仮想アドレスを変換する際に生成される。この後に仮想アドレスを用いると、低速の連続変換テーブル・アクセスでなく高速のＴＬＢのエントリを利用することができる。ＴＬＢ内容は、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）を含む様々な置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、およびメモリ等の共有リソースをインターロック状態に保持する責任を有する。典型的に、キャッシュ・コヒーレンシを維持する際には「スヌープ」技術が用いられる。スヌープ環境では、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つとしてマーク付けすることができる。

Ｉ／Ｏユニット５０５４（図２１）は、プロセッサに、例えばテープ、ディスク、ポインタ、ディスプレイ、およびネットワークを含む周辺装置に取り付けるための手段を提供する。Ｉ／Ｏユニットは多くの場合、ソフトウェア・ドライバによってコンピュータ・プログラムに提示される。ＩＢＭ（Ｒ）からのＳｙｓｔｅｍ ｚ（Ｒ）等のメインフレームにおいては、チャネル・アダプタおよびオープン・システム・アダプタがメインフレームのＩ／Ｏユニットであり、オペレーティング・システムと周辺装置間の通信を提供する。

更に、他のタイプのコンピューティング環境も本発明の１つ以上の態様から利益を得ることができる。一例として、環境はエミュレータ（例えばソフトウェアまたは他のエミュレーション機構）を含むことができ、この場合、特定のアーキテクチャ（例えば命令実行、アドレス変換等のアーキテクチャ化された機能、およびアーキテクチャ化されたレジスタ）またはそのサブセットがエミュレートされる（例えばプロセッサおよびメモリを有するネイティブのコンピュータ・システム上で）。かかる環境においては、エミュレータを実行するコンピュータがエミュレートしている機能とは異なるアーキテクチャを有する場合であっても、エミュレータの１つ以上のエミュレーション機能が本発明の１つ以上の態様を実施することができる。一例として、エミュレーション・モードにおいて、エミュレートしている特定の命令または動作が復号され、適切なエミュレーション機能を構築して個々の命令または動作が実施される。

エミュレーション環境において、ホスト・コンピュータは例えば、命令およびデータを記憶するメモリと、メモリから命令をフェッチし、任意にフェッチした命令のためのローカル・バッファを提供する命令フェッチ・ユニットと、フェッチした命令を受信し、フェッチされた命令のタイプを判定する命令復号ユニットと、命令を実行するための命令実行ユニットと、を含む。実行は、メモリからレジスタにデータをロードすること、レジスタからメモリにデータを戻して記憶すること、または、復号ユニットによる判定に従って、あるタイプの算術または論理演算を実行することを含むことができる。一例では、各ユニットはソフトウェアにおいて実施される。例えば、ユニットにより実行されている動作は、エミュレータ・ソフトウェア内の１つ以上のサブルーチンとして実施される。

更に具体的には、メインフレームにおいて、アーキテクチャ化された機械命令は、通常は今日の「Ｃ」プログラマのようなプログラマにより、多くの場合コンピュータ・アプリケーションによって用いられる。記憶媒体に記憶されたこれらの命令は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）ＩＢＭ（Ｒ）サーバによってネイティブに、または他のアーキテクチャを実行する機械において実行することができる。それらは、既存のおよび今後のＩＢＭ（Ｒ）メインフレーム・サーバにおいて、およびＩＢＭ（Ｒ）の他の機械（例えばＰｏｗｅｒ Ｓｙｓｔｅｍｓ（Ｒ）サーバおよびＳｙｓｔｅｍ ｘ（Ｒ）Ｓｅｒｖｅｒ）上で、エミュレートすることができる。それらは、ＩＢＭ（Ｒ）、Ｉｎｔｅｌ（Ｒ）、ＡＭＤ（ＴＭ）および他の企業により製造されたハードウェアを用いて、多種多様な機械上でＬｉｎｕｘを実行する機械において実行することができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（Ｒ）のもとでそのハードウェア上での実行以外に、Ｌｉｎｕｘおよび、ＨｅｒｃｕｌｅｓまたはＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ， Ｉｎｃ．）によるエミュレーションを用いる機械を用いることができ、この場合は一般に実行はエミュレーション・モードである。エミュレーション・モードでは、エミュレーション・ソフトウェアはネイティブ・プロセッサにより実行されて、エミュレートしたプロセッサのアーキテクチャをエミュレートする。上述のエミュレータ製品に関する情報は、ワールド・ワイド・ウェブ上で、それぞれｗｗｗ．ｈｅｒｃｕｌｅｓ−３９０．ｏｒｇおよびｗｗｗ．ｆｕｎｓｏｆｔ．ｃｏｍ．において利用可能である。

ネイティブ・プロセッサは典型的に、ファームウェアまたはネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行して、エミュレートしたプロセッサのエミュレーションを実行する。エミュレーション・ソフトウェアは、エミュレートしたプロセッサ・アーキテクチャの命令をフェッチし実行する責任を有する。エミュレーション・ソフトウェアは、エミュレートしたプログラム・カウンタを維持して、命令境界の経過を追う。エミュレーション・ソフトウェアは、１度に１つ以上のエミュレートした機械命令をフェッチし、その１つ以上のエミュレートした機械命令をネイティブ・プロセッサによる実行のために対応するネイティブ機械命令グループに変換することができる。これらの変換した命令は、より高速の変換を達成可能であるようにキャッシュすることができる。それにもかかわらず、エミュレーション・ソフトウェアは、エミュレートしたプロセッサ・アーキテクチャのアーキテクチャ・ルールを維持して、エミュレートしたプロセッサのために書かれたオペレーティング・システムおよびアプリケーションが正しく動作することを保証しなければならない。更に、エミュレーション・ソフトウェアは、エミュレートしたプロセッサ・アーキテクチャによって識別されたリソースを提供しなければならない。このアーキテクチャは、限定ではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブルおよびページ・テーブルを含む動的アドレス変換機能、割込機構、文脈切り換え機構、ＴＯＤ（Ｔｉｍｅ ｏｆ Ｄａｙ）クロック、およびＩ／Ｏサブシステムに対するアーキテクチャ化されたインタフェースを含み、エミュレートしたプロセッサ上で動作するように設計されたオペレーティング・システムまたはアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で動作可能であるようになっている。

エミュレートされた特定の命令が復号され、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサの機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば「Ｃ」サブルーチンもしくはドライバにおいて、または好適な実施形態の記載を理解した後に当業者の技術の範囲内にあるような特定のハードウェアのためのドライバを提供する他の何らかの方法において、実施される。様々なソフトウェアおよびハードウェア・エミュレーション特許は、限定ではないが、Ｂｅａｕｓｏｌｅｉｌ等による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」と題する米国特許第５，５５１，０１３号、Ｓｃａｌｚｉ等による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」と題する米国特許第６，００９，２６１号、Ｄａｖｉｄｉａｎ等による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」と題する米国特許第５，５７４，８７３号、Ｇｏｒｉｓｈｅｋ等による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」と題する米国特許第６，３０８，２５５号、Ｌｅｔｈｉｎ等による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」と題する米国特許第６，４６３，５８２号、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」と題する米国特許第５，７９０，８２５号、および他の多くのものが含まれる。これらは、当業者に利用可能なターゲット機械のための異なる機械向けにアーキテクチャ化された命令フォーマットのエミュレーションを達成するための様々な既知の方法を例示している。

図２５において、ホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が示されている。エミュレートされたホスト・コンピュータ・システム５０９２において、ホスト・プロセッサ（ＣＰＵ）５０９１はエミュレートされたホスト・プロセッサ（または仮想ホスト・プロセッサ）であり、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブ命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３にアクセス可能なメモリ５０９４を有する。例示的な実施形態においては、メモリ５０９４は、ホスト・コンピュータ・メモリ部分５０９６およびエミュレーション・ルーチン部分５０９７に分割されている。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従って、エミュレートされたホスト・コンピュータ５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のものとは異なるアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものである。更に、エミュレーション・プロセッサ５０９３は、シーケンスおよびアクセス／復号ルーチンにおいて取得される１つ以上の命令を用いることによって、ホスト・コンピュータ・メモリ５０９６におけるプログラムから実行するためのホスト命令にアクセスすることができ、このシーケンスおよびアクセス／復号ルーチンは、アクセスされたホスト命令（複数の命令）を復号して、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判定することができる。例えば汎用レジスタ、制御レジスタ、動的アドレス変換、Ｉ／Ｏサブシステム・サポート、およびプロセッサ・キャッシュを含む、ホスト・コンピュータ・システム５０００’のために規定された他のファシリティを、アーキテクチャ化されたファシリティ・ルーチンによってエミュレートすることができる。また、エミュレーション・ルーチンは、エミュレーション・プロセッサ５０９３において利用可能な機能（汎用レジスタおよび仮想アドレスの動的変換等）を利用して、エミュレーション・ルーチンの性能を向上させることができる。また、ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を支援するために、特別なハードウェアおよびオフ・ロード・エンジンを提供することも可能である。

本明細書において用いた用語は、特定の実施形態を記載する目的のためだけのものであり、本開示を限定することは意図していない。本明細書において用いたように、単数形「１つの（ａ）、（ａｎ）、（ｔｈｅ）」は、文脈によって明らかに他の場合が示されない限り、複数形を含むことが意図されている。また、「含む」または「含んでいる」という言葉あるいはその両方は、本明細書において用いられた場合、述べた特徴、整数、ステップ、動作、要素、または構成要素あるいはそれら全ての存在を規定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはそれら全ての存在または追加を除外するものではないことは、理解されよう。

以下の特許請求の範囲における全てのミーンズまたはステップ・プラス・ファンクション要素の対応する構造、材料、行為、および均等物は、具体的に特許請求したような他の特許請求した要素と組み合わせて機能を実行するためのいずれかの構造、材料、または行為を含むことが意図されている。本発明の記載は、例示および記述の目的のために提示したが、網羅的であることや、開示した形態に本発明を限定することは、意図していない。本発明の範囲から逸脱することなく、当業者には多くの変更および変形が明らかであろう。実施形態は、本開示の原理および実際的な用途を最良に説明するため、更に、想定される特定の用途に適した様々な変更と共に様々な実施形態に関して当業者が本発明を理解することを可能とするために、選択し記載したものである。

Claims (13)

1. コンピューティング環境のイベントを管理するためのコンピュータが実行する方法であって、
   アダプタに関連付けられたイベントを検出することと、
   前記イベントの検出に応答して、命令が前記アダプタにアクセスすることを阻止することと、
   検出されたイベントのエラー・タイプに基づいてＰＣＩイベントを生成することと、
   前記ＰＣＩイベントをオペレーティング・システムに通知することと、
   前記オペレーティング・システムにより発行されたイベント情報記憶コマンドの実行に応答して、前記アダプタを識別する機能ハンドルおよびイベントを記述するＰＣＩイベント・コードを取得することと、
   を含み、
   前記阻止することは、前記アダプタに関連付けられた機能テーブル・エントリ内の１つ以上のインディケータを設定することを含み、
   前記機能テーブル・エントリは、アダプタ機能を識別する機能番号を用いて位置を特定され、
   前記機能ハンドルは、当該機能ハンドルがイネーブルされているか否かを示すイネーブル・インディケータと、前記機能番号と、当該機能ハンドルの特定のインスタンスを指定するインスタンス番号とを含む、方法。
2. 前記イベントが複数のアダプタに関連付けられ、各アダプタが別個のエラー・ログを有する、請求項１に記載の方法。
3. 前記通知することがチャネル報告ワード（ＣＲＷ）の使用を含む、請求項１に記載の方法。
4. 前記方法が、
   前記アダプタに関連付けられたデバイス・テーブル・エントリ内の１つ以上のインジケータを設定することによって、前記アダプタからのアクセスを阻止すること
   を更に含む、請求項１に記載の方法。
5. 前記方法が、
   エラー・ベクトルにおいてエラーを示すためのエラー・ベクトル・インジケータを設定することと、
   前記オペレーティング・システムを実行している処理ユニットのファームウェアにアテンション割込を与えることと、
   を更に含む、請求項１に記載の方法。
6. 前記方法が、
   前記エラーに関するデータをログするか否かを判定することと、
   データをログすることを示す前記判定に応答して前記データをログすることと、
   を更に含む、請求項５に記載の方法。
7. 前記機能テーブル・エントリ内の１つ以上のインディケータを設定することが、前記アテンション割込に応答して、前記ファームウェアによって実行される、請求項５に記載の方法。
8. 前記方法が、
   前記オペレーティング・システム以外の前記コンピューティング環境のコンポーネントによって回復を実行するか否かを判定することと、
   回復を実行することを示す前記判定に応答して回復を実行することと、
   を更に含む、請求項７に記載の方法。
9. 前記方法が、
   回復の実行を少なくとも試みたことに応答して、エラー・イベントを発生することと、
   前記エラー・イベントを、前記オペレーティング・システムを管理するハイパーバイザに提示することと、
   前記エラー・イベントに基づいて、回復が成功したか否かを判定することと、
   回復が成功したという判定に応答して、前記アダプタの１つ以上の動作を再びイネーブルすることと、
   を更に含む、請求項８に記載の方法。
10. 前記方法が、
    前記イベントの検出に応答して、前記イベントが前記アダプタのものではないと判定することと、
    前記イベントが前記アダプタのものではないことに応答して、前記イベントを与えているハードウェア・コンポーネントを判定することと、
    前記ハードウェア・コンポーネントに基づいて、エラー状態に置かれる前記アダプタを識別することと、
    を更に含む、請求項１に記載の方法。
11. 前記方法が、
    前記ハードウェア・コンポーネントに基づいて、前記エラー状態に置かれる複数のアダプタを識別することと、
    前記複数のアダプタを前記エラー状態に置くことと、
    を更に含む、請求項１０に記載の方法。
12. コンピュータ・プログラムであって、コンピュータ・システムにロードされて実行された場合、請求項１から１１のいずれかに記載の方法の全てのステップを前記コンピュータ・システムに実行させる、コンピュータ・プログラム。
13. コンピューティング環境のイベントを管理するためのコンピュータ・システムであって、
    メモリと、
    前記メモリと通信状態にあるプロセッサと、
    アダプタに関連付けられたイベントを検出するための検出器と、
    前記イベントの検出に応答して、命令が前記アダプタにアクセスすることを阻止するための阻止部と、
    検出されたイベントのエラー・タイプに基づいてＰＣＩイベントを生成するための生成部と、
    前記ＰＣＩイベントをオペレーティング・システムに通知するための通知部と、
    前記オペレーティング・システムにより発行されたイベント情報記憶コマンドの実行に応答して、前記アダプタを識別する機能ハンドルおよびイベントを記述するＰＣＩイベント・コードを取得するための機能ハンドル取得部と、
    を含み、
    前記阻止部は、前記アダプタに関連付けられた機能テーブル・エントリ内の１つ以上のインディケータを設定することによって、命令が前記アダプタにアクセスすることを阻止し、
    前記機能テーブル・エントリは、アダプタ機能を識別する機能番号を用いて位置を特定され、
    前記機能ハンドルは、当該機能ハンドルがイネーブルされているか否かを示すイネーブル・インディケータと、前記機能番号と、当該機能ハンドルの特定のインスタンスを指定するインスタンス番号とを含む、コンピュータ・システム。

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