JP5607825B2 - コンピューティング環境のシステム・メモリの管理を容易にする方法、システム、コンピュータ・プログラム - Google Patents

Description

本発明は、一般に、コンピューティング環境においてシステム・メモリを管理することに関し、具体的には、システム・メモリ内のアドレス空間の提供を容易にすること、および、必要に応じて、システム・メモリにアクセスする際に使用可能なアドレス変換テーブルを提供することに関する。

システム・メモリには、読み出しおよび書き込み要求によりアクセスすることができる。これらの要求は、中央演算処理装置、およびアダプタを含むコンピューティング環境の種々のコンポーネントによってもたらされ得る。各々の要求は、システム・メモリにアクセスするのに使用するためのアドレスを含む。しかしながら、このアドレスは、典型的には、システム・メモリ内の物理的位置と１対１対応を有していない。従って、アドレス変換が行われる。

アドレス変換は、システム・メモリにアクセスするのに直接使用できない１つの形式で提供されるアドレスを、システム・メモリ内の物理的位置にアクセスするのに直接使用できる別の形式に変換するために用いられる。例えば、中央演算処理装置により提供される要求内に含まれる仮想アドレスは、システム・メモリにおける実アドレスまたは絶対アドレスに変換される。更に別の例として、アダプタからの要求内に提供されるＰｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）アドレスを、システム・メモリにおける絶対アドレスに変換することができる。

アドレス変換を行うために、１以上のアドレス変換テーブルが用いられる。このテーブルは階層構造で構成され、要求内に提供されるアドレス・ビットを用いて、最上位レベルのテーブル内のエントリが見つけ出される。次に、そのエントリが、別の変換テーブルまたはアクセスされるページそれ自体を指し示す。

Ｈｕｍｍｅｌ他による「Ｅｆｆｉｃｉｅｎｔｌｙ Ｃｏｎｔｒｏｌｌｉｎｇ Ｓｐｅｃｉａｌ Ｍｅｍｏｒｙ Ｍａｐｐｅｄ Ｓｙｓｔｅｍ Ａｃｃｅｓｓｅｓ」という名称の２００８年５月１５日発行の特許文献１は、１つの実施形態において、変換テーブルの組の基底アドレスを格納するように構成された制御レジスタと、制御レジスタに結合された制御論理とを含む、入力／出力メモリ管理ユニット（ＩＯＭＭＵ）を記載する。制御論理は、周辺機器相互接続に対応するアドレス空間のアドレス範囲内のアドレスを有する、入力／出力（Ｉ／Ｏ）デバイスが開始した要求に応答するように構成される。メモリ操作以外の１以上の操作が、アドレス範囲と関連付けられ、制御論理は、変換テーブルがアドレスから第２のアドレスへの変換を指定する場合に、アドレスをアドレス範囲外の第２のアドレスに変換するように構成され、それにより、アドレス範囲と関連した１以上の操作の代わりに、要求に応答してメモリ操作が行われる。

Ｈｕｍｍｅｌ他による「Ｃｈａｉｎｅｄ Ｈｙｂｒｉｄ ＩＯＭＭＵ」という名称の２００７年７月１９日発行の特許文献２は、１つの実施形態において、メモリ要求を変換するように構成されたＩ／Ｏメモリ管理ユニット（ＩＯＭＭＵ）を含む、入力／出力（Ｉ／Ｏ）ノードを記載する。Ｉ／Ｏノードは、相互接続部に結合され、相互接続部上のトンネルとして動作するように構成され、ここで、ＩＯＭＭＵは、トンネルを上流方向に通過するメモリ要求を変換するように構成される。別の実施形態において、システムは、相互接続部に別の相互接続部を架橋するように構成された別のＩ／Ｏノードを含み、ここで、Ｉ／Ｏノードは他のＩ／Ｏノード用のトンネルとなる。

Ｍａｄｕｋｋａｒｕｍｕｋｕｍａｎａ他による「Ａｄｄｒｅｓｓ Ｗｉｎｄｏｗ Ｓｕｐｐｏｒｔ ｆｏｒ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ」という名称の２００６年１２月２１日発行の特許文献３において、装置が開示されている。この装置は、ダイレクト・メモリ・アクセス（ＤＭＡ）トランザクションのために、１以上のＩ／Ｏデバイスがメモリ・デバイスにアクセスするのを容易にするための再マッピング回路を含む。この再マッピング回路は、アドレス・ウィンドウ・ベースの変換を介するＩ／Ｏ ＤＭＡトランザクションのために、メモリ・アドレス変換を行うための変換機構を含む。

米国特許出願公開第２００８／０１１４９０６ Ａ１号明細書 米国特許出願公開番号第２００７／０１６８６３６ Ａ１号明細書 米国特許出願公開番号第２００６／０２８８１３０ Ａ１号明細書 米国特許第５５５１０１３号明細書 米国特許第６００９２６１号明細書 米国特許第５５７４８７３号明細書 米国特許第６３０８２５５号明細書 米国特許第６４６３５８２号明細書 米国特許第５７９０８２５号明細書

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ出版番号ＳＡ２２−７８３２−０７、２００９年２月

コンピューティング環境のシステム・メモリの管理を容易にする方法、システム、およびコンピュータ・プログラム製品を提供する。

コンピューティング環境のシステム・メモリの管理を容易にするための、請求項１による方法、および対応するシステム並びにコンピュータ・プログラム製品を提供することにより、従来技術の欠点が克服され、利点がもたらされる。

本発明の１以上の態様が、本明細書の最後にある特許請求の範囲において、例として具体的に示され、明確に特許請求されている。本発明の前記および他の目的、特徴、並びに利点は、添付図面と関連して用いられる以下の詳細な説明から明らかである。

本発明の１以上の態様を組み入れ、使用するためのコンピューティング環境の１つの実施形態を示す。 本発明の一態様による、図１のシステム・メモリおよび入力／出力（Ｉ／Ｏ）ハブの更なる詳細の１つの実施形態を示す。 本発明の一態様による、１アダプタ機能に割り当てられた複数のアドレス空間の一例を示す。 本発明の一態様による、アダプタのためにＤＭＡ（ダイレクト・メモリ・アクセス）アドレス空間を登録するための論理の概要の１つの実施形態を示す。 本発明の一態様による、アダプタのためにＤＭＡアドレス空間を登録することの種々の詳細の１つの実施形態を示す。 本発明の一態様による、ＤＭＡ操作を処理するための論理の１つの実施形態を示す。 アドレスを変換し、ページにアクセスするために、アドレス全体を用いてアドレス変換テーブルに索引付けする際に用いられる変換のレベルの一例を示す。 本発明の一態様による、アドレス変換テーブルに索引付けする際にアドレスの一部が無視されるときに用いられる変換のレベルの一例を示す。 本発明の１以上の態様に従って使用可能な種々のＣＰＵ ＤＡＴ互換形式の例を示す。 本発明の１以上の態様に従って使用可能な種々のＩ／Ｏ拡張アドレス変換形式の例を示す。 本発明の一態様に従って用いられるＰＣＩ機能制御修正（Modify PCI Function Controls）命令の１つの実施形態を示す。 本発明の一態様による、図１１のＰＣＩ機能制御修正命令により用いられるフィールドの１つの実施形態を示す。 本発明の一態様による、図１１のＰＣＩ機能制御修正命令により用いられる別のフィールドの１つの実施形態を示す。 本発明の一態様に従って用いられる機能情報ブロック（ＦＩＢ）のコンテンツの１つの実施形態を示す。 本発明の一態様による、ＰＣＩ機能制御修正命令の論理の概要の１つの実施形態を示す。 本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるＩ／Ｏアドレス変換パラメータ登録操作（register I/O address translation parameters operation）と関連付けられた論理の一実施形態を示す。 本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるＩ／Ｏアドレス変換パラメータ登録解除操作（unregister I/O address translation parameters operation）と関連付けられた論理の一実施形態を示す。 本発明の一態様に従って用いられる論理プロセッサ呼び出し（Call Logical Processor）命令の１つの実施形態を示す。 本発明の一態様による、図１８の論理プロセッサ呼び出し命令により用いられる要求ブロックの１つの実施形態を示す。 本発明の一態様による、図１８の論理プロセッサ呼び出し命令により提供される応答ブロックの１つの実施形態を示す。 本発明の一態様による、ＰＣＩ機能をイネーブルにするための論理の１つの実施形態を示す。 本発明の一態様による、グループ照会操作に関する、図１８の論理プロセッサ呼び出し命令により用いられる要求ブロックの１つの実施形態を示す。 本発明の一態様による、図２２のグループ照会操作に関する応答ブロックの１つの実施形態を示す。 本発明の１以上の態様を組み込むコンピュータ・プログラム製品の１つの実施形態を示す。 本発明の１以上の態様を組み込み、用いるためのホスト・コンピュータ・システムの１つの実施形態を示す。 本発明の１以上の態様を組み込み、用いるためのコンピュータ・システムの更なる例を示す。 本発明の１以上の態様を組み込み、用いるためのコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 本発明の１以上の態様を組み込み、用いるためのコンピュータ・システムの種々の要素の１つの実施形態を示す。 本発明の１以上の態様を組み込み、用いるための、図２８のコンピュータ・システムの実行ユニットの１つの実施形態を示す。 本発明の１以上の態様を組み込み、用いるための、図２８のコンピュータ・システムの分岐ユニットの１つの実施形態を示す。 本発明の１以上の態様を組み込み、用いるための、図２８のコンピュータ・システムのロード／ストア・ユニットの１つの実施形態を示す。 本発明の１以上の態様を組み込み、用いるためのエミュレートされたホスト・コンピュータ・システムの１つの実施形態を示す。

本発明の一態様によると、一つのアダプタが、複数のアドレス空間と関連付けられる。これにより、システム・メモリにアクセスする際に、一つのアダプタにより複数アドレス変換形式を使用することが可能になり、必要または所望に応じて、システム・メモリにアクセスするのに使用可能なアドレスを変換する際に、複数の組のアドレス変換テーブルを使用することが可能になる。具体的には、一例において、一つのアダプタは１以上のアダプタ機能を含み、複数のアドレス空間がアダプタ機能の少なくとも１つに割り当てられる。

本明細書で用いられるアダプタという用語は、任意のタイプのアダプタ（例えば、ストレージ・アダプタ、ネットワーク・アダプタ、処理アダプタ、ＰＣＩアダプタ、暗号化アダプタ、他のタイプの入力／出力アダプタなど）。１つの実施形態においては、アダプタは、１つのアダプタ機能を含む。しかしながら、他の実施形態においては、アダプタは複数のアダプタ機能を含み得る。本発明の１以上の態様は、アダプタが１つのアダプタ機能を含む場合であっても、複数のアダプタ機能を含む場合であっても適用可能である。さらに、特に断りのない限り、本明細書で提示される例においては、アダプタは、アダプタ機能（例えば、ＰＣＩ機能）と交換可能に用いられる。

本発明の１以上の態様を組み込み、用いるためのコンピューティング環境の１つの実施形態が、図１を参照して説明される。一例において、コンピューティング環境１００は、インターナショナル・ビジネス・マシーンズ・コーポレーションが提供するＳｙｓｔｅｍ ｚ（登録商標）サーバである。Ｓｙｓｔｅｍ ｚ（登録商標）は、インターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に基づいている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に関する詳細は、非特許文献１において説明される。ＩＢＭ（登録商標）、Ｓｙｓｔｅｍ ｚ（登録商標）、およびｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。本明細書で用いられる他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーションまたは他の会社の登録商標、商標、または製品名であり得る。

一例において、コンピューティング環境１００は、メモリ・コントローラ１０６を介して、システム・メモリ１０４（主メモリとしても知られる）に結合された１以上の中央演算処理装置（ＣＰＵ）１０２を含む。システム・メモリ１０４にアクセスするために、中央演算処理装置１０２は、システム・メモリにアクセスするのに用いられるアドレスを含む読み出し要求または書き込み要求を発行する。要求内に含まれるアドレスは、典型的には、システム・メモリにアクセスするのに直接使用できず、従って、そのアドレスは、システム・メモリにアクセスするのに直接使用できるアドレスに変換される。アドレスは、変換機構（ＸＬＡＴＥ）１０８を介して変換される。例えば、アドレスは、例えば、動的アドレス変換（ＤＡＴ）を用いて、仮想アドレスから実アドレスまたは絶対アドレスに変換される。

変換されたアドレスを含む要求は、メモリ・コントローラ１０６により受信される。一例において、メモリ・コントローラ１０６は、ハードウェアからなり、システム・メモリにアクセスするために仲裁を行い、メモリの一貫性を保持するために用いられる。この仲裁は、ＣＰＵ１０２から受信した要求、および、１以上のアダプタ１１０から受信した要求に対して行われる。中央演算処理装置と同様に、アダプタは、要求をシステム・メモリ１０４に発行して、システム・メモリへのアクセスを獲得する。

一例において、アダプタ１１０は、１以上のＰＣＩ機能を含む、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）またはＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）アダプタである。ＰＣＩ機能は、システム・メモリへのアクセスを要求する要求を発行する。この要求は、１以上のスイッチ（例えば、ＰＣＩｅスイッチ）１１４を介して、入力／出力ハブ１１２（例えば、ＰＣＩハブ）に送られる。一例において、入力／出力ハブは、１以上の状態マシンを含むハードウェアからなる。

入力／出力ハブは、例えば、スイッチから要求を受信するルート・コンプレックス１１６を含む。要求は、典型的には、変換される入力／出力アドレスを含み、従って、ルート・コンプレックスは、そのアドレスをアドレス変換および保護ユニット１１８に与える。以下でさらに詳細に説明されるように、このユニットは、例えば、Ｉ／Ｏアドレスを、必要に応じて、システム・メモリ１０４にアクセスするのに直接使用できるアドレスに変換するハードウェア・ユニットである。

アドレス（変換されたアドレス、または変換が必要でない場合は変換されていないアドレス）を含む、アダプタから開始された要求は、例えばＩ／Ｏ・メモリ間バス１２０を介して、メモリ・コントローラ１０６に与えられる。メモリ・コントローラはその仲裁を行い、適切な時期に、変換されたアドレス（または、変換されていない場合は、初期アドレス）を有する要求をシステム・メモリに転送する。

システム・メモリおよび入力／出力ハブに関する更なる詳細が、図２を参照して説明される。この実施形態においては、メモリ・コントローラは図示されない。しかしながら、Ｉ／Ｏハブは、直接的にまたはメモリ・コントローラを介して、システム・メモリに結合され得る。一例においては、システム・メモリ１０４は、１以上のアドレス空間２００を含む。アドレス空間は、特定のアダプタまたはアダプタ機能などのコンピューティング環境の特定のコンポーネントに割り当てられた、システム・メモリの特定の部分である。一例において、アダプタ（またはアダプタ機能）により開始されるダイレクト・メモリ・アクセス（ＤＭＡ）により、アクセス空間にアクセス可能であり、従って、アドレス空間は、本明細書での例においては、ＤＭＡアドレス空間と呼ばれる。しかしながら、他の例においては、アドレス空間にアクセスするのに、ダイレクト・メモリ・アクセスは使用されない。

さらに、一例において、システム・メモリ１０４は、アドレスを、システム・メモリにアクセスするのに直接使用できないものから、直接使用できるものに変換するために用いられるアドレス変換テーブル２０２を含む。１つの実施形態において、ＤＭＡアドレス空間に割り当てられた１以上のアドレス変換テーブルが存在し、これらの１以上のアドレス変換テーブルは、例えば、それが割り当てられるアドレス空間のサイズ、アドレス変換テーブル自体のサイズ、および／またはアクセスされるページ（または他のメモリ単位）のサイズに基づいて構成される。

一例において、アドレス変換テーブルの階層が存在する。例えば、図２に示されるように、ＩＯＡＴポインタ２１８（以下で説明する）により指し示される第１レベルのテーブル２０２ａ（例えば、セグメント・テーブル）と、第１レベル・テーブルのエントリ２０６ａにより指し示される第２の下位レベルのテーブル２０２ｂ（例えば、ページ・テーブル）とが存在する。受信したアドレス２０４の１以上のビットが、テーブル２０２ａ内に索引付けして特定のエントリ２０６ａを見つけ出すのに使用され、この特定のエントリ２０６ａが特定の下位レベル・テーブル２０２ｂを示す。次いで、アドレス２０４の１以上の他のビットが、そのテーブル内の特定のエントリ２０６ｂを見つけ出すのに用いられる。この例においては、そのエントリが、正しいページを見つけ出すのに用いられるアドレスを提供し、アドレス２０４内の付加的なビットが、データ転送を行うためにページ内の特定の記憶位置（location）２０８を見つけ出すのに用いられる。つまり、エントリ２０６ｂ内のアドレス、および、受信したＰＣＩアドレス２０４の選択されたビットを用いて、システム・メモリにアクセスするのに直接使用できるアドレスを提供する。例えば、直接使用できるアドレスは、エントリ２０６ｂ内のアドレスの上位ビット（例えば、４ｋページの例においては、ビット６３：１２）、および、受信したＰＣＩアドレスからの選択された下位ビット（例えば、４ｋページにおいては、ビット１１：０）の連結から形成される。

本発明の一態様によると、複数のアドレス空間を、特定のアダプタ（または、アダプタ機能）などの特定のコンポーネントに割り当てることができる。例えば、図３に示されるように、システム・メモリ１０４の２つ以上のアドレス空間２００ａ．．．２００ｎが、アダプタ機能２２０ａに割り当てられる。この例では、２つのアドレス空間が示されるが、他の例においては、２つより多くのアドレス空間が割り当てられる。特定のアダプタ機能に複数アドレス空間を割り当てることにより、オペレーティング・システムがＤＭＡアドレス空間を分離するのが可能になる。例えば、１つのアドレス空間を制御情報およびキュー（例えば、ＳＣＳＩ制御データ・ブロック）のために使用し、１つのアドレス空間をデータ転送のために使用することができる（例えば、ＳＣＳＩブロック）。他の例も存在する。さらに、各々のアドレス空間は、１つの大きいアドレス空間より小さいものとすることができ、従って、改善された変換効率が改善され、より細かい粒度が保護される。

１つの実施形態においては、アダプタ機能に割り当てられるＤＭＡアドレス空間の各々は、異なる変換形式と関連付けられる（例えば、バイパス、フェッチなし、ＣＰＵ ＤＡＴ互換性、Ｉ／Ｏ拡張アドレス変換（以下で説明される）など）。さらに、変換形式が変換テーブルを使用する場合には、１以上のアドレス変換テーブルの組２５０ａ−２５０ｎが割り当てられる。１以上のアドレス変換テーブルの各組は、特定の形式のものである（例えば、ＣＰＵ ＤＡＴ互換形式、またはＩ／Ｏ拡張アドレス変換形式）。変換テーブルの１つの組についての形式は、変換テーブルの別の組と同じであってもよく、またはこれとは異なるものであってもよい。

一例においては、オペレーティング・システムが、１以上のＤＭＡアドレス空間を特定のアダプタに割り当てる。この割り当ては登録プロセスを介して行われ、この登録プロセスは、そのアダプタに関する１以上のデバイス・テーブル・エントリ２１０の初期化（図２）を引き起こす（例えば、信頼できるソフトウェアを介して）。以下でより詳細に説明されるように、登録プロセスはまた、アドレス空間識別子（例えば、ＰＣＩアドレスの１以上のビット）を各アドレス空間に相関させる。

各々のデバイス・テーブル・エントリは、Ｉ／Ｏハブ１１２内に配置されたデバイス・テーブル２１１内に配置される。例えば、デバイス・テーブル２１１は、Ｉ／Ｏハブのアドレス変換および保護ユニット内に配置される。

一例において、デバイス・テーブル・エントリ（ＤＴＥ）２１０は、以下のような多数のフィールドを含む。：即ち、
形式２１２：このフィールドは、例えば、アドレス変換テーブルの上位レベル・テーブルのアドレス変換形式を含む、種々の情報を表示するための複数のビットを含む。アドレス変換形式は、テーブルのレベル（例えば、上記の例では、第１レベル・テーブル）、並びに、システム・メモリにアクセスする際に直接使用可能なアドレスの提供において用いられる選択されたアドレス変換形式（変換形式としても知られる）を表示する（例えば、ＣＰＵ ＤＡＴ互換形式、Ｉ／Ｏ拡張アドレス変換形式、バイパス形式、フェッチなし形式、など）。
ページ・サイズ２１３：このフィールドは、アクセスされるページ（または他のメモリ単位）のサイズを表示する。
ＰＣＩ基底アドレス２１４およびＰＣＩ制限２１６：これらの値は、ＤＭＡアドレス空間を定めるのに用いられる範囲を提供し、受信したアドレス（例えば、ＰＣＩアドレス）が有効であることを検証する。
ＩＯＡＴ（入力／出力アドレス変換）ポインタ２１８：このフィールドは、ＤＭＡアドレス空間に用いられる最上位レベルのアドレス変換テーブルへのポインタを含む。
イネーブル２１９：このフィールドは、ＤＴＥがイネーブルにされているかどうかを示す。
キー２２１：システム・メモリにおいてＤＭＡ操作を行うときに、ストレージ保護のために用いられるストレージ・キー。

他の実施形態においては、ＤＴＥはより多くの、より少ない、または異なる情報を含むことができる。

本発明の一態様によると、アドレス空間毎に１つのデバイス・テーブル・エントリが存在し、従って、アダプタ（またはアダプタ機能）毎に複数デバイス・テーブル・エントリが存在し得る。１つの実施形態においては、特定の変換に用いられるデバイス・テーブル・エントリが、リクエスタ識別子（ＲＩＤ）（および／またはアドレスの一部）、およびアドレス空間識別子を用いて見つけ出される。リクエスタＩＤ（例えば、例を挙げればバス番号、デバイス番号、および機能番号を指定する１６ビットの値）が、アダプタと関連したＰＣＩ機能２２０により発行された要求内に含められる。アドレス空間識別子は、要求内に含まれるＩ／Ｏアドレスの１以上のビットである。アドレス空間識別子として用いられる特定の１以上のビットは、前もってアドレス空間識別子として定められる。ＲＩＤおよびＩ／Ｏアドレス（アドレス空間識別子を含む）を含む要求は、例えばスイッチ１１４を介して、例えばコンテンツ・アドレス可能メモリ（ＣＡＭ）２３０に与えられる。ＣＡＭを用いて索引値を与え、この索引値を用いてデバイス・テーブル２１１に索引付けして、特定のデバイス・テーブル・エントリ２１０を見つけ出す。例えば、ＣＡＭは複数のエントリを含み、各々のエントリはデバイス・テーブルへの索引に対応する。各々のＣＡＭエントリは、ＲＩＤの値と、アドレス空間識別子とを含む。受信したＲＩＤおよびアドレス空間識別子がＣＡＭ内のエントリに収容された値と合致する場合、対応するデバイス・テーブルの索引を用いて、デバイス・テーブル・エントリを見つけ出す。合致が存在しない場合、受信したパケットは破棄され、システム・メモリへのアクセスは行われない。（他の実施形態においては、ＣＡＭまたは他のルックアップは必要とされず、ＲＩＤおよびアドレス空間識別子が索引として用いられる。）

その後、デバイス・テーブル・エントリ内のフィールドを用いて、もしあれば、アドレスの有効性およびアドレス変換テーブルの構成を保証する。例えば、Ｉ／Ｏハブのハードウェア（例えば、アドレス変換および保護ユニット）により要求内の受信アドレスをチェックして、この受信アドレスが、アドレスを提供した要求のＲＩＤおよびアドレス空間識別子を用いて見つけ出された、デバイス・テーブル・エントリ内に格納されたＰＣＩ基底アドレス２１４およびＰＣＩ制限２１６が定める境界内にあることを保証する。これにより、アドレスが既に登録された範囲にあり、かつ、アドレス変換テーブルが有効に構成されていることが保証される。

登録プロセスの１つの実施形態が、図４−図５を参照して説明される。この例では、登録プロセスは、アダプタ（または、具体的にはアダプタ機能）に割り当てられるアドレス空間の各々について実施される。一例として、この論理は、オペレーティング・システムの要求に応答して、システム・メモリに結合された中央演算処理装置の１つにより実施される。

最初に、図４を参照すると、アダプタ機能がアクセスするアドレス空間のサイズおよび位置を判断する（ステップ３００）。一例において、アドレス空間のサイズは、オペレーティング・システムにより設定されたＰＣＩ基底アドレスおよびＰＣＩ制限によって決定される。オペレーティング・システムは、１以上の基準を用いて、基底値および制限値を決定する。例えば、ＰＣＩアドレスをＣＰＵ仮想アドレスに直接マッピングさせることをオペレーティング・システムが望む場合には、基底値および制限値はそのように設定される。更に別の例においては、アダプタおよび／またはオペレーティング・システム・イメージ間の更なる分離が望まれる場合、用いられるアドレスは、オーバーラップせず、互いに素なアドレス空間を与えるように選択される。記憶位置もまた、オペレーティング・システムにより指定され、これは、例えばアダプタの特性に基づいている。

さらに、登録プロセスの一部として、どのアドレス変換形式が、アダプタ機能に関して登録されるかについて判断がなされる（ステップ３０１）。つまり、システム・メモリにアクセスする際に直接使用可能な、アダプタ機能のアドレスを提供するために、どの形式が用いられるかについての判断がなされる。

１つの実施形態において、複数のアドレス変換形式が利用可能であり、その複数の形式から、オペレーティング・システムは、アダプタ機能に関する１つの形式を選択する。この選択は、例えば、アドレス空間の構成、アダプタ・タイプ等に基づいている。種々の可能な形式は、以下のものを含む。：即ち、
（ａ）アドレス変換をバイパスするバイパス形式。登録を行うアダプタが、信頼できるアダプタであるときは、この形式を用いることができる。例えば、アダプタのハードウェア設計が十分にロバストであり保護され、アドレスが破損され得ない場合、アダプタは信頼できるアダプタと考えられる。例えば、それぞれの変換および保護機構を提供する内部で開発されたアダプタ、または、信頼できるファームウェアにより管理されるアダプタは、信頼できるアダプタであると考えることができる。

本明細書において用いられるファームウェアは、例えば、処理ユニットのマイクロコード、ミリコード、および／またはマクロコードを含む。ファームウェアは、例えば、より上位レベルのマシン・コードの実装に用いられる、ハードウェア・レベルの命令および／またはデータ構造体を含む。１つの実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコード、または基礎をなすハードウェアに特有のマイクロコードとして配信される独自のコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。

例えば、Ｓｙｓｔｅｍ ｚ（登録商標）上でのＩ／Ｏアダプタのネイティブ取り付けの場合は、Ｉ／Ｏアドレス変換（ＩＯＡＴ）を用いて、アダプタによるシステム・メモリのＤＭＡアクセスの保護および分離をもたらす。しかしながら、上述のものを含めて、この追加レベルの保護を必要としないアダプタのクラスが存在する。従って、これらのアダプタについては、バイパス形式を選択することができる。
（ｂ）いずれの変換テーブルもフェッチすることなく、アダプタからの初期要求内に含まれるアドレスが使用可能な、フェッチなし（no fetch）形式。メモリが連続しているとき、ページ・サイズが既知であるとき、および、アドレスが、システム・メモリからのいずれの変換テーブルのフェッチも必要とされない制約された領域（例えば、４ｋページまたは１Ｍページ）のためのものであるときに、この形式を選択することができる。システム・メモリにアクセスするために使用可能なアドレス（即ち、フェッチなし形式が選択されたときに、結果として得られるアドレス）は、ＩＯＡＴポインタのアドレスから得られる。例えば、４ｋページ・サイズの場合、ＰＣＩアドレスの下位ビット（例えば、ビット１１：０）は、ＩＯＡＴポインタの上位５２ビットと連結されて、システム・メモリにアクセスする際に使用可能な結果物としてのアドレスを得る。
（ｃ）Ｉ／Ｏアドレスを変換するために用いられる変換テーブルが、ＣＰＵ ＤＡＴ変換のために用いられる変換テーブルと互換性がある、ＣＰＵ ＤＡＴ互換形式。つまり、既にＣＰＵの動的アドレス変換のために用いられているものと同様であり、かつ、これと互換性のあるアドレス変換テーブルが用いられる。これにより、これらのタイプのテーブルの使用に精通しているオペレーティング・システムにとって使用が容易になり、ＣＰＵとＩ／Ｏアダプタとの間でテーブルを共有することが可能になり、そのページング可能ゲストのＤＭＡ空間を管理する際に特定のオペレーティング・システム（例えば、ｚ／ＶＭ（登録商標））の効率がもたらされる。図９を参照して以下でさらに詳細に説明されるように、使用可能な種々のＣＰＵ ＤＡＴ互換形式が存在する。
（ｄ）拡張されたアドレス変換テーブルがＩ／Ｏアドレス変換のために用いられる、Ｉ／Ｏ拡張アドレス変換形式。この形式では、アドレス変換テーブルは、Ｉ／Ｏ操作専用であり、そのサイズは、典型的にＣＰＵアドレス変換に用いられるものより大きくすることができる。例えば、１Ｍまたはそれより大きいページ・テーブルおよび／または他の変換テーブルが存在し得る。さらに、ページ・テーブルを含む異なるレベルの変換テーブルのサイズは、互いに異なるものであってもよく、それらがページ自体とは異なるものであってもよい。従来のサイズを増大させることは、バスのトランザクションを低減させ、また、Ｉ／Ｏ変換のキャッシングを改善する助けとなる。ページ・テーブルおよび他の変換テーブルのサイズ、並びにページのサイズは、幾つのレベルの変換が必要とされるかを決定する。異なるＩ／Ｏ拡張アドレス変換形式の例は、図１０を参照して、以下でさらに詳細に説明される。

その後、必要に応じて、そのＤＭＡアドレス空間をカバーするように、１以上のアドレス変換テーブルが作成される（ステップ３０２）。一例において、作成することは、テーブルを構築することおよびテーブル・エントリ内に適切なアドレスを置くことを含む。一例として、変換テーブルの１つは、５１２個の６４ビット・エントリを有する４ｋページ・テーブルであり、各々のエントリは、割り当てられたアドレス空間と互換性のある４ｋページ・アドレスを含む。

その後、図５を参照してさらに詳細に説明されるように、そのアダプタ（またはアダプタ機能）に関するＤＭＡアドレス空間を登録する（ステップ３０４）。この例では、アダプタ毎に１つのＰＣＩ機能があり、従って、アダプタ毎に１つのリクエスタＩＤがあると仮定される。この論理は、例えば、オペレーティング・システムの要求に応答して、システム・メモリに結合された中央演算処理装置により実施される。

最初に、１つの実施形態において、アダプタのリクエスタＩＤおよびアドレス空間識別子に対応する利用可能なデバイス・テーブル・エントリを選択する（ステップ３１０）。つまり、リクエスタＩＤおよびアドレス空間識別子を用いて、デバイス・テーブル・エントリを見つけ出す。１つの実施形態においては、中央演算処理装置の１つのファームウェアが、アドレスのどのビットがアドレス空間識別子を表すかを判断し、この情報が、登録（そのＣＰＵまたは別のＣＰＵ上で実行することができる）を要求するオペレーティング・システムに提供され、オペレーティング・システムはこの情報を用いてデバイス・テーブル・エントリを選択する。

付加的に、デバイス・テーブル・エントリ内に、ＰＣＩ基底アドレスおよびＰＣＩ制限を格納する（ステップ３１２）。さらに、もしあれば、最上位レベルのアドレス変換テーブルの形式が、デバイス・テーブル・エントリの形式フィールド内に格納される（ステップ３１４）。例えば、形式フィールドは複数のビットを含み、これらのビットの１つまたは複数が、最上位レベルのテーブルの形式および選択されたアドレス変換形式（例えば、セグメント・レベル、ＣＰＵ ＤＡＴ互換形式）を表示する。更に別の実施形態においては、１以上のビットは最上位レベルを表示し、他の１以上のビットは判断された変換形式（例えば、バイパス形式、フェッチなし形式、特定のＣＰＵ ＤＡＴ互換形式、特定のＩ／Ｏ拡張アドレス変換形式等）を示す。

付加的に、デバイス・テーブル・エントリ内に、最上位レベルのアドレス変換テーブル（または、フェッチなしの場合はページ）を指し示すのに用いられる入力／出力アドレス変換（ＩＯＡＴ）ポインタが格納される（ステップ３１６）。これで登録プロセスが完了する。

登録を実施することに応答して、もしあれば、ＤＭＡアドレス空間および対応するアドレス変換テーブル、並びにデバイス・テーブル・エントリを使用するための準備が整う。システム・メモリにアクセスするための、アダプタなどのリクエスタが発行する要求の処理に関する詳細が、図６を参照して説明される。以下で説明される処理は、Ｉ／Ｏハブにより実施される。一例において、論理を実施するのは、Ｉ／Ｏハブのアドレス変換および保護ユニットである。

１つの実施形態において、最初に、入力／出力ハブにおいて、ＤＭＡ要求を受信する（ステップ４００）。例えば、ＰＣＩ機能が要求を発行し、この要求は、例えばＰＣＩスイッチを介してＰＣＩハブに転送される。要求内のリクエスタＩＤおよびアドレス空間識別子（要求内のＩ／Ｏアドレスの１以上のビットである）を用いて、適切なデバイス・テーブル・エントリを見つけ出す（ステップ４０２）。例えば、ＣＡＭは、どのビットがアドレス空間識別子として指定されるかを知っており、これらのビットおよびＲＩＤを用いて、適切なデバイス・テーブル・エントリを選択するためのデバイス・テーブルへの索引を作成する。

その後、デバイス・テーブル・エントリが有効であるかどうかについて判断がなされる（問い合わせ４０４）一例において、エントリ自体の中の有効性ビット（validity bit）をチェックすることにより、有効性を判断する。このビットは、例えば、オペレーティング・システムによる機能イネーブル要求の実行に応答して設定される。イネーブルにされた場合、ビットは、例えば１（即ち、有効）に設定される。他の場合には、ビットはゼロのままである（即ち、無効）。更に別の例において、登録プロセスが完了したときに、ビットを設定することができる。

デバイス・テーブル・エントリが無効である場合は、エラーが提示される（ステップ４０５）。他の場合には、要求内に与えられたＰＣＩアドレスが、デバイス・テーブル・エントリ内に格納されたＰＣＩ基底アドレスより小さいかどうかについて、更なる判断がなされる（問い合わせ４０６）。小さい場合には、アドレスは有効範囲外にあり、エラーが与えられる（ステップ４０７）。しかしながら、ＰＣＩアドレスが基底アドレスより大きいかまたはこれと等しい場合には、ＰＣＩアドレスが、デバイス・テーブル・エントリ内のＰＣＩ制限値より大きいかどうかについての別の判断がなされる（問い合わせ４０８）。ＰＣＩアドレスが制限より大きい場合には、アドレスが有効範囲外にあるので、今度の場合もエラーが提示される（ステップ４０９）。しかしながら、アドレスが有効範囲内にある場合には、処理が続行する。

一例において、デバイス・テーブル・エントリ内で指定されたアドレス変換形式がバイパス変換を示すかどうかについての判断がなされる（ステップ４１０）。バイパス変換を示す場合、いずれの変換エントリもフェッチすることなく、アドレスが、Ｉ／Ｏバスを通じて直接メモリ・コントローラに渡され、メモリにアクセスする。Ｉ／Ｏハブは処理を続行し、そのアドレスにおけるデータのフェッチ／ストアをイネーブルにする（ステップ４２６）。

問い合わせ４１０に戻ると、形式がバイパスを示していない場合、いずれのアドレス変換テーブルのフェッチも必要とすることなく、形式が、ＩＯＡＴポインタに基づくメモリに直接アクセスする能力を示すかどうかについての更なる問い合わせがなされる（問い合わせ４１２）。フェッチなしが示される場合、結果として得られるアドレスは、ＩＯＡＴポインタから得られ、システム・メモリからのアドレス変換テーブルのフェッチは必要とされない（ステップ４１４）。結果として得られるアドレスは、メモリ・コントローラに送られ、ページおよびページ内の特定のエントリを見つけ出すために用いられる。例えば、ページ・サイズが４ｋである場合、ビット１１：０が、ＩＯＡＴポインタからのオフセットとして用いられる。Ｉ／Ｏハブは処理を続行し、そのページ・エントリにおけるデータのフェッチ／ストアをイネーブルにする（ステップ４２６）。

問い合わせ４１２に戻ると、一方で、変換テーブルの使用が必要である場合、デバイス・テーブル・エントリ内で提供される形式を用いて、変換テーブルのタイプ（例えば、ＣＰＵ ＤＡＴ互換形式、またはＩ／Ｏ拡張アドレス変換形式）を決定し、かつ、アドレス変換に用いられるようにアドレス内のＰＣＩアドレス・ビットを決定する（ステップ４１６）。例えば、形式が、以下で説明される４ｋページおよび４ｋアドレス変換テーブルを用いるＩ／Ｏ拡張アドレス変換形式を示し、上位レベルのテーブルが４ｋページの第１レベル・テーブルである場合、アドレスのビット２９：２１が第１レベル・テーブルへの索引付けに用いられ、ビット２０：１２がページ・テーブルへの索引付けに用いられ、ビット１１：０がページへの索引付けに用いられる。用いられるビットは、所与のサイズのページまたはテーブルへの索引付けに何個のビットが必要であるかによって決まる。例えば、バイト・レベルのアドレッシングを用いる４ｋページの場合、４０９６バイトをアドレス指定するために１２ビットが用いられ、各々が８バイトの５１２個のエントリを有する４ｋページ・テーブルの場合は、５１２個のエントリをアドレス指定するために９ビットが用いられる等である。

次に、ＰＣＩハブが適切なアドレス変換テーブル・エントリをフェッチする（ステップ４１８）。例えば、最初に、デバイス・テーブル・エントリのＩＯＡＴポインタを用いて、最上位レベルの変換テーブルを見つけ出す。次いで、アドレスのビット（有効性のために用いられ、変換のためには用いられない上位ビットの後のビット、例えば、上記の例におけるビット２９：２１）を用いて、そのテーブル内の特定のエントリを見つけ出す。

次いで、例えば、デバイス・テーブル・エントリ内に与えられた形式に基づいて、見つかったアドレス変換エントリが正しい形式を有するかどうかについての判断がなされる（問い合わせ４２０。例えば、デバイス・テーブル・エントリ内の形式を、アドレス変換エントリ内に示された形式と比較する。等しい場合は、デバイス・テーブル・エントリ内の形式は有効である。等しくない場合は、エラーが示され（ステップ４２２）、他の場合には、処理は、これが処理される最後のテーブルであるかどうかについての判断を続行する（問い合わせ４２４）。つまり、実アドレスまたは絶対アドレスを取得するために必要とされる他のアドレス変換テーブルが存在するかどうか、または、最下位レベル・テーブル・エントリが見つかったかどうかについての判断がなされる。この判断は、既に処理されたテーブルの与えられた形式およびサイズに基づいてなされる。これが最後のテーブルでない場合、処理はステップ４１８を続行する。他の場合には、Ｉ／Ｏハブが処理を続行し、変換されたアドレスにおけるデータのフェッチまたは格納をイネーブルにする（ステップ４２６）。一例において、Ｉ／Ｏハブは、変換されたアドレスをメモリ・コントローラに転送し、メモリ・コントローラはそのアドレスを用いて、変換されたアドレスが指定するＤＭＡ位置においてデータをフェッチまたは格納する。

１つの実施形態において、変換のレベル数、従って、変換を実施するのに必要とされるフェッチ数が低減される。このことは、例えば、変換中にアドレスの上位のビットを無視し、下位のビットのみを用いて、例えばアダプタに割り当てられたＤＭＡアドレス空間のサイズに基づく変換テーブルをトラバースすることによって達成することができる。完全アドレスに対する部分アドレスの使用が、以下の例においてさらに示される。

最初に図７を参照すると、アドレス全体がアドレス変換／メモリ・アクセスに用いられる一例が示される。この従来技術では、ページ・テーブルを含む６つのレベルの変換テーブルが必要とされる。最上位レベルのテーブル（例えば、この例では、第５レベル・テーブル）の開始部が、ＩＯＡＴポインタにより指し示され、次いで、ＰＣＩアドレスのビットを用いて、テーブル内のエントリを見つけ出す。各々の変換テーブル・エントリは、下位のレベルの変換テーブルの開始部、またはページを指し示す（例えば、第５レベル・テーブル内のエントリが第４レベル・テーブルの開始部を指し示す等）。

この例では、ＤＭＡアドレス空間（ＤＭＡＡＳ）のサイズは６Ｍであり、各々のテーブルは４ｋバイトであり、最大で５１２個の８バイト・エントリを有する（アドレスのサイズに基づいた１２８個のエントリのみをサポートする、第５テーブルを除いて）。アドレスは、例えば、６４ビット：ＦＦＦＦ Ｃ０００ ０００９ Ｃ６００である。第５レベル・テーブルの開始部が、ＩＯＡＴポインタにより指し示され、ＰＣＩアドレスのビット６３：５７を第５レベル・テーブルへの索引付けに用いて、第４レベル・テーブルの開始部を見つけ出し、ＰＣＩアドレスのビット５６：４８を第４レベル・テーブルへの索引付けに用いて、第３レベル・テーブルの開始部を見つけ出し、ビット４７：３９を第３レベル・テーブルへの索引付けに用いて、第２レベル・テーブルの開始部を見つけ出し、ビット３８：３０を第２レベル・テーブルへの索引付けに用いて、第１レベル・テーブルの開始部を見つけ出し、ビット２９：２１を第１レベル・テーブルへの索引付けに用いて、ページ・テーブルの開始部を見つけ出し、ビット２０：１２をページ・テーブルの索引付けに用いて、ページの開始部を見つけ出し、そして、ビット１１：０を用いて、４ｋページ内のエントリを見つけ出す。このように、この例では、アドレス・ビットの全てが、変換／アクセスに用いられる。

これは、アドレス空間が同じサイズであり（例えば６Ｍ）、アドレスも同じであるが、変換中にアドレス・ビットの一部が変換技術により無視される図８の例とは対照的である。この例では、変換においてアドレスのビット６３：３０が無視される。ＩＯＡＴポインタが第１レベル・テーブルの開始部を指し示し、ＰＣＩアドレスのビット２９：２１を第１レベル・テーブルへの索引付けに用いて、ページ・テーブルの開始部を見つけ出し、ビット２０：１２を適切なページ・テーブルへの索引付けに用いて、ページの開始部を見つけ出し、ビット１１：０を４ｋページへの索引付けに用いる。

示されるように、第１レベル・テーブル５００は、各々がアドレスを３つのページ・テーブル５０４の１つ提供する、３つのエントリ５０２を含む。必要とされるページ・テーブルの数、従って、他のレベルのテーブルの数は、例えば、ＤＭＡアドレス空間のサイズ、変換テーブルの数、および／またはページのサイズによって決まる。この例では、ＤＭＡアドレス空間は６Ｍであり、各々のページ・テーブルは４ｋであり、最大で５１２個のエントリを有する。従って、各々のページ・テーブルは、最大２Ｍのメモリまでマッピングすることができる（４ｋ％５１２エントリ）。従って、６Ｍのアドレス空間には、３つのページ・テーブルが必要とされる。第１レベル・テーブルは、各ページ・テーブルにつき１つの、３つのエントリを保持することができ、従って、この例では、それ以上のレベルのアドレス変換テーブルは必要とされない。

付加的に、上述されたように、異なる形式のアドレス変換テーブルをアドレス変換に用いることができ、形式内には変形が存在し得る。例えば、種々のＣＰＵ ＤＡＴ互換形式が存在してもよく、その例が図９を参照して説明される。図示されるように、例として、１つのＣＰＵ ＤＡＴ互換形式は４ｋページのＣＰＵ ＤＡＴ互換形式５５０であり、別のＣＰＵ ＤＡＴ互換形式は１ＭページのＣＰＵ ＤＡＴ互換形式５５２である。示されるビットの数は、そのページまたはテーブルに索引付けする（または他の方法でそのページまたはテーブル内のエントリを見つけ出す）ために使用されるアドレス・ビットの数である。例えば、ＰＣＩアドレスの１２ビット５５４は、４ｋページ５５６へのバイト・オフセットとして使用され、８ビット５５８は、ページ・テーブル５６０への索引として使用され、１１ビット５６２は、セグメント・テーブル５６４への索引として使用される等である。示されるアドレス変換テーブルの下に配置されているのは、そのアドレス変換テーブルがサポートするアドレス空間の最大サイズである。例えば、ページ・テーブル５６０は、１ＭのＤＭＡアドレス空間をサポートし、セグメント・テーブル５６４は、２ＧのＤＭＡアドレス空間をサポートする等。この図および図１０において、Ｋ＝キロバイト、Ｍ＝メガバイト、Ｇ＝ギガバイト、Ｔ＝テラバイト、Ｐ＝ペタバイト、およびＥ＝エクサバイトである。

示されるように、ページのサイズが増大するにつれて、変換テーブルのレベル数は減少する。例えば、４ｋページ５５６の場合はページ・テーブルが必要であるが、１Ｍページの場合、ページ・テーブルは必要ない。他の例および変形が可能である。

Ｉ／Ｏ拡張アドレス変換形式の種々の例が、図１０に示される。例えば、以下の形式が図示される。：即ち、４ｋページの４ｋアドレス変換テーブル５７０、４ｋページの１Ｍアドレス変換テーブル５７２、および、１Ｍページの１Ｍアドレス変換テーブル５７４である。ＣＰＵ ＤＡＴ互換形式と同様に、列挙されたビット数は、特定のテーブル内のエントリを見つけ出すために使用されるビットのものである。例えば、参照番号５７６において、１２ビットは、４ｋページへのオフセットである。同様に、参照番号５７８において、９ビットは、Ｉ／Ｏページ・テーブルへの索引として使用される。このＩ／Ｏページ・テーブルは、２Ｍのサイズを有するＤＭＡアドレス空間を可能にする。多数の他の例が存在する。

本明細書で説明されるように、１つのアドレス空間の１つのアドレス変換形式を、別のアドレス空間のアドレス変換形式とは異なるものとすることができる。例えば、形式は、異なるタイプのものとしてもよく（例えば、１つのアドレス空間についてはバイパス形式とし、別のアドレス空間についてはＣＰＵ ＤＡＴ互換形式とする、または１つのアドレス空間についてはＣＰＵ ＤＡＴ互換形式とし、別のアドレス空間についてはＩ／Ｏ拡張アドレス変換形式とする、または他のいずれかの組み合わせとする）、または、特定のタイプの形式の変形（例えば、１つのアドレス空間については４ｋページのＣＰＵ ＤＡＴ互換形式、別のアドレス空間については１ＭページのＣＰＵ ＤＡＴ互換形式とする；１つのアドレス空間については４ｋページの４ｋテーブルのＩ／Ｏ拡張アドレス変換とし、別のアドレス空間については４ｋページの１ＭテーブルのＩ／Ｏ拡張アドレス変換形式とする等）としてもよい。さらに、アドレス空間は同じ形式のものであってもよく、異なる（或いは同じ長さ）であってもよく、依然として、一意のアドレス識別子によって識別することができる。サポートされるアドレス空間の数は２つより大きくてもよく、サポートされる数は実装によって決まる。

１つの特定の実装において、アダプタへのＤＭＡアドレス空間の登録を実施するために、ＰＣＩ機能制御修正（ＭＰＦＣ）命令と呼ばれる命令が用いられる。例えば、オペレーティング・システムは、どのアドレス変換形式を使用したいと望むかを決定し、その形式についてのアドレス変換テーブルを構築し、次いで、命令のオペランドとして含まれるその形式を有するＭＰＦＣ命令を発行する。一例において、命令の形式および他のオペランドは、命令のオペランドである、機能情報ブロック（以下で説明する）内に含まれる。次いで、機能情報ブロックを用いて、ＤＴＥを更新し、１つの実施形態においては随意的に、アダプタの操作パラメータを含む機能テーブル・エントリ（ＦＴＥ）を更新する。

この命令、および特に登録プロセスに関する詳細の１つの実施形態が、図１１−図１７を参照して説明される。図１１を参照すると、ＰＣＩ機能制御修正命令６００が、例えばそのＰＣＩ機能制御修正命令を示すオペコード６０２と、操作パラメータを確立するアダプタ機能に関する種々の情報が含まれている記憶位置を指定する第１のフィールド６０４と、ＰＣＩ機能情報ブロック（ＦＩＢ）がフェッチされる記憶位置を指定する第２のフィールド６０６とを含む。フィールド１および２により示される記憶位置のコンテンツが、以下でさらに説明される。

１つの実施形態において、フィールド１は、種々の情報を含む汎用レジスタを示す。図１２に示されるように、このレジスタのコンテンツは、例えば、これに代わって修正命令を実施するアダプタ機能のハンドルを識別する機能ハンドル６１０と、機能ハンドルにより示されるアダプタ機能と関連したシステム・メモリ内のアドレス空間を示すアドレス空間６１２と、そのアダプタ機能に関して実施される操作を指定する操作制御６１４と、命令が所定のコードにより完了したときに、その命令に関する状態を提供する状態６１６とを含む。

１つの実施形態において、機能ハンドルは、例えば、ハンドルがイネーブルにされるかどうかを示すイネーブル・インジケータと、アダプタ機能を識別する機能番号（これは静的識別子であり、機能テーブルへの索引付けのために用いることができる）と、この機能ハンドルの特定のインスタンスを指定するインスタンス番号とを含む。各々のアダプタ機能について１つの機能ハンドルが存在し、これは、機能テーブル内の機能テーブル・エントリ（ＦＴＥ）を見つけ出すのに用いられる。各々の機能テーブル・エントリは、そのアダプタ機能と関連した操作パラメータおよび／または他の情報を含む。一例として、機能テーブル・エントリは、以下のものを含む。：即ち、
インスタンス番号：このフィールドは、機能テーブル・エントリと関連したアダプタ機能ハンドルの特定のインスタンスを示す。
デバイス・テーブル・エントリ（ＤＴＥ）索引１．．．ｎ：１以上のデバイス・テーブル・エントリ索引が存在することができ、各々の索引は、デバイス・テーブル・エントリ（ＤＴＥ）を見つけ出すためのデバイス・テーブルへの索引である。アダプタ機能毎に１以上のテーブル・エントリが存在し、各々のエントリは、アダプタ機能の要求（例えばＤＭＡ要求、ＭＳＩ要求）を処理するために使用される情報、およびアダプタ機能と関連した要求（例えばＰＣＩ命令）に関する情報を含む、そのアダプタ機能と関連した情報を含む。各々のデバイス・テーブル・エントリは、アダプタ機能に割り当てられたシステム・メモリ内の１アドレス空間と関連付けられる。アダプタ機能は、該アダプタ機能に割り当てられた１以上のアドレス空間をシステム・メモリ内に有することができる。
ビジー状態インジケータ：このフィールドは、アダプタ機能がビジーであるかどうかを示す。
永続エラー状態インジケータ：このフィールドは、アダプタ機能が永続エラー状態にあるかどうかを示す。
回復開始インジケータ：このフィールドは、アダプタ機能に関して回復が開始されたかどうかを示す。
許可インジケータ：このフィールドは、アダプタ機能を制御しようとしているオペレーティング・システムが、そのようなことを行う権限をもっているかどうかを示す。
イネーブル・インジケータ：このフィールドは、アダプタ機能がイネーブルにされるかどうかを示す（例えば、１＝イネーブルにされる、０＝ディスエーブルにされる）。
リクエスタ識別子（ＲＩＤ）：これは、アダプタ機能の識別子であり、例えば、バス番号、デバイス番号、および機能番号を含む。

一例において、このフィールドは、アダプタ機能の構成空間（configuration space）のアクセスのために用いられる。（アダプタのメモリを、例えば構成空間、Ｉ／Ｏ空間、および／または１以上のメモリ空間を含むアドレス空間として定めることができる。）一例において、オペレーティング・システム（または他の構成）によりアダプタ機能に対して発行された命令内で構成空間を指定することにより、構成空間にアクセスすることができる。構成空間内へのオフセット、および、ＲＩＤを含む適切な機能テーブル・エントリを見つけ出すのに用いられる機能ハンドルが、命令内で指定される。ファームウェアが命令を受信し、それが構成空間に関するものであると判断する。従って、ファームウェアは、ＲＩＤを用いてＩ／Ｏハブへの要求を生成し、Ｉ／Ｏハブは、アダプタにアクセスするための要求を作成する。アダプタ機能の記憶位置はＲＩＤに基づいており、オフセットは、アダプタ機能の構成空間へのオフセットを指定する。

基底アドレス・レジスタ（ＢＡＲ）（１乃至ｎ）：このフィールドは、ＢＡＲ_０−ＢＡＲ_ｎとして示される複数の符号なし整数を含み、これらの符号なし整数は、もともと指定されたアダプタ機能と関連付けられており、その値もまた、アダプタ機能と関連付けられた基底アドレス・レジスタ内に格納される。各々のＢＡＲは、アダプタ機能内のメモリ空間またはＩ／Ｏ空間の開始アドレスを指定し、同じくアドレス空間のタイプ、即ち、例としてそれが６４ビット若しくは３２ビットのメモリ空間であるか、または３２ビットのＩ／Ｏ空間であるかも示す。

一例において、ＢＡＲは、アダプタ機能のメモリ空間および／またはＩ／Ｏ空間へのアクセスに用いられる。例えば、アダプタ機能にアクセスするための命令内に与えられるオフセットが、命令内で指定されるアドレス空間と関連した基底アドレス・レジスタ内の値に加算され、アダプタ機能にアクセスするのに用いられるアドレスを得る。命令内に与えられるアドレス空間識別子は、アクセスされるアダプタ機能内のアドレス空間、および用いられる対応するＢＡＲを識別する。
サイズ１．．．．ｎ：このフィールドは、ＳＩＺＥ_０−ＳＩＺＥ_ｎとして示される複数の符号なし整数を含む。
サイズ・フィールドの値は、非ゼロであるとき、各々のアドレス空間のサイズを表し、各々のエントリは前述のＢＡＲに対応する。

ＢＡＲおよびサイズに関する更なる詳細が以下で説明される。
１．アダプタ機能に関してＢＡＲが実装されない場合、ＢＡＲフィールドおよび対応するサイズ・フィールドの両方ともゼロとして格納される。
２．ＢＡＲフィールドがＩ／Ｏアドレス空間または３２ビット・メモリ・アドレス空間のいずれかを表す場合、対応するサイズ・フィールドは非ゼロであり、アドレス空間のサイズを表す。
３．ＢＡＲフィールドが６４ビット・メモリ・アドレス空間を表す場合、
ａ．ＢＡＲ_ｎフィールドは、最下位アドレス・ビットを表す。
ｂ．次の連続したＢＡＲ_ｎ＋１フィールドは、最上位アドレス・ビットを表す。
ｃ．対応するＳＩＺＥ_ｎフィールドは非ゼロであり、アドレス空間のサイズを表す。
ｄ．対応するＳＩＺＥ_ｎ＋１フィールドは有意味ではなく、ゼロとして格納される。
内部経路指定情報：この情報は、アダプタへの特定の経路指定を行うために用いられる。この情報には、例として、例えばノード、プロセッサ・チップ、およびハブ・アドレッシング情報が含まれる。
状態表示：これは、例えば、ロード／ストア操作がブロックされるかどうか、またはアダプタがエラー状態にあるかどうかの表示、並びに他の表示を提供する。

一例において、ビジー・インジケータ、永続エラー状態インジケータ、および回復開始インジケータは、ファームウェアが行う監視に基づいて設定される。さらに、許可インジケータが、例えばポリシーに基づいて設定され、ＢＡＲ情報は、プロセッサ（例えば、プロセッサのファームウェア）によるバス・ウォーク中に発見された構成情報に基づいている。他のフィールドは、構成、初期化、および／またはイベントに基づいて設定することができる。他の実施形態においては、機能テーブル・エントリは、より多くの、より少ない、または異なる情報を含むことができる。含まれる情報は、そのアダプタ機能によりサポートされる操作、またはアダプタ機能に関してイネーブルにされる操作によって決まり得る。

図１３を参照すると、一例において、フィールド２は、関連したアダプタ機能に関する情報を含むＰＣＩ機能情報ブロック（ＦＩＢ）の論理アドレス６２０を指定する。機能情報ブロックは、アダプタ機能と関連したデバイス・テーブル・エントリおよび／または機能テーブル・エントリ（または他の記憶位置）を更新するために用いられる。情報は、アダプタの初期化および／または構成中に、および／または特定のイベントに応答して、ＦＩＢ内に格納される。

機能情報ブロック（ＦＩＢ）に関する更なる詳細が、図１４を参照して説明される。１つの実施形態においては、機能情報ブロック６５０は、以下のフィールドを含む。：即ち、
形式６５１：このフィールドは、ＦＩＢの形式を指定する。
インターセプト制御６５２：このフィールドは、ページング可能モード・ゲストによる、特定の命令のゲスト実行が、命令のインターセプトをもたらすかどうかについて示すために用いられる。
エラー表示６５４：このフィールドは、ダイレクト・メモリ・アクセスおよびアダプタ割り込みに関するエラー状態表示を含む。ビットが設定されると（例えば１）、アダプタ機能に関するダイレクト・メモリ・アクセスおよびアダプタ割り込みを実施する間、１以上のエラーが検出される。
ロード／ストアのブロック６５６：このフィールドは、ロード／ストア操作がブロックされているかどうかを表示する。
ＰＣＩ機能の有効性６５８：このフィールドは、アダプタ機能に関するイネーブルメント制御を含む。ビットが設定されると（例えば１）、アダプタ機能はＩ／Ｏ操作に関してイネーブルにされると考えられる。
アドレス空間の登録６６０：このフィールドは、そのアダプタ機能に関するダイレクト・メモリ・アクセスのイネーブルメント制御を含む。ビットが設定されると（例えば１）、ダイレクト・メモリ・アクセスはイネーブルにされる。
ページ・サイズ６６１：このフィールドは、ＤＭＡによりアクセスされるページまたは他のメモリ単位のサイズを示す。
ＰＣＩ基底アドレス（ＰＢＡ）６６２：このフィールドは、アダプタ機能に割り当てられたシステム・メモリ内のアドレス空間についての基底アドレスである。これは、アダプタ機能が、指定されたＤＭＡアドレス空間へのダイレクト・メモリ・アクセスのために用いることができる最下位の仮想アドレスを表す。
ＰＣＩアドレス制限（ＰＡＬ）６６４：このフィールドは、アダプタ機能が、指定されたＤＭＡアドレス空間内でアクセスすることができる最上位の仮想アドレスを表す。
入力／出力アドレス変換ポインタ（ＩＯＡＴ）６６６：入力／出力アドレス変換ポインタは、ＰＣＩ仮想アドレス変換により用いられるいずれかの変換テーブルの第１のものを示し、または、これは、変換の結果であるストレージ・フレームの絶対アドレスを直接指定することができる。
割り込みサブクラス（ＩＳＣ）６６８：このフィールドは、アダプタ機能に関するアダプタ割り込みを提示するのに用いられる割り込みサブクラスを含む。
割り込みの数６７０：このフィールドは、アダプタ機能について受け入れた別個の割り込みコードの数を示す。このフィールドはまた、アダプタ割り込みビット・ベクトル・アドレスおよびアダプタ割り込みビット・ベクトル・オフセット・フィールドにより示されるアダプタ割り込みビット・ベクトルのサイズもビット単位で定める。
アダプタ割り込みビット・ベクトル（ＡＩＢＶ）６７２：このフィールドは、アダプタ機能に関するアダプタ割り込みビット・ベクトルのアドレスを指定する。このベクトルは、割り込み処理において用いられる。
アダプタ割り込みビット・ベクトル・オフセット６７４：このフィールドは、アダプタ機能に関する第１のアダプタ割り込みビット・ベクトルのオフセットを指定する。
アダプタ割り込みサマリ・ビット・アドレス（ＡＩＳＢ）６７６：このフィールドは、割り込み処理において随意的に用いられるアダプタ割り込みサマリ・ビットを指定するアドレスを提供する。
アダプタ割り込みサマリ・ビット・オフセット６７８：このフィールドは、アダプタ割り込みサマリ・ビット・ベクトルへのオフセットを提供する。
機能測定ブロック・アドレス（ＦＭＢ）６８０：このフィールドは、アダプタ機能に関する測定値を収集するのに用いられる機能測定ブロックのアドレスを提供する。
機能測定ブロック・キー６８２：このフィールドは、機能測定ブロックにアクセスするためのアクセス・キーを含む。
サマリ・ビット通知制御６８４：このフィールドは、使用中のサマリ・ビット・ベクトルが存在するかどうかを示す。
命令許可トークン６８６：このフィールドは、ページング可能ストレージ・モード・ゲストに、ホストの介入なしにＰＣＩ命令を実行する権限が付与されているかどうかを判断するのに用いられる。
一例において、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、ページング可能ゲストが、レベル２の解釈において、Ｓｔａｒｔ Ｉｎｔｅｒｐｒｅｔｉｖｅ Ｅｘｅｃｕｔｉｏｎ（ＳＩＥ）命令を介して解釈実行される。例えば、論理パーティション（ＬＰＡＲ）ハイパーバイザがＳＩＥ命令を実行して、物理的固定メモリにおける論理パーティションを開始する。ｚ／ＶＭ（登録商標）がその論理パーティションにおけるオペレーティング・システムである場合、これがＳＩＥ命令を発行して、そのＶ＝Ｖ（仮想）ストレージ内でゲスト（仮想）マシンを実行する。従って、ＬＰＡＲハイパーバイザはレベル１のＳＩＥを使用し、ｚ／ＶＭ（登録商標）ハイパーバイザはレベル２のＳＩＥを用いる。および、
アドレス変換形式６８７：変換に用いられる最上位レベルの変換テーブルのアドレス変換に関する選択された形式を示す（例えば、最上位レベルのテーブルの表示（例えば、セグメント・テーブル、領域第３テーブル等）、および選択された形式の表示（例えば、ＣＰＵ ＤＡＴ互換形式、Ｉ／Ｏ拡張アドレス変換形式、バイパス形式、フェッチなし形式））。

ＰＣＩ機能制御修正命令内で指定された機能情報ブロックは、選択されたデバイス・テーブル・エントリ、機能テーブル・エントリ、および／または命令内で指定されたアダプタ機能と関連した他のファームウェア制御を修正するために用いられる。デバイス・テーブル・エントリ、機能テーブル・エントリ、および／または他のファームウェア制御を修正することにより、アダプタに対して特定のサービスが提供される。これらのサービスには、例えば、アダプタ割り込み、アドレス変換、エラー状態のリセット、ロード／ストアのブロックのリセット、機能測定パラメータの設定、およびインターセプト制御の設定が含まれる。

ＰＣＩ機能制御修正命令と関連した論理の１つの実施形態が、図１５を参照して説明される。一例において、命令が、オペレーティング・システム（または他の構成）により発行され、オペレーティング・システムを実行するプロセッサ（例えば、ファームウェア）により実行される。本明細書での例においては、命令およびアダプタ機能は、ＰＣＩベースのものである。しかしながら、他の例においては、異なるアダプタ・アーキテクチャおよび対応する命令を用いることができる。

一例において、オペレーティング・システムは、命令に対して、以下のオペランド：即ち、ＰＣＩ機能ハンドル、ＤＭＡアドレス空間識別子、操作制御、および、機能情報ブロックのアドレスを提供する（例えば、命令により指定される１以上のレジスタにおいて）。

図１５を参照すると、最初に、ＰＣＩ機能制御修正命令を可能にするファシリティがインストールされているかどうかについての判断がなされる（問い合わせ７００）。例えば、この判断は、例えば制御ブロック内に格納されたインジケータをチェックすることによりなされる。ファシリティがインストールされていない場合、例外条件が与えられる（ステップ７０２）。他の場合には、命令がページング可能ストレージ・モード・ゲスト（または他のゲスト）により発行されたかどうかについての判断がなされる（問い合わせ７０４）。肯定であれば、ホスト・オペレーティング・システムは、そのゲストに関する動作をエミュレートする（ステップ７０６）。

他の場合には、オペランドの１つまたは複数が位置合わせされているかどうかついての判断がなされる（問い合わせ７０８）。例えば、機能情報ブロックのアドレスがダブルワード境界上にあるかどうかについて判断がなされる。一例においては、これは随意的である。オペランドが位置合わせされていない場合、例外条件が与えられる（ステップ７１０）。

他の場合には、機能情報ブロックがアクセス可能であるかどうかについて判断がなされる（問い合わせ７１２）。アクセス可能でない場合、例外条件が与えられる（ステップ７１４）。他の場合には、ＰＣＩ機能制御修正命令のオペランド内に提供されたハンドルがイネーブルにされているかどうかについての判断がなされる（問い合わせ７１６）。一例において、この判断は、ハンドル内のイネーブル・インジケータをチェックすることによってなされる。ハンドルがイネーブルにされていない場合、例外条件が与えられる（ステップ７１８）。

ハンドルがイネーブルにされている場合、ハンドルを用いて、機能テーブル・エントリを見つけ出す（ステップ７２０）。つまり、ハンドルの少なくとも一部を機能テーブルへの索引として使用して、操作パラメータが確立されるアダプタ機能に対応する機能テーブル・エントリを見つけ出す。

機能テーブル・エントリが見つかったかどうかについての判断がなされる（問い合わせ７２２）。見つかっていない場合、例外条件が与えられる（ステップ７２４）。他の場合には、命令を発行する構成がゲストである場合（問い合わせ７２６）、例外条件（例えば、ホストへのインターセプト）が与えられる（ステップ７２８）。構成がゲストでない場合は問い合わせを無視することができ、または指定された場合、他の権限付与をチェックすることができる。

次いで、機能がイネーブルにされているかどうかについての判断がなされる（問い合わせ７３０）。一例において、この判断は、機能テーブル・エントリ内のイネーブル・インジケータをチェックすることによりなされる。機能がイネーブルにされていない場合、例外条件が与えられる（ステップ７３２）。

機能がイネーブルにされている場合、回復がアクティブであるかどうかについての判断がなされる（問い合わせ７３４）。機能テーブル・エントリ内のインジケータにより判断されるように回復がアクティブである場合、例外条件が与えられる（ステップ７３６）。しかしながら、回復がアクティブでない場合、機能がビジーであるかどうかについてのさらなる判断がなされる（問い合わせ７３８）。この判断は、機能テーブル・エントリ内のビジー・インジケータをチェックすることによりなされる。機能がビジーである場合、ビジー条件が与えられる（ステップ７４０）。ビジー条件において、命令を、ドロップせずに再試行することができる。

機能がビジーでない場合、機能情報ブロック形式が有効であるかどうかについてのさらなる判断がなされる（問い合わせ７４２）。例えば、ＦＩＢの形式フィールドをチェックして、この形式がシステムによりサポートされているかどうかについての判断がなされる。形式が無効である場合、例外条件が与えられる（ステップ７４４）。機能情報ブロックの形式が有効である場合、命令のオペランド内で指定される操作制御が有効であるかどうかについての更なる判断がなされる（問い合わせ７４６）。つまり、操作制御は、この命令に関して指定された操作制御の１つであるかどうかである。操作制御が無効である場合、例外条件が与えられる（ステップ７４８）。しかしながら、操作制御が有効である場合、処理は、指定された特定の操作制御を続行する。

指定することができる１つの操作制御は、アダプタに関するアドレス変換の制御に用いられる登録Ｉ／Ｏアドレス変換パラメータ操作である。この操作により、適切なＦＩＢのパラメータから、ＤＴＥ、ＦＴＥ、および／または他の記憶位置内に、Ｉ／Ｏアドレス変換に関連するＰＣＩ機能パラメータが設定され、これは命令に対するオペランドである。これらのパラメータは、例えば、ＰＣＩ基底アドレス、ＰＣＩアドレス制限（ＰＣＩ制限または制限としても知られる）、アドレス変換形式、ページ・サイズ、およびＩ／Ｏアドレス変換ポインタを含み、これらはこの操作に対するオペランドである。これらに加えて、開始ＤＭＡアドレス（ＳＤＭＡ）および終了ＤＭＡアドレス（ＥＤＭＡ）を含む、暗黙のオペランドが存在し、これらは、命令を実行するプロセッサがアクセス可能な記憶位置内に格納される。

Ｉ／Ｏアドレス変換に関する操作パラメータを確立するための論理の１つの実施形態が、図１６を参照して説明される。最初に、ＦＩＢ内のＰＣＩ基底アドレスが、ＦＩＢ内のＰＣＩ制限より大きいかどうかについての判断がなされる（問い合わせ８００）。基底アドレスと制限との比較が、基底アドレスが制限より大きいことを示す場合、例外条件が認識される（ステップ８０２）。しかしながら、基底アドレスが制限より小さいかまたはこれと等しい場合、アドレス変換形式およびページ・サイズが有効であるかどうかについての更なる判断がなされる（問い合わせ８０４）。これらが無効である場合は、例外条件が与えられる（ステップ８０６）。しかしながら、これらが有効である場合、アドレス空間のサイズ（基底アドレスおよび制限に基づいた）が変換容量を上回るかどうかについての更なる判断がなされる（問い合わせ８０８）。一例において、アドレス空間のサイズを、より上位レベルのテーブルの形式に基づいた可能な最大アドレス変換容量と比較する。例えば、より上位レベルのテーブルがＤＡＴ互換性セグメント・テーブルである場合、最大変換容量は２Ｇバイトである。

アドレス空間のサイズが変換容量を上回る場合、例外条件が与えられる（ステップ８１０）。他の場合には、基底アドレスが開始ＤＭＡアドレスより小さいかどうかについての更なる判断がなされる（問い合わせ８１２）。開始ＤＭＡアドレスより小さい場合、例外条件が与えられる（ステップ８１４）。他の場合には、アドレス制限が終了ＤＭＡアドレスより大きいかどうかについての別の判断がなされる（問い合わせ８１６）。終了ＤＭＡアドレスより大きい場合、例外条件が与えられる（ステップ８１８）。一例において、開始ＤＭＡアドレスおよび終了ＤＭＡアドレスは、システム全体のポリシーに基づいている。

その後、Ｉ／Ｏアドレス変換を実施するために、必要であれば、十分なリソースが利用可能であるかどうかについての判断がなされる（問い合わせ８２０）。利用可能でない場合、例外条件が与えられる（ステップ８２２）。他の場合には、Ｉ／Ｏアドレス変換パラメータが、ＦＴＥおよびＤＴＥ内に既に登録されているかどうかについての更なる判断がなされる（問い合わせ８２４）。このことは、ＦＴＥ／ＤＴＥ内のパラメータの値をチェックすることにより判断される。例えば、ＦＴＥ／ＤＴＥにおける値がゼロまたは他の規定値である場合、登録はまだ行われていない。ＦＴＥを見つけ出すためには、命令内で与えられるハンドルが用いられ、ＤＴＥを見つけ出すためには、ＦＴＥ内のデバイス索引が用いられる。

アドレス変換に関してアダプタ機能が既に登録されている場合、例外条件が与えられる（ステップ８２６）。まだ登録されていない場合、指定されたＤＭＡアドレス空間が有効であるか（即ち、ＤＴＥがイネーブルにされたアドレス空間であるか）どうかについての判断がなされる（問い合わせ８２８）。有効でない場合、例外条件が与えられる（ステップ８３０）。全てのチェックが成功した場合、デバイス・テーブル・エントリ内に、随意的には、対応する機能テーブル・エントリ（または、他の指定された記憶位置）内に、変換パラメータが入れられる（ステップ８３２）。例えば、Ｉ／Ｏアドレス変換に関連するＰＣＩ機能パラメータが、機能情報ブロックからコピーされ、ＤＴＥ／ＦＴＥ内に入れられる。これらのパラメータは、例えば、ＰＣＩ基底アドレス、ＰＣＩアドレス制限、変換形式、ページ・サイズ、およびＩ／Ｏアドレス変換ポインタを含む。この操作により、指定されたＤＭＡアドレス空間へのＤＭＡアクセスが可能になる。この操作は、アダプタ機能に関するＩ／Ｏアドレス変換をイネーブルにする。

ＰＣＩ機能制御修正命令により指定することができる別の操作制御は、Ｉ／Ｏアドレス変換パラメータ登録解除操作であり、その一例が、図１７を参照して説明される。この操作により、Ｉ／Ｏアドレス変換に関連する機能パラメータがゼロにリセットされる。この操作は、指定されたアドレス空間へのＤＭＡアクセスをディスエーブルにし、そのＤＭＡアドレス空間に関するＩ／Ｏ変換ルックアサイド・バッファ・エントリのパージを発生させる。それにより、アドレス変換がディスエーブルにされる。

図１７を参照すると、１つの実施形態において、Ｉ／Ｏアドレス変換パラメータが登録されていないかどうかについての判断がなされる（問い合わせ９００）。一例において、この判断は、ＦＴＥまたはＤＴＥ内の適切なパラメータの値をチェックすることによりなされる。それらのフィールドがゼロであるかまたは何らかの規定値である場合、それらは登録されない。従って、例外条件が与えられる（ステップ９０２）。Ｉ／Ｏアドレス変換パラメータが登録される場合、ＤＭＡアドレス空間が有効かどうかについての更なる判断がなされる（問い合わせ９０４）。ＤＭＡアドレス空間が無効である場合、例外条件が与えられる（ステップ９０６）。ＤＭＡアドレス空間が有効である場合、デバイス・テーブル・エントリ内の変換パラメータ、随意的には対応する機能テーブル・エントリ内の変換パラメータがクリアされる（ステップ９０８）。

１つの実施形態において、アダプタに割り当てられるＤＭＡアドレス空間の各々について、登録プロセスが実施される。本明細書で説明されるように、多数のアドレス空間を割り当てることができ、１つの特定の実装においては、割り当てられるアドレス空間の数は、論理プロセッサ呼び出し命令イネーブル機能により示される。

この命令の１つの実施形態を図１８に示す。図示されるように、一例において、論理プロセッサ呼び出し命令１０００は、それが論理プロセッサ呼び出し命令であることを示す操作コード１００２と、コマンドについての表示１００４とを含む。一例において、この表示は、実施されるコマンドを説明する要求ブロックのアドレスである。このような要求ブロックの１つの実施形態を図１９に示す。

図１９に示されるように、一例において、要求ブロック１０２０は、例えば、要求ブロックの長さを示す長さフィールド１０２２；ＰＣＩ機能設定（set PCI function）コマンドを示すコマンド・フィールド１０２４；イネーブル機能またはディスエーブル機能に与えられるハンドルであるＰＣＩ機能ハンドル１０２６；イネーブル操作またはディスエーブル操作を指示するのに用いられる操作コード１０２８；および特定のＰＣＩ機能と関連したアドレス空間の要求数を示すＤＭＡアドレス空間（ＤＭＡＡＳ）の数１０３０といった、多数のパラメータを含む。他の実施形態においては、より多くの、より少ない、または異なる情報を含ませることができる。例えば、命令がページング可能ストレージ・モード・ゲストのホストにより発行される仮想環境において、ゲストの識別が与えられる。

論理プロセッサ呼び出し命令の発行および処理に応答して、応答ブロックが戻され、応答ブロック内に含まれる情報は、実施される操作によって決まる。応答ブロックの１つの実施形態を図２０に示す。一例において、応答ブロック１０５０は、応答ブロックの長さを表示する長さフィールド１０５２と、コマンドの状態を示す応答コード１０５４と、ＰＣＩ機能を識別するＰＣＩ機能ハンドル１０５６とを含む。イネーブル・コマンドに応答して、ＰＣＩ機能ハンドルは、ＰＣＩ機能のイネーブルにされたハンドルとなる。さらに、ディスエーブル操作の完了時に、ＰＣＩ機能ハンドルは、将来のイネーブル機能によりイネーブルにすることができる汎用ハンドルとなる。

ＰＣＩ機能をイネーブルにするための論理の１つの実施形態が、図２１を参照して説明される。一例において、この論理は、コマンドがＰＣＩ機能設定コマンドに設定され、操作コードがイネーブル機能に設定される、論理プロセッサ呼び出し命令の発行に応答して開始される。この論理は、この論理を実施する権限が付与されたオペレーティング・システムまたはオペレーティング・システムのデバイス・ドライバが命令を発行するのに応答して実施される。他の実施形態においては、論理プロセッサ呼び出し命令を使用することなく、この論理を実施することができる。

図２１を参照すると、最初に、論理プロセッサ呼び出し命令の要求ブロック内で与えられるハンドルが有効なハンドルであるかどうかについての判断がなされる（問い合わせ１１００）。つまり、ハンドルが機能テーブル内の有効なエントリを指し示すか、またはハンドルは有効なエントリの範囲外にある（例えば、ハンドルの機能番号部分はインストール済みの機能を指し示す）。ハンドルが既知のものでない場合、ハンドルが認識されないことを示す、対応する応答コードが与えられる（ステップ１１０２）。しかしながら、ハンドルが既知のものである場合、ハンドルがイネーブルにされているかどうかについての更なる問い合わせがなされる（問い合わせ１１０４）。この判断は、ＰＣＩ機能ハンドル内のイネーブル・インジケータをチェックすることにより行われる。表示がセットされており、ハンドルがイネーブルにされていることを示す表示が設定されている場合、それを示す応答コードが戻される（ステップ１１０６）。

しかしながら、ハンドルが既知のものであり、かつ、イネーブルにされていない場合（即ち、イネーブルメントの場合に有効である）、ＰＣＩ機能に割り当てられるアドレス空間の要求数が最大値より大きいかどうかについての更なる判断がなされる（問い合わせ１１０８）。この判断を行うために、要求ブロック内に指定されているＤＭＡアドレス空間の数を最大値（一例においては、ポリシーに基づいて与えられる）と比較する。アドレス空間の数が最大値より大きい場合、ＤＭＡアドレス空間についての無効値を示す応答コードが与えられる（ステップ１１１０）。他の場合、要求数のアドレス空間が利用可能なものであるかどうかについての判断がなされる（問い合わせ１１１２）。この判断は、要求数のアドレス空間について利用可能なデバイス・テーブル・エントリが存在するかどうかをチェックすることにより行われる。要求数のアドレス空間が利用可能ではない場合、リソースが不十分であることを示す応答コードが戻される（ステップ１１１４）。他の場合、処理は続行し、ＰＣＩ機能をイネーブルにする。

与えられたハンドルを用いて、機能テーブル・エントリを見つけ出す（ステップ１１１６）。例えば、ハンドルの１以上の指定ビットを機能テーブルへの索引として用いて、特定の機能テーブル・エントリを見つけ出す。適切な機能テーブル・エントリを見つけ出すことに応答して、機能がイネーブルにされているかどうかについての判断がなされる（問い合わせ１１１８）。この判断は、機能テーブル・エントリ内のイネーブル・インジケータをチェックすることにより行われる。機能が既にイネーブルにされている（即ち、インジケータが１にセットされている）場合、ＰＣＩ機能が既に要求された状態にあることを示す応答コードが戻される（ステップ１１２０）。

機能がまだイネーブルにされていない場合、処理は、機能が永続エラー状態にあるかどうかの判断を続行する（問い合わせ１１２２）。機能テーブル・エントリ内の永続エラー状態インジケータが、それが永続エラー状態にあることを示している場合、そのことを示す応答コードが戻される（ステップ１１２４）。しかしながら、機能が永続エラー状態ではない場合、機能に関してエラー回復が開始されているかどうかについての更なる判断がなされる（問い合わせ１１２６）。機能テーブル・エントリ内の回復開始インジケータが設定されている場合は、回復が開始されていることを示す応答コードが与えられる（ステップ１１２８）。他の場合には、ＰＣＩ機能がビジーであるかどうかについての更なる問い合わせがなされる（問い合わせ１１３０）。同様に、機能テーブル・エントリ内のビジー・インジケータのチェックが、ＰＣＩ機能がビジーであることを示している場合には、そのような表示が与えられる（ステップ１１３２）。しかしながら、ＰＣＩ機能が永続エラー状態にはなく、回復が開始されておらず、かつ、機能がビジーではない場合は、オペレーティング・システムがこのＰＣＩ機能をイネーブルにすることが許可されているかどうかについての更なる問い合わせがなされる（問い合わせ１１３４）。ＰＣＩ機能が機能テーブル・エントリの許可インジケータに基づいて許可されない場合は、不正な動作を示す応答コードが与えられる（ステップ１１３６）。しかしながら、全てのテストに成功裏に合格した場合には、このＰＣＩ機能に関し、利用可能ないずれかのＤＴＥが存在するかどうかについての更なる判断がなされる（問い合わせ１１３８）。例として、ＤＴＥの利用可能性の判断は、Ｉ／Ｏハブにおける現在イネーブルにされていないＤＴＥに基づくことができる。付加的に、ポリシーを適用して、所与のオペレーティング・システムまたは論理パーティションが利用可能なＤＴＥの数をさらに限定することができる。アダプタにアクセスできる、あらゆる利用可能なＤＴＥを割り当てることができる。利用可能なＤＴＥが存在しない場合は、要求されたＤＴＥの１つまたは複数が利用可能でないことを示す応答コードが戻される（ステップ１１４０）。

ＤＴＥが利用可能である場合は、要求されたアドレス空間の数に対応する数のＤＴＥが割り当てられ、イネーブルにされる（ステップ１１４２）。一例において、イネーブルにすることは、イネーブルにされる各ＤＴＥ内のイネーブル・インジケータを設定することを含む。さらに、イネーブルにすることは、この例において、ＣＡＭを設定して各ＤＴＥへの索引を提供することを含む。例えば、各々のＤＴＥについて、ＣＡＭ内のエントリが、索引と共にロードされる。

さらに、ＤＴＥは、機能テーブル・エントリと関連付けられる（ステップ１１４４）。これには、例えば、機能テーブル・エントリ内に各々のＤＴＥ索引を含ませることが含まれる。次いで、機能は、機能テーブル・エントリ内のイネーブル・インジケータを設定することによりイネーブルされるものとしてマーク付けされる（ステップ１１４６）。さらに、ハンドル内のイネーブル・ビットが設定され、インスタンス番号が更新される（ステップ１１４８）。次いで、このイネーブルにされたハンドルが戻され（ステップ１１５０）、ＰＣＩアダプタの使用が可能になる。例えば、機能をイネーブルにすることに応答して、アドレス変換のための登録および割り込みを実施することができ、ＰＣＩ機能によりＤＭＡ操作を実施することができ、および／または、ロード、ストア、およびストア・ブロック命令を機能に対して発行することができる。

各々のアドレス空間は、アドレス空間識別子により識別され、アドレス空間識別子は、アダプタが受信するアドレスの１以上のビットである。特定のビットが、ＤＭＡアドレス空間マスク内で示され、このＤＭＡアドレス空間マスクは、ＣＬＰのグループ照会コマンドにより取り出される。ＣＬＰ命令の一例は、図１８を参照して上述される。

ＰＣＩ機能グループ照会コマンドに関する要求ブロックの１つの実施形態が、図２２を参照して説明される。一例において、要求ブロック１２００は、以下を含む。：即ち、
長さフィールド１２０２：このフィールドは要求ブロックの長さを示す。
コマンド・コード１２０４：このフィールドは、クエリＰＣＩ機能グループ・コマンドを示す。
機能グループＩＤ１２０６：このフィールドは、属性が取得されるＰＣＩ機能グループ識別子を指定する。一例において、属性は、選択された機能に関する詳細を提供するグループ照会コマンドから取得される。

ＰＣＩ機能グループ照会コマンドによる論理プロセッサ呼び出し命令の発行および処理に応答して、応答ブロックが戻される。応答ブロックの１つの実施形態が、図２３に示される。一例において、応答ブロック１２５０は、次のものを含む。：即ち、
長さフィールド１２５２：このフィールドは、応答ブロックの長さを示す。
応答コード１２５４：このフィールドは、コマンドの状態を示す。
割り込み数１２５６：このフィールドは、指定されたＰＣＩ機能グループ内の各々のＰＣＩ機能について、ＰＣＩファシリティによりサポートされる連続したＭＳＩベクトル数（即ち、割り込みイベント・インジケータ）の最大数を示す。一例において、割り込み数の可能な有効値は、ゼロから２，０４８までの範囲にある。
バージョン１２５８：このフィールドは、指定されたＰＣＩグループ識別子によって指定されるＰＣＩ機能のグループが付属する、ＰＣＩファシリティによりサポートされるＰＣＩ仕様のバージョンを示す。
フレーム１２６２：このフィールドは、Ｉ／Ｏアドレス変換のためにサポートされるフレーム（またはページ）のサイズを示す。
ブロック更新間隔測定値１２６４：これは、ＰＣＩ機能測定ブロックが更新される、およその時間間隔を示す値（例えばミリ秒単位での）である。
ＤＭＡアドレス空間マスク１２６６：これはＤＭＡアドレス空間を識別するために、ＰＣＩアドレス内のどのビットが使用されるかを示すために用いられる値である。これが、サポートされているＤＭＡアドレス空間の最大数を暗黙に定めることがある。つまり、これは、マスクにおいて１であるビット数に対する２のべき乗である。
ＭＳＩアドレス１２６８：これは、メッセージ信号割り込み要求のために用いられる値である。

グループ情報は、所与のシステムＩ／Ｏインフラストラクチャ、並びに、ファームウェアおよびＩ／Ｏハブの能力に基づく。これは、後でクエリの処理中に取り出すために、ＦＴＥまたは他のいずれかの使いやすい位置に格納することができる。具体的には、グループ照会コマンドがこの情報を取り出し、それを、オペレーティング・システムにアクセス可能なコマンドの応答ブロックに格納する。

上記で詳細に説明されたのは、複数のＤＭＡアドレス空間を各々のアダプタに、特に各々のアダプタ機能（他のアダプタ機能とＰＣＩバスを共有する）割り当てるための能力である。アダプタまたはアダプタ機能毎に複数アドレス空間を使用することにより、必要に応じて、異なるサイズのアドレス空間の使用、異なる変換形式の使用、および／または異なるアドレス変換テーブルの使用が可能になる。複数のアドレス空間を使用することは、ＤＴＥを各々のアドレス空間と関連付けることによって達成される。ＤＴＥは、その関連したアドレス空間の特性を定める。ＲＩＤとアドレス空間識別子の組み合わせにより、適切なＤＴＥが選択される。

本明細書で説明される実施形態において、アダプタは、ＰＣＩアダプタである。本明細書で用いられるＰＣＩという用語は、これらに限定されるものではないが、ＰＣＩまたはＰＣＩｅを含む、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ（ＰＣＩ−ＳＩＧ）により定められるようなＰＣＩベースの仕様（www.pcisig.com/home）に従って実装されるいずれかのアダプタを指す。１つの特定の例において、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）は、Ｉ／Ｏアダプタとホスト・システムの間のトランザクションのための双方向通信プロトコルを定める、コンポーネント・レベルの相互接続規格である。ＰＣＩｅ通信は、ＰＣＩｅバス上での伝送のためのＰＣＩｅ規格に従って、パケットの形でカプセル化される。Ｉ／Ｏアダプタから発し、ホスト・システムで終了するトランザクションは、上り方向トランザクションと呼ばれる。ホスト・システムから発し、Ｉ／Ｏアダプタで終了するトランザクションは、下り方向トランザクションと呼ばれる。ＰＣＩｅトポロジーは、対にされて（例えば、１つの上がり方向リンク、１つの下り方向リンク）ＰＣｌｅを形成する、ポイント・ツー・ポイントの単方向リンクに基づいている。ＰＣＩｅ標準は、ＰＣＩ−ＳＩＧにより保持され、公開されている。

当業者により認識されるように、本発明の態様は、システム、方法、またはコンピュータ・プログラム製品として具体化することができる。従って、本発明の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、または、ソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、これらは全て、本明細書において、一般的に「回路」、「モジュール」または「システム」と呼ぶことができる。さらに、本発明の態様は、コンピュータ可読プログラム・コードが組み込まれた、１以上のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。

１以上のコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、これらに限定されるものではないが、例えば、電子、磁気、光学、電磁気、赤外線または半導体のシステム、装置若しくはデバイス、または上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、即ち、１以上の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、または上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈において、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって用いるため、またはそれらと接続して用いるためにプログラムを収容または格納することができるいずれかの有形媒体とすることができる。

ここで図２４を参照すると、一例において、コンピュータ・プログラム製品１３００が、例えば、本発明の１以上の態様を提供し、容易にするように、コンピュータ可読プログラム・コード手段または論理１３０４をその上に格納するための１以上のコンピュータ可読ストレージ媒体１３０２を含む。

コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限られるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、または上記のいずれかの適切な組み合わせを含む、適切な媒体を用いて伝送することができる。

本発明の態様に関する操作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、ＳｍａｌｌＴａｌｋ、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、および、「Ｃ」プログラミング言語、アセンブラ、または同様のプログラミング言語のような従来の手続き型プログラミング言語を含む、１以上のプログラミング言語のいずれかの組み合わせで書くことができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、スタンドアロンのソフトウェア・パッケージとして、一部がユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部が遠隔コンピュータ上で実行される場合もあり、または完全に遠隔コンピュータ若しくはサーバ上で実行される場合もある。最後のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、または外部コンピュータへの接続がなされる場合もある（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）。

本発明の態様は、本発明の実施形態による方法、装置（システム）およびコンピュータ・プログラム製品のフローチャート図および／またはブロック図を参照して、本明細書で説明される。フローチャート図および／またはブロック図の各ブロック、並びにフローチャート図および／またはブロック図内のブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに与えてマシンを製造し、それにより、コンピュータまたは他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャートおよび／またはブロック図の１以上のブロックにおいて指定された機能／動作を実装するための手段を作り出すようにすることができる。

これらのコンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、それにより、そのコンピュータ可読媒体内に格納された命令が、フローチャートおよび／またはブロック図の１以上のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。

コンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、または他のデバイス上にロードして、一連の動作ステップをコンピュータ、他のプログラム可能データ処理装置、または他のデバイス上で行わせてコンピュータ実施のプロセスを生成し、それにより、コンピュータまたは他のプログラム可能装置上で実行される命令が、フローチャートおよび／またはブロック図の１以上のブロックにおいて指定された機能／動作を実行するためのプロセスを提供するようにもすることもできる。

図面内のフローチャートおよびブロック図は、本発明の種々の実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能および動作を示す。この点に関して、フローチャートまたはブロック図内の各ブロックは、指定された論理機能を実装するための１以上の実行可能命令を含むモジュール、セグメント、またはコードの部分を表すことができる。幾つかの代替的な実装において、ブロック内に記載された機能は、図面内に記載された順序とは異なる順序で行われ得ることにも留意すべきである。例えば、連続して示された２つのブロックが、関与する機能に応じて、実際には、実質的に同時に実行されることもあり、ときにはブロックが逆順に実行されることもある。また、ブロック図および／またはフローチャート図の各ブロック、並びにブロック図および／またはフローチャート図内のブロックの組み合わせは、指定された機能または動作を行う専用ハードウェア・ベースのシステムによって、または専用ハードウェアとコンピュータ命令との組み合わせによって実装できることにも留意されたい。

上記に加えて、本発明の１以上の態様は、顧客環境の管理を提供するサービス・プロバイダにより、供与し、提供し、配置し、管理し、サービスを行うことなどができる。例えば、サービス・プロバイダは、１または複数の顧客に対して本発明の１以上の態様を実施するコンピュータ・コードおよび／またはコンピュータ・インフラストラクチャを作成し、保持し、サポートすることなどができる。見返りとして、サービス・プロバイダは、例として、予約申し込みおよび／または報酬契約の下で顧客から支払いを受けることができる。付加的にまたは代替的に、サービス・プロバイダは、１または複数の第三者に対する広告コンテンツの販売から支払いを受けることができる。

本発明の１つの態様において、本発明の１以上の態様を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、本発明の１以上の態様を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することが可能であり、そこでは、コードは、コンピューティング・システムと協働して、本発明の１以上の態様を実施することができる。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は本発明の１以上の態様を含む。コードは、コンピュータ・システムと協働して、本発明の１以上の態様を実施することができる。

種々の実施形態が上述されたが、これらは一例にすぎない。例えば、他のアーキテクチャのコンピューティング環境が、本発明の１以上の態様を組み込み、用いることが可能である。例として、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒ Ｓｙｓｔｅｍｓサーバ若しくは他のサーバ、または他の会社のサーバのような、Ｓｙｓｔｅｍ ｚ（登録商標）サーバ以外のサーバが、本発明の１以上の態様を含み、使用し、および／またはそこから利益を得ることができる。さらに、本明細書での例では、アダプタおよびＰＣＩハブはサーバの一部と見なされるが、他の実施形態においては、これらを必ずしもサーバの一部と見なす必要はなく、単にコンピューティング環境のシステム・メモリおよび／または他のコンポーネントに結合されていると見なすことができる。コンピューティング環境は、サーバである必要はない。さらに、変換テーブルについて説明されるが、いずれのデータ構造体を用いることもでき、テーブルという用語は、そのようなデータ構造体の全てを含むものである。さらにまた、アダプタはＰＣＩベースのものであるが、本発明の１以上の態様は、他のアダプタまたは他のＩ／Ｏコンポーネントと共に使用可能である。アダプタおよびＰＣＩアダプタは、単なる例である。さらに、本発明の思想から逸脱することなく、他のサイズのアドレス空間およびアドレス・テーブル、および／またはテーブルを用いることもできる。さらに、ＤＴＥは、より多くの、より少ない、および異なる情報を含んでもよい。さらにまた、本発明の１以上の態様を用いて、他のタイプのアドレスを変換することもできる。さらに、アドレス空間識別子および／またはリクエスタ識別子に関して、他の値を用いることができる。多くの他の変形が可能である。

さらに、他のタイプのコンピューティング環境が、本発明の１以上の態様から利益を得ることができる。一例として、システム・バスを通してメモリ要素に直接的にまたは間接的に結合された少なくとも２つのプロセッサを含む、プログラム・コードを格納および／または実行するのに適したデータ処理システムが使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行時に用いられるローカル・メモリと、大容量記憶装置と、実行時に大容量記憶装置からコードを取得しなければならない回数を減少させるために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリとを含む。

入力／出力即ちＩ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、親指ドライブ、および他のメモリ媒体等を含むが、これらに限定されるものではない）は、直接的に、または介在するＩ／Ｏコントローラを通して、システムに結合することができる。データ処理システムが、介在するプライベート・ネットワークまたは公衆ネットワークを通して、他のデータ処理システムまたはリモート・プリンタ若しくはストレージ装置に結合できるように、ネットワーク・アダプタをシステムに結合することもできる。モデム、ケーブル・モデムおよびイーサネット・カードは、利用可能なタイプのネットワーク・アダプタのほんの数例にすぎない。

図２５を参照すると、本発明の１以上の態様を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信状態にある１以上のＣＰＵ５００１に加えて、ストレージ媒体デバイス５０１１および他のコンピュータまたはＳＡＮ等と通信するためのネットワーク５０１０へのＩ／Ｏインターフェースを含む。ＣＰＵ５００１は、アーキテクチャ化された（architected）命令セットおよびアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Dynamic Address Translation、ＤＡＴ）５００３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、コンピュータ・メモリ５００２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ５００２とプロセッサ５００１との間に、キャッシュ５００９が用いられる。キャッシュ５００９は、１つより多いＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチおよびデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ５００９を介して、命令フェッチ・ユニット５００４により、命令がメモリ５００２からフェッチされる。命令は、命令デコード・ユニット５００６でデコードされ、命令実行ユニット５００８にディスパッチされる（幾つかの実施形態においては他の命令と共に）。一般的には、例えば、算術演算実行ユニット、浮動小数点実行ユニット、および分岐命令実行ユニットなどの幾つかの実行ユニット５００８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタまたはメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロードまたはストアする）場合、典型的には、ロード／ストア・ユニット５００５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路または内部のマイクロコード（ファームウェア）において、またはその両方の組み合わせによって実行することができる。

既述のように、コンピュータ・システムは、ローカル（または主）ストレージ内の情報、並びに、アドレッシング、保護、参照、および変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、および１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられた記憶位置を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データおよびプログラムを処理できるようになる前に、（入力装置から）データおよびプログラムの両方は、主ストレージにロードされる。

主ストレージは、キャッシュと呼ばれることもある、１以上のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵまたはＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成および別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより観察することはできない。

命令およびデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロックまたはキャッシュ・ライン（または短縮してライン）と呼ばれる、整数境界（integral boundary）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ若しくは命令キャッシュへのストレージのプリフェッチ、または、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ ＤＡＴＡおよびＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供することができる。

ストレージは、長い水平方向のビットの文字列と考えられる。大部分の操作において、ストレージへのアクセスは、左から右への順序で進む。ビットの文字列は、８ビット単位で分割される。８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本的な構成要素（building block）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、即ち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まり、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、または６４ビットである。

情報は、ストレージとＣＰＵまたはチャネル・サブシステムとの間で、一度に１バイトずつ、または１バイト・グループずつ伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙にまたは明示的に指定される。ＣＰＵ操作に用いられる場合、バイト・グループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、バイト・グループの中の各々において、ビットは、左から右の順序で番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、左端ビットは「上位（high-order）」ビットと呼ばれることがあり、右端ビットは「下位（low-order）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトの個々のビットに対して操作を行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、左から右に０から７までの番号が付けられる（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）において）。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１若しくは４０−６３の番号を付けることができ、または、３１ビット・アドレスの場合は１−３１若しくは３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数バイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のためおよび好ましくは訂正のために、各バイトまたはバイト・グループと共に、１以上の検査ビットが伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、または１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず明示的に記述される場合は、そのフィールドは可変長を有すると言われる。可変長オペランドは、１バイトのインクリメントにより変化し得る（または、一部の命令では、２バイトの倍数若しくは他の倍数）。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅が格納されるフィールドの長さを上回り得るとしても、指定されたフィールド内に含まれるバイトの記憶位置のコンテンツのみが置き換えられる。

特定の情報単位は、ストレージ内の整数境界上にあることになる。そのストレージ・アドレスがバイトでの単位での長さの倍数であるとき、境界は、情報単位に関して整数のものであると言われる。整数境界上にある２バイト、４バイト、８バイト、および１６バイトのフィールドには、特別な名称が与えられる。ハーフワード（halfword）は、２バイト境界上にある２個の連続したバイトのグループであり、これは、命令の基本的な構成要素である。ワード（word）は、４バイト境界上にある４個の連続したバイトのグループである。ダブルワード（doubleword）は、８バイト境界上にある８個の連続したバイトのグループである。クワッドワード（quadword）は、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、およびクワッドワードを示す場合、そのアドレスの２進表現は、それぞれ、右端の１個、２個、３個、または４個のビットが０になる。命令は、２バイトの整数境界上にあることになる。大部分の命令のストレージ・オペランドは、境界合わせ（boundary alignment）要件をもたない。

命令およびデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、ストアが、後にフェッチされる命令を変更するかどうかに関係なく、後に命令をフェッチするキャッシュ・ライン内にプログラムが格納される場合には、著しい遅延が生じることがある。

１つの実施形態において、本発明は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれる場合もあるが、そのいずれも本発明と整合性がある）により実施することができる。図２５を参照すると、本発明を具体化するソフトウェア・プログラム・コードは、典型的には、ホスト・システム５０００のプロセッサ５００１により、ＣＤ−ＲＯＭドライブ、テープドライブ、またはハードドライブといった長期ストレージ媒体デバイス５０１１からアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、またはＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、またはコンピュータ・メモリ５００２からユーザに分散させても、または、こうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネントおよび１以上のアプリケーション・プログラムの機能および相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、および／または、ネットワークを介してソフトウェア・コードを分散させる技術および方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

図２６は、本発明を実施することができる代表的なワークステーションまたはサーバ・ハードウェア・システムを示す。図１２のシステム５０２０は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、またはサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１以上のプロセッサ５０２６と、周知の技術に従ってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、およびフラッシュメモリのいずれかを含む）またはテープドライブを含むことができる、メモリ５０２５および長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、および／またはタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１以上のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーンまたはモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。

システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータまたはコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネットまたはモデムである。或いは、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）、またはシステム５０２１内のこうした他のコンピュータと関連付けることができ、または、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェアおよびソフトウェアは、当技術分野において周知である。

図２７は、本発明を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワークおよび有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１以上のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。

さらに図２７を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、またはアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、かつ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータまたはサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１以上のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｌａｔｉｏｎ社から入手可能なＩＢＭ ｅＳｅｒｖｅｒ（商標）Ｓｙｓｔｅｍ ｚ（登録商標）サーバを用いて実装することができる。

図２６および図２７を同時に参照すると、本発明を具体化することができるソフトウェア・プログラム・コードには、一般的に、ＣＤ−ＲＯＭドライブまたはハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、またはＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、またはメモリからユーザ５０５０、５０５１に分散させても、或いは、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

或いは、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネントおよび１以上のアプリケーション・プログラム５０３２の機能および相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、および／または、ネットワークを介してソフトウェア・コードを配布する技術および方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１またはレベル１）のキャッシュであり、メインストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。

図２８を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１以上のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、用いられる可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、または２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリおよびキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（snoop）」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、かつ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。

プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）プロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビットまたは２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（Reduced Instruction Set Computing、縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（Complex Instruction Set Computing、複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）の命令は、２バイト、４バイト、または６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作または分岐命令の分岐成立（Branch taken）操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すことまたはプログラム内でループすることを可能にする。

典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令（next sequential instruction）」、分岐成立命令のターゲット命令、またはコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。

次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、または実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、または他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。

プロセッサ５０２６は、典型的には、命令の機能を実行するための１以上の実行ユニット５０５７、５０５８、５０６０を有する。図２９を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、および他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、および除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、および排他的論理和（ＸＯＲ）、ローテート（ｒｏｔａｔｅ）およびシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コードおよび復旧サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。

例えばＡＤＤ命令は、算術および論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。

実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで第３オペランドは、第３のレジスタであってもまたは２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、および排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグエンディアン（Big Endian）（最下位のバイトが最も高いバイト・アドレスである）、またはリトルエンディアン（Little Endian）（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号および大きさ、１の補数、または２の補数とすることができる。２の補数における負の値または正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。

図３０を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件および投機された結果に基づいて、完了されるかまたは破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールドまたは即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、または他の回路５０７３と通信することができる。

例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外またはエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタまたはメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタの内容とを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、またはファームウェア・コード（マイクロコード、ピココード、またはライセンス内部コード（ＬＩＣ））単独でまたはその組み合わせで実施することができる。

プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタまたは専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１以上のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（implied register）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）の長変位ファシリティ（long displacement facility）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、またはレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、索引レジスタ、および即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（location）は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の記憶位置を意味する。

図３１を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９または別のメモリ５０５３の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９または別のメモリ５０５３の記憶位置から取得したデータをメモリ５０５３内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、または他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、かつ、パイプライン処理を順に行って操作をイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、および制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見えるようにする機能を提供する。

好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」および「実効アドレス（effective address）」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１以上の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブルおよびページ・テーブルを単独でまたは組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）では、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、および随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used）を含む種々の置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、およびメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。

Ｉ／Ｏユニット５０５４（図２８）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、およびネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（登録商標）によるＳｙｓｔｅｍ ｚ（登録商標）のようなメインフレームにおいては、チャネル・アダプタおよびオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。

さらに、他のタイプのコンピューティング環境が、本発明の１以上の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、およびアーキテクチャ化されたレジスタを含む）またはそのサブセットをエミュレートする（例えば、プロセッサおよびメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェアまたは他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することができたとしても、エミュレータの１以上のエミュレーション機能nにより、本発明の１以上の態様が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令または操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令または操作を実施する。

エミュレーション環境においては、ホスト・コンピュータは、例えば、命令およびデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、またはデコード・ユニットにより判断されるように、何らかのタイプの算術演算または論理演算を実行することを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１以上のサブルーチンとして実装される。

より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）のＩＢＭ（登録商標）サーバにおいて、または代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存のおよび将来のＩＢＭ（登録商標）メインフレーム・サーバにおいて、および、ＩＢＭ（登録商標）の他のマシン（例えば、Ｐｏｗｅｒ ＳｙｓｔｅｍｓサーバおよびＳｙｓｔｅｍ ｘ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（商標）などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘを実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘを用いること、並びに、一般に実行がエミュレーション・モードにある、Ｈｅｒｃｕｌｅｓ（www.hercules-390.orgを参照されたい）、またはＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）（www.funsoft.comを参照されたい）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。

ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェアまたはネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１以上のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１以上のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システムおよびエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブルおよびページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、およびＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システムまたはエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにしなければならない。

エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサ１の機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチンまたはドライバにおいて、或いは好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。種々のソフトウェアおよびハードウェア・エミュレーションの特許には、これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献４、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献５、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献７、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献８、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献９、および他の多くが挙げられ、これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。

図３２において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（または仮想ホスト・プロセッサ）であり、かつ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、かつ、エミュレーション・プロセッサ５０９３は、シーケンスおよびアクセス／デコード・ルーチンにおいて取得される１以上の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンスおよびアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、およびＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、および仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェアおよびオフ・ロード・エンジンを設けることもできる。

本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図したものではない。本明細書で用いられる場合、単数形「１つの（a）」、「１つの（an）」および「その（the）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。「含む（comprise）」および／または「含んでいる（comprising）」という用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、および／またはコンポーネントの存在を指示するが、１以上の他の特徴、整数、ステップ、動作、要素、コンポーネント、および／またはそれらの群の存在または追加を排除するものではないこともさらに理解されるであろう。

以下の特許請求の範囲に存在する場合、「手段またはステップと機能との組合せ（ミーンズまたはステップ・プラス・ファンクション）」要素の対応する構造、材料、動作および均等物は、明確に特許請求された他の請求要素と共に機能を実行するための任意の構造体、材料、または行為を含むことを意図したものである。本発明の説明は、例証および説明のためだけに提示されたものであり、網羅的であることまたは本発明を開示した形態に限定することを意図したものではない。当業者には、本発明の範囲および思想から逸脱しない多くの修正物および変形物が明らかとなるであろう。実施形態は、本発明の原理および実際の用途を最もよく説明するため、および、当業者が、企図した特定の用途に適するように種々の修正を有する種々の実施形態に関して本発明を理解することができるように、選択され記述された。

Claims (14)

1. コンピューティング環境のシステム・メモリの管理を容易にする方法であって、
   １つのアダプタをイネーブルにするために論理プロセッサ呼び出し（ＣＬＰ）命令を実行すること及び前記アダプタに割り当てられる多数のダイレクト・メモリ・アクセス（ＤＭＡ）アドレス空間を要求することに応答して、前記１つのアダプタのための、前記ＣＬＰ命令によって要求される複数のＤＭＡアドレス空間をイネーブルにするステップであって、前記ＣＬＰ命令は前記１つのアダプタを識別する機能ハンドルを含み、前記機能ハンドルはアダプタがイネーブルにされていないインジケータを有し、前記１つのアダプタのためにイネーブルされた一つのＤＭＡアドレス空間が、当該アドレス空間に関連付けられた変換テーブルの一組を有し、且つ、前記１つのアダプタのためのイネーブルにされた他の一つのＤＭＡアドレス空間が、当該他のアドレス空間に関連付けられた変換テーブルの他の一組を有し、前記変換テーブルの他の一組が前記変換テーブルの前記一組と異なる、前記イネーブルにするステップと、
   アドレス変換パラメータ登録操作を指定するＰＣＩ機能制御修正（ＭＰＦＣ）命令を実行することに応答して、前記１つのアダプタについてイネーブルにされた前記複数のＤＭＡアドレス空間のうちの第１のＤＭＡアドレス空間を定めるステップと、
   システム・メモリにアクセスするための要求を前記１つのアダプタから受信するステップと、
   前記要求内において与えられるリクエスタ識別子及びアドレス空間識別子を使用して、前記アクセスにおいて用いられる前記ＤＭＡアドレス空間を選択するステップであって、前記ＤＭＡアドレス空間は、前記１つのアダプタについてイネーブルにされた前記複数のＤＭＡアドレス空間から選択される、前記選択するステップと
   を含む、前記方法。
2. 前記アドレス空間識別子は１以上のビットを含み、
   前記方法は、
   グループに照会するためのＣＬＰ命令を実行することに応答して、前記１つのアダプタにより提供されるアドレスのどの１以上のビットが、前記アドレス空間識別子の前記１以上のビットであるかを判断するステップ
   をさらに含む、請求項１に記載の方法。
3. 前記使用することは、
   前記リクエスタ識別子及びアドレス空間識別子を使用して、前記１つのアダプタに関連付けられたデータ構造体内のエントリを見つけ出すこと
   を含み、
   前記エントリは、前記アドレス空間に関する１以上の特性を提供する、
   請求項１に記載の方法。
4. 前記エントリは、前記１つのアダプタ及び前記システム・メモリに接続された入力／出力ハブのデバイス・テーブル内に配置される、請求項３に記載の方法。
5. 前記方法は、
   １以上のアドレス変換テーブルを前記アドレス空間に関連付けるステップ
   をさらに含み、
   前記１以上のアドレス変換テーブルは第１の形式のものである、
   請求項１に記載の方法。
6. 前記１つのアダプタのための別のアドレス空間を選択するステップと、
   １以上の他のアドレス変換テーブルを前記別のアドレス空間に関連付けるステップと
   をさらに含み、
   前記１以上の他のアドレス変換テーブルは第２の形式のものであり、前記第２の形式は前記第１の形式とは異なる、
   請求項５に記載の方法。
7. 前記第１の形式はアドレス変換形式の第１の変形を含み、
   前記第２の形式は前記アドレス変換形式の第２の変形を含む、
   請求項６に記載の方法。
8. 前記第２の形式は、前記第１の形式とは異なるタイプのアドレス変換形式のものである、請求項６に記載の方法。
9. 前記１つのアダプタは１又は複数のアダプタ機能を含み、
   前記要求は前記アダプタ機能から受信され、前記アダプタ機能は当該アダプタ機能に割り当てられた複数のアドレス空間を有する、
   請求項１に記載の方法。
10. 前記アドレス空間識別子は前記要求内で提供されるアドレスのビットを含み、
    前記ビットの第１の値は、前記リクエスタ識別子と組み合わされて第１のアドレス空間を示し、
    前記ビットの第２の値は、前記リクエスタ識別子と組み合わされて第２のアドレス空間を示す、
    請求項１に記載の方法。
11. 前記アドレス空間識別子は、前記要求において提供される前記アドレスの１以上のビットを含む、請求項１に記載の方法。
12. 前記１つのアダプタから別の要求を受信するステップと、
    前記別の要求において提供される別のリクエスタ識別子及び別のアドレス空間識別子を使用して、別のアドレス空間を選択するステップと
    をさらに含み、
    前記アドレス空間は、当該アドレス空間に関連付けられた第１のアドレス変換形式を有し、
    前記別のアドレス空間は、当該別のアドレス空間に関連付けられた第２のアドレス変換形式を有し、
    前記第１のアドレス変換形式は前記第２のアドレス変換形式とは異なる、
    請求項１に記載の方法。
13. 請求項１〜１２のいずれか一項に記載の方法の各ステップを実行するように適合された手段を備えているシステム。
14. コンピュータに、請求項１〜１２のいずれか一項に記載の方法の各ステップを実行させるコンピュータ・プログラム。

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