JP5671614B2 - アダプタ割り込み要求が処理される速度の制御 - Google Patents

Description

本発明は、一般に、コンピューティング環境における割り込み処理に関し、具体的には、コンピューティング環境のアダプタから生成される割り込み要求の処理の制御に関する。

ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に基づくもののような幾つかのコンピューティング環境においては、入力／出力（Ｉ/Ｏ）アダプタによって要求される割り込みが、割り込みサブクラスに割り当てられる。これらのサブクラスは、例えば、プロセッサのオペレーティング・システムにより処理するために割り込みを優先順位付けする際に用いられる。

コンピューティング環境のプロセッサが割り込みサブクラス（ＩＳＣ）の割り込みを処理するために、そのサブクラスに関してプロセッサがイネーブルにされる。イネーブルにされると、プロセッサは、そのサブクラスの割り込みを処理できるが、イネーブルにされていない他のサブクラスの割り込みは処理できない。１つのサブクラスに関して複数のプロセッサをイネーブルにすることができ、したがって、複数のプロセッサが、１つの所定のサブクラスに関する割り込みを同時に処理することができる。

Ｃｏｎｎｏｒ他による「Ｍｅｔｈｏｄ， Ｓｙｓｔｅｍ， ａｎｄ Ａｒｔｉｃｌｅ ｏｆ Ｍａｎｕｆａｃｔｕｒｅ ｆｏｒ Ａｄｊｕｓｔｉｎｇ Ｉｎｔｅｒｒｕｐｔ Ｌｅｖｅｌｓ」という名称の２００６年６月２０日発行の特許文献１において、割り込みレベルを調整するための方法、システム及び製造物品が提供される。コンピュータ・デバイスにおける現在のシステムの割り込み速度が求められ、ここで、現在のシステム割り込み速度は、複数の割り込み生成エージェントからの割り込み速度の合計である。現在のシステム割り込み速度は、コンピュータ・デバイスと関連した少なくとも１つの閾値割り込み速度と比較される。この比較に基づいて、複数の割り込み生成エージェントのうちの１つの割り込み生成エージェントにおいて、割り込み緩和レベルが調整される。

Ｍａｒｍａｓｈ他による「Ｉｎｔｅｒｒｕｐｔ Ｐｒｏｃｅｓｓｉｎｇ Ｓｙｓｔｅｍ」という名称の２００８年７月８日発行の特許文献２は、各々が、異なる割り込み・クラスに対応する、割り込み保持レジスタを有する割り込み処理システムについて記載する。書き込みキューが、割り込み保持レジスタにより要求されるサービスをポストする。割り込みベクトル・レジスタは、異なる割り込み・クラスに対応するビット位置を有する。読み出しキューは、複数の割り込み保持レジスタ及び割り込みベクトル・レジスタに結合された入力を有する。（ａ）割り込みがいつ書き込み仲裁手段からプロセッサに送られたかを示し、（ｂ）こうした送られた割り込みの割り込みクラスを検出し、（ｃ）割り込みベクトル・レジスタ内の検出された割り込みクラスに対応するビット位置の１つが、こうした検出された割り込みクラスに対するサービス要求を示す状態を格納するのを可能にし、（ｄ）割り込みベクトル・レジスタ内に格納されたデータが、読み出しキュー及び仲裁手段セレクタを通してプロセッサに送られるようにするために、検出論理が、書き込み及び読み出しキューにより与えられる仲裁手段（arbiter）とプロセッサとの間に結合される。

Ｏｌｅｓｅｎ他による「Ｉｎｔｅｒｒｕｐｔ Ｐａｃｉｎｇ ｉｎ Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｕｎｉｔ」という名称の、２００３年９月２日発行の特許文献３において、データ転送ユニットがＣＰＵに対して生成する割り込みの数を制御するための装置及び方法が開示される。ペーシング（pacing）ユニットを用いて、データ転送ユニットからＣＰＵまでの試みられたデータ転送（イベント）を登録し、この値をユーザ定義の閾値制限と比較する。イベントの数が閾値制限に達すると、ＣＰＵに対して割り込みが生成される。

米国特許第７，０６５，５９８号明細書 米国特許第７，３９８，３４３号明細書 米国特許第６，６１５，３０５号明細書 米国特許第５，５５１，０１３号明細書 米国特許第６，００９，２６１号明細書 米国特許第５，５７４，８７３号明細書 米国特許第６，３０８，２５５号明細書 米国特許第６，４６３，５８２号明細書 米国特許第５，７９０，８２５号明細書

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ出版番号ＳＡ２２−７８３２−０７、２００９年２月 「ｚ／ＶＭ：Ｒｕｎｎｉｎｇ Ｇｕｅｓｔ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍｓ」、ＩＢＭ出版物、Ｎｏ．ＳＣ２４−５９９７−０２、２００１年１０月 「ｚ／ＶＭ：Ｇｅｎｅｒａｌ Ｉｎｆｏｒｍａｔｉｏｎ Ｍａｎｕａｌ」、ＩＢＭ出版物、Ｎｏ．ＧＣ２４−５９９１−０５、２００３年５月

コンピュータ環境において割り込み処理を制御するための方法を提供する。

本発明の一態様によると、１つの所定の割り込みサブクラスに関して、幾つのプロセッサが割り込みを同時に処理しているかを制御するため、及び／又は、割り込みが処理される速度を制御するための能力が提供される。

マルチプロセッサ・コンピューティング環境において割り込み処理を制御するための、請求項１に記載の方法及び対応するコンピュータ・プログラム製品を提供することにより、従来技術の欠点が克服され、利点がもたらされる。

本発明の１つ又は複数の態様が、本明細書の最後にある特許請求の範囲において、例として具体的に示され、明確に特許請求されている。本発明の前記及び他の目的、特徴、並びに利点は、添付図面と関連して用いられる以下の詳細な説明から明らかである。

本発明の１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の一実施形態を示す。 本発明の一態様による、ホストが１つ又は複数のゲストを実行している中央演算処理コンプレックスの一実施形態を示す。 本発明の一態様による、図１のシステム・メモリ及びＩ／Ｏハブの更なる詳細の一実施形態を示す。 本発明の一態様による、図１のシステム・メモリ及びＩ／Ｏハブの更なら詳細の別の実施形態を示す。 本発明の一態様に従って用いられるゲスト・アダプタ割り込みテーブル（ＧＡＩＴ）のエントリの一実施形態を示す。 本発明の一態様に従って用いられるゲスト割り込み状態領域（ＧＩＳＡ）の一実施形態を示す。 本発明の一態様に従って用いられるアダプタ割り込み転送テーブル（ＡＩＦＴ）のエントリの一実施形態を示す。 本発明の一態様による、アダプタから受信したメッセージ信号割り込みを処理するための論理の概要の一実施形態を示す。 本発明の一態様による、種々の割り込み処理モード間の遷移を示す状態図の一例を示す。 本発明の一態様に従って用いられる割り込み制御設定命令（Set InterruptionControl）の一実施形態を示す。 本発明の一態様による、図１０の割り込み制御設定命令により用いられるフィールドのコンテンツの例を示す。 本発明の一態様による、図１０の割り込み制御設定命令により用いられるフィールドのコンテンツの例を示す。 本発明の一態様による、図１０の割り込み制御設定命令により用いられるフィールドのコンテンツの例を示す。 本発明の一態様に従って用いられるアダプタ割り込みパラメータ・ブロック（ＡＩＰＢ）の一例を示す。 本発明の一態様による、割り込みが処理される速度を制御するための論理の一実施形態を示す。 本発明の一態様による、ゲストにより割り込みが処理される速度を制御するための論理の一実施形態を示す。 本発明の一態様による、仮想環境における１つのモードから別のモードへの遷移をさらに示す、図９の状態遷移図の一実施形態を示す。 本発明の一態様に従って用いられるＰＣＩ機能制御修正（Modify PCI FunctionControls）命令の一実施形態を示す。 本発明の一態様による、図１８のＰＣＩ機能制御修正命令により用いられるフィールドの一実施形態を示す。 本発明の一態様による、図１８のＰＣＩ機能制御修正命令により用いられる別のフィールドの一実施形態を示す。 本発明の一態様に従って用いられる機能情報ブロック（ＦＩＢ）のコンテンツの一実施形態を示す。 本発明の一態様による、ＰＣＩ機能制御修正命令の論理の概要の一実施形態を示す。 本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるアダプタ割り込み登録操作（register adapter interruptions operation）と関連付けられた論理の一実施形態を示す。 本発明の一態様による、ＰＣＩ機能制御修正命令により指定することができるアダプタ割り込み登録解除操作（unregister adapter interruptions operation）と関連付けられた論理の一実施形態を示す。 本発明の一態様に従って用いられる論理プロセッサ呼び出し（Call LogicalProcessor）命令の一実施形態を示す。 本発明の一態様による、リスト操作に関する、図２５の論理プロセッサ呼び出し命令により用いられる要求ブロックの一実施形態を示す。 本発明の一態様による、図２６のリスト操作に関する応答ブロックの一実施形態を示す。 本発明の一態様に従って用いられる機能リスト・エントリの一実施形態を示す。 本発明の一態様による、機能照会（query function）操作に関する、図２５の論理プロセッサ呼び出し命令により用いられる要求ブロックの一実施形態を示す。 本発明の一態様による、図２９の機能照会操作に関する応答ブロックの一実施形態を示す。 本発明の一態様による、グループ照会（query group）操作に関する、図２５の論理プロセッサ呼び出し命令により用いられる要求ブロックの一実施形態を示す。 本発明の一態様による、図３１のグループ照会操作に関する応答ブロックの一実施形態を示す。 本発明の１つ又は複数の態様を組み込む、コンピュータ・プログラム製品の一実施形態を示す。 本発明の１つ又は複数の態様を組み込み、用いるためのホスト・コンピュータ・システムの一実施形態を示す。 本発明の１つ又は複数の態様を組み込み、用いるためのコンピュータ・システムの更に別の例を示す。 本発明の１つ又は複数の態様を組み込み、用いるためのコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 本発明の１つ又は複数の態様を組み込み、用いるためのコンピュータ・システムの種々の要素の一実施形態を示す。 本発明の１つ又は複数の態様を組み込み、用いるための、図３７のコンピュータ・システムの実行ユニットの一実施形態を示す。 本発明の１つ又は複数の態様を組み込み、用いるための、図３７のコンピュータ・システムの分岐ユニットの一実施形態を示す。 本発明の１つ又は複数の態様を組み込み、用いるための、図３７のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す。 本発明の１つ又は複数の態様を組み込み、用いるためのエミュレートされたホスト・コンピュータ・システムの一実施形態を示す。

本発明の態様によると、割り込み要求を処理する速度を制御するための能力が提供される。この制御は、割り込み処理を行うためのプロセッサの数を管理することを含む。

割り込みを要求するために、一例においては、割り込みは、メッセージ信号割り込み（Message signaled interruption、ＭＳＩ）要求を発行する。次に、ＭＳＩ要求は、入力／出力（Ｉ／Ｏ）アダプタ・イベント通知に変換され、そこで、１つ又は複数の特定のインジケータが設定され、割り込みをオペレーティング・システム（又は、他のプログラム等のような他のソフトウェア）に対して提示する要求が作成される。本明細書で用いられるオペレーティング・システムという用語は、オペレーティング・システム・デバイス・ドライバを含む。

一実施形態においては、１つ又は複数のアダプタからの複数の割り込み要求（例えば、ＭＳＩ）が融合されて、オペレーティング・システムに対する単一の割り込みになるが、それぞれ設定されたインジケータを有している。例えば、Ｉ／Ｏハブが既にＭＳＩ要求を受信しており、ＣＰＵに対する割り込み要求を提供しており、かつ、割り込みが依然として保留状態である場合に、ハブが１つ又は複数の他のＭＳＩを受信した場合は、ＣＰＵは付加的な割り込みを提示しない。１つの割り込みが複数のＭＳＩ要求に置き換わり、それらを表す。しかしながら、各々の付加的な要求と関連した１つ又は複数のインジケータが依然として設定される。

オペレーティング・システムへの割り込みの提示に応答して、別の割り込みを提示することができる。この割り込みは、同じＣＰＵ又は別のＣＰＵによって処理することができる、したがって、複数のＣＰＵにより同時に処理される複数の要求が存在し得る。

本発明の一態様によると、アダプタ機能からのアダプタ割り込み要求の配信を抑制するために制御がもたらされる。例えば、アダプタ割り込みがオペレーティング・システムに提示されるのに応答して、他の割り込みは抑制されるが、これらの抑制された割り込みに応答して、インジケータが設定される。抑制は、例えば、オペレーティング・システムが、仮にあったとしたら、インジケータを処理する際に、付加的なプロセッサ（例えば、ＣＰＵ）が必要とされることを決定する（例えば、アダプタ割り込みの速度が所定の閾値を上回る）まで続行される。或いは、全てのインジケータが処理され、オペレーティング・システムがそのイベントの処理を完了した場合、オペレーティング・システムは、もはや抑制を必要としないと判断し得る。そうした時点で、更なる割り込みが再び許容される。

本明細書で用いられる「アダプタ」という用語は、任意のタイプのアダプタ（例えば、ストレージ・アダプタ、ネットワーク・アダプタ、処理アダプタ、暗号化アダプタ、ＰＣＩアダプタ、他のタイプの入力／出力アダプタ等）を含む。一実施形態においては、アダプタは、１つのアダプタ機能を含む。しかしながら、他の実施形態においては、アダプタは、複数のアダプタ機能を含み得る。本発明の１つ又は複数の態様は、アダプタが１つのアダプタ機能を含もうと、複数のアダプタ機能を含もうと適用可能である。さらに、特に断りのない限り、本明細書で提示される例において、アダプタは、アダプタ機能（例えば、ＰＣＩ機能）と交換可能に用いられる。

本発明の１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の一実施形態が、図１を参照して説明される。一例において、コンピューティング環境１００は、インターナショナル・ビジネス・マシーンズ・コーポレーションが提供するＳｙｓｔｅｍ ｚ（登録商標）サーバである。Ｓｙｓｔｅｍ ｚ（登録商標）は、インターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に基づいている。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）に関する詳細は、非特許文献１において説明される。ＩＢＭ（登録商標）、Ｓｙｓｔｅｍ ｚ（登録商標）、及びｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。本明細書で用いられる他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーション又は他の会社の登録商標、商標、又は製品名であり得る。

一例において、コンピューティング環境１００は、メモリ・コントローラ１０６を介して、システム・メモリ１０４（主メモリとしても知られる）に結合された１つ又は複数の中央演算処理装置（ＣＰＵ）１０２を含む。システム・メモリ１０４にアクセスするために、中央演算処理装置１０２は、システム・メモリにアクセスするのに用いられるアドレスを含む読み出し要求又は書き込み要求を発行する。要求内に含まれるアドレスは、典型的には、システム・メモリにアクセスするのに直接使用できず、したがって、そのアドレスは、システム・メモリにアクセスするのに直接使用可能なアドレスに変換される。アドレスは、変換機構（ＸＬＡＴＥ）１０８を介して変換される。例えば、アドレスは、例えば、動的アドレス変換（ＤＡＴ）を用いて、仮想アドレスから実アドレス又は絶対アドレスに変換される。

（必要に応じて変換された）アドレスを含む要求は、メモリ・コントローラ１０６により受信される。一例において、メモリ・コントローラ１０６は、ハードウェアからなり、システム・メモリへのアクセスに対する仲裁を行うため、及び、メモリの一貫性を保持するために用いられる。この仲裁は、ＣＰＵ１０２から受信した要求、及び、１つ又は複数のアダプタ１１０から受信した要求に対して行われる。中央演算処理装置と同様に、アダプタは、要求をシステム・メモリ１０４に発行して、システム・メモリへのアクセスを獲得する。

一例において、アダプタ１１０は、１つ又は複数のＰＣＩ機能を含む、周辺装置相互接続（Peripheral Component Interconnect、ＰＣＩ）又はＰＣＩエクスプレス（Peripheral Component Interconnect express、ＰＣＩｅ）アダプタである。ＰＣＩ機能は要求を発行し、要求は、１つ又は複数のスイッチ（例えばＰＣＩｅスイッチ）１１４を介して、入力／出力ハブ１１２（例えばＰＣＩハブ）に送られる。一例において、入力／出力ハブは、１つ又は複数の状態マシンを含む、ハードウェアを含む。

入力／出力ハブは、例えば、スイッチから要求を受信するルート・コンプレックス１１６を含む。要求は、例として、ダイレクト・メモリ・アクセス（ＤＭＡ）を実施し、又はメッセージ信号割り込み（ＭＳＩ）を要求するのに用いられる入力／出力アドレスを含む。このアドレスは、ＤＭＡ又はＭＳＩ要求のために用いられる情報にアクセスするアドレス変換及び保護ユニット１１８に与えられる。

ＤＭＡ操作の場合、アドレス変換及び保護ユニット１１８は、アドレスを、システム・メモリにアクセスするのに使用可能なアドレスに変換することができる。次いで、変換されたアドレスを含む、アダプタから開始された要求は、例えば、Ｉ／Ｏ・メモリ間バス１２０を介して、メモリ・コントローラ１０６に与えられる。メモリ・コントローラはその仲裁を行い、適切な時期に、変換されたアドレスを有する要求をシステム・メモリに転送する。

本明細書で述べるように、ＭＳＩ要求の場合は、ＭＳＩ要求のＩ／Ｏアダプタ・イベント通知への変換を容易にするために、アドレス変換及び保護ユニット１１８内の情報が取得される。

更に別の実施形態において、１つ又は複数の中央演算処理装置１０２に加えて又はその代わりに、図２に示されるもののような中央演算処理コンプレックスが、メモリ・コントローラ１０６に結合される。この特定の例においては、中央演算処理コンプレックス１５０は、仮想マシン・サポートを提供する。中央演算処理コンプレックス１５０は、例えば、１つ又は複数の仮想マシン１５２と、１つ又は複数の中央プロセッサ１５４と、少なくとも１つのハイパーバイザ１５６とを含み、その各々が以下で説明される。

中央演算処理コンプレックスの仮想マシン・サポートは、各々がｚ／Ｌｉｎｕｘなどのゲスト・オペレーティング・システム１５８を実行することができる多数の仮想マシンを動作させる能力を提供する。各々の仮想マシン１５２は、別個のシステムとして機能することができる。つまり、各々の仮想マシンを、独立してリセットし、ゲスト・オペレーティング・システムを実行し、異なるプログラムで動作することができる。仮想マシン内で実行されるオペレーティング・システム又はアプリケーション・プログラムは、十分かつ完全なシステムにアクセスできるように見えるが、実際は、その一部しか使用可能でない。

この特定の例では、仮想マシンのモデルはＶ＝Ｖモデルであり、仮想マシンのメモリは、実メモリではなく仮想メモリによってバックアップされる。各々の仮想マシンは、仮想線形メモリ空間を有する。物理リソースは、ＶＭハイパーバイザのようなハイパーバイザ１５６に所有され、共用物理リソースは、それぞれの処理要求に応じるために、必要に応じて、ゲスト・オペレーティング・システムにディスパッチされる。このＶ＝Ｖ仮想マシン・モデルは、典型的には、多数のゲストにより、ハイパーバイザがハードウェア・リソースを単に区分化し、これを構成されたゲストに割り当てることが妨げられるので、ゲスト・オペレーティング・システムと物理的な共用マシン・リソースとの間の対話がＶＭハイパーバイザによって制御されると仮定する。Ｖ＝Ｖモデルの１つ又は複数の態様は、非特許文献２にさらに記載されている。

中央プロセッサ１５４は、仮想マシンに割り当てることができる物理プロセッサ・リソースである。例えば、仮想マシン１５２は、１つ又は複数の論理プロセッサを含み、その各々は、仮想マシンに動的に割り当てることができる物理プロセッサ・リソース１５４の全て又は割り当て分（share）を表す。仮想マシン１５２は、ハイパーバイザ１５６によって管理される。例として、ハイパーバイザは、プロセッサ１５４上で実行されるファームウェアで実装するか、又はマシン上で実行されるホスト・オペレーティング・システムの一部とすることができる。一例において、ハイパーバイザ１５６は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションが提供するｚ／ＶＭ（登録商標）などのＶＭハイパーバイザである。ｚ／ＶＭ（登録商標）の一実施形態は、非特許文献３に記載されている。

本明細書で用いられるファームウェアは、例えば、プロセッサのマイクロコード、ミリコード、及び／又はマクロコードを含む。ファームウェアは、例えば、より上位レベルのマシン・コードの実装に用いられる、ハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコード、又は基礎をなすハードウェアに特有のマイクロコードとして配信される独自のコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。

図１及び図２を参照すると、１つ又は複数のアダプタは、メッセージ信号割り込み（ＭＳＩ）を発行することができる。これらの割り込みは、１つ又は複数のオペレーティング・システムへのＩ／Ｏアダプタ・イベント通知に変換され、そこで、インジケータが設定され、１つ又は複数の割り込みが要求される。オペレーティング・システムは、ゲスト、又はホスト（例えば、ｚ／ＶＭ（登録商標））により実行されるゲスト・オペレーティング・システムではないオペレーティング・システムとすることができる。図３−図４を参照して説明されるように、この処理を容易にするために、Ｉ／Ｏハブ及びメモリ内の種々のデータ構造体が用いられる。

特に、図３は、ゲストではないオペレーティング・システムへのアダプタ・イベント通知を提示するために用いられる構造体の一実施形態を示し、図４は、ゲストへのアダプタ・イベント通知を提示するために用いられる構造体の一実施形態を示す。これらの図においては、メモリ・コントローラは図示されないが、これを用いてもよい。Ｉ／Ｏハブは、直接的に又はメモリ・コントローラを介して、システム・メモリ及び／又はプロセッサ２５４に結合することができる。

図３を参照すると、一例において、システム・メモリ１０４は、割り込み処理を容易にするのに使用可能な１つ又は複数のデータ構造体を含む。この例において、システム・メモリ１０４は、特定のアダプタと関連した、アダプタ割り込みビット・ベクトル（ＡＩＢＶ）２００及び随意的なアダプタ割り込みサマリ・ビット（ＡＩＳＢ）２０２を含む。各アダプタについて、１つのＡＩＢＶ及び対応するＡＩＳＢが存在し得る。

一例において、アダプタ割り込みビット・ベクトル２００は、アダプタ（例えば、ＰＣＩ機能）と関連した、主ストレージ内の１つ又は複数のインジケータ（例えば、ビット）の一次元アレイである。アダプタ割り込みビット・ベクトル内のビットは、ＭＳＩベクトル数を表す。ＡＩＢＶにおいて１に設定されたビットは、関連したアダプタについての条件、又はイベントのタイプを示す。ＰＣＩ機能の例では、関連したＡＩＢＶ内の各ビットは、ＭＳＩベクトルに対応する。したがって、ＰＣＩ機能が１つのＭＳＩベクトルのみをサポートしている場合、そのＡＩＢＶは単一ビットを含み、ＰＣＩ機能が複数のＭＳＩベクトルをサポートしている場合、そのＡＩＢＶは、ＭＳＩベクトル毎に１ビットを含む。図３に示される例では、ＰＣＩ機能は複数のＭＳＩベクトルをサポートし（例えば、３つ）、したがって、ＡＩＢＶ２００内には複数のビットが存在する（例えば、３つ）。各ビットは特定のイベントに対応し、例えば、ＡＩＢＶのビット０は、１に設定されたとき、完了した操作を示し、ＡＩＢＶのビット１は、１に設定されたとき、エラー・イベントに対応する等である。示されるように、この例では、ビット１が設定される。

１つの特定の例では、命令（例えば、ＰＣＩ機能制御修正（Modify PCI Function Controls）命令）を用いて、ＰＣＩ機能についてのＡＩＢＶを指定する。具体的には、命令は、オペレーティング・システムにより発行され、プロセッサにより実行され、ＰＣＩ機能の識別情報（identity）、ＡＩＢＶを含む領域の主ストレージ位置、その位置からＡＩＢＶの第１のビットまでのオフセット、及びＡＩＢＶを構成するビット数を指定する。ＡＩＢＶは、任意のバイト境界及び任意のビット境界上に割り当てることができる。これにより、複数のアダプタのＡＩＢＶを連続したビット及びバイト範囲に詰め込む、オペレーティング・システムの融通性が可能になる。

一例において、ＰＣＩ機能の識別情報は、機能ハンドル内に含まれる。機能ハンドルは、例えば、ＰＣＩ機能ハンドルがイネーブルにされているかどうかを示すイネーブル・インジケータ、機能を識別するＰＣＩ機能番号（これは、静的識別子であり、特定のエントリを探索するための機能テーブル内への索引付けとして用いることができる）、及びこの機能ハンドルの特定のインスタンスを示すインスタンス番号を含む。例えば、機能ハンドルがイネーブルにされる度に、インスタンス番号がインクリメントされて、新しいインスタンス番号を提供する。機能ハンドルは、１つ又は複数のエントリを含む機能テーブル内の機能テーブル・エントリを見つけ出すために用いられる。例えば、機能ハンドルの１つ又は複数のビットを機能テーブルへの索引として使用して、特定の機能テーブル・エントリを見つけ出す。機能テーブル・エントリは、その関連したＰＣＩ機能に関する情報を含む。例えば、機能テーブル・エントリは、関連したアダプタ機能の状態に関する種々のインジケータを含むことができ、かつ、このアダプタ機能についてのデバイス・テーブル・エントリを見つけ出すのに用いられる１つ又は複数のデバイス・テーブル・エントリ索引を含むことができる。デバイス・テーブル・エントリは、それぞれのアダプタ機能（例えば、アドレス変換、割り込み処理）のための特定のサービスを提供するために用いられる情報を含む。（一実施形態においては、オペレーティング・システムに対して、ハンドルは、単にアダプタの内部識別子（opaque identifier）である。）

ＡＩＢＶに加えて、この例では、アダプタと関連した単一のインジケータ（例えば、ビット）を含む、アダプタについてのＡＩＳＢ２０２が存在する。１であるＡＩＳＢは、ＡＩＳＢと関連したＡＩＢＶにおいて、１つ又は複数のビットが１に設定されたことを示す。ＡＩＳＢは随意的なものであり、各アダプタについて１つ、選択されたアダプタの各々について１つ、又はアダプタのグループについて１つあってもよい。

ＰＣＩ機能についての１つの特定の実装においては、命令（例えば、ＰＣＩ機能制御修正命令）を用いて、ＰＣＩ機能についてのＡＩＳＢを指定する。具体的には、命令は、オペレーティング・システムにより発行され、かつ、ＰＣＩ機能（例えば、ハンドル）の識別情報、ＡＩＳＢを含む領域の主ストレージ位置、その位置からＡＩＳＢまでのオフセット、及び、サマリ・ビットが存在することを示すアダプタ割り込みサマリ通知イネーブルメント制御を指定する。ＡＩＳＢは、任意のバイト境界及び任意のビット境界上に割り当てることができる。これにより、複数のアダプタのＡＩＳＢを連続したビット及びバイト範囲に詰め込む、オペレーティング・システムの融通性が可能になる。

オペレーティング・システムは、単一のＡＩＳＢを複数のＰＣＩ機能に割り当てることもできる。これにより、複数のＡＩＢＶが単一のサマリ・ビットと関連付けられる。したがって、１であるそうしたＡＩＳＢは、オペレーティング・システムが複数のＡＩＢＶを走査しなければならないことを示す。

一例において、ＡＩＢＶ及びＡＩＳＢは、Ｉ／Ｏハブ１１２内に配置されたデバイス・テーブル２０８のデバイス・テーブル・エントリ２０６内に位置するアドレスにより指し示される。一例において、デバイス・テーブル２０８は、Ｉ／Ｏハブのアドレス変換・保護ユニット内に配置される。

デバイス・テーブル２０８は、その各々が特定のアダプタ機能２１０に割り当てられている１つ又は複数のエントリ２０６を含む。デバイス・テーブル・エントリ２０６は多数のフィールドを含み、これらのフィールドは、例えば上述の命令を用いてポピュレートすることができる。１つ又は複数のフィールドの値は、ポリシー及び／又は構成に基づくことができる。フィールドの例は、次のものを含むことができる。：すなわち、
割り込みサブクラス（ＩＳＣ）２１４：割り込みについての割り込みサブクラスを示す。ＩＳＣは、オペレーティング・システムが割り込みを処理する優先順位と関連付けることができる、マスク可能なアダプタ割り込みのクラスを識別する。
ＡＩＢＶアドレス（＠）２１６：例えば、このデバイス・テーブル・エントリに割り当てられた特定のアダプタ機能についてのＡＩＢＶを含むストレージ位置の開始部の絶対アドレスを提供する。
ＡＩＢＶオフセット２１８：ＡＩＢＶの開始部に対する主ストレージ位置へのオフセットである。
ＡＩＳＢアドレス（＠）２２０：オペレーティング・システムがＡＩＢＶを指定している場合に、例えば、このＰＣＩ機能についてのＡＩＳＢを含むストレージ位置の開始部の絶対アドレスを提供する。
ＡＩＳＢオフセット２２２：ＡＩＳＢに対する主ストレージ位置へのオフセットである。
アダプタ割り込みサマリ通知イネーブルメント）制御（イネーブル）２２４：この制御は、ＡＩＳＢが存在するかどうかを示す。
割り込みの数（numberof interruptions、ＮＯＩ）２２６：このＰＣＩ機能について許容されるＭＳＩベクトルの最大数を示し、ゼロは、許容されているものがないことを示す。
他の実施形態においては、ＤＴＥは、より多くの、より少ない、又は異なる情報を含むことができる。

一実施形態において、アダプタによる特定の割り込み要求に使用されるデバイス・テーブル・エントリが、例えば、アダプタ（例えばＰＣＩ機能２１０）により発行される要求内に配置されたリクエスタ識別子（ＲＩＤ）（及び／又はアドレスの一部）を用いて見つけ出される。要求内には、リクエスタｉｄ（例えば、例を挙げればバス番号、デバイス番号、及び機能番号を指定する１６ビットの値）が含まれるだけでなく、割り込みに使用されるアドレスも含まれる。ＲＩＤ及びアドレスを含む要求は、例えばスイッチを介して、例えばコンテンツ・アドレス指定可能メモリ（ＣＡＭ２３０）に与えられ、コンテンツ・アドレス可能メモリを用いて索引値が与えられる。例えば、ＣＡＭは複数のエントリを含み、各々のエントリはデバイス・テーブルへの索引に対応する。各々のＣＡＭエントリはＲＩＤの値を含む。例えば、受信したＲＩＤがＣＡＭ内のエントリ内に収容された値と合致した場合、対応するデバイス・テーブルの索引を用いて、デバイス・テーブル・エントリを見つけ出す。つまり、ＣＡＭの出力を、デバイス・テーブル２０８への索引付けのために用いる。合致が存在しない場合、受信したパケットは破棄される。（他の実施形態においては、ＣＡＭ又は他のルックアップは必要とされず、ＲＩＤが索引として用いられる。）見つかったＤＴＥは、例えば、割り込み要求を処理するのに用いられる。

１つの特定の例において、割り込み要求が、特定のゾーン又は論理パーティション内で実行しているゲスト（例えば、ページング可能ストレージ・モード・ゲスト、すなわちＶ＝Ｖゲスト）に対するものである場合、デバイス・テーブル・エントリはまた、図４に示されるような、ゾーン・フィールド２２８を含む。このフィールドは、ゲストが属するゾーンを示す。別の実施形態においては、このフィールドが使用されないか、又はこのフィールドをゲストが提供されない状況においてさえも使用することができる（例えば、オペレーティング・システムが実行されているゾーン又は論理パーティションを指定するために）。

一例において、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、ページング可能ゲストが、レベル２の解釈において、解釈実行開始（Start Interpretive Execution、ＳＩＥ）命令を介して解釈実行される。例えば、論理パーティション（ＬＰＡＲ）ハイパーバイザがＳＩＥ命令を実行して、物理的固定メモリにおける論理パーティションを開始する。ｚ／ＶＭ（登録商標）がその論理パーティションにおけるオペレーティング・システムである場合、これがＳＩＥ命令を発行して、そのＶ＝Ｖ（仮想）ストレージ内でゲスト（仮想）マシンを実行する。したがって、ＬＰＡＲハイパーバイザはレベル１のＳＩＥを使用し、ｚ／ＶＭ（登録商標）ハイパーバイザはレベル２のＳＩＥを用いる。

ゲストに対する割り込み処理を容易にするために、他のデータ構造体が用いられ、その一部はホスト・メモリ２７０内に格納され、他のものはゲスト・メモリ２７１内にある。これらの構造体の例が以下で説明される。

一例において、ホスト・メモリ２７０は、例えば、転送（forwarding）ＡＩＳＢアレイ２７２と、ゲスト・アダプタ割り込みテーブル（ＧＡＩＴ）２７４とを含む。転送ＡＩＳＢアレイ２７２は、ＭＳＩ要求がゲストをターゲットにしているか、又はそのホストをターゲットにしているかを判断するために、ゲスト・アダプタ割り込みテーブルと共に用いられるＡＩＳＢのアレイである。転送ＡＩＳＢアレイは、ホストがゲストに割り当て、かつ、ホストがゲストに代わってアダプタ・イベント通知割り込みを要求している、ＰＣＩ機能のホストＡＩＳＢを含む。このようなアレイは、ゲストのホスト（例えば、ｚ／ＶＭ（登録商標））により、ホスト・ストレージにおいて割り当てられる。

ゲスト・アダプタ割り込みテーブル２７４を転送ＡＩＳＢアレイと共に用いて、ＭＳＩ要求がホストをターゲットにしているのか、又はそのゲストの１つをターゲットにしているのか、又はゲストをターゲットにしている場合にはどのゲストをターゲットにしているのかを判断する。転送ＡＩＳＢアレイ内のインジケータ（例えば、ビット）とＧＡＩＴエントリとの間に１対１の対応が存在する。このことは、転送ＡＩＳＢアレイ内のビットが１に設定され、対応するＧＡＩＴ情報が転送情報を含む場合に、ＡＩＳＢインジケータ（例えば、ビット）及び対応するＧＡＩＴエントリと関連したゲストのためのアダプタに関して、アダプタ・イベント通知が保留状態にされることを意味する。

ＧＡＩＴエントリが使用され、かつ、所定の値（例えば、全てゼロ）を含む場合、ＭＳＩ要求のターゲットはホストである。ＧＡＩＴエントリが使用され、かつ、所定の値を含まない場合は、ＭＳＩ要求のターゲットはゲストである。さらに、ＭＳＩ要求のターゲットがゲストである場合、ＧＡＩＴエントリは、図５に示されるような以下の情報を含む。：すなわち、ＰＣＩ機能に関するホスト・アドレス及びゲストＡＩＳＢのゲスト・オフセット２９０、ゲスト割り込み状態領域（ＧＩＳＡ）のホスト・アドレス２９１、及び、ゲストのために生成されるためのアダプタ割り込みに関するゲスト割り込みサブクラス（ＧＩＳＣ）２９２である。

ゲスト割り込み状態領域（ＧＩＳＡ）２７６に関する更なる詳細が、図６を参照して提供される。一例において、ＧＩＳＡ２７６は、ゲスト・アダプタ割り込みが保留状態にされる制御ブロックである。本発明の態様によると、ＧＩＳＡ２７６は、例えば、ゲスト割り込みサブクラスごとに１ビットを有するマスクであり、以下に説明されるように、サブクラスのための割り込みモードが単一の割り込みモードであるかどうかを示すために用いられる単一割り込みモード・マスク（ＳＩＭＭ）２７７；以下に説明されるように、ゲスト割り込みサブクラスごとに１ビットを有するマスクであり、かつ、ＩＳＣのための割り込みモードが非割り込みモードであるかどうかを示すために用いられる非割り込みモード・マスク（ＮＩＭＭ）２７９；複数の割り込みサブクラス（ＩＳＣ）のためのインジケータを含む、ゲストと関連したマスクである割り込み保留マスク（ＩＰＭ）２８１；及び、ゲストに対応する別のマスクである割り込み警告マスク（ＩＡＭ）２８３を含む。一例において、マスク（例えば、本明細書で説明されるＳＩＭＭ、ＮＩＭＭ、ＩＰＭ及びＩＡＭマスク）内の各ビットは、ゲストＩＳＣと１対１対応する。

例として、ＧＩＳＡの基点又はアドレスは、ＧＡＩＴ２７４内だけではなく、状態記述２８０内にも指定される。状態記述は、例えば、解釈ハードウェア／ファームウェアに対してゲストのための仮想ＣＰＵを定めるホストにより保持される制御ブロックである。ゲストごとに１つの一意のＧＩＳＡが用いられ、一実施形態においては、ゲストごとに１つのＧＩＳＡしかない。したがって、ゲストが複数の仮想ＣＰＵを有するように定められた場合、ホストにより複数の状態記述が保持され、その各々は、同じＧＩＳＡのアドレスの基点を含む。

上記に加えて、ゲスト・メモリ（ピンニングされ、すなわち固定され、ホスト・メモリ内でページング可能でなくされた）内には、ゲストＡＩＳＢアレイ２８２及びゲストＡＩＢＶアレイ２８４が存在する。ゲストＡＩＳＢアレイ２８２は、複数のインジケータ２０２’（例えば、ＡＩＳＢ）を含み、その各々をＩ／Ｏアダプタと関連付けることができる。Ｉ／ＯアダプタのためのＡＩＳＢは、１であるときには、Ｉ／Ｏアダプタと関連したアダプタ割り込みビット・ベクトル（ＡＩＢＶ）において、１つ又は複数のビットが１に設定されたことを示す。

ＡＩＢＶアレイ２８４は、１つ又は複数のＡＩＢＶ２００’を含み、各々のＡＩＢＶ２００’は、ＡＩＢＶ２００を参照して上述されたように、Ｉ／Ｏアダプタと関連した１つ又は複数のインジケータ（例えば、ビット）の一次元のアレイである。ＡＩＢＶ内の各ビットは、１であるときには、関連したＩ／Ｏアダプタに関するイベントの状態又はタイプを示す。

ホスト及びゲスト・メモリ内のデータ構造体に加えて、アダプタ割り込み転送テーブル（ＡＩＦＴ）２８５と呼ばれるデータ構造体が、ホストによっても、ゲストによってもアクセスできない安全なメモリ２８６内に保持される。アダプタ割り込み転送テーブルは、ＭＳＩ要求が、ホスト及びゲストが実行されている論理パーティションをターゲットにしているかどうかを判断するために、システム・ファームウェアにより用いられる。ＡＩＦＴは、ＰＣＩ機能が割り当てられる論理パーティションを識別するゾーン番号により索引付けされる。ＡＩＦＴエントリが用いられ、エントリが所定の値（例えば、全てゼロ）を含む場合、アダプタ・イベント通知のターゲットは、指定された論理パーティション内で実行されているオペレーティング・システムである。ＡＩＦＴエントリが用いられ、エントリが所定の値を含まない場合、ファームウェアは、転送ＡＩＳＢアレイ及びＧＡＩＴを用いて、アダプタ・イベント通知のターゲットが、論理パーティション内で実行されているホストであるか又はゲストであるかを判断する。

一例において、図７に示されるように、ＡＩＦＴ２８５のＡＩＦＴエントリは、例えば、
パーティションの（ホストの）ストレージ内の転送ＡＩＳＢアレイ・アドレス２９４；
転送ＡＩＳＢアレイ及びＧＡＩＴエントリ内のＧＡＩＴのビット単位での長さ２９５；
パーティションのストレージ内のＧＡＩＴのアドレス２９６；
そのパーティションに関するゲストに転送されるＭＳＩ要求と関連したホスト割り込みサブクラス（ＩＳＣ）２９７；及び、
以下に説明される、例えば割り込み制御設定（Set Interruptions Control、ＳＩＣ）命令により設定される、単一割り込みモード・マスク（ＳＩＭＭ）；
を含む。
このマスク内の各ビットは、割り込みサブクラスを表す。したがって、例えば、オペレーティング・システムがＩＳＣ４に関する単一割り込みモードを指定するＳＩＣ命令を実行するとき、マスク内のビット４は１に設定されることになる。

図３及び／又は図４に戻ると、割り込みを要求するために、アダプタ機能２１０はＩ／Ｏハブにパケットを送る。このパケットは、ＭＳＩアドレス２３２と、関連したデータ２３４とを有する。Ｉ／Ｏハブは、受信したアドレスの少なくとも一部を、ＭＳＩ比較レジスタ２５０の値と比較する。合致が存在する場合、ＤＭＡ操作ではなく、割り込み（例えばＭＳＩ）が要求されている。要求の理由（すなわち、発生したイベントのタイプ）は、関連データ２３４内に示される。例えば、データの下位ビットの１つ又は複数を用いて、理由（イベント）を示す特定の割り込みベクトル（すなわち、ＭＳＩベクトル）を指定する。

アダプタから受信された割り込み要求が、Ｉ／Ｏアダプタ・イベント通知に変換される。つまり、１つ又は複数のインジケータ（例えば、１つ又は複数のＡＩＢＶ、及び随意的にＡＩＳＢ）が設定され、１つが既に保留中ではない場合、オペレーティング・システム（ホスト又はゲスト）への割り込みが要求される。一実施形態においては、１つ又は複数のアダプタからの複数の割り込み要求（例えば、ＭＳＩ）が融合されて、オペレーティング・システムに対する単一の割り込みになるが、それぞれＡＩＢＶ及びＡＩＳＢの表示を有している。例えば、Ｉ／Ｏハブが既にＭＳＩ要求を受信しており、プロセッサへの割り込み要求を提供しており、割り込みが依然として保留中である（例えば、どういうわけか、割り込みがオペレーティング・システムに提示されていない（例えば、割り込みがディスエーブルにされている））場合、ハブが１つ又は複数の他のＭＳＩを受信した場合でも、ハブは付加的な割り込みを要求しない。１つの割り込みが複数のＭＳＩ要求に置き換わり、それらを表す。しかしながら、依然として、１つ又は複数のＡＩＢＶ、及び随意的に１つ又は複数のＡＩＳＢが設定される。

ＭＳＩ（又は、他のアダプタ割り込み要求）をＩ／Ｏアダプタ・イベント通知に変換することに関する更なる詳細が、以下に説明される。最初に、ＭＳＩを、ゲストではないオペレーティング・システムに提示されるＩ／Ｏアダプタ・イベント通知に変換することに関する詳細が説明される。その後、ＭＳＩを、ゲスト・オペレーティング・システムに提示されるＩ／Ｏアダプタ・イベント通知に変換することに関する詳細が説明される。

図８を参照すると、一例において、ＭＳＩ要求をＩ／Ｏアダプタ・イベント通知に変換するために、特定の初期化が実施される（ステップ３００）。初期化の際、オペレーティング・システムは、多数のステップを実行して、ＭＳＩ要求を介するアダプタ・イベント通知のためのアダプタを構成する。この例において、ＰＣＩ機能が構成されるが、他の実施形態においては、これは、他のタイプのアダプタ機能を含む、他のアダプタとすることができる。

一実施形態においては、初期化の一部として、構成（configuration）内のＰＣＩ機能に関する判断がなされる。例として、リスト照会（Query List）命令のような命令を用いて、要求中の構成に割り当てられた（例えば、特定のオペレーティング・システムに割り当てられた）ＰＣＩ機能のリストを取得する。この情報は、この情報を保持する構成データ構造体から得られる。

次に、リスト内のＰＣＩ機能の各々について、ＰＣＩ機能に使用されるＭＳＩアドレス、及び、ＰＣＩ機能によりサポートされるＭＳＩベクトルの数についての判断がなされる。ＭＳＩアドレスは、Ｉ／Ｏハブ、及びそれがインストールされるシステムの特性に基づいて判断される。サポートされるＭＳＩベクトルの数は、ポリシーに基づいており、構成可能である。

付加的に、各ＰＣＩ機能について、ＡＩＢＶが割り当てられ、さらに、もしあれば、ＡＩＳＢが割り当てられる。一例においては、オペレーティング・システムは、典型的にはアダプタのクラスに基づいた、１つ又は複数のアダプタの効率的な処理を可能にするように、ＡＩＢＶの割り当てを決定する。例えば、ストレージ・アダプタに関するＡＩＢＶ
を互いに隣接して配置することができる。ＡＩＢＶ及びＡＩＳＢが割り当てられ、ゼロにクリアされ、アダプタ割り込み登録操作が指定される（例えば、ＰＣＩ機能制御修正命令を用いて）。この操作は、ＡＩＢＶ、ＡＩＳＢ、ＩＳＣ、割り込みの数（ＭＳＩベクトル）、及びアダプタ割り込みサマリ通知イネーブルメント制御を登録する。これらのパラメータは、初期化が実行される、ＰＣＩ機能に対応するデバイス・テーブル・エントリ内に格納される。次に、ＰＣＩ機能の構成空間が書き込まれる。具体的には、ＭＳＩアドレス及びＭＳＩベクトル・カウントが、以前の登録と一致するＰＣＩ機能の構成アドレス空間内に書きこまれる。（一例において、ＰＣＩ機能は、構成空間、Ｉ／Ｏ空間、及び１つ又は複数のメモリ空間を含む、複数のアドレス空間を含む。）

その後、動作中、ＰＣＩ機能はＭＳＩを生成し、これがアダプタ・イベント通知に変換される（ステップ３０２）。例えば、動作中、ＰＣＩ機能がＭＳＩを生成したいと望むとき、ＰＣＩ機能は、典型的には、条件を説明する何らかの情報を、オペレーティング・システムが利用できるようにする。これにより、ＰＣＩ機能のＭＳＩ要求をオペレーティング・システムへのＩ／Ｏアダプタ・イベントに変換するために、１つ又は複数のステップがもたらされる。

例えば、最初に、割り込みを要求するイベントの記述を記録する。つまり、ＰＣＩ機能は、例えばシステム・メモリ内に格納されている１つ又は複数のアダプタ特有のイベント−記述−記録構造内に、イベントの記述を記録する。これは、イベントのタイプを記録すること、並びに、付加的な情報を記録することを含むことができる。付加的に、ＭＳＩアドレス及びＭＳＩベクトル数、並びにリクエスタＩＤを指定する要求が、ＰＣＩ機能により開始される。この要求はＩ／Ｏハブにより受信され、要求の受信に応答して、要求内のリクエスタＩＤを用いて、ＰＣＩ機能についてのデバイス・テーブル・エントリを見つけ出す。Ｉ／Ｏハブは、要求内のアドレスの少なくとも一部を、ＭＳＩ比較レジスタ内の値と比較する。それらが等しい場合、ＭＳＩアドレスが指定され、したがって、ＭＳＩが要求される。その後、要求内で指定されたＭＳＩベクトルの数が、この機能について許容される割り込み数（ＮＯＩ）より少ないか又はそれと等しいかどうかについての判断がなされる。ＭＳＩベクトル数がＮＯＩより大きい場合は、エラーが表示される。他の場合には、Ｉ／Ｏハブは、ビット機能設定（set bit function）を発行して、ストレージ内に適切なＡＩＢＶビットを設定する。ＭＳＩベクトル数を、デバイス・テーブル・エントリ内に指定されたＡＩＢＶオフセットに加算し、このビットの数を、デバイス・テーブル・エントリ内で指定されたＡＩＢＶアドレスから変位させることにより、適切なビットが求められる。さらに、ＡＩＳＢが示される場合、Ｉ／Ｏハブはビット機能設定を用いて、デバイス・テーブル・エントリ内のＡＩＳＢアドレス及びＡＩＳＢオフセットを使用し、ＡＩＳＢを設定する。

次に、一実施形態において、割り込み要求が既に保留中であるかどうかについての判断がなされる（例えば、ＣＰＵ又はＩ／Ｏハブにより）。この判断を行うために、保留インジケータが使用される。例えば、割り込みを処理することができるコンピューティング環境のプロセッサがアクセス可能である、プロセッサ２５４のメモリ内に格納された保留インジケータ２５２（図３、図４）をチェックする。これが設定されていない場合は、設定する。既に設定されている場合、処理は完了し、別の割り込み要求は要求されない。したがって、その後の割り込み要求は、既に保留中である１つの要求に包含される。

１つの特定の例においては、割り込みサブクラス毎に１つの保留インジケータがあってもよく、したがって、要求している機能に割り当てられた割り込みサブクラスの保留インジケータが、チェックされるインジケータとなる。

非同期的に、１つ又は複数のプロセッサが保留インジケータをチェックする。特に、ＩＳＣ（及び、別の実施形態においてはゾーン）に関してイネーブルにされた各々のプロセッサは、例えばそのプロセッサについて（すなわち、プロセッサのオペレーティング・システムについて）割り込みがイネーブルにされたときに、インジケータ上でポーリングする。プロセッサの１つが、インジケータが設定されていると判断すると、同じＩＳＣ（及び、別の実施形態においてはゾーン）に関してイネーブルにされている他のプロセッサとの仲裁を行って、割り込みを処理する。以下に説明されるように、次に、割り込みを処理するためのプロセッサが、割り込みをオペレーティング・システムに提示する（ステップ３０４）。

本発明の一態様によると、オペレーティング・システムへの割り込みの提示と関連した処理は、割り込みを発行したアダプタ機能に関して設定された（すなわち、アダプタ機能のＩＳＣに関して設定された）割り込みモード（制御モードとしても知られる）に依存する。特に、アダプタ割り込み抑制ファシリティが与えられ、アダプタ機能と関連付けられる。このファシリティは、例えば、アダプタ機能に関する３つのアダプタ割り込みモードを含む。
全割り込みモード：ＩＳＣイネーブルメントに従って、アダプタに関する全ての保留状態のアダプタ割り込みを認識し、提示することができる。Ｉ／Ｏシステム・リセットに続いて、アダプタ割り込み抑制ファシリティは、全てのＩＳＣに関して全割り込みモードにされる。アダプタ割り込み抑制ファシリティは、例えば、特定のＩＳＣに関する全割り込みモードを指定する割り込み制御設定命令の正常終了に続いて、特定のＩＳＣに関する全割り込みモードにされる。
単一割り込みモード：ＩＳＣイネーブルメントに従って、アダプタ機能に関する単一の保留割り込みを認識し、提示することができる。例えば、アダプタ割り込みを保留状態にするとき、アダプタ割り込み抑制ファシリティのモードは、以下に説明されるＩＳＣに関する非割り込みモードに変化する。アダプタ割り込み抑制ファシリティは、ＩＳＣに関する単一割り込みモードを指定する割り込み制御設定命令の正常終了に続いて、特定のＩＳＣに関する単一割り込みモードにされる。
非割り込みモード：ＩＳＣに関するアダプタ割り込み抑制ファシリティに従ったアダプタからのアダプタ割り込み要求が無視される。非割り込みモードは、オペレーティング・システムが全割り込みモード若しくは単一割り込みモードのいずれかを指定する割り込み制御設定命令を発行するまで又はＩ／Ｏサブシステム・リセットが行われるまで、引き続き有効である。

種々のモードを示す状態遷移図の一例が、図９に示される。１で示されるように、Ｉ／Ｏシステム・リセットが行われ、全ての割り込みが可能にされる。２において、ＩＳＣに関して単一割り込みモードが設定される、３において、ＩＳＣに関してアダプタ割り込みが認識され、割り込みモードは非割り込みに遷移する。４において、非割り込みモードから、単一割り込みモードがもたらされるか、又は、５において、全割り込みモードをもたらすことができる。さらに、単一割り込みモードから、全割り込みモードに対して要求を作成することができる。

モードの幾つかの間で移行するために、一例において、割り込み制御設定命令が用いられる。図１０−図１４を参照して、この命令の一実施形態が説明される。図１０に示されるように、一例において、割り込み制御設定命令５００は、これが割り込み制御設定命令であることを指定するオペコード５０２と、命令に関する操作制御５１０（図１１）を指定する記憶位置（例えば、レジスタ）を含む第１のフィールド（フィールド１）５０４と、フィールド１により指定される操作制御に関する割り込みサブクラス５２０（図１２）を含む記憶位置（例えば、レジスタ）を指定する第２のフィールド（フィールド２）５０６と、図１３に示されるように、以下に説明されるアダプタ割り込みパラメータ・ブロック（ＡＩＰＢ）５３０の論理アドレスを含む、第３のフィールド（フィールド３）５０８とを含む。

一例において、操作制御５１０は、次のようにエンコードすることができる。：すなわち、
０−全割り込みモード設定（Set All Interruptions）：アダプタ割り込み抑制ファシリティが、指定されたＩＳＣに関して要求された全てのアダプタ割り込みの提示を可能にするように設定される。
１−単一割り込みモード設定（Set Single Interruption）：アダプタ割り込み抑制ファシリティが、指定されたＩＳＣに関する単一のアダプタ割り込み要求の提示を可能にするように設定される。指定されたＩＳＣに関するその後のアダプタ割り込み要求は抑制される。
２−アダプタ・イベント通知解釈制御設定（Set Adapter Event Notification Interruption Control）：フィールド３により指定されるアダプタ割り込みパラメータ・ブロック内に含まれるアダプタ・イベント通知解釈制御が設定される。

ＡＩＰＢ５３０の一例が、図１４を参照して説明される。示されるように、ＡＩＰＢ５３０は、例えば、次のものを含む。：すなわち、
転送ＡＩＳＢアレイ・アドレス５３２：このフィールドは、Ｉ／Ｏアダプタにより信号で送られたアダプタ割り込み要求がページング可能ストレージ・モード・ゲストをターゲットにしているかどうかを判断するために、ゲスト・アダプタ割り込みテーブル（ＧＡＩＴ）及び指定されたアダプタ・イベント通知転送割り込みサブクラス（ＡＦＩ）と併せて使用される転送ＡＩＳＢアレイを示す。
転送ＡＩＳＢアレイ・アドレスがゼロのとき、割り込み要求のターゲットはホストである。転送ＡＩＳＢアレイ・アドレスがゼロではないとき、割り込み要求のターゲットは、ＡＦＩ及びＧＡＩＴからさらに判断される。
ゲスト・アダプタ割り込みテーブル（ＧＡＩＴ）アドレス５３４：このフィールドは、Ｉ／Ｏアダプタにより信号で送られたアダプタ割り込み要求がページング可能ストレージ・モード・ゲストをターゲットにしているかどうかを判断するのに使用されるＧＡＩＴのアドレスを提供し、そのようなゲストがターゲットにされている場合、ＧＡＩＴはまた、ゲストＡＩＢＶの設定及びゲストへのアダプタ割り込み要求の配信のためにも用いられる。
アダプタ・イベント通知転送割り込みサブクラス（ＡＦＩ）５３６：このフィールドは、ＩＳＣの値を示す。このＩＳＣ上の保留中の提示可能な割り込みが、アダプタ・イベント通知転送プロセスを開始し、これにより、転送ＡＩＳＢアレイ及びＧＡＩＴのコンテンツを用いて、対応するＩＳＣに関する適用可能なＩ／Ｏアダプタからの割り込み要求のターゲット（ホスト又はゲスト）をさらに判断する。割り込み要求が、ＡＦＩフィールドにより指定されるＩＳＣに関する適用可能なアダプタからなされた場合、割り込みのターゲットは、ページング可能ストレージ・モード・ゲストとすることができ、転送ＡＩＳＢアレイ及びＧＡＩＴを用いて、転送ＡＩＳＢアレイ内に示されたいずれかのアダプタ・イベント通知の実際のターゲット（ホスト又はゲスト）を判断する。割り込み要求が、ＡＦＩフィールドにより指定されるＩＳＣ以外のＩＳＣに関する適用可能なアダプタからなされた場合、転送ＡＩＳＢアレイ・アドレス及びＧＡＩＴアドレスは適用されず、対応するＩＳＣに関する割り込み要求のターゲットはホストである。
転送ＡＩＳＢアレイの長さ（ＦＡＡＬ）５３８：このフィールドは、ビット単位での転送ＡＩＳＢアレイ又はＧＡＩＴエントリの単位でのＧＡＩＴの長さを示す。

割り込み制御設定命令の実行に応答して、フィールド１内で指定された操作制御に基づき、１つ又は複数の割り込み制御が設定される。操作制御の値が全割り込みモード設定又は単一割りモード設定を示している場合、フィールド２は、割り込み制御が設定される割り込みサブクラスを指定する値を含む。

操作制御の値がアダプタ・イベント通知解釈制御設定を示す場合、第２のオペランド・アドレス（フィールド３）は、設定される制御を含むアダプタ割り込みパラメータ・ブロック（ＡＩＰＢ）の論理アドレスである。アダプタ割り込みパラメータ・ブロックは、ページング可能ストレージ・モード・ゲストに関するアダプタ・イベント通知ファシリティと関連したＩ／Ｏアダプタから発生するアダプタ割り込み（つまり、その転送）の解釈を容易にするために、ホストによって用いられる。

一例において、操作制御の設定値は、ファームウェア及びオペレーティング・システムにアクセス可能な記憶位置（例えば、制御ブロック）内に格納される。

アダプタ割り込み要求をオペレーティング・システムに提示し、アダプタ機能（例えば、ＩＳＣ）に関して設定された割り込みモードを考慮に入れることに関連した論理の一実施形態が、図１５を参照して説明される。

図１５を参照すると、最初に、プロセッサは、割り込みをオペレーティング・システムに提示する（ステップ６００）。つまり、プロセッサは、保留インジケータが設定され、割り込みをオペレーティング・システムに提示すると判断する。特定の例において、２つの保留インジケータ、すなわち、プロセッサがチェックするインジケータであるＣＰＵ対応（CPU-facing）保留インジケータ、及び、ハブからの割り込み要求の受信に応答して設定されるハブ対応（hub-facing）保留インジケータがある。

オペレーティング・システムへの割り込みの提示に応答して、プロセッサ（例えば、ファームウェア）は、ＩＳＣに関する割り込み制御モードが単一割り込みモードであるかどうかを判断する（問い合わせ６０２）。この判断は、格納された操作制御の値をチェックすることによりなされる、割り込みモードが単一割り込みモードである場合、オペレーティング・システムへの割り込みの提示に応答して、割り込みモードは、自動的に非割り込みモードに移行する（ステップ６０４）。このモードにおいて、プロセッサはＣＰＵ対応保留インジケータをリセットする（例えば、これを０に設定する）（ステップ６０６）が、ハブ対応インジケータは、設定されたまま（例えば、＝１）である（ステップ６０８）。したがって、プロセッサに対しては、提示される割り込みはなく、ハブに対しては、割り込みは既に提示されているので、他の割り込みは抑制される。

オペレーティング・システムはインジケータを処理する。例えば、オペレーティング・システムは、いずれかのＡＩＳＢが登録されているかどうかを判断する。登録されていない場合、以下に説明されるように、オペレーティング・システムは、ＡＩＳＢを設定する。他の場合には、オペレーティング・システムは、いずれかの設定されたＡＩＳＢ及びＡＩＢＶを処理する。例えば、オペレーティング・システムは、いずれかのＡＩＳＢが設定されているかどうかをチェックする。設定されている場合、オペレーティング・システムは、ＡＩＳＢを用いて、１つ又は複数のＡＩＢＶの位置を判断する。例えば、オペレーティング・システムは、ＡＩＳＢ及びＡＩＢＶの位置を記憶している。さらに、オペレーティング・システムは、各々のＡＩＳＢ及びＡＩＢＶが表すアダプタも記憶している。したがって、オペレーティング・システムは、ＡＩＳＢ及びＡＩＢＶの位置と、ＡＩＳＢ、ＡＩＢＶ及びアダプタＩＤ（ハンドル）の間の関連付けとを含むある形式の制御ブロック又は他のデータ構造体を保持することができる。オペレーティング・システムはこの制御ブロックを用いて、その関連したＡＩＳＢに基づいたＡＩＢＶの位置特定を容易にする。更に別の実施形態においては、ＡＩＳＢは使用されない。この状況では、制御ブロックを用いて、いずれかの特定のＡＩＢＶを探索する。

１つ又は複数のＡＩＢＶを見つけ出すことに応答して、オペレーティング・システムは、ＡＩＢＶを走査し、あらゆるＡＩＢＶを処理する。オペレーティング・システムは、提示されたイベントと一致する方法で割り込みを処理する（例えば、状態を提供する）。例えば、ストレージ・アダプタの場合、イベントは、操作が完了したことを表示し得る。この結果、オペレーティング・システムはアダプタにより格納された状態をチェックして、操作が成功裡に完了したのかどうか、及び、操作の詳細を調べる。ストレージの読み出しの場合、これは、システム・メモリにおいて今やアダプタからのデータ読み出しが利用可能であり、処理できるという表示である。

オペレーティング・システムは、設定されたビットを、それらがオペレーティング・システムに提示された割り込みによって設定されたか又は抑制された割り込みによって設定されたかに関係なく、走査し、処理し続ける。インジケータの処理中、オペレーティング・システムは、本発明の一態様に従って、別の割り込みを提示して、少なくとも１つの他のプロセッサが設定されたイベント・インジケータを処理するのを可能にすべきであることを判断する。一例において、このことは、ポリシーに基づくことができ、かつ、再構成可能である。例えば、オペレーティング・システムにより、オペレーティング・システムによって現在処理できるより速い速度でアダプタ・イベント通知が到着している（すなわち、オペレーティング・システムは、設定されたＡＩＢＶをタイムリーに処理することができない）との判断をなすことができる。このことは、受信した又は依然として処理される設定ビット数を閾値と比較することを含む多数の方法で、又は他の何らかの機構により、判断することができる。或いは、オペレーティング・システムは、全てのインジケータの処理を完了していることができ、また、イベント・ハンドラを出る前に、付加的な割り当てがイベント・ハンドラを再度呼び出すことを可能にし得る。

オペレーティング・システムが別の割り込みを必要とせず、したがって、制御モードを変更しない、とオペレーティング・システムが判断した場合（問い合わせ６１２）、オペレーティング・システムは、インジケータを処理し続ける。他の場合には、オペレーティング・システムは、制御モードを単一割り込みモード又は全割り込みモードのいずれかに変更する（ステップ６１４）。このことは、一例において、割り込み制御設定コマンドを用いて行われる。

制御モードが単一割り込みモード又は全割り込みモードに設定されるのに応答して、ＣＰＵ対応インジケータ及びハブ対応インジケータがクリアされる（例えば、ゼロに）。次いで、ハブにおいて割り込み要求が受信されると、これらのインジケータは、１に設定され、プロセッサが割り込みを処理することが可能になる。

オペレーティング・システムが単一割り込みモードにないと判断される場合、オペレーティング・システムは、全割り込みモードにあると考えられ、プロセッサは、ＣＰＵ対応インジケータ及びハブ対応インジケータの両方をリセットする（例えば、ゼロに）（ステップ６２０）。これにより、他の割り込みがハブによりポストされ、他の割り込みをオペレーティング・システムにもたらすことが可能になる。さらに、上述のように、オペレーティング・システムは、ＡＩＳＢ及びＡＩＢＶインジケータを処理する（ステップ６２２）。これで処理は終了する。

上述のように、ＭＳＩを、ゲストではないオペレーティング・システムへのアダプタ・イベント通知に変換することに加えて、更に別の実施形態においては、アダプタ・イベント通知をゲスト（例えば、ページング可能ゲスト）に提示することができる。ＭＳＩ要求をゲストへのアダプタ・イベント通知に変換することに関する更なる詳細をここで説明する。

図８を参照すると、最初に、特定の初期化が行われる（ステップ３００）。この例においては、ホスト初期化及びゲスト初期化が行われる。例えば、ホスト初期化の際（又は、第１のＰＣＩ機能がゲストに割り当てられるとき）、ホストは転送ＡＩＳＢアレイ及びＧＡＩＴを割り当てる。次いで、ホストは、例えばアダプタ割り込み転送テーブル（ＡＩＦＴ）内に、転送ＡＩＳＢアレイ及びＧＡＩＴの位置及び長さを登録する。一例においては、割り込み制御設定命令を用いて、転送ＡＩＳＢの位置及び長さを登録する。

さらに、ホストは、ゲストに割り当てられるＰＣＩアダプタに割り当てられるホスト割り込みサブクラスを指定する。ここでも、一例において、割り込み制御設定命令などの命令を用いて、この情報を指定する。この情報はまた、ホストが実行しているパーティションに関するＡＩＦＴエントリ内にも保持される。これでホスト初期化が終了する。

ゲスト初期化の際、ゲストは、ＭＳＩ要求を介して、アダプタ・イベント通知に関するそのＰＣＩ機能を構成するために、多数のタスクを実行する。一例において、これらの機能を呼び出す１つ又は複数の命令により、ホストへのインターセプトがもたらされ、したがって、以下で説明されるように、ホストは、各々のインターセプトに対するアクションを取る。

最初に、ゲストは、ゲストがアクセスできるＰＣＩ機能及び構成を判断する。一例において、ゲストは、ＰＣＩ機能のリストを取得するために命令（例えば、リスト照会命令）を発行し、この命令はホストによりインターセプトされる。ホスト初期化の際、ホストは、どのＰＣＩ機能がホストに割り当てられているかを既に判断しているので、ＰＣＩ機能に関するゲスト要求のインターセプトに応答して、ホストは、ゲストへの応答を構成し、これを戻し、ホストにより同じくゲストにさらに割り当てられたＰＣＩ機能のみを含む。

その後、ゲスト構成の各ＰＣＩ機能について、特定の処理が行われる。例えば、ＰＣＩ機能に使用されるＭＳＩアドレス、及び、ＰＣＩ機能によりサポートされるＭＳＩベクトルの数についての判断がなされる。一例において、ＭＳＩアドレスは、アダプタ機能のグループに共通の特定を提供するグループ照会命令を用いて判断され、ＰＣＩ機能によりサポートされるＭＳＩベクトルの数は、アダプタの能力に基づいている。ホストは、その初期化の際、この情報を判断しており、したがって、ゲスト・コマンドのインターセプトに応答して、ホストはＭＳＩアドレス及び最大数のＭＳＩベクトルを含む応答を構成し、これをゲストに戻す。

付加的に、ＡＩＢＶが割り当てられ、もしあれば、同様にＡＩＳＢも割り当てられる。ＡＩＢＶ及びＡＩＳＢは割り当てられ、ゼロにクリアされ、アダプタ割り込み登録操作が指定される。要求されたアダプタ割り込み登録操作に応答して、ホストが操作をインターセプトし、登録を実施する。このことは、例えば、ホスト・ストレージ内にゲストＡＩＢＶをピンニングする（つまり、ホスト・メモリ内にゲスト・ページを固定し、これをページング不可能にする）ことを含む。さらに、ゲストがＡＩＳＢを指定した場合、ホストはまた、ホスト・ストレージ内にゲストＡＩＳＢもピンニングする。ホストは、ＡＩＳＢを、転送ＡＩＳＢアレイ及び暗黙的に対応するＧＡＩＴエントリからＰＣＩ機能に割り当てる。代替的に、ゲストにより指定されたＡＩＳＢ及びＩＳＣは、（別のＰＣＩ機能について）ゲストが以前に登録した同じＡＩＳＢ及びＩＳＣである場合、ホストは、その以前の要求に対して割り当てられた同じ転送ＡＩＳＢ及びＧＡＩＴエントリを使用することができる。これにより、オーバーヘッドが低減される。ホストは、ゲスト割り込みサブクラスをＧＡＩＴアレイにコピーする。ゲストがＡＩＳＢを指定していた場合、ホストは、ゲストＡＩＳＢのホスト・アドレス及びそのオフセットをＧＡＩＴエントリにコピーする。ホストは、ゲストのＧＩＳＡ指定を、その状態記述からＧＡＩＴエントリにコピーする。さらに、その状態記述からのゲストのＧＩＳＡの表示をＧＡＩＴエントリにコピーする。

ゲストの代わりに、ホストは、ＰＣＩ機能制御修正命令などの命令を実行して、アダプタ割り込み登録操作を指定し、以下の情報を示す。：すなわち、ゲストＡＩＢＶのホスト・アドレス及びゲスト・オフセット、ホストＡＩＳＢ及びアダプタに割り当てられた転送ＡＩＳＢアレイのホスト・アドレス及びオフセット、アダプタに関するホスト割り込みサブクラス、及びゲストが指定したＭＳＩの数である。ＰＣＩ機能制御修正命令の実行に応答して、初期化が実施されているＰＣＩ機能に対応するデバイス・テーブル・エントリが選択され、デバイス・テーブル・エントリ内に種々のパラメータが格納される。例えば、ゲストＡＩＢＶ、ホストにより選択された転送ＡＩＳＢ、ホストＩＳＣ、及び割り込みの数が、機能の構成から得られた値に設定される。さらに、例えば、ゲストＡＩＳＢのホスト・アドレス及びオフセット、ゲストＩＳＣ、及びゲストに関するＧＩＳＡのアドレスを含む、種々の情報がＧＡＩＴ内に登録される。これで登録プロセスが完了する。

その後、ＰＣＩ機能の構成空間が書き込まれる。具体的には、ＭＳＩアドレス及びＭＳＩベクトル・カウントが、以前の登録と一致するように、アダプタ機能の構成アドレス空間に書き込まれる。これでゲスト初期化が完了する。

初期化の実施に続いて、受信したＭＳＩがＩ／Ｏアダプタ・イベント通知に変換される（ステップ３０２）。最初に、割り込みを要求するイベントの記述を記録する。付加的に、ＭＳＩアドレス及びＭＳＩベクトル数、並びにリクエスタＩＤを指定する要求が、ＰＣＩ機能により開始される。この要求はＩ／Ｏハブにより受信され、要求の受信に応答して、要求内のリクエスタＩＤを使用して、ＰＣＩ機能に関するデバイス・テーブル・エントリを見つけ出す。Ｉ／Ｏハブは、要求内のアドレスの少なくとも一部を、ＭＳＩ比較レジスタ内の値と比較する。それらが等しい場合、ＭＳＩが要求されている。

その後、要求内で指定されたＭＳＩベクトル数が、この機能について許容される割り込みの数（ＮＯＩ）より小さいか又はそれと等しいかどうかについての判断がなされる。ＭＳＩベクトル数がＮＯＩより大きい場合は、エラーが表示される。他の場合には、Ｉ／Ｏハブは、ビット機能設定を発行して、ストレージ内に適切なＡＩＢＶビットを設定する。ＭＳＩベクトル数を、デバイス・テーブル・エントリ内で指定されたＡＩＢＶオフセットに加算し、このビット数を、デバイス・テーブル・エントリ内で指定されたＡＩＢＶアドレスから変位させることにより、適切なビットが求められる。ホストがその割り込み情報の登録を設定する方法に基づいて、設定されるビットは、ホスト・ストレージ内でピンニングされたゲストＡＩＢＶである。

さらに、ＡＩＳＢが示されている場合、Ｉ／Ｏハブは、ビット設定機能を使用し、ゾーン番号（再配置ゾーンのような）、デバイス・テーブル・エントリ内のＡＩＳＢアドレス及びＡＩＳＢオフセットを用いてＡＩＳＢを設定する。この場合も、ホストがその割り込み情報の登録を設定する方法に基づいて、設定されるビットは、ホスト・ストレージ内の転送ＡＩＳＢアレイ内のホストＡＩＳＢである。システムが単一ビットの設定をサポートしていない場合、複数ビットを設定して（例えば、バイト）、アダプタ・イベント又はサマリ表示を示すことができることに留意されたい。

次に、一実施形態において、割り込み要求が既に保留中であるかどうかについての判断が（例えば、ＣＰＵ又はＩ／Ｏハブによって）なされる。つまり、保留インジケータ（例えば、ＣＰＵ対応保留インジケータ）をチェックし、保留インジケータが設定されているかどうかを確認する。設定されている場合、保留インジケータは再び設定されない。

非同期的に、１つ又は複数のプロセッサが保留インジケータをチェックする。特に、ＩＳＣ（及びゾーン）に関してイネーブルにされた各プロセッサは、例えば、割り込みがそのプロセッサに関してイネーブルにされたとき、インジケータ上でポーリングする。プロセッサの１つは、インジケータが設定されていると判断した場合、プロセッサは、他のイネーブルにされたプロセッサとの仲裁を行って、割り込みを処理する（ステップ３０４）。

割り込みを処理するために、ファームウェアは、アダプタ割り込み要求内で指定されたゾーン番号を用いて、論理パーティション（ゾーン）に関するＡＩＦＴエントリを見つけ出す。ＡＩＦＴエントリを見つけ出すことに応答して、ファームウェアは、ＡＩＦＴエントリが所定の値（例えば、全てゼロ）を含むかどうかをチェックする。ＡＩＦＴエントリが所定の値を含む場合、論理パーティションにおいてゲストを実行しているホストは存在せず、ゾーン番号により識別される論理パーティションに関して（又は、論理パーティションが構成されない場合は、オペレーティング・システムに関して）、アダプタ割り込みが保留状態にされる。次いで、この割り込みは、ゲストではないオペレーティング・システムへの割り込みの提示を参照して上述されたように処理される。

ＡＩＦＴエントリが、１又は複数のゲストを実行しているホストが存在することを意味する所定の値を含まない場合、処理は、アダプタ割り込み要求の一部として指定されたＩＳＣが、ＡＩＦＴエントリ内のＩＳＣと等しいかどうかのチェックを続行する。アダプタ割り込み要求の一部として指定されたＩＳＣが、ＡＩＦＴエントリ内のＩＳＣと等しくない場合、アダプタ割り込み要求はゲストをターゲットにしておらず、ゾーン番号により識別されるその論理パーティション（すなわち、ホスト）に関して保留にされる。次いで、
処理は、ゲストではないオペレーティング・システムへの割り込みの提示を参照して上述されたように進む。

他の場合には、アダプタ割り込み要求の一部として指定されたＩＳＣが、ＡＩＦＴエントリ内のＩＳＣと等しく、アダプタ割り込み要求がゲストをターゲットにしていることを意味し、ファームウェアは、ＡＩＦＴエントリ内の転送ＡＩＳＢアレイのアドレス及び長さを用いて、ホストにより指定された転送ＡＩＳＢアレイを走査し、１に設定されたインジケータ（例えば、ビット）を探す。１に設定された各インジケータについて、ファームウェアは、対応するＧＡＩＴエントリ内の情報を用いて、そのインジケータを処理する。

最初に、ＧＡＩＴエントリが、アダプタ割り込みがゲストをターゲットにしていないことを意味する所定の値（例えば、全てゼロ）を含むかどうかについての判断がなされる（問い合わせ７５０）。ＧＡＩＴエントリが所定値を含む場合、アダプタ割り込みはホストに関して保留状態にされる。上述のように、割り込みがホストに提示される。

しかしながら、ＧＡＩＴエントリが、アダプタ割り込みが対応するゲストをターゲットにしていることを意味する所定の値を含まない場合、多数のステップを行って、ゲストへのアダプタ・イベント通知の転送を完了する。例えば、ＧＡＩＴエントリ内のゲストＡＩＳＢアドレスが所定の値（例えば、全てゼロ）を含まない場合、ゲストＡＩＳＢアドレス及びゲストＡＩＳＢオフセットを用いて、ゲストＡＩＳＢを１に設定する。

さらに、ＧＡＩＴエントリ内のゲスト割り込みサブクラス及びＧＩＳＡ指定を用いて、ゲストに関するＧＩＳＡ内の割り込みを保留状態にする。本発明の一態様によると、このプロセスの一部として、アダプタ機能に（すなわち、ＩＳＣ）に関して割り込みモードが設定される。一例においては、ページング可能ゲストに関するゲスト割り込み状態領域（ＧＩＳＡ）において、割り込みモード制御がもたらされる。上述のように、ゲスト割り込み状態領域は、保留インジケータがページング可能ゲストに関してキューに入れられる場所であり、本発明の一態様によると、ＧＩＳＡは、２つのビット・マスク、すなわち単一割り込みモードのためのもの（ＳＩＭＭ）及び非割り込みモードのためのもの（ＮＩＭＭ）を含むように拡張される。状態は、専用のゲスト毎のハードウェアにおいてではなく、ホスト・メモリ内のゲスト毎のデータ構造体において追跡されるので、このことは、割り込みの抑制が、実質的に制限されない数のゲストについて割り込み抑制を管理することを可能にする。

この特定の例において、各マスクは、ゲスト割り込みクラス毎に１ビットを有する。以下は、ゲストＩＳＣに関する割り込みモードの例を示す。：すなわち、
ＳＩＭＭ．ｉｓｃ＝０−全割り込みモード；
ＳＩＭＭ．ｉｓｃ＝１、ＮＩＭＭ．ｉｓｃ＝０−単一割り込みモード；及び、
ＳＩＭＭ．ｉｓｃ＝１、ＮＩＭＭ．ｉｓｃ＝１−非割り込みモード、
である。

単一割り込みモード及び全割り込みモード制御を設定するために、割り込み制御設定命令が用いられる。割り込み制御設定命令は、これらのマスク、及びＧＩＳＡへの他のアクセスに対してシリアル化する割り込み保留マスク（ＩＰＭ）において、インターロック更新を行うことによって解釈される。一例として、所定のＩＳＣに関して全割り込みモードを設定するために、ＧＩＳＡのＳＩＭＭ及びＮＩＭＭフィールド内のＩＳＣにより索引付けされたビット位置がゼロに設定される。さらに、単一割り込みモードを設定するために、ＳＩＭＭフィールド内のＩＳＣにより索引付けされるビット位置が１に設定され、ＮＩＭＭフィールド内のＩＳＣにより索引付けされたビット位置はゼロに設定される。非割り込みモードにおいては、ＳＩＭＭ及びＮＩＭＭフィールド内のＩＳＣにより索引付けされたビット位置は１に設定される。

アダプタ割り込みがＧＩＳＡ内のＩＳＣに関して保留状態にされたとき、以下のビットに問い合わせが行われ、必要に応じて更新される。
ＳＩＭＭ．ｉｓｃ＝０（全割り込みモード）の場合、ＩＰＭ．ｉｓｃにおいて割り込みが保留状態にされ、ＩＡＭ．ｉｓｃによって要求された場合にホスト警告が行われる。ＳＩＭＭ及びＮＩＭＭビットは、変化しないままである。（全割り込みモードにおいてポストされる割り込みは、モードを変化しないままにする。）
ＳＩＭＭ．ｉｓｃ＝１及びＮＩＭＭ．ｉｓｃ＝０（単一割り込みモード）の場合、ＩＰＭ．ｉｓｃにおいて割り込みは保留状態にされ、ＩＡＭ．ｉｓｃによって要求された場合にホスト警告が行われる。さらに、この時点で、ＮＩＭＭ．ｉｓｃもまた１に設定される。このことは、割り込みをポストする際の単一割り込みモードから非割り込みモードへの移行を反映する。
ＳＩＭＭ．ｉｓｃ＝１及びＮＩＭＭ．ｉｓｃ＝１（非割り込みモード）の場合、割り込み要求は無視される。ＧＩＳＡ内のＩＰＭ、ＩＡＭ、ＳＩＭＭ、又はＮＩＭＭフィールドに変更はなされない。

ＳＩＭＭ及びＮＩＭＭに対する検査及び更新は、割り込みをポストするのに用いられる既存のインターロック更新に組み込まれる。このことは、一貫した状態が保持され、割り込みの提示又はＳＩＣの解釈のような他のＧＩＳＡアクティビティに対する割り込みのポスティングをシリアル化することを保証する。

上記に加えて、ゲストへのアダプタ・イベント通知の転送の一部として、ＧＩＳＣに関してホスト警告が要求される（例えば、ＧＩＳＡの割り込み警告マスク（ＩＡＭ）内のＧＩＳＣに対応するビットが１に設定される）場合、ホスト警告アダプタ割り込みが保留状態にされる。

ＩＰＭビットの設定はＣＰＵの保留インジケータと同等であり、ゲストＣＰＵがＩＳＣに関してイネーブルにされる度に、ホストの介入なしに、割り込みがゲストＣＰＵに提示される。ＩＰＭビットが１に設定された時点で、ＧＩＳＣに対応するアダプタ割り込みソース・マスク内に、ＰＣＩ機能に関してアダプタ割り込みが保留状態であると指定するビットが設定される。

ＩＰＭをＧＩＳＡ内に設定することに応答して、ゲストＩＳＣに関してイネーブルにされたプロセッサは、このインジケータが設定されており、ゲスト・オペレーティング・システムに対して割り込みを提示することを判断する。この処理は、図１６を参照してさらに説明される。最初に、上述のように、ＧＩＳＡにおいて割り込みが保留状態にされる（ステップ７００）。このインジケータ上でポーリングしているプロセッサは、ビットが設定されていると判断し、プロセッサがイネーブルにされると、プロセッサは、割り込みをオペレーティング・システムに提示する（ステップ７０２）。この表示に応答して、上述のように、オペレーティング・システムは、いずれかの設定ＡＩＳＢ及びＡＩＢＶインジケータの処理を開始する（ステップ７０４）。この処理の間、オペレーティング・システムは、割り込み制御モードが変更されるかどうかを判断する（ステップ７０６）。つまり、オペレーティング・システムが設定されたインジケータの処理に遅れをとらない場合、オペレーティング・システムは変更をもたらさない。しかしながら、オペレーティング・システムが、別の割り込み要求が保留状態にされると判断した場合、上述のように、オペレーティング・システムは、例えば割り込み制御設定命令を用いて制御モードを変更する（ステップ７０８）。これにより、割り込み処理の速度が制御される。

アダプタ割り込みを登録するのに用いられるＰＣＩ機能制御修正命令に関する更なる詳細がここに説明される。図１８を参照すると、ＰＣＩ機能制御命令９００が、例えば、そのＰＣＩ機能制御修正命令を示すオペコード９０２と、操作パラメータを確立するアダプタ機能に関する種々の情報が含まれる記憶位置を指定する第１のフィールド９０４と、ＰＣＩ機能情報ブロック（ＦＩＢ）がフェッチされる記憶位置を指定する第２のフィールド９０６とを含む。フィールド１及び２により示される記憶位置のコンテンツが、以下でさらに説明される。

一実施形態において、フィールド１は、種々の情報を含む汎用レジスタを示す。図１９に示されるように、レジスタのコンテンツは、例えば、これに代わって修正命令を実施するアダプタ機能のハンドルを識別する機能ハンドル９１０と、機能ハンドルにより示されるアダプタ機能と関連したシステム・メモリ内のアドレス空間を示すアドレス空間９１２と、そのアダプタ機能に関して実施される操作を指定する操作制御９１４と、命令が所定のコードを完了したときに、命令に関する状態を提供する状態９１６とを含む。

一実施形態において、機能ハンドルは、例えば、ハンドルがイネーブルにされるかどうかを示すイネーブル・インジケータと、アダプタ機能を識別する機能番号（これは静的識別子であり、機能テーブルへの索引付けのために用いることができる）と、この機能ハンドルの特定のインスタンスを指定するインスタンス番号とを含む。各アダプタ機能について１つの機能ハンドルが存在し、これは、機能テーブル内の機能テーブル・エントリ（ＦＴＥ）を見つけ出すのに用いられる。各々の機能テーブル・エントリは、そのアダプタ機能と関連した操作パラメータ及び／又は他の情報を含む。一例として、機能テーブル・エントリは、以下のものを含む。：すなわち、
インスタンス番号：このフィールドは、機能テーブル・エントリと関連したアダプタ機能ハンドルの特定のインスタンスを示す。
デバイス・テーブル・エントリ（ＤＴＥ）索引１．．．ｎ：１つ又は複数のデバイス・テーブル・エントリ索引が存在することができ、各々の索引は、デバイス・テーブル・エントリ（ＤＴＥ）を見つけ出すためのデバイス・テーブルへの索引である。アダプタ機能毎に１つ又は複数のデバイス・テーブル・エントリが存在し、各々のエントリは、アダプタ機能の要求（例えば、ＤＭＡ要求、ＭＳＩ要求）を処理するために用いられる情報、及びアダプタ機能と関連した要求（例えば、ＰＣＩ命令）に関する情報を含む、そのアダプタ機能と関連した情報を含む。各々のデバイス・テーブル・エントリは、アダプタ機能に割り当てられたシステム・メモリ内の１つのアドレス空間と関連付けられる。アダプタ機能は、該アダプタ機能に割り当てられた１つ又は複数のアドレス空間をシステム・メモリ内に有することができる。
ビジー・インジケータ：このフィールドは、アダプタ機能がビジーであるかどうかを示す。
永続エラー（permanent error）状態インジケータ：このフィールドは、アダプタ機能が永続エラー状態にあるかどうかを示す。
回復開始インジケータ：このフィールドは、アダプタ機能に関して回復が開始されたかどうかを示す。
許可インジケータ：このフィールドは、アダプタ機能を制御しようとしているオペレーティング・システムが、そのようなことを行う権限をもっているかどうかを示す。
イネーブル・インジケータ：このフィールドは、アダプタ機能がイネーブルにされているかどうかを示す（例えば、１＝イネーブルにされる、０＝ディスエーブルにされる）。
リクエスタ識別子（ＲＩＤ）：これは、アダプタ機能の識別子であり、例えば、バス番号、デバイス番号、及び機能番号を含む。
一例において、このフィールドは、アダプタ機能の構成空間のアクセスのために用いられる。（アダプタのメモリを、例えば構成空間、Ｉ／Ｏ空間、及び／又は１つ又は複数のメモリ空間を含むアドレス空間として定めることができる。）一例において、オペレーティング・システム（又は他の構成）によりアダプタ機能に対して発行された命令内で構成空間を指定することにより、構成空間にアクセスすることができる。構成空間内へのオフセット、及び、ＲＩＤを含む適切な機能テーブル・エントリを見つけ出すのに用いられる機能ハンドルが、命令内で指定される。ファームウェアが命令を受信し、それが構成空間に関するものであると判断する。したがって、ファームウェアは、ＲＩＤを用いてＩ／Ｏハブへの要求を生成し、Ｉ／Ｏハブは、アダプタにアクセスするための要求を作成する。アダプタ機能の記憶位置はＲＩＤに基づいており、オフセットは、アダプタ機能の構成空間へのオフセットを指定する。
基底アドレス・レジスタ（ＢＡＲ）（１乃至ｎ）：このフィールドは、ＢＡＲ_０−ＢＡＲ_ｎとして示される複数の符号なし整数を含み、これらの符号なし整数は、もともと指定されたアダプタ機能と関連付けられており、その値もまた、アダプタ機能と関連付けられた基底アドレス・レジスタ内に格納される。各々のＢＡＲは、アダプタ機能内のメモリ空間又はＩ／Ｏ空間の開始アドレスを指定し、さらにアドレス空間のタイプ、すなわち、例としてそれが６４ビット若しくは３２ビットのメモリ空間であるか、又は３２ビットのＩ／Ｏ空間であるかを示す。
一例において、ＢＡＲは、アダプタ機能のメモリ空間及び／又はＩ／Ｏ空間へのアクセスに用いられる。例えば、アダプタ機能にアクセスするための命令内に与えられるオフセットが、命令内で指定されるアドレス空間と関連した基底アドレス・レジスタ内の値に加算され、アダプタ機能にアクセスするのに用いられるアドレスが得られる。命令内に与えられるアドレス空間識別子は、アクセスされるアダプタ機能内のアドレス空間、及び用いられる対応するＢＡＲを識別する。
サイズ１．．．．ｎ：このフィールドは、ＳＩＺＥ_０−ＳＩＺＥ_ｎとして示される複数の符号なし整数を含む。サイズ・フィールドの値は、非ゼロであるとき、各々のアドレス空間のサイズを表し、各々のエントリは前述のＢＡＲに対応する。

ＢＡＲ及びサイズに関する更なる詳細を以下に説明する。
１．アダプタ機能に関してＢＡＲが実装されない場合、ＢＡＲフィールド及び対応するサイズ・フィールドの両方ともゼロとして格納される。
２．ＢＡＲフィールドがＩ／Ｏアドレス空間又は３２ビット・メモリ・アドレス空間のいずれかを表す場合、対応するサイズ・フィールドは非ゼロであり、アドレス空間のサイズを表す。
３．ＢＡＲフィールドが６４ビット・メモリ・アドレス空間を表す場合、
ａ．ＢＡＲ_ｎフィールドは、最下位アドレス・ビットを表す。
ｂ．次の連続したＢＡＲ_ｎ＋１フィールドは、最上位アドレス・ビットを表す。
ｃ．対応するＳＩＺＥ_ｎフィールドは非ゼロであり、アドレス空間のサイズを表す。
ｄ．対応するＳＩＺＥ_ｎ＋１フィールドは有意味ではなく、ゼロとして格納される。
内部経路指定情報：この情報は、アダプタへの特定の経路指定を行うために用いられる。この情報には、例として、例えばノード、プロセッサ・チップ、及びハブ・アドレッシング情報が含まれる。
状態表示：これは、例えば、ロード／ストア操作がブロックされているかどうか、又はアダプタがエラー状態にあるかどうかの表示、並びに他の表示を提供する。

一例において、ビジー・インジケータ、永続エラー状態インジケータ、及び回復開始インジケータは、ファームウェアが行う監視に基づいて設定される。さらに、許可インジケータが、例えばポリシーに基づいて設定され、ＢＡＲ情報は、プロセッサ（例えば、プロセッサのファームウェア）によるバス・ウォーク中に発見された構成情報に基づいている。他のフィールドは、構成、初期化、及び／又はイベントに基づいて設定することができる。他の実施形態においては、機能テーブル・エントリは、より多くの、より少ない、又は異なる情報を含むことができる。含まれる情報は、そのアダプタ機能によりサポートされる操作、又はアダプタ機能に関してイネーブルにされる操作に依存し得る。

図２０を参照すると、一例において、フィールド２は、関連したアダプタ機能に関する情報を含むＰＣＩ機能情報ブロック（ＦＩＢ）の論理アドレス９２０を指定する。機能情報ブロックは、アダプタ機能と関連したデバイス・テーブル・エントリ及び／又は機能テーブル・エントリ（又は他の記憶位置）を更新するために用いられる。情報は、アダプタの初期化及び／又は構成中に、及び／又は特定のイベントに応答して、ＦＩＢ内に格納される。

機能情報ブロック（ＦＩＢ）に関する更なる詳細が、図２１を参照して説明される。一実施形態において、機能情報ブロック９５０は、以下のフィールドを含む。：すなわち、
形式９５１：このフィールドは、ＦＩＢの形式を指定する。
インターセプト制御９５２：このフィールドは、ページング可能モード・ゲストによる、特定の命令のゲスト実行が、命令のインターセプトをもたらすかどうかについて示すために用いられる。
エラー表示９５４：このフィールドは、ダイレクト・メモリ・アクセス及びアダプタ割り込みに関するエラー状態表示を含む。ビットが設定されるとき（例えば１）、アダプタ機能に関するダイレクト・メモリ・アクセス又はアダプタ割り込みを実施する間に、１つ又は複数のエラーが検出されている。
ロード／ストアのブロック化９５６：このフィールドは、ロード／ストア操作がブロックされているかどうかを示す。
ＰＣＩ機能の有効性９５８：このフィールドは、アダプタ機能のイネーブルメント制御を含む。ビットが設定されるとき（例えば１）、アダプタ機能はＩ／Ｏ操作に関してイネーブルにされていると考えられる。
アドレス空間の登録９６０：このフィールドは、アダプタ機能のダイレクト・メモリ・アクセスのイネーブルメント制御を含む。ビットが設定されるとき（例えば１）、ダイレクト・メモリ・アクセスはイネーブルにされている。
ページ・サイズ９６１：このフィールドは、ＤＭＡによりアクセスされるページ又は他のメモリ単位のサイズを示す。
ＰＣＩ基底アドレス（ＰＢＡ）９６２：このフィールドは、アダプタ機能に割り当てられたシステム・メモリ内のアドレス空間についての基底アドレスである。これは、アダプタ機能が、指定されたＤＭＡアドレス空間へのダイレクト・メモリ・アクセスのために用いることができる最下位の仮想アドレスを表す。
ＰＣＩアドレス制限（ＰＡＬ）９６４：このフィールドは、アダプタ機能が、指定されたＤＭＡアドレス空間内でアクセスすることができる最上位の仮想アドレスを表す。
入力／出力アドレス変換ポインタ（ＩＯＡＴ）９６６：入力／出力アドレス変換ポインタは、ＰＣＩ仮想アドレス変換により用いられるいずれかの変換テーブルの第１のものを指定し、又は、これは、変換の結果であるストレージ・フレームの絶対アドレスを直接指定することができる。
割り込みサブクラス（ＩＳＣ）９６８：このフィールドは、アダプタ機能に関するアダプタ割り込みを提示するのに用いられる割り込みサブクラスを含む。
割り込みの数９７０：このフィールドは、アダプタ機能に対して受け入れられた別個の割り込みコードの数を示す。このフィールドはまた、アダプタ割り込みビット・ベクトル・アドレス及びアダプタ割り込みビット・ベクトル・オフセット・フィールドにより指定されるアダプタ割り込みビット・ベクトルのサイズをビット単位で定める。
アダプタ割り込みビット・ベクトル・アドレス（ＡＩＢＶ）９７２：このフィールドは、アダプタ機能に関するアダプタ割り込みビット・ベクトルのアドレスを指定する。このベクトルは、割り込み処理において用いられる。
アダプタ割り込みビット・ベクトル・オフセット９７４：このフィールドは、アダプタ機能に関する第１のアダプタ割り込みビット・ベクトルのビットのオフセットを指定する。
アダプタ割り込みサマリ・ビット・アドレス（ＡＩＳＢ）９７６：このフィールドは、割り込み処理において随意的に用いられるアダプタ割り込みサマリ・ビットを指定するアドレスを提供する。
アダプタ割り込みサマリ・ビット・オフセット９７８：このフィールドは、アダプタ割り込みサマリ・ビット・ベクトルへのオフセットを提供する。
機能測定ブロック（ＦＭＢ）アドレス９８０：このフィールドは、アダプタ機能に関する測定値を収集するのに用いられる機能測定ブロックのアドレスを提供する。
機能測定ブロック・キー９８２：このフィールドは、機能測定ブロックにアクセスするためのアクセス・キーを含む。
サマリ・ビット通知制御９８４：このフィールドは、使用中のサマリ・ビット・ベクトルが存在するかどうかを示す。
命令権限付与トークン９８６：このフィールドは、ページング可能ストレージ・モード・ゲストに、ホストの介入なしにＰＣＩ命令を実行する権限が付与されているかどうかを判断するのに用いられる。及び、
アドレス変換形式９８７：このフィールドは、変換に用いられる最上位レベルの変換テーブル（例えば、セグメント・テーブル、領域第３等）のアドレス変換に関する選択された形式を示す。

ＰＣＩ機能制御修正命令内で指定される能情報ブロックは、選択されたデバイス・テーブル・エントリ、機能テーブル・エントリ、及び／又は命令内で指定されたアダプタ機能と関連した他のファームウェア制御を修正するために用いられる。デバイス・テーブル・エントリ、機能テーブル・エントリ、及び／又は他のファームウェア制御を修正することにより、アダプタに対して特定のサービスが提供される。これらのサービスには、例えば、アダプタ割り込み、アドレス変換、エラー状態のリセット、ロード／ストアのブロック化のリセット、機能測定パラメータの設定、及びインターセプト制御の設定が含まれる。

ＰＣＩ機能制御修正命令と関連した論理の一実施形態を、図２２を参照して説明する。一例において、命令が、オペレーティング・システム（又は他の構成）により発行され、オペレーティング・システムを実行するプロセッサ（例えば、ファームウェア）により実行される。本明細書での例においては、命令及びアダプタ機能は、ＰＣＩベースのものである。しかしながら、他の例においては、異なるアダプタ・アーキテクチャ及び対応する命令を用いることができる。

一例において、オペレーティング・システムは、命令に対して、以下のオペランド：すなわち、ＰＣＩ機能ハンドル、ＤＭＡアドレス空間識別子、操作制御、及び、機能情報ブロックのアドレスを提供する（例えば、命令により指定される１つ又は複数のレジスタにおいて）。

図２２を参照すると、最初に、ＰＣＩ機能制御修正命令を可能にするファシリティがインストールされているかどうかについての判断がなされる（問い合わせ１０００）。例えば、この判断は、例えば制御ブロック内に格納されたインジケータをチェックすることによりなされる。ファシリティがインストールされていない場合、例外条件が与えられる（ステップ１００２）。他の場合には、命令がページング可能ストレージ・モード・ゲスト（又は他のゲスト）により発行されたかどうかについての判断がなされる（問い合わせ１００４）。肯定であれば、ホスト・オペレーティング・システムは、そのゲストに関する動作をエミュレートする（１００６）。

他の場合には、オペランドの１つ又は複数が位置合わせされているかどうかついての判断がなされる（問い合わせ１００８）。例えば、機能情報ブロックのアドレスがダブルワード境界上にあるかどうかについて判断がなされる。一例においては、これは随意的である。オペランドが位置合わせされていない場合、例外条件が与えられる（ステップ１０１０）。他の場合には、機能情報ブロックがアクセス可能であるかどうかについて判断がなされる（問い合わせ１０１２）。アクセス可能でない場合、例外条件が与えられる（ステップ１０１４）。他の場合には、ＰＣＩ機能制御修正命令のオペランド内に提供されたハンドルがイネーブルにされているかどうかについての判断がなされる（問い合わせ１０１６）。一例において、この判断は、ハンドル内のイネーブル・インジケータをチェックすることによってなされる。ハンドルがイネーブルにされていない場合、例外条件が与えられる（ステップ１０１８）。

ハンドルがイネーブルにされている場合、ハンドルを用いて、機能テーブル・エントリを見つけ出す（１０２０）。つまり、ハンドルの少なくとも一部を機能テーブルへの索引として使用して、操作パラメータが確立されるアダプタ機能に対応する機能テーブル・エントリを見つけ出す。

機能テーブル・エントリが見つかったかどうかについての判断がなされる（問い合わせ１０２２）。見つかっていない場合、例外条件が与えられる（ステップ１０２４）。他の場合には、命令を発行する構成がゲストである場合（問い合わせ１０２６）、例外条件（例えば、ホストへのインターセプト）が与えられる（ステップ１０２８）。構成がゲストでない場合は問い合わせを無視することができ、又は指定された場合、他の権限付与をチェックすることができる。

次いで、機能がイネーブルにされているかどうかについての判断がなされる（問い合わせ１０３０）。一例において、この判断は、機能テーブル・エントリ内のイネーブル・インジケータをチェックすることによりなされる。機能がイネーブルにされていない場合、例外条件が与えられる（１０３２）。

機能がイネーブルにされている場合、回復がアクティブであるかどうかについての判断がなされる（問い合わせ１０３４）。機能テーブル・エントリ内の回復インジケータにより判断されるように回復がアクティブである場合、例外条件が与えられる（ステップ１０３６）。しかしながら、回復がアクティブでない場合、機能がビジーであるかどうかについてのさらなる判断がなされる（問い合わせ１０３８）。この判断は、機能テーブル・エントリ内のビジー・インジケータをチェックすることによりなされる。機能がビジーである場合、ビジー条件が与えられる（ステップ１０４０）。ビジー条件において、命令を、ドロップしないで、再試行することができる。

機能がビジーでない場合、機能情報ブロック形式が有効であるかどうかについてのさらなる判断がなされる（１０４２）。例えば、ＦＩＢの形式フィールドをチェックして、この形式がシステムによりサポートされているかどうかについての判断がなされる。形式が無効である場合、例外条件が与えられる（ステップ１０４４）。機能情報ブロックの形式が有効である場合、命令のオペランド内で指定される操作制御が有効であるかどうかについての更なる判断がなされる（問い合わせ１０４６）。つまり、操作制御は、この命令に関して指定された操作制御の１つであるかどうかである。操作制御が無効である場合、例外条件が与えられる（１０４８）。しかしながら、操作制御が有効である場合、処理は、指定された特定の操作制御を続行する。

一例において、操作制御は、アダプタの割り込みを制御するのに用いられるアダプタ割り込み登録操作である。この操作制御に応答して、機能情報ブロックの適切なコンテンツに基づいて、アダプタ割り込みに関連するアダプタ機能パラメータが、デバイス・テーブル・エントリ内に設定される。

この操作と関連した論理の一実施形態が、図２３を参照して説明される。一例として、機能情報ブロックから取得される、この操作のためのオペランドが、例えば、割り込みサブクラス（ＩＳＣ）、許容された割り込み数（ＮＯＩ）、アダプタ割り込みビット・ベクトル・オフセット（ＡＩＢＶＯ）、サマリ通知（Ｓ）、アダプタ割り込みサマリ・ビット・ベクトル・オフセット（ＡＩＳＢＶＯ）、アダプタ割り込みビット・ベクトル（ＡＩＢＶ）アドレス、及びアダプタ割り込みサマリ・ビット・ベクトル（ＡＩＳＢ）アドレスを含む。

図２３を参照すると、最初に、ＦＩＢ内で指定された割り込み数（ＮＯＩ）がモデル依存（model-dependent）最大数より大きいかどうかについての判断がなされる（問い合わせ１１００）。大きい場合は、例外条件が与えられる（ステップ１１０２）。しかしながら、割り込み数がモデル依存最大数より大きくない場合、割り込み数にアダプタ割り込みビット・ベクトル・オフセットを加算したもの（ＮＯＩ＋ＡＩＢＶＯ）がモデル依存最大数より大きいかどうかについての更なる判断がなされる（問い合わせ１１０４）。大きい場合は、例外条件が与えられる（ステップ１１０６）。ＮＯＩ＋ＡＩＢＶＯがモデル依存最大数より大きくない場合は、ＡＩＢＶアドレス＋ＮＯＩが４ｋ境界にわたるかどうかについての更なる判断がなされる（問い合わせ１１０８）。ＡＩＢＶアドレス＋ＮＯＩが４ｋ境界にわたる場合は、例外条件が与えられる（ステップ１１１０）。他の場合には、必要とされるあらゆるリソースについて、十分なリソースが利用可能であるかどうかについての判断がなされる（問い合わせ１１１２）。十分なリソースが存在しない場合は、例外条件が与えられる（ステップ１１１４）。

他の場合には、この機能に関して、アダプタ割り込みが既に登録されているかどうかについての判断がなされる（問い合わせ１１１６）。一実施形態において、このことは、（例えば、ＤＴＥ／ＦＴＥ内の）パラメータの１つ又は複数をチェックすることにより判断される。特定的には、ＮＯＩのような割り込みと関連したパラメータをチェックする。フィールドがポピュレートされている場合、アダプタは割り込み登録されている。アダプタが既に登録されている場合は、例外条件が与えられる（ステップ１１１８）。他の場合には、割り込みパラメータが、ＦＩＢから取得され、デバイス・テーブル・エントリ内、及び随意的に機能テーブル・エントリ（ＦＴＥ）（又は、他の指定された記憶位置）内に置かれる。また、ＭＳＩイネーブルメント・インジケータが、ＤＴＥ内に設定される（ステップ１１２０）。つまり、機能情報ブロックから取り出された情報に基づいて、アダプタ割り込みに関連するＰＣＩ機能パラメータが、ＤＴＥ内に、随意的に、ＦＴＥ内に設定される。これらのパラメータは、例えば、ＩＳＣ、ＮＯＩ、ＡＩＢＶＯ、Ｓ、ＡＩＳＢＶＯ、ＡＩＢＶアドレス、及びＡＩＳＢアドレスを含む。

上記に加えて、指定することができる別の操作制御は、アダプタ割り込み登録解除操作であり、図２４を参照してその一例を説明する。この操作により、アダプタ割り込みに関連するアダプタ機能パラメータがリセットされる。

図２４を参照すると、最初に、機能ハンドルにより指定されたアダプタが、割り込みのために登録されているかどうかについての判断がなされる（問い合わせ１０００）。登録されていない場合は、例外条件が与えられる（ステップ１００２）。他の場合には、機能テーブル・エントリ（又は他の記憶位置）及び対応するデバイス・テーブル・エントリ内の割り込みパラメータがゼロに設定される（ステップ１００４）。一例において、これらのパラメータは、ＩＳＣ、ＮＯＩ、ＡＩＢＶＯ、Ｓ、ＡＩＳＢＶＯ、ＡＩＢＶアドレス、及びＡＩＳＢアドレスを含む。

上述されたように、一実施形態において、アダプタ機能に関する情報を得るために、論理プロセッサ呼び出し命令が使用される。この命令の一実施形態を図２５に示す。図示されるように、一例において、論理プロセッサ呼び出し（ＣＬＰ）命令１３００は、それが論理プロセッサ呼び出しであることを示す操作コード（operation code）１３０２と、コマンドについての表示１３０４とを含む。一例において、この表示は、実施されるコマンドを説明する要求ブロックのアドレスであり、要求ブロック内の情報はコマンドに依存する。種々のコマンドに関する要求ブロック及び対応する応答ブロックの例が、図２６−図３２を参照して説明される。

最初に図２６を参照すると、ＰＣＩ機能リスト（list PCI function）コマンドに関する要求ブロックが提供される。ＰＣＩ機能リスト・コマンドは、要求中の構成（例えば、要求中のオペレーティング・システム）に割り当てられたＰＣＩ機能のリストを取得するために使用される。要求ブロック１３２０は、例えば次のような、多数のパラメータを含む。：すなわち、
長さフィールド１３２２：このフィールドは、要求ブロックの長さを示す。
コマンド・コード１３２４：このフィールドは、ＰＣＩ機能リスト・コマンドを示す。
再開トークン１３２６：このフィールドは、以下にさらに詳細に説明されるように、新しいＰＣＩ機能リスト・コマンドを開始するため、又は、以前のＰＣＩ機能リスト・コマンドを再開するために用いられる整数である。
コマンドの要求ブロック内の再開トークン・フィールドが、例えばゼロの値を含むとき、ＰＣＩ機能の新しいリストが要求される。再開トークン・フィールドは、例えば、以前のＰＣＩ機能リスト・コマンドから戻された非ゼロの値を含む場合、ＰＣＩ機能の以前のリストの継続が要求される。

ＰＣＩ機能リスト・コマンドに関する論理プロセッサ呼び出し命令の発行及び処理に応答して、応答ブロックが戻される。応答ブロックの一実施形態が、図２７に示される。一例において、ＰＣＩ機能リスト・コマンドに関する応答ブロック１３５０は、次のものを含む。：すなわち、
長さフィールド１３５２：このフィールドは、応答ブロックの長さを示す。
応答コード１３５４：このフィールドは、コマンドの状態を示す。
ＰＣＩ機能リスト１３５６：このフィールドは、要求しているオペレーティング・システムが利用可能な１つ又は複数のＰＣＩ機能のリストを示す。
再開トークン１３５８：このフィールドは、ＰＣＩ機能の以前のリストの継続が要求されているかどうかを示す。一例において、要求ブロック内の再開トークン及び応答ブロック内の再開トークンがゼロである場合、要求中の構成に割り当てられた全てのＰＣＩ機能が、ＰＣＩ機能リスト内に表され、要求ブロック内の再開トークンがゼロであり、かつ、応答ブロック内の再開トークンが非ゼロである場合、リスト内に表示されていない、要求中の構成に割り当てられた付加的なＰＣＩ機能が存在する可能性があり、要求ブロック内の再開トークンが非ゼロであり、かつ、応答ブロック内の再開トークンがゼロである場合、再開の観点から、要求中の構成に割り当てられた残りのＰＣＩ機能が、リスト内に表され、要求ブロック及び応答ブロック内の再開トークンの両方とも非ゼロである場合、再開の観点から、いずれの関連したＰＣＩ機能リスト内にも表されていない、要求の構成が存在する可能性がある。再開トークンは、戻された後、無期限に有効なままであるが、システム・ロードの経過時間を含む種々のモデルに依存した理由のために無効になり得る。
モデル依存データ１３６０：このフィールドは、システムに依存するデータを含む。
ＰＣＩ機能の数１３６２：このフィールドは、ファシリティによりサポートされるＰＣＩ機能の最大数を示す。
エントリ・サイズ１３６４：このフィールドは、ＰＣＩ機能リスト内の各エントリのサイズを示す。

ＰＣＩ機能リストに関する更なる詳細が、図２８を参照して説明される。一例において、ＰＣＩ機能リストは複数のエントリを含み、各々のエントリ１３５６は、一例として、以下の情報を含む。：すなわち、
デバイスＩＤ１３７０：このフィールドは、対応するＰＣＩ機能と関連したＩ／Ｏアダプタを示す。
ベンダーＩＤ１３７２：このフィールドは、対応するＰＣＩ機能と関連したＩ／Ｏアダプタの製造業者を識別する。
機能識別子１３７４：このフィールドは、ＰＣＩ機能の永続識別子を含む。
機能ハンドル１３７６：このフィールドは、ＰＣＩ機能を識別する。格納されるＰＣＩ機能ハンドルは、ハンドルの指定されたビットがゼロである場合は汎用ハンドルであり、そのビットが１である場合はイネーブルにされたハンドルである。ＰＣＩ機能がディスエーブルにされた場合、汎用ＰＣＩ機能ハンドルが格納される。ＰＣＩ機能がイネーブルにされた場合、イネーブルにされたＰＣＩ機能ハンドルが格納される。一例において、ＰＣＩ機能ハンドルは、ＩＰＬを超えて永続的ではなく、これは、永続的であり、Ｉ／Ｏ構成定義の寿命の存続のために設定されるＰＣＩ機能ＩＤとは異なる。
構成状態１３７８：このフィールドは、ＰＣＩ機能の状態を示す。このインジケータが、例えばゼロであるときは、状態はスタンバイ状態であり、例えば１であるときは、状態が構成される。スタンバイ状態のときは、ＰＣＩ機能ハンドルは汎用ＰＣＩ機能ハンドルであり、構成されているときは、ＰＣＩ機能ハンドルは、ＰＣＩ機能がイネーブルにされているかどうかによって、汎用ＰＣＩ機能ハンドル又はイネーブルにされたＰＣＩ機能ハンドルである。

アダプタ機能のリストを取得した後、指定されたＰＣＩ機能ハンドルにより指定されるような選択された機能の属性に関する情報を取得することができる。この情報は、機能照会コマンドを有するＣＬＰ命令を発行することによって、取得することができる。

ＰＣＩ機能照会（query PCI function）コマンドに関する要求ブロックの一実施形態が、図２９を参照して説明される。一例において、要求ブロック１４００は、例をあげれば次のものを含む。すなわち、
長さフィールド１４０２：このフィールドは、要求ブロックの長さを示す。
コマンド・コード１４０４：このフィールドは、ＰＣＩ機能照会コマンドを示す。
機能ハンドル１４０６：このフィールドは、照会されるＰＣＩ機能を指定するＰＣＩ機能ハンドル（例えば汎用、又はイネーブルにされた）を含む。

ＰＣＩ機能照会コマンドに関する論理プロセッサ呼び出し命令の発行に応答して、応答ブロックが戻される。応答ブロックの一実施形態が、図３０に示される。一例において、応答ブロック１４５０は、次のものを含む。すなわち、
長さ１４５２：このフィールドは、応答ブロックの長さを示す。
応答コード１４５４：このフィールドは、コマンドの状態を示す。
機能グループＩＤ１４５６：このフィールドは、ＰＣＩ機能グループ識別子を示す。ＰＣＩ機能グループ識別子は、ＰＣＩ機能のグループを、１組の属性（本明細書では特性とも呼ばれる）と関連付けるために用いられる。同じＰＣＩ機能グループ識別子を有するＰＣＩ機能の各々は、同じ属性の組を有する。
機能ＩＤ１４５８：ＰＣＩ機能ｉｄは、ＰＣＩ機能ハンドルによりもともと指定されたＰＣＩ機能の永続的な識別子であり、Ｉ／Ｏ構成定義の寿命の存続のために設定される。
物理チャネル・アダプタ１４６０：この値は、ＰＣＩ機能に対応する物理Ｉ／Ｏアダプタの位置のモデル依存の識別を表す。
基底アドレス・レジスタ（ＢＡＲ）１．．．ｎ１４６２：このフィールドは、ＢＡＲ_０−ＢＡＲ_ｎとして示される複数の符号なしの整数を含み、これらは、もともと指定されたＰＣＩ機能と関連付けられており、その値もまた、ＰＣＩ機能と関連した基底アドレス・レジスタ内に格納される。各々のＢＡＲは、アダプタ内のメモリ空間又はＩ／Ｏ空間の開始アドレスを指定し、また、アドレス空間のタイプ、即ち、例として、それが６４ビット又は３２ビットのメモリ空間であるのか、又は３２ビットのＩ／Ｏ空間であるかも示す。
サイズ１．．．．ｎ１４６４：このフィールドは、ＳＩＺＥ_０−ＳＩＺＥ_ｎとして示される複数の符号なし整数を含む。サイズ・フィールドの値は、非ゼロであるとき、各アドレス空間のサイズを表し、各エントリは、前述のＢＡＲに対応する。
利用可能なＤＭＡの始まり１４６６：このフィールドは、ＤＭＡ操作に利用可能なＰＣＩアドレス範囲の始まりを示すアドレスを含む。
利用可能なＤＭＡの終わり１４６８：このフィールドは、ＤＭＡ操作に利用可能なＰＣＩアドレス範囲の終わりを示す値を含む。

特定のアダプタ機能に関する属性を取得することに加えて、この機能を含むグループに関する属性を取得することもできる。これらの共通属性は、ＰＣＩ機能グループ照会（query PCI function group）コマンドによりＣＬＰ命令を発行することから取得することができる。このコマンドは、指定されたＰＣＩ機能グループ識別子により指定される１つ又は複数のＰＣＩ機能のグループのためにサポートされている１組の属性を取得するために用いられる。ＰＣＩ機能グループ識別子は、ＰＣＩ機能のグループを、同じ属性の組と関連付けるために用いられる。ＰＣＩ機能グループ照会コマンドのための要求ブロックの一実施形態が、図３１を参照して説明される。一例において、要求ブロック１５００は、次のものを含む。：すなわち、
長さフィールド１５０２：このフィールドは、要求ブロックの長さを示す。
コマンド・コード１５０４：このフィールドは、ＰＣＩ機能グループ照会コマンドを示す。
機能グループＩＤ１５０６：このフィールドは、属性が取得されるＰＣＩ機能グループ識別子を指定する。

ＰＣＩ機能グループ照会コマンドによる論理プロセッサ呼び出し命令の発行及び処理に応答して、応答ブロックが戻される。応答ブロックの一実施形態が、図３２に示される。一例において、応答ブロック１５５０は、次のものを含む。すなわち、
長さフィールド１６５２：このフィールドは、応答ブロックの長さを示す。
応答コード１５５４：このフィールドは、コマンドの状態を示す。
割り込み数１５５６：このフィールドは、指定されたＰＣＩ機能グループ内の各ＰＣＩ機能について、ＰＣＩファシリティによりサポートされる連続したＭＳＩベクトル数（即ち、割り込みイベント・インジケータ）の最大数を示す。一例において、割り込み数の可能な有効値は、ゼロから２，０４８までの範囲にある。
バージョン１５５８：このフィールドは、指定されたＰＣＩグループ識別子が指定するＰＣＩ機能のグループが添付される、ＰＣＩファシリティによりサポートされるＰＣＩ仕様のバージョンを示す。
フレーム１５６２：このフィールドは、Ｉ／Ｏアドレス変換のためにサポートされるフレーム（又はページ）のサイズを示す。
ブロック更新間隔の測定値１５６４：これは、ＰＣＩ機能測定ブロックが更新されるおよその時間間隔を示す値（例えばミリ秒単位での）である。
ＤＭＡアドレス空間マスク１５６６：これは、ＤＭＡアドレス空間を識別するために、ＰＣＩアドレス内のどのビットが使用されるかを示すために使用される値である。
ＭＳＩアドレス１５６８：これは、メッセージ信号割り込み要求のために使用される値である。

上述されたリスト及び機能照会（query list and function）コマンドは、例えば、機能テーブルから、情報を取り出す。初期化時に、又はアダプタのホット・プラグの後に、ファームウェアがバス・ウォークを行ってアダプタの位置を求め、かつ、その基本的な特性を判断する。この情報は、ファームウェアにより、各々のアダプタについての機能テーブル・エントリ（ＦＴＥ）内に格納される。システム管理者が設定するポリシーに基づいて、アダプタに対するアクセス可能性が判断され、このアクセス可能性も又はムウェアによりＦＴＥ内に設定される。次いで、リスト及び機能照会コマンドがこの情報を取り出し、それを、オペレーティング・システムにアクセス可能なそれぞれの応答ブロック内に格納することができる。

さらに、グループ情報は、所与のシステムＩ／Ｏインフラストラクチャ、並びに、ファームウェア及びＩ／Ｏハブの能力に基づく。これは、クエリの処理中に後で取り出すために、ＦＴＥ又は他のいずれかの使いやすい位置に格納することができる。特定的には、グループ照会コマンドがこの情報を取り出し、それを、オペレーティング・システムにアクセス可能なコマンドの応答ブロックに格納する。

本発明の一態様によると、オペレーティング・システムへのアダプタ割り込みの配信を抑制するための、細粒（fine-grained）制御が提供される。これらの制御は、オペレーティング・システムに、全てのＣＰＵに関する割り込み保留数を制御する、したがって、提示する能力を与える。このことは、さらに、ＰＣＩ機能に関する割り込み処理タスクを実行するＣＰＵの数を制御することを可能にする。一態様において、１つの単一の命令の実行について、所定のＩＳＣに関してイネーブルにされたいずれのＣＰＵにおいても、それらのイネーブルにされたＣＰＵのいずれかにより、割り込みを処理することができる。各ＣＰＵ上で命令を実行する必要はない。

一例において、割り込みサブクラスに関する単一のアダプタ割り込み要求の認識に応答して、オペレーティング・システムが、構成全体に関するアダプタ機能（例えば、ＰＣＩのような特定のタイプの）からの付加的なアダプタ割り込み要求を抑制することを可能にする制御が、オペレーティング・システムに与えられる。このことにより、単一ＣＰＵにおけるアダプタ割り込み処理のイニシアチブが与えられる。単一ＣＰＵにおける割り込み処理が新しいアダプタ・イベント表示の到着とのペースを維持する限り、付加的なアダプタ割り込みは必要でない。このことは、付加的なアダプタ割り込みにより発生するコンテキスト・スイッチング・オーバーヘッドを低減させる。

しかしながら、オペレーティング・システムが、現在処理できるより速い速度でアダプタ・イベント通知が到着していると判断する場合、制御により、オペレーティング・システムが、アダプタ割り込み抑制を除去できるので、別のＣＰＵにより付加的なアダプタ割り込み要求を認識することができ、これにより、アダプタ割り込み処理に対する付加的なイニシアティブが与えられる。

さらに、一態様において、割り込みモードが非割り込みモードであり、オペレーティング・システムが実行する作業がそれ以上ないとき（すなわち、全てのＡＩＳＢ及びＡＩＢＶがゼロであるとき）、オペレーティング・システムは、システムを再び単一割り込みモード又は全割り込みモードにすることを選択することができる。このことは、別の割り込みがポストされるまで、オペレーティング・システムが、他のタイプの作業を実行することを可能にする。

本明細書で説明される実施形態において、アダプタは、ＰＣＩアダプタである。本明細書で用いられるＰＣＩという用語は、これらに限定されるものではないが、ＰＣＩ又はＰＣＩｅを含む、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｓｐｅｃｉａｌ Ｉｎｔｅｒｅｓｔ Ｇｒｏｕｐ（ＰＣＩ−ＳＩＧ）により定められるようなＰＣＩベースの仕様（www.pcisig.com/home）にしたがって実装されるいずれかのアダプタを指す。１つの特定の例において、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）は、Ｉ／Ｏアダプタとホスト・システムの間のトランザクションのための双方向通信プロトコルを定める、コンポーネント・レベルの相互接続規格である。ＰＣＩｅ通信は、ＰＣＩｅバス上での伝送のためのＰＣＩｅ規格にしたがって、パケットの形でカプセル化される。Ｉ／Ｏアダプタから発し、ホスト・システムで終了するトランザクションは、上り方向トランザクションと呼ばれる。ホスト・システムから発し、Ｉ／Ｏアダプタで終了するトランザクションは、下り方向トランザクションと呼ばれる。ＰＣＩｅトポロジーは、対にされて（例えば、１つの上がり方向リンク、１つの下り方向リンク）ＰＣｌｅバスを形成する、ポイント・ツー・ポイントの単方向リンクに基づいている。ＰＣＩｅ標準は、ＰＣＩ−ＳＩＧにより保持され、公開されている。

当業者により認識されるように、本発明の態様は、システム、方法、又はコンピュータ・プログラム製品として具体化することができる。したがって、本発明の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又は、ソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、これらは全て、本明細書において、一般的に「回路」、「モジュール」又は「システム」と呼ぶことができる。さらに、本発明の態様は、コンピュータ可読プログラム・コードが組み込まれた、１つ又は複数のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。

１つ又は複数のコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、これらに限定されるものではないが、例えば、電子、磁気、光学、電磁気、赤外線又は半導体のシステム、装置若しくはデバイス、又は上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、即ち、１つ又は複数の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈において、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって用いるため、又はそれらと接続して用いるためにプログラムを収容又は格納することができるいずれかの有形媒体とすることができる。

ここで図３３を参照すると、一例において、コンピュータ・プログラム製品１６００が、例えば、本発明の１つ又は複数の態様を提供し、容易にするように、コンピュータ可読プログラム・コード手段又は論理１６０４をその上に格納するための１つ又は複数のコンピュータ可読ストレージ媒体１６０２を含む。

コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限られるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、又は上記のいずれかの適切な組み合わせを含む、適切な媒体を用いて伝送することができる。

本発明の態様に関する操作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、ＳｍａｌｌＴａｌｋ、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、及び、「Ｃ」プログラミング言語、アセンブラ、又は同様のプログラミング言語のような従来の手続き型プログラミング言語を含む、１つ又は複数のプログラミング言語のいずれかの組み合わせで書くことができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、スタンドアロンのソフトウェア・パッケージとして、一部がユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部が遠隔コンピュータ上で実行される場合もあり、又は完全に遠隔コンピュータ若しくはサーバ上で実行される場合もある。最後のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、又は外部コンピュータへの接続がなされる場合もある（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）。

本発明の態様は、本発明の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して、本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図内のブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えてマシンを製造し、それにより、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装するための手段を作り出すようにすることができる。

これらのコンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、それにより、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。

コンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上にロードして、一連の動作ステップをコンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上で行わせてコンピュータ実施のプロセスを生成し、それにより、コンピュータ又は他のプログラム可能装置上で実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実行するためのプロセスを提供するようにもすることもできる。

図面内のフローチャート及びブロック図は、本発明の種々の実施形態によるシステム、方法及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能命令を含むモジュール、セグメント、又はコードの部分を表すことができる。幾つかの代替的な実装において、ブロック内に記載された機能は、図面内に記載された順序とは異なる順序で行われ得ることにも留意すべきである。例えば、連続して示された２つのブロックが、関与する機能に応じて、実際には、実質的に同時に実行されることもあり、ときにはブロックが逆順に実行されることもある。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェア・ベースのシステムによって、又は専用ハードウェアとコンピュータ命令との組み合わせによって実装できることにも留意されたい。

上記に加えて、本発明の１つ又は複数の態様は、顧客環境の管理を提供するサービス・プロバイダにより、供与し、提供し、配置し、管理し、サービスを行うことなどができる。例えば、サービス・プロバイダは、１又は複数の顧客に対して本発明の１つ又は複数の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャを作成し、保持し、サポートすることなどができる。見返りとして、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１又は複数の第三者に対する広告コンテンツの販売から支払いを受けることができる。

本発明の一態様において、本発明の１つ又は複数の態様を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、本発明の１つ又は複数の態様を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することが可能であり、そこでは、コードは、コンピューティング・システムと協働して、本発明の１つ又は複数の態様を実施することができる。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は本発明の１つ又は複数の態様を含む。コードは、コンピュータ・システムと協働して、本発明の１つ又は複数の態様を実施することができる。

種々の実施形態が上述されたが、これらは一例にすぎない。例えば、他のアーキテクチャのコンピューティング環境が、本発明の１つ又は複数の態様を組み込み、用いることが可能である。例として、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒ Ｓｙｓｔｅｍｓサーバ若しくは他のサーバ、又は他の会社のサーバのような、Ｓｙｓｔｅｍ ｚ（登録商標）サーバ以外のサーバが、本発明の１つ又は複数の態様を含み、使用し、及び／又はそこから利益を得ることができる。さらに、本明細書での例では、アダプタ及びＰＣＩハブはサーバの一部と見なされるが、他の実施形態においては、これらを必ずしもサーバの一部と見なす必要はなく、単にコンピューティング環境のシステム・メモリ及び／又は他のコンポーネントに結合されていると見なすことができる。コンピューティング環境は、サーバである必要はない。さらに、テーブルについて説明されるが、いずれのデータ構造体を用いることもでき、テーブルという用語は、そのようなデータ構造体の全てを含むものである。さらにまた、アダプタはＰＣＩベースのものであるが、本発明の１つ又は複数の態様は、他のアダプタ又は他のＩ／Ｏコンポーネントと共に使用可能である。アダプタ及びＰＣＩアダプタは、単なる例である。さらに、デバイス・テーブル・エントリ、機能テーブル・エントリ及び／又は他のデータ構造体は、本明細書に記載されるより多くの、より少ない、及び異なる情報を含むことができる。さらにまた、本明細書では、特定のビットを設定する命令が説明されるが、他の実施形態においては、命令を用いなくてもよい。代りに、命令を用いずにビットが設定される。多くの他の変形が可能である。

さらに、他のタイプのコンピューティング環境が、本発明の１つ又は複数の態様から利益を得ることができる。一例として、システム・バスを通してメモリ要素に直接的に又は間接的に結合された少なくとも２つのプロセッサを含む、プログラム・コードを格納及び／又は実行するのに適したデータ処理システムが使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行時に用いられるローカル・メモリと、大容量記憶装置と、実行時に大容量記憶装置からコードを取得しなければならない回数を減少させるために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリとを含む。

入力／出力即ちＩ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、親指ドライブ、及び他のメモリ媒体等を含むが、これらに限定されるものではない）は、直接的に、又は介在するＩ／Ｏコントローラを通して、システムに結合することができる。データ処理システムが、介在するプライベート・ネットワーク又は公衆ネットワークを通して、他のデータ処理システム又はリモート・プリンタ若しくはストレージ装置に結合できるように、ネットワーク・アダプタをシステムに結合することもできる。モデム、ケーブル・モデム及びイーサネット・カードは、利用可能なタイプのネットワーク・アダプタのほんの数例にすぎない。

図３４を参照すると、本発明の１つ又は複数の態様を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信状態にある１つ又は複数のＣＰＵ５００１に加えて、ストレージ媒体デバイス５０１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク５０１０へのＩ／Ｏインターフェースを含む。ＣＰＵ５００１は、アーキテクチャ化された（architected）命令セット及びアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Dynamic Address Translation、ＤＡＴ）５００３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、コンピュータ・メモリ５００２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ５００２とプロセッサ５００１との間に、キャッシュ５００９が用いられる。キャッシュ５００９は、１つより多いＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ５００９を介して、命令フェッチ・ユニット５００４により、命令がメモリ５００２からフェッチされる。命令は、命令デコード・ユニット５００６でデコードされ、命令実行ユニット５００８にディスパッチされる（幾つかの実施形態においては他の命令と共に）。一般的には、例えば、算術演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット５００８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード／ストア・ユニット５００５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロコード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。

既述のように、コンピュータ・システムは、ローカル（又は主）ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられた記憶位置を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムを処理できるようになる前に、（入力装置から）データ及びプログラムの両方は、主ストレージにロードされる。

主ストレージは、キャッシュと呼ばれることもある、１つ又は複数のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより観察することはできない。

命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は短縮してライン）と呼ばれる、整数境界（integral boundary）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ若しくは命令キャッシュへのストレージのプリフェッチ、又は、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供することができる。

ストレージは、長い水平方向のビットの文字列と考えられる。大部分の操作において、ストレージへのアクセスは、左から右への順序で進む。ビットの文字列は、８ビット単位で分割される。８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本的な構成要素（building block）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、即ち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まり、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである。

情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１バイト・グループずつ伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙に又は明示的に指定される。ＣＰＵ操作に用いられる場合、バイト・グループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、バイト・グループの中の各々において、ビットは、左から右の順序で番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）においては、左端ビットは「上位（high-order）」ビットと呼ばれることがあり、右端ビットは「下位（low-order）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトの個々のビットに対して操作を行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、左から右に０から７までの番号が付けられる（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）において）。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１若しくは４０−６３の番号を付けることができ、又は、３１ビット・アドレスの場合は１−３１若しくは３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数のバイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のため及び好ましくは訂正のために、各バイト又はバイト・グループと共に、１つ又は複数の検査ビットが伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず明示的に記述される場合は、そのフィールドは可変長を有すると言われる。可変長オペランドは、１バイトのインクリメントにより変化し得る（又は、一部の命令では、２バイトの倍数若しくは他の倍数）。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅が格納されるフィールドの長さを上回り得るとしても、指定されたフィールド内に含まれるバイトの記憶位置のコンテンツのみが置き換えられる。

特定の情報単位は、ストレージ内の整数境界上にあることになる。そのストレージ・アドレスがバイトでの単位での長さの倍数であるとき、境界は、情報単位に関して整数のものであると言われる。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワード（halfword）は、２バイト境界上にある２個の連続したバイトのグループであり、これは、命令の基本的な構成要素である。ワード（word）は、４バイト境界上にある４個の連続したバイトのグループである。ダブルワード（doubleword）は、８バイト境界上にある８個の連続したバイトのグループである。クワッドワード（quadword）は、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワッドワードを示す場合、そのアドレスの２進表現は、それぞれ、右端の１個、２個、３個、又は４個のビットが０になる。命令は、２バイトの整数境界上にあることになる。大部分の命令のストレージ・オペランドは、境界合わせ（boundary alignment）要件をもたない。

命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、ストアが、後にフェッチされる命令を変更するかどうかに関係なく、後に命令をフェッチするキャッシュ・ライン内にプログラムが格納される場合には、著しい遅延が生じることがある。

一実施形態において、本発明は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれる場合もあるが、そのいずれも本発明と整合性がある）により実施することができる。図３４を参照すると、本発明を具体化するソフトウェア・プログラム・コードは、典型的には、ホスト・システム５０００のプロセッサ５００１により、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１からアクセスされる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ５００２からユーザに分散させても、又は、こうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを分散させる技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

図３５は、本発明を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図３５のシステム５０２０は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つ又は複数のプロセッサ５０２６と、周知の技術にしたがってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。

システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。或いは、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）、又はシステム５０２１内のこうした他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。

図３６は、本発明を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。

さらに図３６を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、かつ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１つ又は複数のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ ｅＳｅｒｖｅｒ（商標）Ｓｙｓｔｅｍ ｚ（登録商標）サーバを用いて実装することができる。

図３５及び図３６を同時に参照すると、本発明を具体化することができるソフトウェア・プログラム・コードには、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ５０５０、５０５１に分散させても、或いは、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

或いは、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メインストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。

図３７を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、用いられる可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（snoop）」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、かつ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。

プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）プロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。したがって、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（Reduced Instruction Set Computing、縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（Complex Instruction Set Computing、複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）の命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作又は分岐命令の分岐成立（Branch taken）操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。

典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令（next sequential instruction）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。

次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードにしたがってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。

プロセッサ５０２６は、典型的には、命令の機能を実行するための１つ又は複数の実行ユニット５０５７、５０５８、５０６０を有する。図３８を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ＸＯＲ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。

例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。

実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで第３オペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグエンディアン（Big Endian）（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（Little Endian）（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）は、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。

図３９を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信することができる。

例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタのコンテンツとを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。

プロセッサは、命令により定義された方法にしたがってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（implied register）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）の長変位ファシリティ（long displacement facility）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、索引レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（location）は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の記憶位置を意味する。

図４０を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０５３の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０５３の記憶位置から取得したデータをメモリ５０５３内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、かつ、パイプライン処理を順に行って操作をイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見えるようにする機能を提供する。

好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス（effective address）」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）では、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used）を含む種々の置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。

Ｉ／Ｏユニット５０５４（図３７）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（登録商標）によるＳｙｓｔｅｍ ｚ（登録商標）のようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。

さらに、他のタイプのコンピューティング環境が、本発明の１つ又は複数の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットをエミュレートする（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することができたとしても、エミュレータの１つ又は複数のエミュレーション機能nにより、本発明の１つ又は複数の態様が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又は操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令又は操作を実施する。

エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行することを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１つ又は複数のサブルーチンとして実装される。

より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）のＩＢＭ（登録商標）サーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭ（登録商標）メインフレーム・サーバにおいて、及び、ＩＢＭ（登録商標）の他のマシン（例えば、Ｐｏｗｅｒ Ｓｙｓｔｅｍｓサーバ及びＳｙｓｔｅｍ ｘ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（商標）などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘを実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ（登録商標）下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘを用いること、並びに、一般に実行がエミュレーション・モードにあるＨｅｒｃｕｌｅｓ（www.hercules-390.org/を参照されたい）又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）（www.funsoft.com/を参照されたい）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。

ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１つ又は複数のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにしなければならない。

エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサ１の機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン又はドライバにおいて、或いは好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。種々のソフトウェア及びハードウェア・エミュレーションの特許には、これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献４、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献５、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献７、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献８、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献９、及び他の多くが挙げられ、これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。

図４１において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、かつ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、かつ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。

Claims (11)

1. コンピューティング環境において割り込み処理を制御するための方法であって、
   前記コンピューティング環境のプロセッサが、前記コンピューティング環境のアダプタによる割り込み要求を示すＣＰＵ対応保留インジケータが設定されていると判断するステップと、
   前記プロセッサが、選択されたオペレーティング・システムに対して前記割り込み要求を提示するステップであって、前記選択されたオペレーティング・システムは、前記割り込み要求に対応する１つ又は複数の設定されたイベント・インジケータと、１つ又は複数の他の割り込み要求に対応する１つ又は複数の他の設定されたイベント・インジケータとを処理するものである、提示するステップと、
   前記提示するステップに基づいて、割り込み要求が保留状態ではないことを１つ又は複数のプロセッサに示すように前記ＣＰＵ対応保留インジケータをリセットするステップであって、ハブ対応保留インジケータは、設定されたままであり、設定された前記ハブ対応保留インジケータは、ハブに対し割り込みが既に提示されたことを示し、かつ、他の割り込み要求が保留状態にされないよう抑制する、リセットするステップと、
   制御モードの変更に基づいて、他の割り込み要求が保留状態になれるよう前記ハブ対応保留インジケータをリセットするステップであって、前記制御モードの変更は、現在処理できるより速い速度でイベント通知が到着していると判断され、他の割り込み要求を提示して少なくとも１つの他のプロセッサが設定されたイベント・インジケータを処理するのを可能にすべきであると判断されたことに基づくものである、リセットするステップと、
   前記プロセッサまたは他のプロセッサが、別の割り込み要求が保留状態にされていることを示すように前記ＣＰＵ対応保留インジケータが設定されていると判断するステップと、
   前記プロセッサまたは他のプロセッサが、１または複数のオペレーティング・システムのひとつのオペレーティング・システムに対して前記別の割り込み要求を提示するステップと、
   を含む方法。
2. 前記１つ又は複数の設定されたイベント・インジケータは、前記選択されたオペレーティング・システムにアクセス可能なアダプタ割り込みベクトル内に設定された１つ又は複数のアダプタ・イベント・インジケータを含み、前記アダプタ割り込みベクトルは、前記アダプタに対応し、前記選択されたオペレーティング・システムにアクセス可能な１つ又は複数のアダプタ割り込みベクトルのアレイ内に含まれる、請求項１に記載の方法。
3. 前記選択されたオペレーティング・システムが、割り込みインジケータが前記選択されたオペレーティング・システムにより処理されるように設定される速度が所定の値を上回る、又は、処理されるべきイベント・インジケータが処理済みであると判断することに基づいて、前記ＣＰＵ対応保留インジケータが、別の割り込み要求を示すように設定される、請求項１に記載の方法。
4. 前記ＣＰＵ対応保留インジケータは、前記選択されたオペレーティング・システムにより発行される命令に基づいて、前記ハブ対応保留インジケータをリセットするように設定され、前記別の割り込み要求が前記アダプタにより発行されるのに基づいて、前記命令によりリセットされる前記ハブ対応保留インジケータの設定がもたらされる、請求項３に記載の方法。
5. 前記方法は、
   前記アダプタに結合されたハブにより、前記別の割り込み要求を受信するステップと、
   前記割り込み要求の受信に基づいて、前記ＣＰＵ対応保留インジケータ及び前記ハブ対応保留インジケータを設定するステップと、
   を含む、請求項４に記載の方法。
6. 前記選択されたオペレーティング・システムにより設定されるような前記アダプタに関する割り込みモードは単一割り込みモードであり、前記割り込み要求を提示するステップは、前記割り込みモードを非割り込みモードに自動的に変更し、前記非割り込みモードは、前記ＣＰＵ対応保留インジケータの前記リセットをもたらす、請求項１に記載の方法。
7. 前記割り込みモードは、割り込みサブクラスに関して設定され、かつ、複数のプロセッサに適用され、前記アダプタは前記割り込みサブクラス内に含まれる、請求項６に記載の方法。
8. 前記割り込みサブクラスは１つのアダプタ・タイプだけを含み、前記割り込みモードは、そのアダプタ・タイプに対して設定される、請求項７に記載の方法。
9. 前記選択されたオペレーティング・システムはゲスト・オペレーティング・システムであり、前記ＣＰＵ対応保留インジケータ及び前記ハブ対応保留インジケータは、ホスト・メモリ内のゲスト割り込み状態領域内に格納される、請求項１に記載の方法。
10. コンピューティング環境において割り込み処理を制御するためのコンピュータ・システムであって、前記コンピュータ・システムは、
    メモリと、
    前記メモリと通信するプロセッサと
    を含み、前記コンピュータ・システムは、方法を実行するよう構成されており、前記方法は、
    前記コンピューティング環境のアダプタによる割り込み要求を示すＣＰＵ対応保留インジケータが設定されていると判断するステップと、
    選択されたオペレーティング・システムに対して前記割り込み要求を提示するステップであって、前記選択されたオペレーティング・システムは、前記割り込み要求に対応する１つ又は複数の設定されたイベント・インジケータと、１つ又は複数の他の割り込み要求に対応する１つ又は複数の他の設定されたイベント・インジケータとを処理するものである、提示するステップと、
    前記提示するステップに基づいて、割り込み要求が保留状態ではないことを１つ又は複数のプロセッサに示すように前記ＣＰＵ対応保留インジケータをリセットするステップであって、ハブ対応保留インジケータは、設定されたままであり、設定されたハブ対応保留インジケータは、ハブに対し割り込みが既に提示されたことを示し、かつ、他の割り込み要求が保留状態にされないよう抑制する、リセットするステップと、
    制御モードの変更に基づいて、他の割り込み要求が保留状態になれるよう前記ハブ対応保留インジケータをリセットするステップであって、前記制御モードの変更は、現在処理できるより速い速度でイベント通知が到着していると判断され、他の割り込み要求を提示して少なくとも１つの他のプロセッサが設定されたイベント・インジケータを処理するのを可能にすべきであると判断されたことに基づくものである、リセットするステップと、
    別の割り込み要求が保留状態にされていることを示すように前記ＣＰＵ対応保留インジケータが設定されていると判断するステップと、
    １または複数のオペレーティング・システムのひとつのオペレーティング・システムに対して前記別の割り込み要求を提示するステップと、
    を含む、コンピュータ・システム。
11. コンピューティング環境において割り込み処理を制御するためのコンピュータ・プログラムであって、コンピュータに、
    前記コンピューティング環境のアダプタによる割り込み要求を示すＣＰＵ対応保留インジケータが設定されていると判断するステップと、
    選択されたオペレーティング・システムに対して前記割り込み要求を提示するステップであって、前記選択されたオペレーティング・システムは、前記割り込み要求に対応する１つ又は複数の設定されたイベント・インジケータと、１つ又は複数の他の割り込み要求に対応する１つ又は複数の他の設定されたイベント・インジケータとを処理するものである、提示するステップと、
    前記提示するステップに基づいて、割り込み要求が保留状態ではないことを１つ又は複数のプロセッサに示すように前記ＣＰＵ対応保留インジケータをリセットするステップであって、ハブ対応保留インジケータは、設定されたままであり、設定された前記ハブ対応保留インジケータは、ハブに対し割り込みが既に提示されたことを示し、かつ、他の割り込み要求が保留状態にされないよう抑制する、リセットするステップと、
    制御モードの変更に基づいて、他の割り込み要求が保留状態になれるよう前記ハブ対応保留インジケータをリセットするステップであって、前記制御モードの変更は、現在処理できるより速い速度でイベント通知が到着していると判断され、他の割り込み要求を提示して少なくとも１つの他のプロセッサが設定されたイベント・インジケータを処理するのを可能にすべきであると判断されたことに基づくものである、リセットするステップと、
    別の割り込み要求が保留状態にされていることを示すように前記ＣＰＵ対応保留インジケータが設定されていると判断するステップと、
    １または複数のオペレーティング・システムのひとつのオペレーティング・システムに対して前記別の割り込み要求を提示するステップと、
    を実行させるためのコンピュータ・プログラム。

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