JP5698165B2 - 演算処理制御装置および信号処理装置 - Google Patents

Description

この発明は、演算処理制御装置および信号処理装置に係り、特に演算処理および制御処理を行なうプロセッサと複数メモリを有する演算処理制御装置および信号処理装置に関する。

一般的にプロセッサは、メモリなどの記憶装置に書き込まれたプログラムに従い、入力装置および記憶装置からのデータを演算処理した上で、データをメモリなどの記憶装置に送る処理を行なう。演算処理制御装置は、目的ごとに複数のメモリを使用することが一般的である。

まず、演算処理制御装置における複数メモリの代表的な使用用途について説明する。高速メモリは、プロセッサのワークメモリとして演算処理中のデータの格納、読み出しに使用する。高速メモリは、ランダムアドレスに対して高速アクセスが可能なメモリである。中速メモリは、プロセッサで演算処理する入力データおよびプロセッサより出力される処理結果を保存するためのバッファメモリとして使用する。中速メモリは、連続したアドレスに対する大容量データを高速にアクセス可能なメモリである。低速メモリは、プロセッサとの通信間隔が数百ｍｓに１回程度の長い周期でデータをやりとりするメモリである。
また、メモリのライトまたはリードに必要な時間が、高速メモリおよび中速メモリは、同期アクセスであるのに対し、低速メモリは、非同期アクセスである。

まず、図１を参照して、従来のプロセッサと複数メモリの回路構成を説明する。図１において、回路は、プロセッサ１と、低速メモリ６と、中速メモリ７と、高速メモリ５と、送信終端抵抗１０と、バス１１とから構成されている。プロセッサ１は、メモリーコントロール２を含む。プロセッサ１と低速メモリ６との距離、低速メモリ６と中速メモリ７との距離、中速メモリ７と高速メモリ５との距離は、いずれもＬである。バス１１は、アドレス信号、制御信号、データ信号、クロック信号を伝送する。メモリーコントロール２は、どのメモリにアクセスするか制御する。プロセッサ１は、各メモリ６、７、８とバス１１により直接接続されている。プロセッサ１と複数メモリ６、７、８と間に、ＩＣは存在しない。

一般的に、プリント基板における信号波形伝送の配線遅延は、主にパターン線路の特性インピーダンス、パターン長によって決まる。また、一般的に配線トポロジによるパターン分岐やスタブ等による信号反射を少なくするために受信終端抵抗または送信終端抵抗を挿入するが、受信終端抵抗を挿入すると、プロセッサがメモリにアクセスしないときにも直流電流が流れ、消費電力が増加する。このため、図１の回路では送信終端抵抗１０を挿入している。

送信終端抵抗１０を挿入した場合、信号反射により波形がしきい値電圧に到達するまでの時間が変化し、反射の影響が少ない遠端にあるデバイスが最も早くしきい値電圧に到達するため、遠端のデバイスが最も高速で動作できる。

そのため、図１では配線遅延以外の伝搬遅延時間の増加は無いが、最遠端に高速メモリを配置するので、搭載メモリが多くなるほどプロセッサ１と高速メモリ５間の配線長が長くなり、信号波形が確定するまでの時間が多く必要となる。

図２を参照して、従来の他のプロセッサと複数メモリの回路構成を説明する。図２において、回路は、プロセッサ１と、高速メモリ５と、中速メモリ７と、低速メモリ６と、双方向バッファＩＣ９と、位相調整用ＰＬＬと、送信終端抵抗１０とを含む。メモリーコントロール２は、送信終端抵抗１０を介してアドレス信号、データ信号、クロック信号を、高速メモリ５、中速メモリ７、低速メモリ６に供給する。メモリーコントロールは、双方向バッファＩＣ９に制御信号を供給する。プロセッサ１は、位相調整用ＰＬＬ８にクロックを供給する。位相調整用ＰＬＬ８は、高速メモリ５、中速メモリ７、低速メモリ６に、動作速度に合わせた位相のクロックを供給する。双方向バッファＩＣ９は、ライトまたはリードアクセスするメモリのみ双方向バッファＩＣ９を接続するように制御する。

図２の回路は、プロセッサ１と各メモリ５、７、６の間に双方向バッファＩＣ９を挿入している。図２の回路によれば、双方向バッファＩＣ９の前後でバス１１を分割することが可能となり、プロセッサ１と各メモリ５、７、６間の配線トポロジに留意すれば、信号波形の品質確保が容易となる。

しかし、双方向バッファＩＣ９がプロセッサ１と各メモリ５、７、６間に挿入されているため、その双方向バッファＩＣ９の伝搬遅延時間が固定的に入ることになり、信号波形が確定するまでの時間を延ばす要因となる。

図３を参照して、図１の回路構成における信号反射を反映した各メモリの電圧振幅の変化を説明する。ここで、図３（ａ)は、高速メモリ５の電圧振幅の変化である。図３（ｂ)は、中速メモリ７の電圧振幅の変化である。図３（ｃ)は、低速メモリ６の電圧振幅の変化である。ただし、送信終端しているためプロセッサ１からの反射はないものとし、区間Ｌ当たりの伝搬遅延時間をＴｂ、電圧振幅の変化が終了した時間を信号波形確定までの時間Ｔａとする。

図３（ａ）において、高速メモリ５にライトまたはリードを実施するとき、高速メモリ５は最遠端になり、反射波形の影響はないため、信号波形確定までの時間Ｔａは、高速メモリ５へ信号波形が到達するまでのパターン長Ｌ×３と伝搬遅延時間Ｔｂにより、Ｔｂ×３Ｌ＝３ＬＴｂとなる。

図３（ｂ）において、中速メモリ７にライトまたはリードを実施するとき、中速メモリ７は最遠端ではないため、信号波形確定までの時間Ｔａは、最遠端の高速メモリ５へ信号波形が到達するまでのパターン長Ｌ×３と反射波形が中速メモリ７に到達するまでのパターン長Ｌと伝搬遅延時間Ｔｂにより、Ｔｂ×（３Ｌ＋Ｌ）＝４ＬＴｂとなる。

図３（ｃ）において、低速メモリ６にライトまたはリードを実施するとき、低速メモリ６は最遠端ではないため、信号波形確定までの時間Ｔａは、最遠端の高速メモリ５へ信号波形が到達するまでのパターン長Ｌ×３と反射波形が低速メモリ６に到達するまでのパターン長Ｌ×２と伝搬遅延時間Ｔｂにより、Ｔｂ×（３Ｌ＋２Ｌ）＝５ＬＴｂとなる。

同じ技術分野の背景技術として情報処理装置を開示する特許文献１と、バスシステム設計方法、バスシステムおよびデバイスユニットを開示する特許文献２がある。

特開２００３−００６１７３号公報 国際公開第０５／０１７７６１号パンフレット

従来のプロセッサと複数メモリは、図１または図２のように構成されており、複数のメモリが同一バス上に接続されるために負荷容量が大きくなる。また、同一バス上に全てのデバイスが接続されることから、配線トポロジが複雑となりパターン分岐・スタブ等による信号反射により、しきい値電圧に到達するのに時間がかかる。このため、信号波形が確定するまでに時間を要し、メモリへの高速アクセスが困難である。
また、各メモリへのアドレス、データ、制御信号とクロックのタイミングを制御し、セットアップ時間・ホールド時間の双方を同時に確保することが困難である。

バススイッチ制御回路によりバススイッチの接続が開放され、プロセッサと高速メモリが１対１かつ最遠端にでき、かつ切り離された中速メモリ、低速メモリ、パターン配線の負荷容量を減らす。また、ライトまたはリードしないメモリを回路構成から切り離すことにより、配線トポロジが単純な構成になるため、パターン分岐・スタブ等による信号反射が小さくなり、信号波形が確定するまでの時間を短くし、メモリへの高速アクセスができる。

さらに、バススイッチ制御回路によりバススイッチの接続が閉じられ、中速メモリの配置をプロセッサから最遠端にすることにより、中速メモリへのライトまたはリード時の信号反射の影響を小さくし、最も早くしきい値電圧に到達できる。さらに、バススイッチを介して最遠端の配置になる中速メモリへのアドレス、データ、制御信号の入力タイミングがバススイッチの開閉時の遅延により遅くなるため、位相調整用ＰＬＬによりクロックの位相を調節し、セットアップ時間・ホールド時間の双方を同時に確保する。

上述した課題は、プロセッサと送信終端抵抗を介して接続された高速メモリと、送信終端抵抗と高速メモリとに一端で接続されたバススイッチと、このバススイッチの他端に接続された中速メモリと、プロセッサからクロックを供給され、高速メモリと中速メモリに位相を調整したクロックを高速メモリと中速メモリとに供給するＰＬＬと、プロセッサからアドレス信号を供給され、プロセッサが高速メモリにアクセスするときバススイッチを開状態とし、プロセッサが中速メモリにアクセスするときバススイッチを閉状態とするバススイッチ制御回路と、を有する演算処理制御装置により、達成できる。

また、プロセッサと送信終端抵抗を介して接続された高速メモリと、送信終端抵抗と高速メモリとに一端で接続されたバススイッチと、このバススイッチの他端に接続された中速メモリと、プロセッサからクロックを供給され、高速メモリと中速メモリに位相を調整したクロックを高速メモリと中速メモリとに供給するＰＬＬと、プロセッサからアドレス信号を供給され、プロセッサが高速メモリにアクセスするときバススイッチを開状態とし、プロセッサが中速メモリにアクセスするときバススイッチを閉状態とするバススイッチ制御回路と、を有する演算処理制御装置と、演算処理制御装置を制御する高速演算制御装置と、演算処理制御装置と、高速演算制御装置とを接続する入出力ポートと、を有する信号処理システムにより、達成できる。

本発明によれば、プロセッサと複数メモリを使用し、信号波形が確定するまでの時間を短縮できるため、高速アクセスが可能な回路構成を提供できる。

また、バススイッチ開閉によるデータラインの遅延を、位相調整用ＰＬＬによりデータの取り込みタイミングを調整し、メモリアクセスのタイミングマージンを確保することが可能になる。

プロセッサと動作速度の異なる複数のメモリとを含む回路のブロック図である。 プロセッサと動作速度の異なる複数のメモリとを含む他の回路のブロック図である。 図１の回路の反射波形の影響を反映した各メモリの電圧振幅波形である。 演算処理制御装置のブロック図である。 プロセッサのメモリマップである。 演算処理制御装置の反射波形の影響を反映した各メモリの電圧振幅波形である。 高速演算制御装置および演算処理制御装置を含む信号処理システムのブロック図である。

以下、本発明の実施の形態について、実施例を用い図面を参照しながら詳細に説明する。なお、実質同一部位には同じ参照番号を振り、説明は繰り返さない。

図４を参照して、演算処理制御装置の構成を説明する。図４において、演算処理制御装置１００は、プロセッサ１と、バススイッチ制御回路３と、バススイッチ４と、高速メモリ５と、低速メモリ６と、中速メモリ７と、位相制御用ＰＬＬ８と、送信終端抵抗１０と、データバス１１とから構成されている。プロセッサ１は、メモリーコントロール２を含む。なお、図示は省いたが、プロセッサ１と高速メモリ５との距離、高速メモリ５と低速メモリ６との距離、低速メモリ６と中速メモリ７との距離は、いずれもＬである。

データバス１１は、送信終端１０と接続されている。データバス１１の各メモリ５、６、７へのパターンは一筆書き配線である。メモリーコントロール２は、バススイッチ制御回路３に、アドレス信号と制御信号を供給する。バススイッチ制御回路３は、バススイッチ４を制御する。メモリーコントトロール２は、送信終端１０とデータバス１１を介して、アドレス信号、制御信号、データ信号を高速メモリ５、中速メモリ７、低速メモリ６に供給する。

また、高速メモリ５と低速メモリ６の間にバススイッチ４を配置し、バススイッチ４の開閉は、バススイッチ制御回路３によって行なわれる。さらに、プロセッサ１は、クロック信号を位相調整用ＰＬＬ８に供給する。バススイッチ４の開閉による遅延のためアドレス、データ、制御信号の中速メモリまたは低速メモリへの入力タイミングが、クロックより遅くなるため、位相調整用ＰＬＬ８は、クロックの位相を調節し、セットアップ時間・ホールド時間の双方を同時に確保する。

プロセッサ１から高速メモリ５へライトまたはリードを実施するとき、プロセッサ１が指示を行ない、その指示を受けたメモリーコントロール２がメモリへのアドレス、制御、データ信号を出力し、アドレス、制御信号からバススイッチ制御３がバススイッチ４を開放し、高速メモリ５にライトまたはリードを行なう。

プロセッサ１から中速度メモリ７および低速メモリ６へライトまたはリードを実施するとき、プロセッサ１が指示を行ない、その指示を受けたメモリーコントロール２がメモリへのアドレス、制御、データ信号を出力し、アドレス、制御信号からバススイッチ制御３がバススイッチ４を閉じ、中速メモリ７または低速メモリ６にライトまたはリードを行なう。

また、バススイッチ制御回路３は、入力するアドレス信号と制御信号によって、バススイッチ４への制御信号を生成しており、制御信号によりライトまたはリードが完了するまでバススイッチ４の状態を維持し、アドレスによりどのメモリにライトまたはリードするかを決定し、バススイッチ４を開閉する。

図５を参照して、プロセッサのメモリマップを説明する。図５において、メモリマップは、先頭アドレス０ｘ８０００００００からの中速メモリ、先頭アドレス０ｘ９０００００００からの低速メモリ、先頭アドレス０ｘＡ０００００００からの高速メモリの割り付けを記載する。１６進の「８」は、２進の「１０００」である。１６進の「９」は、２進の「１００１」である。１６進の「Ａ」は、２進の「１０１０」である。したがって、アドレス頭から３ビット目と４ビット目を監視すればアクセス先のメモリが判定できる。

図６を参照して、演算処理制御装置の信号反射を反映した各メモリの電圧振幅の変化を説明する。ここで、図６（ａ)は、高速メモリ５の電圧振幅の変化である。図６（ｂ)は、中速メモリ７の電圧振幅の変化である。図６（ｃ)は、低速メモリ６の電圧振幅の変化である。ただし、送信終端しているためプロセッサ１からの反射はないものとし、伝搬遅延時間をＴｂ、電圧振幅の変化が終了した時間を信号波形確定までの時間Ｔａとする。

図６（ａ)において、高速メモリ５にライトまたはリードを実施するとき、バススイッチ４の開放により高速メモリ５以外のメモリとパターン配線を切り離すことができるため、プロセッサ１と高速メモリ５が１対１、最遠端の配置になる。反射波形の影響はないため、信号波形確定までの時間Ｔａは、高速メモリ５へ信号波形が到達するまでのパターン長Ｌと伝搬遅延時間Ｔｂにより、Ｔｂ×Ｌ＝ＬＴｂとなる。

図６（ｂ)において、中速メモリ７にライトまたはリードを実施するとき、バススイッチ４の接続により中速メモリ７が最遠端となる。反射波形の影響はないため、信号波形確定までの時間Ｔａは、中速メモリ７へ信号波形が到達するまでのパターン長Ｌ×３と伝搬遅延時間Ｔｂにより、Ｔｂ×３Ｌ＝３ＬＴｂとなる。

さらに、中速メモリ７へのクロック位相を位相調整用ＰＬＬ８により調節可能である。さらに、仮にボードの伝送遅延が６．５ｎｓ／ｍで位相調整幅の最大値が２．５ｎｓの場合、位相調整用ＰＬＬにより、０．３８ｍパターン長を長くできるため、配線トポロジを容易にできる。

図６（ｃ)において、低速メモリ６にライトまたはリードを実施するとき、低速メモリ６は最遠端ではない。このため、信号波形確定までの時間Ｔａは、最遠端の中速メモリ６へ信号波形が到達するまでのパターン長Ｌ×３と反射波形が低速メモリに到達するまでのパターン長Ｌと伝搬遅延時間Ｔｂにより、Ｔｂ×（３Ｌ＋Ｌ）＝４ＬＴｂとなる。

従来のプロセッサと複数メモリの回路構成と本実施例（演算処理制御装置）の信号波形確定までの時間Ｔａの結果を比較すると、高速メモリ５へのライトまたはリードする場合、本実施例によれば、信号波形確定までの時間を１／３にできる。また、中速メモリ７へのライトまたはリードする場合、本実施例によれば、信号波形確定までの時間を３／４にできる。さらに、低速メモリ６へのライトまたはリードする場合、本実施例によれば、信号波形確定までの時間を４／５にできる。

また、本実施例によれば、信号波形が確定するまでの時間を短くすることにより、高速メモリ５へのライトまたはリード時のセットアップ時間・ホールド時間の双方の確保を容易にできる。

さらに、本実施例によれば、バススイッチ４により、ライトまたはリードしない他メモリをパターン配線から切り離せるため、プロセッサ１の近傍に高速メモリ５を配置できる。また、プロセッサ１の近傍に高速メモリ５を配置できるため、図１より高速なメモリ５の使用が可能になる。

図７を参照して、信号処理システムの構成を説明する。図７において、信号処理システム５００は、演算処理制御装置１００と、入出力ポート２００と、高速演算制御装置３００とから構成されている。信号処理システム５００の演算処理制御装置１００および入出力ポート２００は、それぞれ３台図示しているが、数を限定するものではない。

大規模な信号処理を行う場合、複数の演算処理制御装置１００を使用して、並列で演算処理を行う必要があり、信号処理システム５００を使用している。信号処理システム５００について、高速演算制御装置３００が全体制御を行なう。

信号処理システム５００の動作の一例を説明する。まず高速演算制御装置３００が入出力ポート２００−１を介してデータを演算処理制御装置１００−１の中速メモリ７に演算するデータを入力し、演算処理制御装置１００−１のプロセッサ１に制御ライン１から演算処理の開始を指示する。演算処理した結果は、入出力ポート２００−１を介して高速演算制御装置３００に出力させ、その演算処理結果を高速演算制御装置３００が入出力ポート２００−２を介して演算処理制御装置１００−２の中速度メモリ７と、入出力ポート２００−３を介して演算処理装置１００−３の中速メモリ７に入力し、それぞれのプロセッサ１に制御ライン２と制御ライン３から異なる演算処理の開始を指示する。それぞれの演算処理した結果を高速演算制御装置３００に出力させる。この動作は、演算処理装置１００−１が演算した結果を用いて、異なる二つの演算処理を演算処理装置１００−２と演算処理装置１００−３で行う例である。
次に、演算処理装置１００内の動作を説明する。制御ラインから演算処理の開始指示を受けたプロセッサ１は、一度に処理できるデータ量を中速メモリ７から高速メモリ５に格納し、演算処理を実施する。演算処理した結果は、高速メモリ５に格納した後、中速メモリ７の未使用領域にライトする。そして、高速演算制御装置３００の指示により、演算処理結果を中速度メモリ７から入出力ポート２００を介して高速演算制御装置３００に出力する。また、低速メモリ６は、特定のアドレスに演算処理の状態を示すレジスタの役割をする。なお、信号処理システム５００において、中速メモリ７はデュアルポートの機能を有しているものとする。

１…プロセッサ、２…メモリーコントロール、３…バススイッチ制御回路、４…バススイッチ、５…高速メモリ、６…低速メモリ、７…中速メモリ、８…位相調整用ＰＬＬ、９…双方向バッファ、１０…送信終端抵抗、１１…バス、１００…演算処理制御装置、２００…入出力ポート、３００…高速演算制御装置、５００…信号処理システム。

Claims (2)

1. プロセッサと送信終端抵抗を介して接続された高速メモリと、前記送信終端抵抗と前記高速メモリとに一端で接続されたバススイッチと、このバススイッチの他端に接続された中速メモリと、前記プロセッサからクロックを供給され、前記高速メモリと前記中速メモリに位相を調整したクロックを前記高速メモリと前記中速メモリとに供給するＰＬＬと、前記プロセッサからアドレス信号を供給され、前記プロセッサが前記高速メモリにアクセスするとき前記バススイッチを開状態とし、前記プロセッサが前記中速メモリにアクセスするとき前記バススイッチを閉状態とするバススイッチ制御回路と、前記バススイッチの前記他端と前記中速メモリとの間に接続された低速メモリと、を備え、
   前記ＰＬＬは、前記低速メモリに位相を調整したクロックを供給し、
   前記バススイッチ制御回路は、前記プロセッサが前記低速メモリにアクセスするとき前記バススイッチを閉状態とすることを特徴とする演算処理制御装置。
2. プロセッサと送信終端抵抗を介して接続された高速メモリと、前記送信終端抵抗と前記高速メモリとに一端で接続されたバススイッチと、このバススイッチの他端に接続された中速メモリと、前記プロセッサからクロックを供給され、前記高速メモリと前記中速メモリに位相を調整したクロックを前記高速メモリと前記中速メモリとに供給するＰＬＬと、前記プロセッサからアドレス信号を供給され、前記プロセッサが前記高速メモリにアクセスするとき前記バススイッチを開状態とし、前記プロセッサが前記中速メモリにアクセスするとき前記バススイッチを閉状態とするバススイッチ制御回路と、前記バススイッチの前記他端と前記中速メモリとの間に接続された低速メモリと、備え、前記ＰＬＬは、前記低速メモリに位相を調整したクロックを供給し、前記バススイッチ制御回路は、前記プロセッサが前記低速メモリにアクセスするとき前記バススイッチを閉状態とする演算処理制御装置と、
   前記演算処理制御装置を制御する高速演算制御装置と、
   前記演算処理制御装置と、前記高速演算制御装置とを接続する入出力ポートと、
   を有することを特徴とする信号処理システム。

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