JP5698165B2 - 演算処理制御装置および信号処理装置 - Google Patents
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また、メモリのライトまたはリードに必要な時間が、高速メモリおよび中速メモリは、同期アクセスであるのに対し、低速メモリは、非同期アクセスである。
また、各メモリへのアドレス、データ、制御信号とクロックのタイミングを制御し、セットアップ時間・ホールド時間の双方を同時に確保することが困難である。
次に、演算処理装置100内の動作を説明する。制御ラインから演算処理の開始指示を受けたプロセッサ1は、一度に処理できるデータ量を中速メモリ7から高速メモリ5に格納し、演算処理を実施する。演算処理した結果は、高速メモリ5に格納した後、中速メモリ7の未使用領域にライトする。そして、高速演算制御装置300の指示により、演算処理結果を中速度メモリ7から入出力ポート200を介して高速演算制御装置300に出力する。また、低速メモリ6は、特定のアドレスに演算処理の状態を示すレジスタの役割をする。なお、信号処理システム500において、中速メモリ7はデュアルポートの機能を有しているものとする。
Claims (2)
- プロセッサと送信終端抵抗を介して接続された高速メモリと、前記送信終端抵抗と前記高速メモリとに一端で接続されたバススイッチと、このバススイッチの他端に接続された中速メモリと、前記プロセッサからクロックを供給され、前記高速メモリと前記中速メモリに位相を調整したクロックを前記高速メモリと前記中速メモリとに供給するPLLと、前記プロセッサからアドレス信号を供給され、前記プロセッサが前記高速メモリにアクセスするとき前記バススイッチを開状態とし、前記プロセッサが前記中速メモリにアクセスするとき前記バススイッチを閉状態とするバススイッチ制御回路と、前記バススイッチの前記他端と前記中速メモリとの間に接続された低速メモリと、を備え、
前記PLLは、前記低速メモリに位相を調整したクロックを供給し、
前記バススイッチ制御回路は、前記プロセッサが前記低速メモリにアクセスするとき前記バススイッチを閉状態とすることを特徴とする演算処理制御装置。 - プロセッサと送信終端抵抗を介して接続された高速メモリと、前記送信終端抵抗と前記高速メモリとに一端で接続されたバススイッチと、このバススイッチの他端に接続された中速メモリと、前記プロセッサからクロックを供給され、前記高速メモリと前記中速メモリに位相を調整したクロックを前記高速メモリと前記中速メモリとに供給するPLLと、前記プロセッサからアドレス信号を供給され、前記プロセッサが前記高速メモリにアクセスするとき前記バススイッチを開状態とし、前記プロセッサが前記中速メモリにアクセスするとき前記バススイッチを閉状態とするバススイッチ制御回路と、前記バススイッチの前記他端と前記中速メモリとの間に接続された低速メモリと、備え、前記PLLは、前記低速メモリに位相を調整したクロックを供給し、前記バススイッチ制御回路は、前記プロセッサが前記低速メモリにアクセスするとき前記バススイッチを閉状態とする演算処理制御装置と、
前記演算処理制御装置を制御する高速演算制御装置と、
前記演算処理制御装置と、前記高速演算制御装置とを接続する入出力ポートと、
を有することを特徴とする信号処理システム。
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JP2012039960A JP5698165B2 (ja) | 2012-02-27 | 2012-02-27 | 演算処理制御装置および信号処理装置 |
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