JP5682392B2 - 情報処理装置、制御装置および異常ユニット判定方法 - Google Patents
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Description
次に、図1は、本実施例に係るI2Cバス装置の構成を示す機能ブロック図である。図1に示すように、I2Cバス装置9は、I2Cマスタユニット1Aと、I2Cマスタユニット1Bと、I2Cスレーブユニット3とを備える。I2Cバス装置9は、例えば、複数のハードディスクを有するストレージデバイス格納筐体(DE)およびハードディスク以外のユニットが搭載された筐体(CE)を備えるストレージ装置である。I2Cマスタユニット1Aは、サービスコントローラ(SVC:Service Controller)といい、I2Cバスで接続する複数のI2Cスレーブユニット3を制御したり、監視したりする。I2Cマスタユニット1Aは、I2Cマスタユニット1Bと冗長構成であり、運用系となったり、待機系となったりする。以降の説明では、I2Cマスタユニット1Aが、運用系であるものとして説明する。そして、I2Cマスタユニット1Bは、I2Cマスタユニット1Aと同様の構成であるので、その説明を省略する。
ここで、異常判定部31aによる異常箇所判定について、図3を参照しながら説明する。図3は、実施例に係る異常箇所判定を説明する図である。なお、図3では、運用SVC2Aが運用系のI2Cマスタユニットに相当し、待機SVC2Bが待機系のI2Cマスタユニットに相当するものとする。図3に示すように、運用SVC2Aは、待機SVC2Bと二重化され、自己に搭載されたI2C−MUX20Aを介して、対象ユニット3とI2Cバスで接続する。なお、説明内の「 」内の符号は、各異常種別を表すものとする。
次に、異常ユニット判定マトリクス41の一例について、図4を参照しながら説明する。図4は、異常ユニット判定マトリクス41の一例を示す図である。図4に示すように、異常ユニット判定マトリクス41は、横軸に運用SVCの異常判定情報41A、縦軸に待機SVCの異常判定情報41Bを記憶する。運用SVCの異常判定情報41Aには、異常となる可能性のある箇所と異常内容とからなる異常種別(正常を含む)を複数記憶する。待機SVCの異常判定情報41Bには、運用SVCの異常判定情報41Aと同様に異常種別を複数記憶する。
次に、運用SVC2Aから対象ユニット3へのアクセスで異常となる異常箇所があった場合に、異常箇所に基づいて異常ユニットを判定する具体例を、図5〜図8を参照しながら説明する。
次に、実施例に係る異常ユニット判定を実行するためのI2Cバス装置について、図9を参照しながら説明する。図9は、実施例に係る異常ユニット判定を実行するためのI2Cバス装置の一例を説明する図である。図9に示すように、I2Cバス装置9Aは、ハードディスクが搭載される筐体(DE:Device Enclosure)とハードディスク以外のユニットが搭載される筐体(CE:Controller Enclosure)を有する。DEには、複数のハードディスク(Hard Disk)が搭載されている。また、CEには、ユニットの動作を管理するユニット(CM:Control Module)、CM間の通信手段を提供するユニット(FRT:Frontend Router)、CMにハードディスクへのアクセス手段を提供するユニット(BRT:Backend Router)が搭載されている。また、CEには、CEに搭載される全ユニットに電力を供給するユニット(PSU:Power Supply Unit)、停電発生時に特定のユニットに電力を供給するユニット(BBU:Battery Backup Unit)が搭載されている。さらに、CEには、ユーザの操作により自装置に電源を投入したり切断したりするユニット(Panel)および自装置を制御したり監視したりするユニット(SVC:Service Controller)が搭載されている。なお、SVC4Aが図1のI2Cマスタユニット1Aに相当し、SVC4Bが図1のI2Cマスタユニット1Bに相当する。また、符号5で表したFRT、BRT、PSUおよびBBUが図1のI2Cスレーブユニット3(対象ユニット)に相当する。
次に、実施例に係る異常ユニット判定を実行するためのハードウェアの全体構成について、図10を参照しながら説明する。図10は、実施例に係る異常ユニット判定を実行するためのハードウェアの全体構成の一例を説明する図である。図10に示すように、SVC4Aは、FPGA40A、I2C−MUX50AおよびMPU60Aを有する。SVC4Aは、SVC4Bと冗長構成となっている。また、SVC4Aは、SVC4Bと、それぞれに搭載されたFPGA40A、40Bを介して接続する。また、SVC4Aは、I2C−MUX50Aを介して、対象ユニット5とI2Cバスで接続する。
次に、実施例に係る異常ユニット判定処理の手順を、図15A〜図20を参照して説明する。図15A〜図17では、運用SVCの異常ユニット判定処理の手順を示し、図18〜図20では、待機SVCの異常ユニット判定処理の手順を示す。
続いて、異常箇所判定部31aは、運用SVC上のI2C−MUXのリセット回数を0にクリアする(ステップS13)。そして、異常箇所判定部31aは、I2Cシーケンス制御部32を介して、I2C−MUX20の接続状態(ステータス)を読み取る(ステップS14)。そして、異常箇所判定部31aは、I2C−MUX20へのアクセスで異常があるか否かを判定する(ステップS15)。I2C−MUX20へのアクセスで異常があると判定した場合(ステップS15;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS16)。ここでは、異常の発生箇所をI2C−MUX20のステータスを確認する箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e1」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS71からの「待機SVCへのアクセス依頼」に移行する。
次に、異常箇所判定部31aは、I2Cシーケンス制御部32を介して、運用SVC上のI2C−MUX20を対象ユニット3と接続する(ステップS31)。そして、異常箇所判定部31aは、I2C−MUX20へのアクセスで異常があるか否かを判定する(ステップS32)。I2C−MUX20へのアクセスで異常があると判定した場合(ステップS32;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS33)。ここでは、異常の発生箇所をI2C−MUX20を対象ユニット3と接続する箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e3」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS71からの「待機SVCへのアクセス依頼」に移行する。
次に、異常箇所判定部31aは、対象ユニット3のI2Cデバイスへの操作内容が書き込みのみか否かを判定する(ステップS41)。対象ユニット3のI2Cデバイスへの操作内容が書き込みのみであると判定した場合(ステップS41;Yes)、異常箇所判定部31aは、ステップS51からの「対象ユニットへの書込異常判定」に移行する。
次に、異常箇所判定部31aは、運用SVC側から接続した対象ユニット3のI2Cデバイスのレジスタへデータを書き込む(ステップS51)。そして、異常箇所判定部31aは、I2Cデバイスへのアクセスで異常があるか否かを判定する(ステップS52)。I2Cデバイスへのアクセスで異常があると判定した場合(ステップS52;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS53)。ここでは、異常の発生箇所を対象ユニットとアクセスする箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e6」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS71からの「待機SVCへのアクセス依頼」に移行する。
次に、異常箇所判定部31aは、I2Cシーケンス制御部32を介して、運用SVC上のI2C−MUX20を対象ユニット3から切断する(ステップS61)。そして、異常箇所判定部31aは、I2C−MUX20へのアクセスで異常があるか否かを判定する(ステップS62)。I2C−MUX20へのアクセスで異常があると判定した場合(ステップS62;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS63)。ここでは、異常の発生箇所をI2C−MUX20を対象ユニット3から切断したことを確認する箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e8」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS71からの「待機SVCへのアクセス依頼」に移行する。
図16は、待機SVCへのアクセス依頼の手順を示すフローチャートである。
図17は、異常ユニット判定の手順を示すフローチャートである。
図18は、待機SVCのアクセス依頼待ちの手順を示すフローチャートである。
対象ユニット3へのアクセス依頼を受け取った異常箇所判定部31aは、待機SVC上のI2C−MUXのリセット回数を0にクリアする(ステップS111)。そして、異常箇所判定部31aは、I2Cシーケンス制御部32を介して、I2C−MUX20の接続状態(ステータス)を読み取る(ステップS112)。そして、異常箇所判定部31aは、I2C−MUX20へのアクセスで異常があるか否かを判定する(ステップS113)。I2C−MUX20へのアクセスで異常があると判定した場合(ステップS113;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS114)。ここでは、異常の発生箇所をI2C−MUX20のステータスを確認する箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e1」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS161からの「運用SVCへのアクセス結果通知」に移行する。
次に、異常箇所判定部31aは、I2Cシーケンス制御部32を介して、待機SVC上のI2C−MUX20を対象ユニット3と接続する(ステップS121)。そして、異常箇所判定部31aは、I2C−MUX20へのアクセスで異常があるか否かを判定する(ステップS122)。I2C−MUX20へのアクセスで異常があると判定した場合(ステップS122;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS123)。ここでは、異常の発生箇所をI2C−MUX20を対象ユニット3と接続する箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e3」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS161からの「運用SVCへのアクセス結果通知」に移行する。
次に、異常箇所判定部31aは、対象ユニット3のI2Cデバイスへの操作内容が書き込みのみか否かを判定する(ステップS131)。対象ユニット3のI2Cデバイスへの操作内容が書き込みのみであると判定した場合(ステップS131;Yes)、異常箇所判定部31aは、ステップS141からの「対象ユニットへの書込異常判定」に移行する。
次に、異常箇所判定部31aは、待機SVC側から接続した対象ユニット3のI2Cデバイスのレジスタへデータを書き込む(ステップS141)。そして、異常箇所判定部31aは、I2Cデバイスへのアクセスで異常があるか否かを判定する(ステップS142)。I2Cデバイスへのアクセスで異常があると判定した場合(ステップS142;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS143)。ここでは、異常の発生箇所を対象ユニットとアクセスする箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e6」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS161からの「運用SVCへのアクセス結果通知」に移行する。
次に、異常箇所判定部31aは、I2Cシーケンス制御部32を介して、待機SVC上のI2C−MUX20を対象ユニット3から切断する(ステップS151)。そして、異常箇所判定部31aは、I2C−MUX20へのアクセスで異常があるか否かを判定する(ステップS152)。I2C−MUX20へのアクセスで異常があると判定した場合(ステップS152;Yes)、異常箇所判定部31aは、異常の発生箇所と異常内容を含む異常種別をアクセス結果として記憶部40に保持する(ステップS153)。ここでは、異常の発生箇所をI2C−MUX20を対象ユニット3から切断したことを確認する箇所とし、異常内容をI2Cシーケンス異常とする異常種別「e8」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS161からの「運用SVCへのアクセス結果通知」に移行する。
40に保持する(ステップS158)。ここでは、異常の発生箇所をI2C−MUX20を対象ユニット3から切断したことを確認する箇所とし、異常内容をI2Cデバイス異常とする異常種別「e10」を記憶部40に保持する。その後、異常箇所判定部31aは、ステップS161からの「運用SVCへのアクセス結果通知」に移行する。
図20は、運用SVCへのアクセス結果通知の手順を示すフローチャートである。
上記実施例によれば、I2Cバス装置9は、I2Cマスタユニット1Aと、I2Cマスタユニット1Aと二重化されたI2Cマスタユニット1Bとを有する。そして、I2Cマスタユニット1AおよびI2Cマスタユニット1Bは、I2Cバスで接続する複数のI2Cスレーブユニット3を制御する。さらに、I2Cマスタユニット1Aは、I2Cスレーブユニット3へのアクセスで異常を検出したとき、異常を検出した箇所に関するアクセス結果と、I2Cマスタユニット1Bからのアクセス結果との組み合わせを用いて、異常であるユニットを判定する。かかる構成によれば、I2Cバス装置9は、異常を検出されたI2Cスレーブユニット3に対する2個のアクセス結果の組み合わせを用いて、異常であるユニットを判定するので、どのユニットに異常があるのかを判定できる。例えば、I2Cバス装置9は、2個のアクセス結果が同じ箇所の異常である場合には、I2Cマスタユニット1A、1Bに異常はなく、I2Cスレーブユニット3に異常があることを判定できる。また、I2Cバス装置9は、I2Cマスタユニット1Aに異常があってもI2Cマスタユニット1Bに異常がない場合は、I2Cマスタユニット1Aに異常があることを判定できる。
なお、本実施例では、I2Cバス装置1が運用中に、運用SVCであるI2Cマスタユニット1Aが対象ユニット3へのアクセスで異常があった場合に、異常ユニットを判定するものとして説明した。しかしながら、これに限定されるものではなく、I2Cバス装置1が運用中でない場合であっても、異常ユニット判定処理を行っても良い。例えば、I2Cバス装置1が事前にI2Cバス間のユニットの故障診断を行う場合であっても良い。
前記複数のスレーブユニットを制御し、前記第1のマスタユニットと二重化された第2のマスタユニットとを有し、
前記第1のマスタユニットは、
自ユニットと接続された前記スレーブユニットへのアクセスで異常を検出したとき、異常を検出した箇所に関するアクセス結果と、前記第2のマスタユニットと接続された前記スレーブユニットへの前記第2のマスタユニットからのアクセス結果とを用いて、異常であるユニットを判定する制御部
を有することを特徴とする情報処理装置。
自ユニットと接続された前記スレーブユニットへのアクセスで異常箇所があるか否かを判定する異常箇所判定部と、
前記異常箇所判定部によって前記スレーブユニットへのアクセスで異常箇所があると判定された場合に、前記スレーブユニットと同一のスレーブユニットへのアクセスを、前記第2のマスタユニットに依頼するアクセス依頼部と、
前記異常箇所判定部によって異常箇所があると判定された異常箇所に関するアクセス結果と前記アクセス依頼部による依頼の結果を示すアクセス結果との組み合わせを用いて、異常であるユニットを判定する異常ユニット判定部と
を有することを特徴とする付記1に記載の情報処理装置。
前記スレーブユニットへのアクセスでマスタユニット中の異常となる可能性のある箇所に関するアクセス情報について、二重化されたマスタユニットの一方の前記アクセス情報と他方の前記アクセス情報との組み合わせにより異常と判定されるユニットの候補を記憶する記憶部を有し、
前記異常ユニット判定部は、
さらに、前記記憶部に記憶された、二重化されたマスタユニットのそれぞれの前記アクセス情報の組み合わせを用いて、前記スレーブユニットへのアクセスで異常の原因となったユニットを判定する
ことを特徴とする付記1または付記2に記載の情報処理装置。
を有することを特徴とする制御装置。
シリアルバスで接続する複数のスレーブユニットを制御する第1のマスタユニットが前記スレーブユニットへのアクセスで異常箇所があるか否かを判定し、
前記判定する処理によって前記スレーブユニットへのアクセスで異常箇所があると判定された場合に、前記スレーブユニットと同一のスレーブユニットへのアクセスを、前記第1のマスタユニットと二重化された第2のマスタユニットに依頼し、
前記判定する処理によって異常箇所があると判定された異常箇所に関するアクセス結果と前記依頼する処理によって依頼した結果を示すアクセス結果とを用いて、異常であるユニットを判定する
処理を含むことを特徴とする異常ユニット判定方法。
3 I2Cスレーブユニット
10 FPGA
20 I2C−MUX
30 制御部
31 I2Cデバイス制御部
31a 異常箇所判定部
31b アクセス依頼部
31c 異常ユニット判定部
32 I2Cシーケンス制御部
40 記憶部
41 異常ユニット判定マトリクス
Claims (5)
- シリアルバスで接続する複数のスレーブユニットを制御する第1のマスタユニットと、
前記複数のスレーブユニットを制御し、前記第1のマスタユニットと二重化された第2のマスタユニットとを有し、
前記第1のマスタユニットは、
自ユニットと接続された前記スレーブユニットへのアクセスで異常を検出したとき、異常を検出した箇所に関するアクセス結果と、当該スレーブユニットと同一のスレーブユニットへの前記第2のマスタユニットからのアクセス結果との組み合わせを用いて、異常であるユニットを判定する制御部
を有することを特徴とする情報処理装置。 - 前記制御部は、
自ユニットと接続された前記スレーブユニットへのアクセスで異常箇所があるか否かを判定する異常箇所判定部と、
前記異常箇所判定部によって前記スレーブユニットへのアクセスで異常箇所があると判定された場合に、前記スレーブユニットと同一のスレーブユニットへのアクセスを、前記第2のマスタユニットに依頼するアクセス依頼部と、
前記異常箇所判定部によって異常箇所があると判定された異常箇所に関するアクセス結果と前記アクセス依頼部による依頼の結果を示すアクセス結果との組み合わせを用いて、異常であるユニットを判定する異常ユニット判定部と
を有することを特徴とする請求項1に記載の情報処理装置。 - 前記第1のマスタユニットは、
前記スレーブユニットへのアクセスでマスタユニット中の異常となる可能性のある箇所に関するアクセス情報について、二重化されたマスタユニットの一方の前記アクセス情報と他方の前記アクセス情報との組み合わせにより異常と判定されるユニットの候補を記憶する記憶部を有し、
前記異常ユニット判定部は、
さらに、前記記憶部に記憶された、二重化されたマスタユニットのそれぞれの前記アクセス情報の組み合わせを用いて、前記スレーブユニットへのアクセスで異常の原因となったユニットを判定する
ことを特徴とする請求項1または請求項2に記載の情報処理装置。 - 自ユニットとシリアルバスで接続されたスレーブユニットへのアクセスで異常を検出したとき、異常を検出した箇所に関するアクセス結果と、自ユニットと二重化された他のマスタユニットとシリアルバスで接続された当該スレーブユニットと同一のスレーブユニットへの他のマスタユニットからのアクセス結果との組み合わせを用いて、異常であるユニットを判定する制御部
を有することを特徴とする制御装置。 - 情報処理装置によって実行される異常ユニット判定方法であって、
シリアルバスで接続する複数のスレーブユニットを制御する第1のマスタユニットが前記スレーブユニットへのアクセスで異常箇所があるか否かを判定し、
前記判定する処理によって前記スレーブユニットへのアクセスで異常箇所があると判定された場合に、当該スレーブユニットと同一のスレーブユニットへのアクセスを、前記第1のマスタユニットと二重化された第2のマスタユニットに依頼し、
前記判定する処理によって異常箇所があると判定された異常箇所に関するアクセス結果と前記依頼する処理によって依頼した結果を示すアクセス結果との組み合わせを用いて、異常であるユニットを判定する
処理を含むことを特徴とする異常ユニット判定方法。
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