JP2016100843A - 中継装置 - Google Patents

Abstract

【課題】管理カードとスイッチファブリックカードとの間の障害の場合にも、スイッチファブリックカードを異常の状態として制御でき、高い可用性を実現できる技術を提供する。【解決手段】中継装置は、ラインカード、スイッチファブリックカード、及び管理カードを備える。管理カードとスイッチファブリックカードとは第１の通信網で接続され、スイッチファブリックカードとラインカードとは第２の通信網で接続される。スイッチファブリックカードはエラー制御部を有する。エラー制御部は、第１の通信網の障害またはスイッチファブリックカードの内部の障害がエラーとして検出された場合に出力されるエラー信号に基づいて、スイッチファブリックカードを異常の状態として制御し、第２の通信網のパスを用いたデータ転送のスイッチを停止させる。【選択図】図４

Description

本発明は、通信網における中継装置の技術に関する。また本発明は、シャーシ型の中継装置の内部管理機能に関する。

通信網において、イーサネット（Ethernet，登録商標）等の通信規格に基づいて高速データ転送を行う中継装置がある。中継装置はスイッチ等とも呼ばれる。特にシャーシ型の中継装置は、シャーシ内に、機能に応じた複数のカードが着脱により接続される。カードは、外部インタフェースとしてイーサネット等の通信規格に対応したデータ転送を行うラインカードや、ラインカードのポート間でのデータ転送のスイッチを行うスイッチファブリックカード等がある。これらのカードは、それぞれ、複数のカードにより多重化された冗長の構成をとることができる。

上記中継装置に係わる先行技術例として、特開２００３−２３４７５７号公報（特許文献１）が挙げられる。特許文献１は、１つのコントローラからの制御により、二重化された現用と予備のスイッチファブリックの切り替えをデータ損失せずに行うことが記載されている。

特開２００３−２３４７５７号公報

上記中継装置は、コントローラとして管理カードを搭載するものがある。管理カードは、複数のスイッチファブリックカードに接続され、複数のスイッチファブリックカードによるスイッチに関する制御、及び運用保守管理に関する制御を行う。スイッチファブリックカードは、ＣＰＵによる所定の制御機能を持つタイプと持たないタイプとがある。ＣＰＵを持たないタイプのスイッチファブリックカードは、管理カードにより制御される。

特許文献１のような先行技術例の中継装置は、１つのコントローラないし管理カードとスイッチファブリックカードとの間で断線等の障害が発生した場合、管理カードのＣＰＵからの当該スイッチファブリックカードの制御ができない状態となる。ラインカードと当該スイッチファブリックカードとの間は、接続が正常の場合、データ転送が継続される。

中継装置のシステムでみると、当該スイッチファブリックカード及び管理カードの状態としては異常の状態である。中継装置の内部管理機能、特に管理カードによる制御機能としては、この異常の状態は望ましくない。しかし、管理カードとスイッチファブリックカードとの間の制御の通信ができないので、管理カードは、当該異常の状態を制御できない。

中継装置の内部管理機能としては、高い可用性の実現のためには、上記スイッチファブリックカードを異常の状態として制御し、当該スイッチファブリックカードとラインカードとの間のデータ転送及びスイッチを停止させたい。しかし、上記制御の通信ができない状態であるため、停止させることができない。

本発明の目的は、上記中継装置に係わり、管理カードとスイッチファブリックカードとの間の障害等の場合にも、当該スイッチファブリックカードを異常の状態として制御でき、高い可用性を実現できる技術を提供することである。

本発明のうち代表的な実施の形態は、中継装置であって、以下に示す構成を有することを特徴とする。

一実施の形態の中継装置は、外部とのデータ転送を行う複数のラインカードと、前記データ転送のスイッチを行う複数のスイッチファブリックカードと、前記複数のスイッチファブリックカードを制御するプロセッサを含む管理カードと、を備え、前記管理カードと前記複数のスイッチファブリックカードとは、第１の通信網で接続され、前記複数のスイッチファブリックカードと前記複数のラインカードとは、第２の通信網で接続され、前記スイッチファブリックカードは、エラー検出部、及びエラー制御部を有し、エラー検出部は、前記第１の通信網の障害または当該スイッチファブリックカードの内部の障害をエラーとして検出してエラー信号を出力し、前記エラー制御部は、前記エラー信号に基づいて当該スイッチファブリックカードを異常の状態として制御し、前記第２の通信網のパスを用いた前記データ転送のスイッチを停止させる。

本発明のうち代表的な実施の形態によれば、上記中継装置に係わり、管理カードとスイッチファブリックカードとの間の障害等の場合にも、当該スイッチファブリックカードを異常の状態として制御でき、高可用性を実現できる。

本発明の一実施の形態の中継装置を含む通信システムの構成例を示す図である。 一実施の形態の中継装置のカードの着脱の構成を示す図である。 一実施の形態の中継装置の複数のカードの接続例を示す図である。 一実施の形態の中継装置の機能ブロック構成を示す図である。 一実施の形態の中継装置のスイッチファブリックカードの機能ブロック構成を示す図である。 一実施の形態の中継装置のスイッチファブリックカードからの制御フレーム通信、及び経路の切り替えの例を示す図である。 一実施の形態の中継装置のラインカードからの制御フレーム通信、及び経路の切り替えの例を示す図である。 一実施の形態の中継装置の構成、及び管理カードとスイッチファブリックカードとの間の障害時における課題について示す図である。 一実施の形態の中継装置の構成における第１の通信網の障害時におけるスイッチファブリックカードの制御について示す図である。 一実施の形態の中継装置のＰＣＩｅＳＷの構成例を示す図である。 一実施の形態の中継装置のＳＷＬＳＩの構成例を示す図である。 一実施の形態の中継装置のＳｏＣの構成例を示す図である。 他の実施の形態の中継装置のスイッチファブリックカードの構成を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお実施の形態を説明するための全図において同一部には原則として同一符号を付しその繰り返しの説明は省略する。

本実施の形態の中継装置は、図４，図５等に示すように、複数の管理カード１０からPCI express（登録商標）による第１の通信網４０を介して複数のスイッチファブリックカード２０を制御する構成において、スイッチファブリックカード２０内に、エラー制御機能に対応したＳｏＣ２３等を設ける。スイッチファブリックカード２０内のＰＣＩｅＳＷ２１は、管理カード１０とスイッチファブリックカード２０との間の第１の通信網４０における障害や、ＰＣＩｅＳＷ２１の内部の異常の場合、エラー信号４０１を出力する。ＳｏＣ２３は、エラー信号４０１を入力した場合、ログ情報を記録し、停止信号４０２を出力する。ＳＷＬＳＩ２２は、停止信号４０２を入力した場合、当該スイッチファブリックカード２０を異常の状態と認識し、複数のラインカード３０との間の制御フレーム通信を停止する。これにより、当該スイッチファブリックカード２０と複数のラインカード３０との間のデータ転送が停止される。

［通信システム］
図１は、一実施の形態の中継装置１を含む通信システムの構成例を示す。図１の通信システムにおいて、中継装置１は、広域通信網であるネットワーク３と、他の中継装置２とに接続される。他の中継装置２は、本実施の形態の中継装置１と同じ種類の装置でもよいし、他の種類の装置でもよい。他の中継装置２は、更に他の中継装置２やユーザの端末４に接続される。図１の中継装置１と２つの他の中継装置２とはリング型の接続である。

中継装置１は、ＯＳＩに基づくレイヤ２の中継処理を行うＬ２スイッチ等に該当する。中継装置１は、複数の管理カード１０、複数のスイッチファブリックカード２０、及び複数のラインカード３０を備える。管理カード１０、スイッチファブリックカード２０、及びラインカード３０の各カードは、多重化による冗長の構成である。

複数の管理カード１０と複数のスイッチファブリックカード２０とは、PCI expressによる第１の通信網４０で接続される。なおPCI expressをＰＣＩｅと略す。管理カード１０は、第１の通信網４０のパスを介して制御用のパケットを送受信することにより、複数のスイッチファブリックカード２０を制御し、状態を管理する。また管理カード１０は、中継装置１の運用保守管理のためのユーザインタフェースを提供し、各カードの設定や確認を含め、中継装置１全体の管理を可能とする。本実施の形態では、冗長構成の２枚の管理カード１０をＰＣＩｅのネットワークにおけるホストとした所謂マルチホストシステムを構成する。

複数のスイッチファブリックカード２０と複数のラインカード３０とは、イーサネットによる第２の通信網５０で接続される。スイッチファブリックカード２０は、第２の通信網５０のパスを用いて、複数のラインカード３０との間でのデータ転送のスイッチを行う。スイッチファブリックカード２０は、例えば第１のラインカード３０からデータフレームを受信し、当該データフレームの宛先に対応した第２のラインカード３０へ当該データフレームを転送する。

ラインカード３０は、当該ラインカード３０毎に対応する外部インタフェース６０により外部機器と接続される。ラインカード３０は、外部インタフェース６０及び複数のスイッチファブリックカード２０との間でデータ転送を行う。ラインカード３０は、送信元のＭＡＣアドレスと受信ポートとの対応関係の情報を格納するテーブルを保持する。ラインカード３０は、例えば外部機器からのデータフレームを受信し、スイッチファブリックカード２０へ転送する。またラインカード３０は、スイッチファブリックカード２０から転送されたデータフレームを受信し、外部機器へ向けて送信する。

外部インタフェース６０は、例えばイーサネット等の通信規格に対応したインタフェースである。ネットワーク３は、例えばイーサネットに対応したコアスイッチ網等の広域通信網である。図１の例では、第１のラインカード３０であるＬＣ１は、ネットワーク３が接続され、第２のラインカード３０であるＬＣ２は、他の中継装置２であるＸが接続され、第３のラインカード３０であるＬＣ３は、他の中継装置２であるＹが接続されている。

なお、個別のカードの識別情報として、各管理カード１０をＭＣ１，ＭＣ２で示す。同様に、各スイッチファブリックカード２０をＦＣ１，ＦＣ２で示す。各ラインカード３０をＬＣ１，ＬＣ２，ＬＣ３で示す。

［シャーシ型の中継装置］
図２は、一実施の形態のシャーシ型の中継装置１におけるカードの着脱による接続の構成を示す。中継装置１は、筐体内に配線基板２０１を有する。配線基板２０１は複数のスロット２０２を有する。ユーザによる着脱の操作に基づいて、複数の各々のスロット２０２に対し、複数の各々のカードである、管理カード１０、スイッチファブリックカード２０、及びラインカード３０が、物理的及び電気的に接続される。各カードは、ケーブルを接続するポート２０３を有する。

［複数のカードの構成例］
図３は、一実施の形態のシャーシ型の中継装置１における複数のカードの接続の構成例を示す。図３の中継装置１は、２枚の管理カード１０、３枚のスイッチファブリックカード、及び１０枚のラインカード３０が接続される。各管理カード１０と各スイッチファブリックカード２０との間は、第１の通信網４０のパス４１で接続される。各スイッチファブリックカード２０と各ラインカード３０との間は、第２の通信網５０のパス５１で接続される。

各カードの冗長の構成において、各カードは、現用と予備の状態が設定されてもよい。例えば、２枚の管理カード１０は、少なくとも一方の管理カード１０、例えばＭＣ１が、現用の状態として動作し、３枚のスイッチファブリックカード２０の状態を制御及び管理する。他方のＭＣ２は、予備の状態として動作する。ＭＣ１が障害の場合は、ＭＣ２が現用の状態に切り替えられる。なおその場合、２枚の管理カード１０の間は所定の通信網例えばイーサネットで接続され、互いに状態の監視による障害の検出が行われる。

また、３枚のスイッチファブリックカード２０は、少なくとも１枚のスイッチファブリックカード２０が、現用の状態として動作する。例えばＦＣ１及びＦＣ２は現用の状態として、ＦＣ３は予備の状態として動作する。管理カード１０からの制御に基づいて、必要に応じて、予備のＦＣ３は、現用の状態へ切り替えられる。

また、１０枚のラインカード３０は、それぞれ、現用の状態として動作する。例えば、５枚のラインカード３０であるＬＣ１〜ＬＣ５は、スイッチファブリックカード２０であるＦＣ１との間でデータ転送を行い、他の５枚のラインカード３０であるＬＣ６〜ＬＣ１０は、スイッチファブリックカード２０であるＦＣ２との間でデータ転送を行う。各カードの枚数及び現用と予備の状態の制御は、上記例に限らず可能である。

［中継装置の機能ブロック構成］
図４は、一実施の形態の中継装置１の機能ブロック構成を示す。図４の中継装置１は、２枚の管理カード１０、２枚のスイッチファブリックカード、及び３枚のラインカード３０が接続された構成例である。以下の説明ではこの構成例を用いる。

管理カード１０は、ＣＰＵ１１、及びＲＣ１２を備える。ＣＰＵ１１とＲＣ１２とが接続される。ＣＰＵ１１は、プロセッサであり、管理カード１０自身の制御処理と、ＰＣＩｅによる第１の通信網４０を通じた複数のスイッチファブリックカード２０に対する制御処理とを行う。

ＲＣ１２は、ＰＣＩｅによる第１の通信網４０におけるＰＣＩｅバスによるパス４１に接続される。ＲＣ１２は、ＰＣＩｅのネットワークの構成要素であるRoot Complexであり、ツリー型のネットワークのルートに位置する通信部である。パス４１は、ＰＣＩｅバス上の制御プレーンを含み、制御用のパケットが送受信される。ＲＣ１２は、ＣＰＵ１１からの制御情報を格納したパケットをパス４１で送信する処理、及びスイッチファブリックカード２０のＰＣＩｅＳＷ２１からのパケットをパス４１で受信する処理を行う。

スイッチファブリックカード２０は、ＰＣＩｅＳＷ２１、ＳＷＬＳＩ２２、及びＳｏＣ２３を備える。ＰＣＩｅＳＷ２１とＳＷＬＳＩ２２との間は、ＰＣＩｅに対応した制御用のパス２６で接続される。第１の通信網４０は、ＲＣ１２とＰＣＩｅＳＷ２１とＳＷＬＳＩ２２とを接続するＰＣＩｅのネットワークであり、パス２６を含む。パス２６は、ＰＣＩｅバス上の制御プレーンを含み、制御用のパケットが送受信される。

ＰＣＩｅＳＷ２１は、ＰＣＩｅのネットワークの構成要素であるPCI express Switchであり、ＲＣ２２とEnd PointであるＳＷＬＳＩ２２との間でＰＣＩｅのパケットを中継する機能を有する接続部である。ＰＣＩｅＳＷ２１は、複数のポートとして、後述のＰＴ１，ＰＴ２を含む。

ＳＷＬＳＩ２２は、当該スイッチファブリックカード２０と複数のラインカード３０との間でのデータ転送のスイッチを行うSwitch LSIによるスイッチ部である。ＳＷＬＳＩ２２は、ＰＣＩｅのネットワークの構成要素として、End Pointであり、ツリー型のネットワークの終端部である。ＳＷＬＳＩ２２は、複数のポートとして、後述のＳＰ１〜ＳＰ３を含む。

ＰＣＩｅＳＷ２１とＳｏＣ２３との間は、ハードウェア線であるエラー信号線２４で接続される。ＳｏＣ２３とＳＷＬＳＩ２２との間は、ハードウェア線である停止信号線２５で接続される。

ＳｏＣ２３は、１つの半導体チップ上に特定の機能が集積された回路であるSystem-on-a-Chipであり、特有のエラー制御機能が実装されたエラー制御部である。エラー制御機能は、ＰＣＩｅによる第１の通信網４０における障害やスイッチファブリックカード２０の内部の異常等をエラーとして検出して、中継装置１の内部管理機能上、当該スイッチファブリックカード２０を異常の状態として制御する機能である。またＳｏＣ２３は、エラーの発生の履歴を含むログ情報を記録する機能を含む。

ラインカード３０は、ＣＰＵ３１、及びＴＭＬＳＩ３２を備える。ＣＰＵ３１は、ラインカード３０自身の制御処理を行うプロセッサである。ＴＭＬＳＩ３２は、外部インタフェース６０、及び複数のスイッチファブリックカード２０との第２の通信網５０のパス５１に対するデータ転送の処理を行うＬＳＩによる転送部である。

ＴＭＬＳＩ３２は、複数のポートを含む。複数のポートは、第２の通信網５０側のパス５１に接続されるポートであるＦ１，Ｆ２と、外部インタフェース６０側のパス６１に接続されるポートであるＰ１〜Ｐｎとを含む。

第２の通信網５０のパス５１は、イーサネットのバス上に構成されるフレームパスである。１本のパス５１は、複数のレーンを含む。例えば、１本のパス５１は、１２本のレーンで構成される。１本のレーンは、１２Ｇｂｐｓの帯域を持つ。即ち１本のパス５１は、１００Ｇｂｐｓのデータ転送が十分に可能な帯域を持つ。各パス５１及び各レーンは、イーサネットのフレームとしてデータフレーム及び制御フレームが送受信される。制御フレームは、制御情報によるフレームである。

外部インタフェース６０のパス６１は、例えばイーサネットによるパスである。１枚のラインカード３０が外部インタフェース６０から受け取るデータ量が例えば最大１００Ｇｂｐｓの場合、１本のパス６１は、１００Ｇｂｐｓのデータ転送が可能な帯域を持つ。

中継装置１内の第２の通信網５０におけるスイッチファブリックカード２０とラインカード３０との間のデータ転送は、冗長構成及び帯域の設計により、高い転送性能及び信頼性が確保される。帯域の設計としては、現用の状態の１枚のスイッチファブリックカード２０で１００Ｇｂｐｓの転送を十分に賄うことができる帯域が確保される。

［スイッチファブリックカードの機能ブロック構成］
図５は、中継装置１のスイッチファブリックカード２０の機能ブロック構成を示す。ＰＣＩｅＳＷ２１は、複数のポート２１１として、ＰＴ１，ＰＴ２，ＰＴ３を含む。ＰＴ１は、管理カード１０であるＭＣ１とのパス４１に接続される。ＰＴ２は、ＭＣ２とのパス４１に接続される。ＰＴ３は、ＳＷＬＳＩ２２とのパス２６に接続される。これらの各ポート間は接続され、制御用のパケットが転送される。

ＰＣＩｅＳＷ２１は、エラー制御機能の構成要素であるエラー検出部２１２を含む。エラー検出部２１２は、ＳＷＬＳＩ２２とのパス２６を含むＰＣＩｅによる第１の通信網４０における断線等の障害、及びＰＣＩｅＳＷ２１の内部の回路における故障等の異常を、エラーとして検出する。エラー検出部２１２は、エラーを検出した時、エラー信号線２４へエラー信号４０１を出力する。エラー信号４０１は、本実施の形態の特有の制御信号であり、上記ＰＣＩｅの第１の通信網４０及びＰＣＩｅＳＷ２１における致命的なエラーの発生を表す信号である。

具体的に、エラー検出部２１２は、第１の通信網４０のパス４１及びＳＷＬＳＩ２２とのパス２６におけるＰＣＩｅバスの断線や不良等を、当該パスに接続されるＰＣＩｅのポート２１１におけるリンクダウンの検出の仕組み、ポート２１１のデータのＣＲＣ等の仕組みにより、障害として検出する。ＣＲＣは巡回冗長検査である。またエラー検出部２１２は、ＰＣＩｅＳＷ２１の内部の回路の故障等の異常を、ＰＣＩｅＳＷ２１の内部のバッファメモリ等のデータのＥＣＣ等の仕組みにより、障害として検出する。ＥＣＣは誤り訂正符号を用いた誤り検出である。

ＳＷＬＳＩ２２は、複数のポート２２１として、ＳＰ０，ＳＰ１，ＳＰ２，ＳＰ３を含む。ＳＰ０は、ＰＣＩｅＳＷ２１とのパス２６に接続される。ＳＰ１〜ＳＰ３は、それぞれ、対応するラインカード３０とのパス５１に接続される。

ＳＷＬＳＩ２２は、制御通信部２２２を有する。制御通信部２２２は、通常時、後述の図６に示す制御フレーム通信として、複数のラインカード３０との複数のポート２２１及び対応するパス５１を用いて、定常的に制御フレーム４１１を送信する処理を行う。また制御通信部２２２は、後述の図７に示す制御フレーム通信として、複数の各々のラインカード３０からの制御フレーム４１２を、複数のポート２２１及び対応するパス５１を用いて受信する。

ＳｏＣ２３は、エラー信号入力部２３１、ログ記録部２３２、及び停止信号出力部２３３を有する。エラー信号入力部２３１は、エラー信号線２４、ログ記録部２３２及び停止信号出力部２３に対して接続される。エラー信号入力部２３１は、ＰＣＩｅＳＷ２１のエラー検出部２１２からのエラー信号４０１を入力及び受信した場合、ログ記録部２３２及び停止信号出力部２３３に対し、当該エラー信号４０１を出力する。

ログ記録部２３２は、例えば不揮発性メモリやレジスタを含み、当該エラー信号４０１を含むログ情報を記録し保持する。ログ記録部２３２に保持されたエラー信号４０１を含むログ情報は、外部入出力インタフェースを介して参照可能である。例えば中継装置１の運用保守管理を行うユーザは、中継装置１の不具合時、即ちスイッチファブリックカード２０の異常等の時に、管理カード１０により提供されるユーザインタフェースを介して、上記エラー信号４０１を含むログ情報を参照する。ユーザは、ログ情報の内容を見ることにより、当該スイッチファブリックカード２０の異常等の状況を確認でき、スイッチファブリックカード２０の交換等の保守対応ができる。

停止信号出力部２３３は、エラー信号入力部２３１からのエラー信号４０１を入力した場合、停止信号４０２を停止信号線２５へ出力する。停止信号４０２は、本実施の形態の特有の制御信号であり、ＳＷＬＳＩ２２に対して当該スイッチファブリックカード２０を異常の状態として認識させ、制御フレーム通信の停止を指示する信号である。

ＳＷＬＳＩ２２は、停止信号線２５からの停止信号４０２を制御通信部２２２に入力する。制御通信部２２２は、停止信号４０２を入力及び受信した場合、制御フレーム通信を停止する。即ち、制御通信部２２２は、複数のラインカード３０に対するポート２２１からの制御フレーム４１１の送信を停止する。

［ＦＣ−ＬＣ間の正常性確認の方式（１）］
図６，図７は、本実施の形態の中継装置１におけるスイッチファブリックカード２０とラインカード３０との間の接続の正常性の確認の方式として制御フレーム通信を示す。この制御フレーム通信は、スイッチファブリックカード２０とラインカード３０との間の接続の正常性を確認する方式の１つである。この制御フレーム通信は、スイッチファブリックカード２０とラインカード３０との間で、双方向で、互いに、定常的に制御フレームを送受信する。本実施の形態の中継装置１は、双方向での制御フレーム通信を行う機能を備える。なおこの制御フレーム通信は、ハードウェアの回路のレベル、即ちＳＷＬＳＩ２２やＴＭＬＳＩ３２のレベルで自動的に実行される。

図６は、スイッチファブリックカード２０からラインカード３０への方向での制御フレーム通信を示す。スイッチファブリックカード２０のＳＷＬＳＩ２２は、制御通信部２２２により、ポート２２１からパス５１上に、データフレームの送信の間に混ぜて、一定時間間隔で、制御フレーム４１１を送信し続ける。相手であるラインカード３０は、パス５１に接続されるポートから、制御フレーム４１１を一定時間間隔で受信する。

ラインカード３０は、相手であるスイッチファブリックカード２０からの制御フレーム４１１が自身に到達しているかどうかにより、当該スイッチファブリックカード２０及びパス５１における接続の正常性を含む状態を判断及び確認する。ラインカード３０は、制御フレーム４１１を一定時間間隔で受信している場合、相手のスイッチファブリックカード２０及びパス５１における接続の正常の状態と判断する。ラインカード３０は、制御フレーム４１１を一定時間経過しても受信できない場合、相手のスイッチファブリックカード２０及びパス５１における接続の異常の状態と判断する。

制御フレーム通信による接続の正常性の確認の結果、正常と判断されたパス５１及びそのレーンは、データ転送に使用され、異常と判断されたパス５１及びそのレーンは、データ転送に使用されない。ラインカード３０は、異常と判断したスイッチファブリックカード２０とのパス５１に接続されるポートを、以降のデータ転送で使用しないようにする。言い換えると、当該ポートは、一時的に転送先の候補から外される。またラインカード３０は、一旦異常と判断したスイッチファブリックカード２０とのパス５１が、正常に戻ったと判断した場合、当該パス５１に接続されるポートを、再度、データ転送に使用するようにする。言い換えると、当該ポートは、転送先の候補として追加される。

図６で、複数のパス５１として、例えばｐ１〜ｐ６を示す。ｐ１〜ｐ３は、スイッチファブリックカード２０であるＦＣ１と、各ラインカード３０であるＬＣ１〜ＬＣ３との間のパス５１である。ｐ４〜ｐ６は、同様に、ＦＣ２とＬＣ１〜ＬＣ３との間のパス５１である。

通常時、ＳＷＬＳＩ２２とＴＭＬＳＩ３２との間では、正常な状態における各パス５１の各レーンにおいて、データフレーム及び制御フレームが送受信される。例えば、ＦＣ１のＳＷＬＳＩ２２の制御通信部２２２は、各ポート２２１からｐ１〜ｐ３の各パス５１の各レーンに、ｆ１〜ｆ３で示す制御フレーム４１１を、一定時間間隔で送出する。

一方、各ラインカード３０であるＬＣ１〜ＬＣ３のＴＭＬＳＩ３２は、上記パス５１に接続されるポートから制御フレーム４１１を受信する。例えばＬＣ１のＴＭＬＳＩ３２は、ｐ１のパス５１からのｆ１の制御フレーム４１１を受信できない場合、ＦＣ１及びｐ１のパス５１が異常であると判断する。なお上記接続の正常性の判断、ならびに転送に使用するかどうかの制御は、パス単位及びレーン単位で同様に可能である。また制御例としては、ある１レーンが異常の場合、当該レーンを含む１本のパス５１の単位で異常とし、当該パス５１の単位で転送が停止される。

［ＦＣ−ＬＣ間の正常性確認の方式（２）］
図７は、ラインカード３０からスイッチファブリックカード２０への方向での制御フレーム通信を示す。ラインカード３０のＴＭＬＳＩ３２は、ポートからパス５１上に、データフレームの送信の間に混ぜて、一定時間間隔で、制御フレーム４１２を送信し続ける。相手であるスイッチファブリックカード２０は、パス５１に接続されるポート２２１から、制御フレーム４１２を一定時間間隔で受信する。

スイッチファブリックカード２０のＳＷＳＬＩ２２の制御通信部２２２は、相手であるラインカード３０からの制御フレーム４１２が自身に到達しているかどうかにより、当該ラインカード３０及びパス５１における接続の正常性を含む状態を判断及び確認する。スイッチファブリックカード２０は、制御フレーム４１２を一定時間間隔で受信している場合、相手のラインカード３０及びパス５１における接続の正常の状態と判断する。スイッチファブリックカード２０は、制御フレーム４１２を一定時間経過しても受信できない場合、相手のラインカード３０及びパス５１における接続の異常の状態と判断する。

制御フレーム通信による接続の正常性の確認の結果、正常と判断されたパス５１及びそのレーンは、データ転送に使用され、異常と判断されたパス５１及びそのレーンは、データ転送に使用されない。スイッチファブリックカード２０は、異常と判断したラインカード３０とのパス５１に接続されるポート２２１を、以降のデータ転送で使用しないようにする。またスイッチファブリックカード２０は、一旦異常と判断したラインカード３０とのパス５１が、正常に戻ったと判断した場合、当該パス５１に接続されるポート２２１を、再度、データ転送に使用するようにする。

図７で、例えば、ラインカード３０であるＬＣ１のＴＭＬＳＩ３２は、各ポートからｐ１及びｐ４の各パス５１の各レーンに、ｇ１及びｇ２で示す制御フレーム４１２を、一定時間間隔で送出する。一方、各スイッチファブリックカード２０であるＦＣ１及びＦＣ２のＳＷＬＳＩ２２は、上記パス５１に接続されるポート２２１から制御フレーム４１２を受信する。例えばＦＣ１のＳＷＬＳＩ２２の制御通信部２２２は、ｐ１のパス５１からのｇ１の制御フレーム４１２を受信できない場合、ＬＣ１及びｐ１のパス５１が異常であると判断し、以降のデータ転送で使用しないようにする。

なお、図７のラインカード３０からの方向の制御フレーム通信の機能は、スイッチファブリックカード２０のＳｏＣ２３による停止の制御はされない。よって、変形例の中継装置として、図６のスイッチファブリックカード２０からの方向の制御フレーム通信の機能のみを備える形態としてもよい。ただし図７の方向の制御フレーム通信の機能は、データ転送の経路の選択及び切り替えのためには具備している方が好ましい。

［ＦＣ−ＬＣ間の経路の切り替え（１）］
図６，図７を用いて、第２の通信網５０におけるスイッチファブリックカード２０とラインカード３０との間の接続の異常時におけるデータ転送の経路の選択及び切り替えに関する例を説明する。

図６中に、スイッチファブリックカード２０からの方向の制御フレーム通信に対応した、接続の異常時の経路の切り替えの例を示す。６００で示す実線の矢印は、正常時における送信元の装置からの宛先の端末４であるＡへの伝送の経路の例を示す。６００で示す経路は、順に、図示しない送信元の装置から、図１のネットワーク３、中継装置１、他の中継装置２であるＸ，Ｙを経由して、宛先の端末４であるＡへ至る経路である。この経路は、中継装置１内部のデータ転送の経路としては、順に、ＬＣ１，ｐ１，ＦＣ１，ｐ２，ＬＣ２を通る。

ＬＣ１は、送信元の装置からの宛先がＡであるフレームをネットワーク３から受信する。ＬＣ１は、例えば転送先をＦＣ１として、そのパス５１であるｐ１のポートから当該フレームを送信する。ＦＣ１は、ｐ１のポートからフレームを受信し、例えば転送先をＬＣ２として、そのパス５１であるｐ２のポートから当該フレームを送信する。ＬＣ２は、ｐ２のポートからフレームを受信し、他の中継装置２であるＸへ送信する。当該フレームは、ＸからＹへ送信され、Ｙから宛先の端末４であるＡへ送信される。

６０１は、例えばＦＣ１とＬＣ１との間のｐ１における、断線等による障害の発生を示す。この場合、前述のスイッチファブリックカード２０からの方向の制御フレーム通信において、ＦＣ１からＬＣ１への制御フレーム４１１であるｆ１が到達しない。よって、ＬＣ１は、ＦＣ１及びｐ１を異常と判断し、ｐ１をデータ転送に使用しないようにする。即ち、ＬＣ１は、ｐ１以外のパス５１、例えばＦＣ２とのｐ４及び対応するポートを使用するように、転送先を変更する。６０２は、当該使用するパス５１を含む経路の切り替えを示す。これにより、切り替え後の中継装置１内の経路は、順に、ＬＣ１，ｐ４，ＦＣ２，ｐ５，ＬＣ２を通る。

［ＦＣ−ＬＣ間の経路の切り替え（２）］
図７中に、ラインカード３０からの方向の制御フレーム通信に対応した、接続の異常時の経路の切り替えの例を示す。正常時の経路は同じ６００とする。

７０１は、例えばＦＣ１とＬＣ２との間のｐ２における、断線等による障害の発生を示す。この場合、前述のラインカード３０からの方向の制御フレーム通信において、ＬＣ２からＦＣ１への制御フレーム４１２であるｇ３が到達しない。よって、ＦＣ１は、ＬＣ２及びｐ２を異常と判断し、ｐ２をデータ転送に使用しないようにする。即ち、ＦＣ１は、ｐ２以外のパス５１、例えばＬＣ３とのｐ３及び対応するポートを使用するように、転送先を変更する。７０２は、当該使用するパス５１を含む経路の切り替えを示す。これにより、切り替え後の中継装置１内の経路は、順に、ＬＣ１，ｐ１，ＦＣ２，ｐ３，ＬＣ３を通る。切り替え後の装置間の経路は、中継装置１から、他の中継装置２であるＹを経由して、宛先の端末４であるＡへ至る。

上記６０１や７０１の例のような、中継装置１内の経路の切り替えに関して、管理カード１０は、第１の通信網４０のパス４１を用いてスイッチファブリックカード２０のＳＷＬＳＩ２２に対する制御を行う。図６，図７で、通常時、第１の通信網４０におけるパス４１であるｃ１〜ｃ４が正常の状態である。例えば管理カード１０であるＭＣ１は、ｃ１を用いてＦＣ１のＳＷＬＳＩ２２に対する制御を行い、ｃ２を用いてＦＣ２のＳＷＬＳＩ２２に対する制御を行う。同様に、ＭＣ２は、ｃ３を用いてＦＣ１のＳＷＬＳＩ２２に対する制御を行い、ｃ４を用いてＦＣ２のＳＷＬＳＩ２２に対する制御を行う。

例えばＭＣ１のＣＰＵ１１は、ｃ１の制御プレーンを用いて、制御用のパケットをＦＣ１のＰＣＩｅＳＷ２１へ送信する。ＰＣＩｅＳＷ２１は、当該制御用のパケットを、パス２６を通じてＳＷＬＳＩ２２へ送信する。ＳＷＬＳＩ２２は、当該制御用のパケットに従い、当該スイッチファブリックカード２０の状態や、データ転送の経路の設定等が制御される。

上記例のように、中継装置１内のデータ転送の経路の選択及び切り替え等を含む制御に関して、第２の通信網５０での制御フレーム通信による正常性確認や、第１の通信網４０での制御用の通信が行われる。

ＳＷＬＳＩ２２に設定される経路情報、即ち中継装置１内のフレームの転送の経路は、管理カード１０のＣＰＵ１１からのＳＷＬＳＩ２２に対する制御により設定される。例えば中継装置１と外部装置との接続に変更があった場合、当該制御により、自動的に、ＳＷＬＳＩ２２の経路情報が、他の経路へ切り替わるように更新される。

上記ＳＷＬＳＩ２２の経路情報の更新が必要な際、第１の通信網４０の障害がある場合、ＣＰＵ１１からのＳＷＬＳＩ２２への制御の通信ができないので、ＳＷＬＳＩ２２の経路情報の更新を正しく行うことができない。よって、誤った経路でフレームの転送がされる可能性がある。この状態は望ましくないので、高い可用性を実現するため、本実施の形態の中継装置１は、エラー制御機能により、上記障害の場合でも、ＳＷＬＳＩ２２に対する制御を実現し、経路の切り替え等を可能とする。

［エラー制御機能が無い場合の構成］
図８は、一実施の形態の中継装置１ｂとして、エラー制御機能が無い場合の構成、及び当該構成における第１の通信網４０の障害時における課題について示す。図８の中継装置１ｂの構成は、図４等の中継装置１の構成に比べ、スイッチファブリックカード２０においてＳｏＣ２３等によるエラー制御機能を備えない点が異なる。

中継装置１ｂの構成では、特許文献１のような先行技術例の中継装置の構成に比べ、管理カード１０等の冗長構成により、可用性が高くなる。２枚の管理カード１０のＣＰＵ１１から、ＰＣＩｅによる第１の通信網４０を介してスイッチファブリックカード２０を制御する。一方の管理カード１０が異常の場合にも、他方の正常な管理カード１０によりスイッチファブリックカード２０の制御を継続することができる。

なおスイッチファブリックカード２０は、小型化やコストの点で不利になることからＣＰＵを搭載せず、管理カード１０に搭載されるＣＰＵ１１から制御される。

しかし、この中継装置１ｂの構成では、第１の通信網４０における管理カード１０とスイッチファブリックカード２０との間の障害の場合、管理カード１０のＣＰＵ１１からのスイッチファブリックカード２０のＳＷＬＳＩ２２に対する制御の通信ができない。

上記障害の例として、９１は、第１の通信網４０のパス４１のうち、ＭＣ１とＦＣ１とのパス４１であるｃ１における断線等を示す。９２は、ＭＣ２とＦＣ１とのパス４１であるｃ３における断線等を示す。９３は、ＦＣ１の内部のＰＣＩｅＳＷ２１とＳＷＬＳＩ２２との間のパス２６の断線等を示す。９４は、ＦＣ１のＰＣＩｅＳＷ２１の内部の回路の故障等の異常を示す。

９１，９３，９４のいずれかの障害の場合、ＭＣ１は、ｃ１の制御プレーンを用いたＦＣ１のＳＷＬＳＩ２２への制御ができない。同様に、９２，９３，９４のいずれかの障害の場合、ＭＣ２は、ｃ３の制御プレーンを用いたＦＣ１のＳＷＬＳＩ２２への制御ができない。

上記障害の場合、当該スイッチファブリックカード２０であるＦＣ１としては異常の状態と言えるので、中継装置１ｂは、高い可用性の実現のために、内部管理機能上、当該ＦＣ１を異常の状態として管理及び制御したい。しかし、中継装置１ｂは、上記のようにＣＰＵ１１からのＳＷＬＳＩ２２に対する制御ができない状態なので、当該ＦＣ１を異常の状態としてラインカード３０とのデータ転送を停止させることができない。

また上記のようなＰＣＩｅによる第１の通信網４０のパス４１における障害の場合、管理カード１０のＣＰＵ１１は、その処理方法によっては、ＳＷＬＳＩ２２からの応答を待ち続けることになり、スタック等のエラーになる場合がある。

［エラー制御機能］
図９は、前述のエラー制御機能を備える一実施の形態の中継装置１の構成における、第１の通信網４０の障害時のスイッチファブリックカード２０の制御について示す。図４，図１０等に示す中継装置１は、図８の構成から更に工夫して、ＳｏＣ２３等によるエラー制御機能を備えた構成である。これにより、中継装置１は、図８の９１〜９４の例のような障害の場合でも、当該スイッチファブリックカード２０を異常の状態としてラインカード３０とのデータ転送を停止させることができる。

図９で、管理カード１０とスイッチファブリックカード２０との間のＰＣＩｅによる第１の通信網４０において、例えば９１，９３，９４のいずれかの障害が発生したとする。これにより、管理カード１０であるＭＣ１のＣＰＵ１１からのスイッチファブリックカード２０であるＦＣ１のＳＷＬＳＩ２２に対する制御ができない状態になる。なおここではＭＣ１が現用の状態、ＭＣ２が予備の状態を例にする。ＭＣ１が予備の状態でＭＣ２が現用の状態の場合や、ＭＣ１とＭＣ２の両方が現用の状態の場合も、９１〜９４の障害の状況に応じて同様にＦＣ１のＳＷＬＳＩ２２に対する制御ができない状態になる。

上記障害のように、いずれの管理カード１０からもスイッチファブリックカード２０のＳＷＬＳＩ２２を制御できない状況の場合において、本実施の形態の中継装置１は、以下のように動作する。当該ＦＣ１のＰＣＩｅＳＷ２１は、エラー検出部２１２により、当該障害、例えば９１を検出し、自動的にエラー信号線２４へエラー信号４０１を出力する。ＳｏＣ２３は、エラー信号４０１を入力し、前述のようにログ情報を記録すると共に、停止信号線２５へ停止信号４０２を出力する。ＳＷＬＳＩ２２は、停止信号４０２を入力し、当該ＦＣ１の異常の状態を認識し、制御通信部２２２による制御フレーム４１１の送信を停止させる。

１００１は、ＦＣ１のＳＷＬＳＩ２２からの各ラインカード３０であるＬＣ１〜ＬＣ３とのパス５１であるｐ１〜ｐ３における制御フレーム４１１であるｆ１〜ｆ３の送信の停止を示す。これにより、各ラインカード３０であるＬＣ１〜ＬＣ３は、ＴＭＬＳＩ３２に制御フレーム４１１が到達しないので、当該ＦＣ１及び対応するパス５１を異常と判断し、当該パス５１に対応するポートをデータ転送に使用しないようにする。例えばＬＣ１は、図６の例のように、中継装置１内の経路を、転送先としてＦＣ１ではなくＦＣ２を使用する経路へ切り替える。

上記の結果、中継装置１は、当該障害に対応したスイッチファブリックカード２０であるＦＣ１を、内部管理機能上、異常の状態として管理し、当該ＦＣ１のデータ転送のスイッチの動作、及び各ラインカード３０とのデータ転送の動作を停止させることができる。また上記制御は、ＦＣ１等のカードの電源ないし電気的接続をオフする技術ではないので、転送データの損失は発生しない。上記例は、ＦＣ１側の障害の場合であるが、ＦＣ２側の障害の場合も、同様の制御が実現できる。

上記のように、本実施の形態の中継装置１は、管理カード１０とスイッチファブリックカード２０との間の制御用の通信ができない障害の場合にも、ＰＣＩｅＳＷ２１からＳｏＣ２３へハードウェアのレベルでエラー信号４０１を発生する。そしてエラー信号４０１に基づいてＳｏＣ２３からＳＷＬＳＩ２２へ停止信号４０２を発生する。これによりＳＷＬＳＩ２２の制御フレーム通信が停止される。その結果、当該スイッチファブリックカード２０とラインカード３０とのデータ転送が停止される。中継装置１は、管理カード１０による制御ができない状況でも、内部管理機能として、当該スイッチファブリックカード２０を異常の状態として管理及び制御できる。

［障害検出及びエラー信号の出力の仕組み］
中継装置１のスイッチファブリックカード２０における上記障害の検出及びエラー信号４０１の出力の仕組みについて補足する。ＰＣＩｅＳＷ２１、特にエラー検出部２１２は、ＰＣＩｅのパス４１の障害を検出する機能を持つ。９１〜９４の例のような障害の発生時、エラー検出部２１２による検出により、ハードウェア線であるエラー信号線２４は、アサートの状態になる。即ち、エラー信号４０１が出力された状態になる。なおＰＣＩｅにおいて、信号線が有効、例えば電圧レベルがHighの状態をアサート、無効、例えば電圧レベルがLowの状態をディアサートまたはネゲートという。同様に停止信号線２５のアサートにより停止信号４０２が出力された状態になる。これにより自動的にＳＷＬＳＩ２２の制御フレーム通信が停止される。

９１，９２の例のように、ＰＣＩｅバスによるパス４１である信号線の断線の場合の障害検出については以下である。ＰＣＩｅＳＷ２１は、管理カード１０のＣＰＵ１１に接続されるＲＣ１２と、スイッチファブリックカード２０のＳＷＬＳＩ２２とをリンク、即ち相互接続する。ＰＣＩｅでは、やり取りするパケットが無い状態であっても、リンク状態を維持するためにパケット及びシンボルを送受信し続ける。図９で、１００２は、ＲＣ１２とＰＣＩｅＳＷ２２との間のＰＣＩｅバスによるパス４１の制御プレーンで送受信されるパケット及びシンボルを示す。

ＰＣＩｅでは、ポートにおいて、正常なパケットまたはシンボルを受信している時は、「リンクアップ」状態となり、そうでない時は「リンクダウン」状態となる。ＰＣＩｅでは、パケットの正常性については、ＣＲＣにより監視する。この結果から、パス４１上のパケットの正常または異常を判断でき、即ちパス４１における障害を検出できる。パス２６の障害についても同様に検出可能である。

ＰＣＩｅＳＷ２２は、異常なパケットまたはシンボルを受信した場合、もしくは「リンクダウン」状態に遷移した場合に、ハードウェア線で通知する機能を備える。これにより、ＰＣＩｅＳＷ２２は、パス４１である信号線の障害ないし異常を検出できる。パス４１である信号線は、コネクタを含む信号伝送路である。

ＰＣＩｅＳＷ２１のエラー検出部２１２は、上記パス４１及びポートのリンクダウン状態への遷移、もしくはパケットのＣＲＣエラーによりパス４１の障害を検出し、自動的にエラー信号線２４をアサートの状態としてエラー信号４０１を出力する。

９４の例のように、ＰＣＩｅＳＷ２１の内部の回路の異常の場合の障害検出については以下である。ＰＣＩｅＳＷ２１は、内部のバッファ等のデータの健全性を、ＥＣＣにより確認及び保障する。ＰＣＩｅＳＷ２１は、修正不可能なＥＣＣのエラーが起こった時、ハードウェア線で通知する機能を備える。これにより、ＰＣＩｅＳＷ２１は、デバイスの故障等の内部の異常を検出できる。

ＰＣＩｅＳＷ２１のエラー検出部２１２は、ＰＣＩｅＳＷ２１の内部のバッファ等のデータの健全性をＥＣＣにより確認し、修正不可能なＥＣＣのエラーの発生時には、自動的にエラー信号線２４をアサートの状態としてエラー信号４０１を出力する。

またＰＣＩｅＳＷ２１の内部の回路で配線のショート等の電気的な異常が起こった場合にも、ＰＣＩｅのデバイスの仕様として、異常通知用のハードウェア線がアサートの状態になる。これにより、当該配線のショート等の異常の検出が同様に可能である。なお上記ＰＣＩｅＳＷ２１の内部の異常は、致命的なエラーであり、ＰＣＩｅＳＷ２１は、自律的に動作を停止し、手動によるリセットがかかるまでは復旧しない。

［復旧手段］
上記第１の通信網４０におけるパス４１の障害や、スイッチファブリックカード２０の内部の回路の故障等の障害の場合、エンドユーザにより中継装置１の全体のリセットもしくは電源の再投入が行われても当該障害が解消しない場合は、致命的なエラーである。そのため、本実施の形態の中継装置１では、このエラーの場合、復旧の手段としては、エンドユーザによる復旧ではなく、サポート即ち運用保守管理を行うユーザにより、対応が行われる。運用保守管理を行うユーザは、スイッチファブリックカード２０のＳｏＣ２３に蓄積されたログ情報を参照することにより、当該障害の箇所や種類を含むエラーの状態を確認する。そしてユーザは、当該障害の箇所に該当するＰＣＩｅのケーブルや、スイッチファブリックカード２０のＰＣＩｅＳＷ２１等を交換する。

［分散機能］
第２の通信網５０におけるスイッチファブリックカード２０とラインカード３０との間のフレームのデータ転送の分散処理を行う場合について説明する。中継装置１は、各カードの冗長構成による高信頼性と共に、当該フレームのデータ転送の分散処理を行う機能を有する。例えば図６の２枚のスイッチファブリックカード２０と３枚のラインカード３０との間で、転送対象の複数のデータフレームについて、転送先としてＦＣ１，ＦＣ２の両方を用いて分散される。即ち現用の状態が設定されたＦＣ１，ＦＣ２が分散先となる。

例えば６００のデータ転送で、ＬＣ１からＬＣ２へ複数のデータフレームを転送する際、ＦＣ１とのパス５１であるｐ１，ｐ２を通る経路、ＦＣ２とのパス５１であるｐ４，ｐ５を通る経路が分散先として可能である。なお各フレームの分散先のスイッチファブリックカード２０を決める方式は、各種が可能である。例えばフレームの送信元や宛先のＭＡＣアドレスを用いる方式、フレームのハッシュ値を用いる方式等がある。

上記分散機能が使用される場合も、本実施の形態のエラー制御機能による制御は有効に働く。例えば上記ＦＣ１及びＦＣ２を分散先としたデータ転送が行われている時に、第１の通信網４０の９１等の例の障害が発生した場合、エラー信号４０１に基づいた停止信号４０２により、例えばＦＣ１のＳＷＬＳＩ２２の制御フレーム通信が停止される。これにより、当該ＦＣ１を分散先としてデータ転送を行っていたラインカード３０は、当該ＦＣ１を異常の状態として認識し、当該ＦＣ１及びパス５１を分散先から除外する。即ち当該ラインカード３０は、転送先をＦＣ２のみとして縮退し、データ転送を継続する。

［ＰＣＩｅＳＷ構成例］
図１０は、中継装置１の接続部であるＰＣＩｅＳＷ２１の内部のより詳しい構成例を示す。ＰＣＩｅＳＷ２１は、ポート２１１として、ホストである管理カード１０と接続される上流側の２つのＰＣＩｅポートであるＰＴ１，ＰＴ２と、ＳＷＬＳＩ２２と接続される下流側の１つのＰＣＩｅポートであるＰＴ３とを有する。ＰＴ１は第１のホストであるＭＣ１とのパス４１に接続され、ＰＴ２は第２のホストであるＭＣ２とのパス４１に接続される。ＰＴ３は、ＳＷＬＳＩ２２とのパス２６に接続される。

またＰＣＩｅＳＷ２１は、ＳＷブロック２１４、内部ＲＡＭ２１５、内部ロジック２１６、外部制御用インタフェース部２１７、及び汎用信号出力インタフェース部２１８を有する。ＳＷブロック２１４は、上流及び下流のポート２１１間でのＰＣＩｅのパケットの転送を行う。内部ＲＡＭ２１５は、ＰＣＩｅＳＷ２１の内部のデータやプログラムを格納する。内部ロジック２１６は、ＰＣＩｅＳＷ２１の内部の処理のロジックである。

外部制御用インタフェース部２１７は、ＰＣＩｅＳＷ２１の外部のＣＰＵとの間の入出力のインタフェース部である。汎用信号出力インタフェース部２１８は、ＰＣＩｅＳＷ２１の外部に汎用信号を出力するインタフェース部である。本実施の形態では、汎用信号出力インタフェース部２１８から、エラー信号線２４により、汎用信号の１つとしてエラー信号４０１を、ＳｏＣ２３へ出力する。

ポート２１１は、ＣＲＣ対象部１１０１である。即ち、ポート２１１は、ＣＲＣにより、異常の有無が検査される。ポート２１１及び対応するパス４１やパス２６のデータ転送に異常がある場合、ＣＲＣの値により誤りとして検出できる。ＣＲＣに基づいてポート２１１及び対応するパス４１やパス２６の異常が検出された場合、汎用信号出力インタフェース部２１８を通じて、エラー信号４０１が出力される。

ＳＷブロック２１４、内部ＲＡＭ２１５、及び内部ロジック２１６は、ＥＣＣ対象部１１０２である。即ち、これらの部位は、データの誤り、即ち回路の故障等の異常が発生した場合、ＥＣＣにより誤りとして検出される。ＥＣＣに基づいてこれらの部位の異常が検出された場合、汎用信号出力インタフェース部２１８を通じて、エラー信号４０１が出力される。

前述のエラー検出部２１２は、図１０の構成では、ＣＲＣ及びＥＣＣの仕組みや汎用信号出力インタフェース部２１８等で実現されている。

［ＳＷＬＳＩ構成例］
図１１は、中継装置１のスイッチ部であるＳＷＬＳＩ２２の内部のより詳しい構成例を示す。ＳＷＬＳＩ２２は、ポート２２１として、ＰＣＩｅＳＷ２１とのパス２６に接続されるＰＣＩｅポートであるＳＰ０と、ラインカード３０側のパス５１に接続される通信ポート部２２４の複数のポートであるＳＰ１，ＳＰ２，ＳＰ３等とを有する。またＳＷＬＳＩ２２は、データフレームＳＷブロック２２５、ルーティングプロセッサ２２６、制御フレームＳＷブロック２２７、外部制御用コントローラ２２８、及び汎用信号入力インタフェース部２２９を有する。

データフレームＳＷブロック２２５は、ポート２２１間でのデータフレームの転送を行う。データフレームはユーザデータを含むフレームである。ルーティングプロセッサ２２６は、データフレーム及び制御フレームの転送の経路を制御する処理を行う。制御フレームＳＷブロック２２７は、ポート２２１間での制御フレームの転送を行う。制御フレームは制御情報を含むフレームである。制御フレームＳＷブロック２２７は、前述の制御フレーム４１１を通信ポート部２１４のポート２１１から送信する機能、及び当該ポート２１１から制御フレーム４１２を受信する機能を有する。

外部制御用コントローラ２２８は、ＰＣＩｅＳＷ２１側のポート２２１であるＳＰ０と接続され、管理カード１０からのＰＣＩｅの制御用のパケットの受信に従い、ＳＷＬＳＩ２２の制御処理を行う。汎用信号入力インタフェース部２２９は、ＳＷＬＳＩ２２の外部から汎用信号を入力するインタフェース部である。本実施の形態では、汎用信号入力インタフェース部２２９は、汎用信号の１つとして、ＳｏＣ２３から停止信号線２５により停止信号４０２を入力する。

前述の制御通信部２２２等の機構は、図１１の構成では、汎用信号入力インタフェース部２２９及び制御フレームＳＷブロック２２７等で実現されている。

［ＳｏＣ構成例］
図１２は、中継装置１のエラー制御部であるＳｏＣ２３の内部のより詳しい構成例を示す。ＳｏＣ２３は、障害情報監視インタフェース部２３４、内部ロジック２３５、内部レジスタ２３６、外部制御用インタフェース部２３７、汎用信号出力インタフェース部２３８、及びその他信号出力インタフェース部２３９を有する。

障害情報監視インタフェース部２３４は、電源監視部２３４ａ、クロック監視部２３４ｂ、温度監視部２３４ｃ、デバイス異常監視部２３４ｄ、及びその他監視部２３４ｅを含む。障害情報監視インタフェース部２３４は、各監視部を用いて外部の障害情報を入力及び監視して外部の障害を検出するインタフェース部である。電源監視部２３４ａは、電源の異常を監視及び検出する。クロック監視部２３４ｂは、クロックの異常を監視及び検出する。温度監視部２３４ｃは、温度の異常を監視及び検出する。デバイス異常監視部２３４ｄは、デバイスの異常を監視及び検出する。その他監視部２３４ｅは、その他の種類の異常を監視及び検出する。

本実施の形態では、デバイス異常監視部２３４ｄは、ＰＣＩｅＳＷ２１からのエラー信号線２４によりエラー信号４０１を入力し、これにより、ＰＣＩｅＳＷ２１の内部の回路の異常や、ポート２１１及びパス４１の異常を検出する。

障害情報監視インタフェース部２３４は、各監視部により異常ないし障害を検出した場合、検出した障害情報を内部ロジック２３５へ与える。内部ロジック２３５は、障害情報を内部レジスタ２３６に記録し、汎用信号出力インタフェース部２３８やその他制御信号インタフェース部２３９へ障害情報を与える。汎用信号出力インタフェース部２３８は、ＰＣＩｅＳＷ２１の障害の場合、停止信号線２５により停止信号４０２をＳＷＬＳＩ２２へ出力する。

外部制御用インタフェース部２３７は、ＳｏＣ２３の外部のＣＰＵとの間の入出力のインタフェース部である。外部制御用インタフェース部２３７は、外部のＣＰＵからのアクセスにより、内部レジスタ２３６に記録された障害情報を読み出す。汎用信号出力インタフェース部２３８は、ＳｏＣ２３の外部に汎用信号を出力するインタフェース部である。本実施の形態では、汎用信号出力インタフェース部２３８から、停止信号線２５により、汎用信号の１つとして停止信号４０２を、ＳＷＬＳＩ２２へ出力する。

前述の図５のエラー信号入力部２３１は、図１２の構成では、障害情報監視インタフェース部２３４により実現されている。ログ記録部２３２は、内部ロジック２３５及び内部レジスタ２３６等により実現されている。停止信号出力部２３３は、汎用信号出力インタフェース部２３８等により実現されている。

ＳｏＣ２３は、以下のような機能も有する。ＳｏＣ２３は、電源、クロック、温度等の状態の監視が可能である。ＳｏＣ２３は、監視に基づいて、これらの状態が異常の場合、つまりスイッチファブリックカード２０の主機能であるパケットの転送が正常に動作しない可能性がある場合、停止信号４０２をＳＷＬＳＩ２２へ出力し、一時的に制御フレームの通信を止めることができる。

［効果等］
以上説明したように、本実施の形態の中継装置１によれば、管理カード１０とスイッチファブリックカード２０との間の障害等の場合にも、当該スイッチファブリックカード２０を異常の状態として制御でき、高い可用性を実現できる。特にＣＰＵ１１とＳＷＬＳＩ２２との間で障害により制御用の通信ができない場合にも、当該スイッチファブリックカード２０によるラインカード３０とのデータ転送を停止させることができる。

また本実施の形態の中継装置１は、上記障害発生時にスイッチファブリックカード２０の電源をオフする技術ではないので、電源オフによる転送データの損失も無い。

［他の実施の形態］
図１３は、他の実施の形態の中継装置１ｃにおけるスイッチファブリックカード２０の構成を示す。この中継装置１ｃの構成は、前述の中継装置１の構成に対し、ＳｏＣ２３等の要素及び機能を、ＰＣＩｅＳＷ２１及びＳＷＬＳＩ２２の内部に統合した構成である。ＰＣＩｅＳＷ２１は、図５の構成と同様であり、エラー検出部２１２により、第１の通信網４０の障害をエラーとして検出し、制御信号としてエラー信号４０１をエラー信号線２４へ出力する。エラー信号線２４は、ＳＷＬＳＩ２２内に設けられたエラー信号入力部２３１に接続される。

ＳＷＬＳＩ２２は、図５の構成要素に加え、エラー信号入力部２３１、及びログ記録部２３２を備える。エラー信号入力部２３１は、ログ記録部２３２及び制御通信部２２２に接続される。エラー信号入力部２３１は、エラー信号４０１を入力した場合、当該エラー信号４０１を、ログ記録部２２３及び制御通信部２２２へ出力する。ログ記録部２３２は、前述と同様に、エラー信号４０１を含むログ情報を記録する。本実施の形態では、停止信号４０２が省略されている。

制御通信部２２２は、エラー信号４０１を入力した場合、当該スイッチファブリックカード２０の異常の状態を認識し、停止信号として解釈し、前述と同様に、ポート２２１からの制御フレーム４１１の送信を停止する。

他の実施の形態として、エラー検出部２１２は、ＰＣＩｅＳＷ２１の外部に設けられてもよい。また、ログ記録部２３２は、他の位置、例えばＰＣＩｅＳＷ２１の内部、スイッチファブリックカード２０の外部等に設けられてもよい。

他の実施の形態として、スイッチファブリックカード２０とラインカード３０との間の接続の正常性の確認の方式は、図６等の制御フレーム通信の例に限らず、他の方式を適用してもよい。この場合、ＳＷＬＳＩ２２の制御通信部２２２は、適用する他の方式による通信を行う。例えば、ＳＷＬＳＩ２２は、ポートから所定の制御信号を送信し、ＴＭＬＳＩ３２からの応答の制御信号を待つ。ＳＷＬＳＩ２２は、応答の制御信号を受信した場合、相手のラインカード３０及びパス５１を正常と判断し、受信できない場合、異常と判断する。前述のエラー時には、エラー信号４０２に基づく停止信号４０２がＳＷＬＳＩ２２へ入力される。ＳＷＬＳＩ２２は、自身のスイッチファブリックカード２０、例えばＦＣ１を異常の状態と認識し、上記適用する方式に応じた制御用の通信として、例えば当該スイッチファブリックカード２０の異常の状態を伝える所定の制御信号を、各ラインカード３０へ送信する。各ラインカード３０のＴＭＬＳＩ３２は、上記制御信号を受信すると、相手のスイッチファブリックカード２０の異常の状態を認識し、当該スイッチファブリックカード２０とのパス５１によるデータ転送を停止する。

他の実施の形態として、管理カード１０を単一とした構成も可能である。この構成の場合、単一の管理カード１０とあるスイッチファブリックカード２０とのパス４１が障害の場合、前述のエラー信号４０１が発生し、当該スイッチファブリックカード２０と各ラインカード３０とのデータ転送が停止される。

以上、本発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されず、その要旨を逸脱しない範囲で種々変更可能である。

本発明は、組織のＬＡＮや広域通信網等におけるスイッチとして利用可能である。

１，１ｂ，１ｃ…中継装置、２…他の中継装置、３…ネットワーク、４…端末、１０…管理カード、１１…ＣＰＵ、１２…ＲＣ、２０…スイッチファブリックカード、２１…ＰＣＩｅＳＷ、２２…ＳＷＬＳＩ、２３…ＳｏＣ、２４…エラー信号線、２５…停止信号線、２６…パス、３０…ラインカード、３１…ＣＰＵ、３２…ＴＭＬＳＩ、４０…第１の通信網、４１…パス、５０…第２の通信網、５１…パス、６０…外部インタフェース、６１…パス、２１１…ポート、２１２…エラー検出部、２２１…ポート、２２２…制御通信部、２３１…エラー信号入力部、２３２…ログ記録部、２３３…停止信号出力部、４０１…エラー信号、４０２…停止信号、４１１，４１２…制御フレーム。

Claims (7)

1. 外部とのデータ転送を行う複数のラインカードと、
   前記データ転送のスイッチを行う複数のスイッチファブリックカードと、
   前記複数のスイッチファブリックカードを制御するプロセッサを含む管理カードと、
   を備え、
   前記管理カードと前記複数のスイッチファブリックカードとは、第１の通信網で接続され、
   前記複数のスイッチファブリックカードと前記複数のラインカードとは、第２の通信網で接続され、
   前記スイッチファブリックカードは、エラー検出部、及びエラー制御部を有し、
   前記エラー検出部は、前記第１の通信網の障害または当該スイッチファブリックカードの内部の障害をエラーとして検出してエラー信号を出力し、
   前記エラー制御部は、前記エラー信号に基づいて当該スイッチファブリックカードを異常の状態として制御し、前記第２の通信網のパスを用いた前記データ転送のスイッチを停止させる、中継装置。
2. 請求項１記載の中継装置において、
   前記管理カードは、複数の管理カードであり、前記第１の通信網のパスに接続される通信部を有し、
   前記ラインカードは、外部とのパスに接続されるポート及び前記第２の通信網のパスに接続されるポートを含む転送部を有し、
   前記スイッチファブリックカードは、
   前記第２の通信網のパスに接続されるポートを含み前記データ転送のスイッチを行うスイッチ部と、
   前記第１の通信網のパスに接続されるポートを含み前記通信部と前記スイッチ部とを接続する接続部と、
   を有し、
   前記スイッチ部は、前記エラー信号に基づいて、当該スイッチファブリックカードを異常の状態と認識し、前記第２の通信網のパスに接続されるポートを用いた前記データ転送のスイッチを停止する、中継装置。
3. 請求項２記載の中継装置において、
   前記エラー検出部は、前記第１の通信網の障害または当該スイッチファブリックカードの内部の障害をエラーとして検出して前記エラー信号をハードウェア線により出力し、
   前記エラー制御部は、
   前記エラー信号を含むログ情報を記録し、外部から参照可能とするログ記録部と、
   前記エラー信号に基づいた停止信号をハードウェア線により出力する停止信号出力部と、
   を有し、
   前記スイッチ部は、前記停止信号を入力した場合、当該スイッチファブリックカードを異常の状態と認識し、前記第２の通信網のパスに接続されるポートを用いた前記データ転送のスイッチを停止する、中継装置。
4. 請求項３記載の中継装置において、
   前記エラー検出部は、前記接続部の内部に設けられ、前記接続部とスイッチ部とのパスを含む前記第１の通信網のパスに接続されるポートにおけるデータの検査により、当該パスの障害をエラーとして検出する、中継装置。
5. 請求項３記載の中継装置において、
   前記エラー検出部は、前記接続部の内部に設けられ、前記接続部の内部の回路のデータの誤り検出により、当該接続部の内部の回路の故障を含む障害をエラーとして検出する、中継装置。
6. 請求項２記載の中継装置において、
   前記スイッチファブリックカードのスイッチ部は、前記複数のラインカードの各々の転送部との間で、前記第２の通信網のパスにおける接続の正常性の確認のための通信を行う制御通信部を有し、前記エラー信号を入力した場合、前記制御通信部による通信により、前記ラインカードに対して当該スイッチファブリックカードの異常の状態を認識させ、当該スイッチファブリックカードとの第２の通信網のパスを用いたデータ転送を停止させる、中継装置。
7. 請求項６記載の中継装置において、
   前記スイッチファブリックカードのスイッチ部は、通常時、前記制御通信部による通信により、前記複数のラインカードの各々の転送部に対して、前記第２の通信網のパスを用いて、一定時間間隔で制御フレームを送信し、前記エラー信号を入力した場合、当該制御フレームの送信を停止し、
   前記ラインカードは、前記転送部により前記第２の通信網のパスで前記制御フレームを受信した場合、当該パスを正常と判断し、受信しない場合、当該パスを異常と判断し、当該異常と判断したパスをデータ転送に使用しないようにする、中継装置。

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