JP5681475B2 - アナログ−デジタル変換方法、ｘ線画像検出器及びｘ線装置 - Google Patents

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Description

本発明は、Ｘ線画像検出分野に関し、特にアナログ−デジタル変換方法、Ｘ線画像検出器及びＸ線装置に関する。
Ｘ線画像検出分野において、典型的なＸ線画像検出器は光電変換器アレイ、ＡＤ変換回路及び通信ポートを有するデジタル伝送回路を含んでいる。なお、光電変換器アレイは直接にＸ線を電気信号に変換し、又はＸ線をシンチレータに通過させ可視光に変換して電気信号に変換する。ＡＤ変換回路はアナログ電気信号をデジタル信号に変換する。デジタル伝送回路は通信ポートを介してデジタル画像信号をＸ線検出システムのホストコンピュータに伝送する。
Ｘ線画像検出器の動作原理は以下のとおりである。
均一に入射されたＸ線が被検物体を照射する。被検物体においては異なる密度の物質でのＸ線の吸収程度が異なるため、透過したＸ線には被検物体の異なる部分の密度情報が含まれている。Ｘ線画像検出器は透過したＸ線を受光し、その中の光電変換器アレイが直接にＸ線を電気信号に変換し、又はＸ線をシンチレータに通過させ可視光に変換した後に光電変換器アレイにより電気信号に変換する。Ｘ線画像検出器が受光したＸ線は異なる空間位置で異なる強度分布を有するため、光電変換器アレイも異なる空間位置で異なる強度の電気信号が得られる。また、これらの電気信号の空間分布は被検物体が異なる部位での密度情報を反応する。光電変換器アレイ中の電気信号はＡＤ変換回路によりデジタル画像信号に変換され、デジタル伝送回路及び通信ポートを介してＸ線検出システムのホストコンピュータに伝送される。これにより、被検物体の異なる部位の密度情報を反応するデジタル画像が得られる。
Ｘ線画像検出器中のＡＤ変換回路はアナログ電気信号をデジタル画像信号に変換する。これは、Ｘ線画像検出器がデジタル画像を獲得する決定的なステップである。アナログ−デジタル変換において２つの性能指標が非常に重要である。すなわち、デジタル画像の量子化精度及び画像の読み出し速度である。なお、量子化精度は得られたデジタル画像のグレイレベル解像度を決定する。また、読み出し速度はＸ線画像検出器の結像速度を決定し、すなわちＸ線管の露光からデジタル画像が得られるまでの速度である。理想的なＸ線画像検出器は高い量子化精度を備え、同時に速い読み出し速度を有するようにする。しかし、従来技術においてこの２つの指標は互いに矛盾している。すなわち、速く結像することは一般的に量子化精度を犠牲することを代価とする。静止撮影のみではより高い量子化精度を有することができる。
この矛盾は大規模のＸ線画像検出器においてより突出している。大規模のＸ線画像検出器は一般的に数百万の画像画素を有し、すなわち光電変換器アレイ内には数百万個の光電変換ユニットを備えている。これらの数百万個の変換ユニット内に記憶されたアナログ電気信号をデジタル画像信号に変換しようとすれば、ＡＤ変換の速度が非常に重要である。
従来、２種類のＡＤ変換方法がある。一つのＡＤ変換方法は、ＡＤ変換チップを用いて直接アナログ−デジタル変換を行い、シリアル変換をすることができる。すなわち、１つのＡＤ変換チップで順に数百万個の光電ユニット内のアナログ電気信号を変換する。この方法は、画像の読み出し速度が非常に遅くて認め難い。また、パラレル変換をすることもできる。光電変換器アレイ内の数百万個の光電ユニットは一般的に数千行、数千列のアレイに配列されている。データ線毎に１つのＡＤ変換チップを接続し、これにより数千個の光電ユニット内のアナログ信号を同時に変換することができ、画像の読み出し速度を有効に向上することができる。しかし、数千個のＡＤ変換チップを配列すると、非常に大きな空間を占める。したがって、最後にできたＸ線画像検出器の体積及び重量が認め難くなる。折衷方法は、数本のデータ線が１つのＡＤ変換チップを共用する。これにより、上述の方法の欠点は解決されるが、Ｘ線画像検出器のさらに小さい体積、さらに軽い重量及びさらに速い読み出し速度を追求するものとはならない。
別のＡＤ変換方法は、ＤＡ変換チップ及びコンパレータなどの簡単なユニットでＡＤ変換の目的を実現する。ＤＡ変換チップは予め設計しておいた単調増加のデータ序列順序に基づいて、次第に大きくなる比較基準電圧を生成する。そして、コンパレータ内で待受変換光電ユニットからのアナログ信号と比較し、比較基準電圧が変換を待つアナログ信号より大きくなった際、コンパレータが出力をロックし、そのユニットのＡＤ変換を完成する。パラレル変換を行い、すなわち数千本のデータ線のアナログデータを同時に変換するとき、回路が占める空間を節約するために、１つのＤＡ変換チップで全てのデータ線に比較基準電圧を提供し、データ線毎に１つのコンパレータを接続する。同時に変換するアナログ信号の大きさが異なっているので、ＤＡ変換チップは次第に大きくなる順序に全ての比較基準電圧を毎回生成するようになる。したがって、アナログ信号が小さいときには、変換時間が浪費される。また、ＤＡ変換チップが１のステップ幅で順序に量子化空間全体を覆う比較基準電圧を次第に生成しても、非常に長い時間が必要である。従来は、非線形又は分段式線形のデータ序列を設計することにより、画像の読み出し速度を有効に向上することができる。１４位の量子化精度を一例にすると、ステップ幅が１である線形データ序列を用いれば、１６３８３個の比較電圧を生成する必要がある。非線形又は分段式線形のデータ序列を用いれば、数千個又はより少ない数で０から１６３８３までのデータ範囲を覆うことができる。しかし、これも量子化精度を犠牲する代価でより速い読み出し速度を得ることである。同時に、所定の量子化精度を保つためには、少なくとも一千個以上又は数千個に至るステップが必要である。この技術方案は量子化空間全体で信号の量子化精度の不均一が起こってしまう。すなわち、ある信号範囲内で量子化精度が高く、ある信号範囲内で量子化精度が低くなり、デジタル画像に画像のアーチファクトが生じてしまう可能性が高くなる。
特開２００５−２４５５５９号公報
本発明は、変換速度が速く、量子化精度が高いＸ線信号を変換するアナログ−デジタル変換方法、Ｘ線画像検出器及びＸ線装置を提供することを目的とする。
上述のような問題を解決するために、本発明のＸ線信号の変換に用いられるアナログ−デジタル変換方法は以下のステップを有する。
ｎ位のバイナリーデータを入力して得られたｎ個の基準電圧Ｖｉを生成し、なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位は１でほかの位置は０である。またｉを１にし、Ｖｒ（１）＝Ｖ１である。比較ステップで、アナログ画像信号と累積電圧Ｖｒ（ｉ）とを比較し、アナログ画像信号が累積電圧Ｖｒ（ｉ）より大きいと、デジタル画像信号の第（ｎ−ｉ）位を１に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉとして比較ステップに戻る。アナログ画像信号が累積電圧Ｖｒ（ｉ）より小さいと、デジタル画像信号の第（ｎ−ｉ）位を０に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）−Ｖｉとして比較ステップに戻る。
一方、本発明のＸ線画像検出器はＸ線信号の変換に用いられるアナログ−デジタル変換回路を備え、アナログ−デジタル変換回路は基準電圧生成回路、ゲート、アキュムレータ、コンパレータ及びエンコーダを有する。エンコーダは、基準電圧生成回路の出力をアキュムレータに与えるようにゲートをコントロールする。コンパレータは、アナログ画像信号とアキュムレータの出力とを比較し結果をエンコーダに出力する。
基準電圧生成回路は、ＤＡ変換器とＤＡ変換器の出力を反転する反転器とを有する。
アキュムレータは、スイッチにより接続された第１級加算部及び第２級保持部を有する。
第１級加算部は、電気抵抗Ｒ１及び電気抵抗Ｒ２をそれぞれに増幅器Ｕ１の２つの負の入力源入力電気抵抗とし、並列された電気抵抗Ｒ３及び電気容量Ｃ１が増幅器Ｕ１の負の入力端と出力端との間に接続されてフィートバック回路を構成し、増幅器Ｕ１の正の入力端はアースする。スイッチＳ１が電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列され、電気抵抗Ｒ２の一端が基準電気レベルの入力端に接続され、電気抵抗Ｒ１の一端が第２級保持回路の出力に接続される。
第２級保持部は、直列された電気抵抗Ｒ５、増幅器Ｕ３を有し、電気容量Ｃ２が直列された電気抵抗Ｒ６及びスイッチＳ３に並列して増幅器Ｕ３の負の入力端と出力端との間に接続されて負のフィートバック回路を構成し、増幅器Ｕ３の正の入力端はアースする。
そのほか、本発明のＸ線画像検出器は基準電圧生成回路及びエンコーダをコントロールする主論理コントロールユニット７を有する。
アナログ−デジタル変換回路の全てのアナログ−デジタル変換チャンネルは１つ又は複数の基準電圧生成回路を共用する。
本発明のＸ線信号の変換に用いられるアナログ−デジタル変換方法は以下のステップを有する。
ｎ位のバイナリーデータを入力して得られたｎ個の基準電圧Ｖｉを生成する。但し、ｉ＝１、…、ｎで、第（ｎ−ｉ）位は１でほかの位置は０であり、ｉが１のとき、Ｖｒ（１）＝Ｖ１、Ｖｒ（０）＝０である。比較ステップで、アナログ画像信号と累積電圧Ｖｒ（ｉ）とを比較し、アナログ画像信号が累積電圧Ｖｒ（ｉ）より大きいと、デジタル画像信号の第（ｎ−ｉ）位を１に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉとして比較ステップに戻る。アナログ画像信号が累積電圧Ｖｒ（ｉ）より小さいと、デジタル画像信号の第（ｎ−ｉ）位を０に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−２）＋Ｖｉとして比較ステップに戻る。
一方、本発明のＸ線画像検出器はＸ線信号の変換に用いられるアナログ−デジタル変換回路を備え、アナログ−デジタル変換回路は基準電圧生成回路、アキュムレータ、コンパレータ及びエンコーダを有する。アキュムレータは、基準電圧生成回路の出力を累積し、累積結果をコンパレータに出力する。コンパレータは、アナログ画像信号とアキュムレータの出力とを比較し、結果をエンコーダに出力する。
基準電圧生成回路はＤＡ変換器を有する。
アキュムレータは、スイッチにより接続された第１級加算部及び第２級保持部と、一端が第１級加算部の出力に接続された出力駆動部とを有する。
第１級加算部は、電気抵抗Ｒ１及び電気抵抗Ｒ２をそれぞれに増幅器Ｕ１の２つの負の入力源入力電気抵抗とし、並列された電気抵抗Ｒ３及び電気容量Ｃ１が増幅器Ｕ１の負の入力端と出力端との間に接続されてフィートバック回路を構成し、増幅器Ｕ１の正の入力端はアースする。スイッチＳ１が電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列され、電気抵抗Ｒ２の一端が基準電気レベルの入力端に接続され、電気抵抗Ｒ１の一端が第２級保持回路の出力に接続される。
第２級保持部は、直列された電気抵抗Ｒ５、増幅器Ｕ３を有し、電気容量Ｃ２が直列された電気抵抗Ｒ６及びスイッチＳ３に並列され増幅器Ｕ３の負の入力端と出力端との間に接続されて負のフィートバック回路を構成し、増幅器Ｕ３の正の入力端はアースする。
出力駆動部は、直列された電気抵抗Ｒ８及び増幅器Ｕ５を有し、電気抵抗Ｒ９は増幅器Ｕ５の負の入力端と出力端の間に接続される。
そのほか、本発明のＸ線画像検出器は基準電圧生成回路及びエンコーダをコントロールする主論理コントロールユニットを有する。
アナログ−デジタル変換回路の全てのアナログ−デジタル変換チャンネルは１つ又は複数の基準電圧生成回路を共用する。
本発明のＸ線装置は上述のＸ線画像検出器を備える。
従来技術と比べれば、本発明のアナログ−デジタル変換方法、Ｘ線画像検出器及びＸ線装置は以下の有益な効果がある。
まず、量子化精度がｎ位である大規模のＸ線画像検出器において、本発明はｎ位のバイナリー基準電圧Ｖｉを生成し、なおｉ＝１、…、ｎで第（ｎ−ｉ）位を１にほかの位置を０とする。すなわち、第１基準電圧が最大量子化電圧の半分で、第２基準電圧が最大量子化電圧の半分の半分となり、……その半分となる。換言すると、これらの基準電圧値は次第に半分に減少される。また、アナログ画像信号と基準電圧Ｖｉより生成した累積電気レベル信号Ｖｒとの比較結果に基づいて、デジタル画像信号の第（ｎ−ｉ）位の値を設定する。Ｖｒの生成がＶｉの累積ステップであるが、毎回累積の方向は前回比較の結果に決定される。アナログ画像信号が今の時点の累積電気レベルＶｒ（ｉ）（Ｖｒ（１）＝Ｖ１）より大きいと、デジタル画像信号の第（ｎ−ｉ）位を１に、ｉ＝ｉ＋１とする。ｉとｎとが異なれば、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉにし、次の比較が行われる。アナログ画像信号が今の時点の累積電気レベルＶｒ（ｉ）より小さいと、デジタル画像信号の第（ｎ−ｉ）位を０に、ｉ＝ｉ＋１とする。ｉとｎとが異なれば、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）−Ｖｉにし、次の比較が行われる。全ての場合における全ての比較ステップの必要な回数は必要な量子化級数ｎに完全に決定される。本発明は所定の量子化精度を保証した前提に、変換時間を大幅に減少することができる。
次に、本発明は量子化空間全体でｎ位の量子化精度が得られ、異なる大きさのアナログ信号が同じ量子化精度を有し、量子化により生じた画像の偽像を有効的に減少することができる。
さらに、アナログ−デジタル変換チャンネルの全てが１つ又は少数の複数の基準電気レベル生成回路を共用する。変換アレイの全てが占めた基板面積が最小化でき、同時に異なる変換チャンネルの差異は基準電気レベルと関係なくなる。
以下、当業者が本発明の特徴、方面及びメリットを容易に理解できるように、図面を参照しながら本発明について説明する。図面において、同じ符号は同じ要件を示している。
本発明に係るＸ線信号変換のアナログ−デジタル変換方法のフローチャートである。 本発明に係るＸ線信号変換のアナログ−デジタル変換回路のブロック図である。 図２の１つの実施例を示した説明図である。 図３のアキュムレータの１つの実施例を示した説明図である。 図４に示されたアキュムレータの時系列図である。 本発明に係る別のアナログ−デジタル変換方法のフローチャートである。 本発明に係る別のアナログ−デジタル変換回路のブロック図である。 図７の１つの実施例を示した説明図である。 図８のアキュムレータの１つの実施例を示した説明図である。 図９に示されたアキュムレータの時系列図である。
以下、本発明の技術方案、特徴及びメリットについて、実施例を用いて説明する。
図１に示されたように、アナログ−デジタル変換方法を示し、アナログ画像信号をｎ位のデジタル画像信号に変換し、以下のステップを含んでいる。
ステップ１）ｎ位のバイナリー基準電圧Ｖｉをｎ個生成する。なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位は１でほかの位置は０である。例えば、ｎ＝３である際、Ｖ１は１００ｂに対応する電圧で、Ｖ２は０１０ｂに対応する電圧で、Ｖ３は００１ｂに対応する電圧である。
ステップ２）ｉを１にし、累積電気レベルＶｒ（１）を基準電気レベルＶ１に設定する。
ステップ３）比較ステップで、アナログ画像信号と累積電圧Ｖｒ（ｉ）とを比較する。
アナログ画像信号が累積電圧Ｖｒ（ｉ）より大きいと、ステップ４）はデジタル画像信号の第（ｎ−ｉ）位を１にし、ｉ＝ｉ＋１にする。
ステップ５）ｉがｎと等しいか否かを判断し、ｎと等しくないと、ステップ６）はＶｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉにし、ステップ３）に戻る。それでない場合は、この方法を終了する。
アナログ画像信号が累積電圧Ｖｒ（ｉ）より小さいと、ステップ７）はデジタル画像信号の第（ｎ−ｉ）位を０にし、ｉ＝ｉ＋１にする。
ステップ８）ｉがｎと等しいか否かを判断し、ｎと等しくないと、ステップ９）はＶｒ（ｉ）＝Ｖｒ（ｉ−１）−Ｖｉにし、ステップ３）に戻る。それでない場合は、この方法を終了する。
この方法は、アナログ画像信号をｎ位のデジタル画像信号に変換する。すなわち、本発明においてアナログ画像信号の量子化精度は２ｎ−１で、ここでｎは任意の正整数でもよい。大規模の画像検出器において、量子化精度は大規模の画像検出器の性能を評価する重要な指標である。この方法の技術方案において、ユーザは必要によって量子化精度を選択することができる。また、量子化精度は量子化空間全体にあってもよいし、全ての信号が等しい量子化精度ｎとなることができる。
上述のステップから見ると、本発明の方法は量子化精度の桁と等しい桁のバイナリー基準電圧Ｖｉを次第に生成する。なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位を１で、ほかの位置は０である。すなわち、Ｖ１＝１０…０、Ｖ２＝０１０…０、…、Ｖｎ＝０…０１である。このため、Ｖ１からＶｎにおいて、Ｖｉ＝２Ｖｉ＋１である。大規模の画像検出器の必要な量子化精度が５であれば、生成された基準電圧はＶ１＝１００００、Ｖ２＝０１０００、Ｖ３＝００１００、Ｖ４＝０００１０、Ｖ５＝００００１である。
本発明の方法によれば、基準電圧を生成した後、基準電圧Ｖ１から、すなわち量子化の中間値からはじめてアナログ画像信号を第１累積電気レベル（すなわち基準電圧Ｖ１）と比較する。アナログ画像信号が累積電気レベルより大きいと、デジタル画像信号の第（ｎ−ｉ）位を１にし、ｉ＝ｉ＋１にする。すなわち、次の基準電圧を生成する。ステップ５）でｉがｎと等しいか否かを判断する。すなわち、ｎ個の基準電圧全てが累積比較されて完成したか否かを判断する。ｎと等しくないと、ステップ６）でＶｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉにする。すなわち、新たに得られた基準電圧を前の累積電気レベル値に累積して新しい累積電気レベルになり、ステップ３）に戻って再び比較し、それでない場合は、この方法を終了する。
ステップ７）においてアナログ画像信号が累積電気レベルより小さいと、デジタル画像信号の第（ｎ−ｉ）位を０にし、ｉ＝ｉ＋１にする。ステップ８）ではｉがｎと等しいか否かを判断し、ｎと等しくないとステップ９）はＶｒ（ｉ）＝Ｖｒ（ｉ−１）−Ｖｉにする。すなわち、この時点の累積電圧から新しい基準電気レベルを減って新たの累積電気レベルになり、ステップ３）に戻って再び比較する。それでない場合は、この方法を終了する。
全てのステップにおいて第ｉ回に生成した累積電気レベルは１／２のルールで逓減した前のｉ個の基準電気レベルを加減演算して得られる。その演算符号（加算又は減算）は当回の比較結果により決定される。
画像のアナログ信号がこの時点の累積電気レベルより大きいという比較結果であれば、対応するデジタル画像信号に「１」が対応され、それでない場合は「０」である。
目標量子化桁ｎが設計で決定された後、全てのパラレル変換チャンネルの１回の変換時間は（ｎステップ）×（１ステップの時間）と決定され、画像のアナログ−デジタル変換速度が大幅に向上される。
図２は、Ｘ線画像検出器内のアナログ−デジタル変換回路を示している。アナログ−デジタル変換回路はアナログ画像信号をｎ位のデジタル画像信号に変換し、基準電圧生成回路１、ゲート５、アキュムレータ２、コンパレータ３及びエンコーダ４を有している。
なお、コンパレータ３はアナログ画像信号とアキュムレータ２の出力（すなわち累積電気レベルＶｒ（ｉ））とを比較し、その結果をエンコーダ４に出力し、エンコーダ４は基準電圧生成回路１の出力をアキュムレータ２に与えるようにゲート５をコントロールする。
基準電圧生成回路１はｎ位のバイナリー基準電圧Ｖｉをｎ個生成する。なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位を１で、ほかの位置は０である。
アキュムレータ２は、基準電圧生成回路１の出力を累積する。
コンパレータ３は、アナログ画像信号とアキュムレータ２の出力とを比較する。
エンコーダ４は、コンパレータ３の結果に基づいて、デジタル画像信号を位置決めし、基準電圧生成回路１をコントロールする。
なお、コンパレータ３の結果が「真」であれば、デジタル画像信号の対応する位置は１で、エンコーダ４がゲート５をコントロールして基準電圧Ｖｉ＋１をアキュムレータ２に与える。コンパレータ３の結果が「偽」であれば、デジタル画像信号の対応する位置は０で、エンコーダ４がゲート５をコントロールして基準電圧−（Ｖｉ＋１）をアキュムレータ２に与える。
図３は図２に示された回路の実施例である。図３に示されたように、基準電圧生成回路１はＤＡ変換器１０とＤＡ変換器１０の出力を反転する反転器１１とを有している。
ＤＡ変換器１０はｎ位の基準電圧Ｖｉがｎ個生成でき、反転器１１は基準電圧Ｖｉ（ｉ＝１、…、ｎ）を反転する。すなわち、反転器１１での出力は−Ｖｉとなる。アキュムレータ２は入力に対して累積し、コンパレータ３の１つの入力端はアナログ画像信号に接続し、別の入力端はアキュムレータ２の出力に接続する。すなわち、アキュムレータ３がアナログ画像信号とアキュムレータ２の出力とを比較し、エンコーダ４がコンパレータ３の比較結果に基づいてデジタル画像信号の各位を位置決めする。第１回の比較結果に基づいてデジタル画像信号の第（ｎ−１）位（最高位）を設定し、第２回の比較結果に基づいてデジタル画像信号の第（ｎ−２）位（次高位）を設定し、第ｉ回の比較結果に基づいてデジタル画像信号の第（ｎ−ｉ）位を設定し、…、第ｎ回の比較結果に基づいてデジタル画像信号の第０位（最低位）を設定する。
コンパレータ３、エンコーダ４及びゲート５については、従来技術であるため説明を省略する。
まず、ＤＡ変換器１０が電圧Ｖ１＝１００００ｂを生成し、反転器１１がＶ１を−Ｖ１に反転し、ゲート５が正の入力端を選択し、電圧Ｖ１がアキュムレータ２に伝送される。アキュムレータ２が累積電圧Ｖｒ（１）＝Ｖ１を出力し、Ｖｒ（１）がコンパレータ３の１つの入力端に入力されてコンパレータ６の別の入力端における画像画素からのアナログ画像信号と比較される。比較結果はエンコーダ４に入力され、この信号電圧が累積電圧Ｖｒ（１）より大きいと、エンコーダ４が出力バイトの最高位を１とし、それでない場合は出力バイトの最高位を０とする。また、出力バイトの最高位が１であれば、ゲート５は正の入力端を選択したままにする。第２回の比較を行う際、ＤＡ変換器１０が電圧Ｖ２＝０１０００ｂを生成し、反転器１１がＶ２を−Ｖ２に反転し、このときゲート５の出力は正の入力で、電圧Ｖ２がアキュムレータ２に伝送される。このときアキュムレータ２からＶ１＋Ｖ２＝１１０００ｂであるＶｒ（２）を出力し、この値がコンパレータ３で画像信号と比較される。この値が画像信号電圧より小さいと、エンコーダ４は出力バイトの次高位を０とする同時に、ゲート５が負の入力端を選択する。第３回の比較を行う際、ＤＡ変換器１０が電圧Ｖ３＝００１００ｂを生成し、反転器１１がＶ３を−Ｖ３に反転し、このときゲート５の出力が負の入力であるため、電圧−Ｖ３がアキュムレータ２に伝送される。このときアキュムレータ２からＶ１＋Ｖ２−Ｖ３であるＶｒ（３）を出力し、コンパレータ３でこの値と画像信号電圧とを比較する。エンコーダ４はその比較結果に基づいて出力バイトの対応する位を設定する同時に、ゲート５のゲート方向をコントロールする。このように出力バイトのｎ個の位の全てが位置決めされるまでに循環を繰り返す。最後に得られた出力バイトがこのアナログ画像信号から変換されたデジタル画像信号である。
図４は、図２に示されたアナログ−デジタル変換回路のアキュムレータ２を示している。アキュムレータ２はスイッチＳ２により接続された第１級加算部及び第２級保持部を有している。
本発明の実施例において、第１級加算部は以下のとおりである。
電気抵抗Ｒ１及び電気抵抗Ｒ２をそれぞれに増幅器Ｕ１の２つの負の入力源入力電気抵抗とし、並列された電気抵抗Ｒ３及び電気容量Ｃ１が増幅器Ｕ１の負の入力端と出力端との間に接続されてフィートバック回路を構成し、増幅器Ｕ１の正の入力端はアースする。スイッチＳ１は電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列され、電気抵抗Ｒ２の一端は基準電気レベルの入力端に接続されている。電気抵抗Ｒ１の一端は第２級保持回路の出力に接続されている。
この実施例において、第２級保持部は以下のとおりである。
直列された電気抵抗Ｒ５、増幅器Ｕ３を有し、電気容量Ｃ２は直列された電気抵抗Ｒ６及びスイッチＳ３に並列して増幅器Ｕ３の負の入力端と出力端との間に接続されて負のフィートバック回路を構成し、増幅器Ｕ３の正の入力端はアースする。
第１級加算部において、電気抵抗Ｒ１及び電気抵抗Ｒ２はこの部分の反転入力電気抵抗で、電気抵抗Ｒ１は第２級保持部の出力部に接続され、電気抵抗Ｒ２は基準電気レベル入力端に接続されている。また、電気抵抗Ｒ３と電気容量Ｃ１とが並列されて第１級加算部の負のフィートバック回路を構成し、スイッチＳ１は電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列されている。
なお、増幅器Ｕ１を核心として構成されたのは加算保持回路である。スイッチＳ１をオンするとき、その出力電圧、すなわち電気容量Ｃ１に累積された電圧は、
Ｖｏｕｔ＝−Ｒ３×（（Ｖ１／Ｒ１）＋（Ｖ２／Ｒ２）である。
Ｒ１＝Ｒ２＝Ｒ３であるとき、Ｖｏｕｔ＝−（Ｖ１＋Ｖ２）となる。
累積が安定した後、スイッチＳ１をオフすると、累積結果がそのまま電気容量Ｃ１に保持されている。
第２級保持部において、電気抵抗Ｒ５は直列反転入力電気抵抗となり、スイッチＳ２を介して第１級加算部の出力部に接続されている。電気抵抗Ｒ６と電気容量Ｃ２とは並列されて第２級保持部の負のフィートバック回路を構成し、スイッチＳ３は電気抵抗Ｒ６と電気容量Ｃ２とより構成された直列回路に直列されている。また、アキュムレータ全体の出力が第２級出力となる。
第１級と類似し、増幅器Ｕ３を核心として反転保持回路が構成される。
アキュムレータの設計について、当業者はその原理に基づいてほかの変形例を考えることができる。尽きないので、全ての実施例を一つ一つ列挙しない。
以下、このアキュムレータの動作について、図５を参照しながら詳しく説明する。
図５は、図４に示されたアキュムレータの時系列図である。すなわち、３つのスイッチＳ１、Ｓ２及びＳ３、並び入力基準電圧Ｖｉ（図４では電圧源Ｖｉ）の時系列である。
図５において、Ｖ１〜Ｖ４は基準電圧で、各階段の電気レベルの絶対値は前の階段の半分である。しかし、正負方向は前回の比較結果によって決定され、ゲートを介して選択する。
１、絶対値が１／２のルールで階段式に低減するように、正負が対称である基準電圧を入力する。
２、第１回の累積において、まず正の基準電気レベルを選択して入力し、新しい累積序列が始まる前にスイッチＳ３を介して累積保持部を空にする。
３、各階段時間帯において、まずスイッチＳ１がオンされて前回の累積出力（第１回のときは０である）とこの時点の基準電気レベルとを電気容量Ｃ１に累積する。
４、同じ時間帯において、スイッチＳ１をオフした後、スイッチＳ２及びスイッチＳ３を同時にオンして累積結果を電気容量Ｃ２に伝送する。
５、電気容量Ｃ２上の電気レベルは出力級を介してコンパレータの入力端に伝送して比較される。
６、比較結果に基づいて、累積信号が積分で増幅された画像信号より大きいと、次回に基準電気レベルは負の基準電気レベルを選択する。
７、累積信号が画像信号より小さいと、次回に基準電気レベルは正の入力を選択する。
８、全ての基準電気レベルの階段が遍歴されるまでステップ２〜７を繰り返す。
図５において矢印１は第２級保持部の出力電気レベルが再び０となることを示し、矢印２は基準電気レベルとこの時点での第２級保持部の出力電気レベルとを加えることを示し、矢印３はスイッチＳ１がオフされ第１級の累積結果が電気容量Ｃ１に保持されることを示し、矢印４は第１級の累積結果を第２級の保持部に伝送することを示し、矢印５は次回の累積ステップ（基準電気レベルの更新が従う）において第２級保持部が前回の累積結果を保持することを示している。
注：基準電気レベルの階段数（すなわち、変換で得られたデジタル画像信号のバイナリー桁）は任意の数値でもよく、基準電気レベルの選択及び許容されるＳＮ比によって決定される。
再び図２に戻り、本発明のＸ線画像検出器のアナログ−デジタル変換回路は、基準電圧生成回路及びエンコーダをコントロールする主論理コントロールユニット７をさらに有している。
主論理コントロールユニット７の主な作用（これに限定されない）は、アナログ−デジタル変換の開始及び終了、並び基準電気レベル回路とエンコーダとの同期をコントロールする。同期ステップは任意のタイプのリアルタイム信号（クロック信号を含む）を介して、又は同一の原初クロックに基づいて予定することができる。
主論理コントロールユニット７は任意の現場プログラム可能／不可能の論理デバイス又は任意のタイプのマイクロコントローラより構成することができる。
アナログ−デジタル変換回路の全てのアナログ−デジタル変換チャンネルは１つ又は複数の基準電圧生成回路を共用している。
図６に示されたように、本発明はＸ線信号変換に用いられるアナログ−デジタル変換方法を開示している。この方法は以下のステップを含む。
ステップ１００）ｎ位のバイナリー基準電圧Ｖｉをｎ個生成する。なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位は１でほかの位置は０である。
ステップ１０１）ｉを１にし、累積電気レベルＶｒ（１）を基準電気レベルＶ１に設定する。
ステップ１０２）比較ステップで、アナログ画像信号と累積電圧Ｖｒ（ｉ）とを比較する。
アナログ画像信号が累積電圧Ｖｒ（ｉ）より大きいと、ステップ１０３）はデジタル画像信号の第（ｎ−ｉ）位を１にし、ｉ＝ｉ＋１にする。
ステップ１０４）ｉがｎと等しいか否かを判断し、ｎと等しくないと、ステップ１０５）はＶｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉにし、ステップ１０２）に戻る。それでない場合は終了する。
アナログ画像信号が累積電圧Ｖｒ（ｉ）より小さいと、ステップ１０６）はデジタル画像信号の第（ｎ−ｉ）位を０にし、ｉ＝ｉ＋１にする。また、ステップ１０７）はｉがｎと等しいか否かを判断し、ｎと等しくないと、ステップ１０８）はＶｒ（ｉ）＝Ｖｒ（ｉ−２）＋Ｖｉにし、ステップ１０２）に戻る。それでない場合は終了する。
注：この方法において、Ｖｒ（０）が０で、Ｖｒ（１）がＶ１である。
この方法は、アナログ画像信号をｎ位のデジタル画像信号に変換する。すなわち、本発明においてアナログ画像信号の量子化精度は２ｎ−１で、ここでｎは任意の正整数でもよい。大規模の画像検出器において、量子化精度は大規模の画像検出器の性能を評価する重要な指標である。この方法の技術方案において、ユーザは必要によって量子化精度を選択することができる。また、量子化精度は量子化空間全体にあってもよいし、全ての信号が等しい量子化精度ｎとなることができる。
上述のステップから見ると、本発明は量子化精度の桁と等しい桁のバイナリー基準電圧Ｖｉを次第に生成する。なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位を１で、ほかの位置は０である。すなわち、Ｖ１＝１０…０、Ｖ２＝０１０…０、…、Ｖｎ＝０…０１である。このため、Ｖ１からＶｎにおいて、Ｖｉ＝２Ｖｉ＋１である。大規模の画像検出器の必要な量子化精度が５であれば、生成された基準電圧はＶ１＝１００００、Ｖ２＝０１０００、Ｖ３＝００１００、Ｖ４＝０００１０、Ｖ５＝００００１である。
本発明の方法によれば、基準電圧を生成した後、基準電圧Ｖ１から、すなわち量子化の中間値からはじめてアナログ画像信号を第１累積電気レベル（すなわち基準電圧Ｖ１）と比較する。アナログ画像信号が累積電気レベルより大きいと、デジタル画像信号の第（ｎ−ｉ）位を１にし、ｉ＝ｉ＋１にする。すなわち、次の基準電圧を生成する。ステップ１０４）でｉがｎと等しいか否かを判断する。すなわち、ｎ個の基準電圧の全てが累積比較されて完成したか否かを判断する。ｎと等しくないと、ステップ１０５）でＶｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉにする。すなわち、新たに得られた基準電圧を前の累積電気レベル値に累積し、ステップ１０２）に戻って再び比較し、それでない場合はこの方法を終了する。
アナログ画像信号が累積電気レベルより小さいと、ステップ１０６）はデジタル画像信号の第（ｎ−ｉ）位を０にし、ｉ＝ｉ＋１にする。ステップ１０７）ではｉがｎと等しいか否かを判断し、ｎと等しくないとステップ１０８）はＶｒ（ｉ）＝Ｖｒ（ｉ−２）＋Ｖｉにする。すなわち、前回の累積結果を放棄し、再び前の累積結果にさらに小さい基準電気レベルを累積し、ステップ１０２）に戻って再び比較する。それでない場合は、この方法を終了する。
全てのステップにおいて第ｉ回に生成した累積電気レベルは１／２のルールで逓減した前のｉ個の基準電気レベルをユニラテラルの加減演算を行って得られる。しかし、基準電気レベルが毎回に累積されるか否かは比較結果に決定される。ここで、毎回の比較を一回の試しとしてもよい。累積電圧が画像信号を超えると、このとき累積された基準電圧が大きすぎることを示し、より小さい（この時点の基準電圧の二分の一幅）基準電圧で再び試す必要がある。
画像のアナログ信号がこの時点の累積電気レベルより大きいという比較結果であれば、試しに成功したことを示し、対応するデジタル画像信号に「１」が対応され、それでない場合は「０」である。
目標量子化桁ｎが設計で決定された後、全てのパラレル変換チャンネルの１回の変換時間は（ｎステップ）×（１ステップの時間）と決定され、画像のアナログ−デジタル変換速度が大幅に向上される。図７に示されたように、本発明は別のＸ線画像検出器をさらに開示している。このＸ線画像検出器は、Ｘ線信号を変換するアナログ−デジタル変換回路を有している。アナログ−デジタル変換回路は基準電圧生成回路１’、アキュムレータ２’、コンパレータ３及びエンコーダ４を有している。
なお、アキュムレータ２’は基準電圧生成回路１’の出力を累積し、その累積結果（すなわち、累積電気レベルＶｒ（ｉ））をコンパレータ３に出力する。
コンパレータ３はアナログ画像信号とアキュムレータ２’の出力とを比較し、その結果をエンコーダ４に出力する。
基準電圧生成回路１’はＤＡ変換器１０を有している。
この回路において、基準電圧生成回路１’はＤＡ変換器１０のみを有し、反転器１１（図２を参照）を有していない。エンコーダ４はコンパレータ３の結果に基づいてデジタル画像信号の対応する位置を決める。
なお、コンパレータ３及びエンコーダ４については、従来技術であるため説明を省略する。
以下、量子化精度が５位である大規模の画像検出器を一例として、図８に示されたアナログ−デジタル変換回路の動作原理について説明する。
まず、ＤＡ変換器１０が基準電圧Ｖ１＝１００００ｂを生成し、電圧Ｖ１がアキュムレータ２’に伝送される。アキュムレータ２’が累積電圧Ｖｒ（１）＝Ｖ１を出力し、Ｖｒ（１）がコンパレータ３の１つの入力端に入力されてコンパレータ３の別の入力端における画像画素からのアナログ画像信号と比較される。比較結果はエンコーダ４に入力され、この信号電圧が累積電圧Ｖｒ（１）より大きいと、エンコーダ４が出力バイトの最高位を１とし、それでない場合は出力バイトの最高位を０とする。この例では最高位置を１とする。第２回の比較を行う際、ＤＡ変換器１０が電圧Ｖ２＝０１０００ｂを生成し、電圧Ｖ２がアキュムレータ２’に伝送される。このときアキュムレータ２’からＶ１＋Ｖ２＝１１０００ｂであるＶｒ（２）を出力し、この値がコンパレータ３で画像信号と比較され、この値が画像信号電圧より小さいと、エンコーダ４が出力バイトの最高位置を０とする。第３回の比較を行う際、ＤＡ変換器１０が電圧Ｖ３＝００１００ｂを生成し、同時にアキュムレータが前回の累積結果Ｖｒ（２）を放棄し、新しい基準電気レベルを前回の累積結果Ｖｒ（１）に累積する。その累積電圧Ｖｒ（３）＝Ｖｒ（１）＋Ｖ３＝Ｖ１＋Ｖ３＝１０１００ｂとなり、コンパレータ３で画像信号と比較される。このように出力バイトのｎ個の位の全てが位置決めされるまでに循環を繰り返す。最後に得られた出力バイトがこのアナログ画像信号から変換されたデジタル画像信号である。
図９に示されたように、アキュムレータ２’はスイッチにより接続された第１級加算部及び第２級保持部を有している。
図９に示されたように、アキュムレータの一例において、第１級加算部は以下のとおりである。
電気抵抗Ｒ１及び電気抵抗Ｒ２をそれぞれに増幅器Ｕ１の２つの負の入力源入力電気抵抗とし、並列された電気抵抗Ｒ３及び電気容量Ｃ１が増幅器Ｕ１の負の入力端と出力端との間に接続されてフィートバック回路を構成し、増幅器Ｕ１の正の入力端はアースする。スイッチＳ１は電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列され、電気抵抗Ｒ２の一端は基準電気レベルの入力端に接続されている。電気抵抗Ｒ１の一端は第２級保持回路の出力に接続されている。
第２級保持部は以下のとおりである。
直列された電気抵抗Ｒ５、増幅器Ｕ３を有し、電気容量Ｃ２は直列された電気抵抗Ｒ６及びスイッチＳ３に並列して増幅器Ｕ３の負の入力端と出力端との間に接続されて負のフィートバック回路を構成し、増幅器Ｕ３の正の入力端はアースする。
上述のように、電気抵抗Ｒ１及び電気抵抗Ｒ２は第１級加算部の反転入力電気抵抗で、電気抵抗Ｒ１は第２級保持部の出力級に接続され、電気抵抗Ｒ２は基準電気レベル入力端に接続されている。また、電気抵抗Ｒ３と電気容量Ｃ１とが並列されて第１級加算部の負のフィートバック回路を構成し、スイッチＳ１は電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列されている。電気抵抗Ｒ５は直列反転入力電気抵抗となり、スイッチＳ２を介して第１級加算部の出力部に接続されている。電気抵抗Ｒ６と電気容量Ｃ２とは並列されて第２級保持部の負のフィートバック回路を構成し、スイッチＳ３は電気抵抗Ｒ６と電気容量Ｃ２とより構成された直列回路に直列されている。図４と比べると、主な差異点はコンパレータの出力が第２級からでなく、第１級から引き出す。
なお、増幅器Ｕ１を核心として構成されたのは加算保持回路である。スイッチＳ１をオンするとき、その出力電圧、すなわち電気容量Ｃ１に累積された電圧は、
Ｖｏｕｔ＝−Ｒ３×（（Ｖ１／Ｒ１）＋（Ｖ２／Ｒ２）である。
Ｒ１＝Ｒ２＝Ｒ３であるとき、Ｖｏｕｔ＝−（Ｖ１＋Ｖ２）となる。
累積が安定された後、スイッチＳ１をオフすると、累積結果がそのまま電気容量Ｃ１に保持されている。
第２級保持部は、第１級と類似し、増幅器Ｕ３を核心として反転保持回路が構成される。
再び図７に戻り、Ｘ線画像検出器は、基準電圧生成回路１’及びエンコーダ４をコントロールする主論理コントロールユニット７をさらに有している。
主論理コントロールユニット７の主な作用（これに限定されない）は、アナログ−デジタル変換の開始及び終了、並び基準電気レベル回路とエンコーダとの同期をコントロールする。同期ステップは任意のタイプのリアルタイム信号（クロック信号を含む）を介して、又は同一の原初クロックに基づいて予定することができる。
主論理コントロールユニット７は任意の現場プログラム可能／不可能の論理デバイス又は任意のタイプのマイクロコントローラより構成することができる。
図１０は、図９の時系列図である。図９に示された実施例について図１０を参照しながら説明する。図１０は、３つのスイッチＳ１、Ｓ２及びＳ３、並び入力基準電圧Ｖｉの時間系列である。
Ｖ１〜Ｖ４は基準電圧で、各階段の電気レベルの絶対値は前の階段の半分である。しかし、累積結果を保留するか否かは前回の比較結果によって決定される。正の入力基準電圧の絶対値は１／２のルールで階段式に低減する。
１、第１回の累積ステップにおいて、累積結果がスイッチＳ３によって空になる。
２、各階段時間帯において、スイッチＳ１がオンされて前回の累積出力（第１回のときは０である）とこの時点の基準電気レベルとを電気容量Ｃ１に累積する。
３、このとき累積結果がコンパレータ３に伝送されて積分で増幅された画像信号と比較する。
４、比較結果に基づいて、累積信号が積分で増幅された画像信号より大きいと、スイッチＳ２がオフされた状態を保持し、この累積結果が放棄される。
５、累積信号が画像信号より小さいと、スイッチＳ１をオフした後、スイッチＳ２及びスイッチＳ３を同時にオンして累積結果を電気容量Ｃ２に伝送する。
６、全ての基準電気レベルの階段が遍歴されるまでステップ２〜５を繰り返す。
図１０において矢印１は第２級保持部の出力電気レベルが再び０となることを示し、矢印２は基準電気レベルとこの時点での第２級保持部の出力電気レベルとを加えることを示し、矢印３はスイッチＳ１がオフされ第１級の累積結果が電気容量Ｃ１に保持されることを示し、矢印４はこの時点での累積結果を直接にコンパレータに伝送して比較することを示し、矢印５は画像信号が累積電気レベルより大きい比較結果であれば比較結果を第２級保持部に伝送することを示し、矢印６は次回の累積ステップ（基準電気レベルの更新が従う）において第２級保持部が前回の累積結果を保持することを示している。
注：基準電気レベルの階段数（すなわち、変換で得られたデジタル画像信号のバイナリー桁）は任意の数値でもよく、基準電気レベルＤＡの選択及び許容されるＳＮ比によって決定される。同時に、図９に示された回路構成において、基準電気レベルの極性が信号電気レベルの極性と必ず異なるようにする。基準電気レベルが差分で得られてもよいし、比較する前に反転又は平行移動を行ってもよい。
また、本発明はＸ線装置を開示し、このＸ線装置はＸ線画像検出器を備え、光電変換器アレイと通信ポートを有するデジタル伝送回路とをさらに備えてもよい。アナログ−デジタル変換回路については、上述したので説明を省略する。このＸ線画像検出器はフラットパネル画像検出器でもよい。ポイントとなることは、基準電気レベルを共用し、各チャンネルが累積保持部を別々に有している。
Ｘ線画像検出器が動作するとき、光電変換器アレイは被写物体を透過したＸ線又はＸ線がシンチレータを透過して変換された可視光を接収し、Ｘ線又は可視光をアナログ電気信号に変換して光電変換器アレイの光電変換ユニットに記憶する。アナログ−デジタル変換回路は光電変換ユニットに記憶されたアナログ信号をデジタル画像信号に変換し、デジタル出力回路は通信ポートを介してデジタル画像信号Ｘ線検出システムのホストコンピュータに伝送する。これにより、被写物体の密度情報のデジタル画像が得られる。
上述のように、本発明が提供する、アナログ画像信号をｎ位のデジタル画像信号に変換するアナログ−デジタル変換方法及び回路は、任意のフラットパネルＸ線画像検出器に用いられる。上述のように本発明の具体的な実施例について図面を参照しながら説明したが、本発明の主旨及び範囲を逸脱しない範囲で、本発明に対して様々な修正及び等価交換することができる。これらの修正及び等価交換が本発明の保護範囲内にあればよい。

Claims (9)

  1. Ｘ線信号の変換に用いられるアナログ−デジタル変換回路を備え、
    前記アナログ−デジタル変換回路は、基準電圧生成回路、ゲート、アキュムレータ、コンパレータ及びエンコーダを有し、
    前記基準電圧生成回路はＤＡ変換器と前記ＤＡ変換器の出力を反転する反転器とを有し、
    前記アキュムレータはスイッチにより接続された第１級加算部及び第２級保持部を有し、
    前記第１級加算部は、
    電気抵抗Ｒ１及び電気抵抗Ｒ２をそれぞれに増幅器Ｕ１の２つの負の入力源入力電気抵抗とし、並列された電気抵抗Ｒ３及び電気容量Ｃ１が増幅器Ｕ１の負の入力端と出力端との間に接続されてフィートバック回路を構成し、増幅器Ｕ１の正の入力端はアースし、スイッチＳ１が電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列され、電気抵抗Ｒ２の一端が基準電気レベルの入力端に接続され、電気抵抗Ｒ１の一端が前記第２級保持回路の出力に接続され、
    前記エンコーダは前記基準電圧生成回路の出力を前記アキュムレータに与えるように前記ゲートをコントロールし、
    前記コンパレータはアナログ画像信号と前記アキュムレータの出力とを比較し結果を前記エンコーダに出力するＸ線画像検出器。
  2. Ｘ線信号の変換に用いられるアナログ−デジタル変換回路を備え、
    前記アナログ−デジタル変換回路は、基準電圧生成回路、アキュムレータ、コンパレータ及びエンコーダを有し、
    前記基準電圧生成回路はＤＡ変換器を有し、
    前記アキュムレータは、スイッチにより接続された第１級加算部及び第２級保持部と、一端が前記第１級加算部の出力に接続された出力駆動部とを有し、
    前記第１級加算部は、
    電気抵抗Ｒ１及び電気抵抗Ｒ２をそれぞれに増幅器Ｕ１の２つの負の入力源入力電気抵抗とし、並列された電気抵抗Ｒ３及び電気容量Ｃ１が増幅器Ｕ１の負の入力端と出力端との間に接続されてフィートバック回路を構成し、増幅器Ｕ１の正の入力端はアースし、スイッチＳ１が電気抵抗Ｒ３と電気容量Ｃ１とより構成された直列回路に直列され、電気抵抗Ｒ２の一端が基準電気レベルの入力端に接続され、電気抵抗Ｒ１の一端が第２級保持回路の出力に接続され、
    前記アキュムレータは前記基準電圧生成回路の出力を累積し、累積結果を前記コンパレータに出力し、
    前記コンパレータはアナログ画像信号と前記アキュムレータの出力とを比較し、結果を前記エンコーダに出力するＸ線画像検出器。
  3. 前記Ｘ線画像検出器の量子化精度が１４位である請求項１または２に記載のＸ線画像検出器。
  4. 前記第２級保持部は、
    直列された電気抵抗Ｒ５、増幅器Ｕ３を有し、電気容量Ｃ２が直列された電気抵抗Ｒ６及びスイッチＳ３に並列して増幅器Ｕ３の負の入力端と出力端との間に接続されて負のフィートバック回路を構成し、増幅器Ｕ３の正の入力端はアースする請求項１から請求項３のいずれか一項に記載のＸ線画像検出器。
  5. 前記基準電圧生成回路及び前記エンコーダをコントロールする主論理コントロールユニットを有する請求項１から請求項４のいずれか一項に記載のＸ線画像検出器。
  6. 前記アナログ−デジタル変換回路の全てのアナログ−デジタル変換チャンネルは１つ又は複数の基準電圧生成回路を共用する請求項５に記載のＸ線画像検出器。
  7. 請求項１から請求項６のいずれか一項に記載のＸ線画像検出器を備えるＸ線装置。
  8. 請求項１から請求項６のいずれか一項に記載のＸ線画像検出器が、アナログ画像信号をｎ位のデジタル画像信号に変換するＸ線信号の変換に用いられるアナログ−デジタル変換方法において、
    ｎ位のバイナリーデータを入力して得られたｎ個の基準電圧Ｖｉを生成し、なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位は１でほかの位置は０であり、
    ｉを１にし、Ｖｒ（１）＝Ｖ１で、
    比較ステップで、アナログ画像信号と累積電圧Ｖｒ（ｉ）とを比較し、
    前記アナログ画像信号が前記累積電圧Ｖｒ（ｉ）より大きいと、デジタル画像信号の第（ｎ−ｉ）位を１に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉとして比較ステップに戻り、
    前記アナログ画像信号が前記累積電圧Ｖｒ（ｉ）より小さいと、デジタル画像信号の第（ｎ−ｉ）位を０に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）−Ｖｉとして比較ステップに戻るアナログ−デジタル変換方法。
  9. 請求項１から請求項６のいずれか一項に記載のＸ線画像検出器が、アナログ画像信号をｎ位のデジタル画像信号に変換するＸ線信号の変換に用いられるアナログ−デジタル変換方法において、
    ｎ位のバイナリーデータを入力して得られたｎ個の基準電圧Ｖｉを生成し、なお、ｉ＝１、…、ｎで、第（ｎ−ｉ）位は１でほかの位置は０であり、
    ｉを１にし、Ｖｒ（１）＝Ｖ１、Ｖｒ（０）＝０で、
    比較ステップで、アナログ画像信号と累積電圧Ｖｒ（ｉ）とを比較し、
    前記アナログ画像信号が前記累積電圧Ｖｒ（ｉ）より大きいと、デジタル画像信号の第（ｎ−ｉ）位を１に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−１）＋Ｖｉとして比較ステップに戻り、
    前記アナログ画像信号が前記累積電圧Ｖｒ（ｉ）より小さいと、デジタル画像信号の第（ｎ−ｉ）位を０に、ｉ＝ｉ＋１にし、Ｖｒ（ｉ）＝Ｖｒ（ｉ−２）＋Ｖｉとして比較ステップに戻るアナログ−デジタル変換方法。
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