JP5650116B2 - 仮想化ｅｃｃ−ｎａｎｄ - Google Patents

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Description

（本文中に技術分野に該当する記載なし）
今日の通信装置は、機能を増大させるのに際して、より精巧で多様になり続けている。これらの装置は、より高い容量メモリを必要とするマルチメディア、特には複数チップ・パッケージ設計で提供されるマルチメディアに役立っている。通信リンク、バス、チップ間相互接続および記憶媒体は、固有の信号／記憶の故障を高いレベルで伴って動作することがある。これらの通信装置には、エラー検出／訂正メカニズムが組み込まれていることが求められる。ＥＣＣ（エラー訂正符号）が、メモリ記憶構造中に用いられてきているが、更なる改善が必要とされる。
本発明とみなされる主題は、添付の特許請求の範囲において、具体的に指摘されるとともに明確に特許請求される。ただし、構成および動作方法に関して、本発明の目的、特徴、および利点とともに本発明は、以下の詳細な説明を添付の図面と併せて参照することにより最適に理解することができる。
本発明に係るＥＣＣアルゴリズムを実行し、ホスト・プロセッサとＮＡＮＤメモリのスタックとの間のデータ転送を管理するための仮想化ＥＣＣ-ＮＡＮＤコントローラを組み込んだ無線アーキテクチャの図である。 メモリ・インターフェースに対するホスト・プロセッサの図であって、仮想化ＥＣＣ−ＮＡＮＤコントローラが、ＥＣＣアルゴリズムを実行するとともにＮＡＮＤメモリのスタックへのデータ転送を管理する機能ブロックを提供する様を示す図である。 仮想化ＥＣＣ-ＮＡＮＤコントローラの更なる詳細を示す図である。
図示の簡略化および明確化のために、図中の要素は必ずしも原寸に比例して描かれていないことが理解されるであろう。たとえば、明確化のために、いくつかの要素の寸法が、他の要素に対して誇張されていることがあってもよい。さらに、対応しているまたは類似している要素を示すために、参照番号を複数の図面で必要に応じて繰り返している。
以下の詳細な説明では、本発明の完全な理解を実現するために多数の具体的詳細について述べる。ただし、こうした具体的詳細なしに本発明が実施され得ることが、当業者には理解されるであろう。他の例では、本発明が分かりにくくならないように、周知の方法、手順、構成部品および回路を詳細には説明していないこともある。
図１に示す実施形態は、本発明に係る、複数のＮＡＮＤフラッシュ装置を使用可能にする仮想化ＥＣＣ-ＮＡＮＤコントローラを有する不揮発性メモリを含み得る通信装置１０を示す。本発明は、無線通信の実施形態に限定されるものではなく、他の非無線の応用例に本発明を使用してもよい。この無線実施形態に示すように、通信装置１０には、無線機が他の無線通信装置と通信を行うのを可能にするための１つまたは複数のアンテナ構造体１４が含まれる。したがって、通信装置１０は、セルラ式装置、または、たとえばＷｉ-Ｆｉ（Ｗｉｒｅｌｅｓｓ Ｆｉｄｅｌｉｔｙ）、ＷｉＭａｘ、モバイルＷｉＭａｘ、ＷＣＤＭＡ（広帯域符号化分割多元接続）、ＧＳＭ（汎欧州移動体通信システム）ネットワークなどの無線ネットワーク中で動作する装置として動作し得る。ただし、本発明は、これらのネットワーク中のみでの動作に限定されない。通信装置１０の同一プラットホーム中に配置された無線サブシステムが、無線周波数空間中の様々な周波数帯を用いてネットワーク中の他の装置と通信を行う機能を提供する。
本実施形態では、変調／復調を調節するためのトランシーバ１２へのアンテナ構造体１４の結合を示している。一般には、アナログ・フロントエンド・トランシーバ１２は、スタンドアロン型無線周波数（ＲＦ）ディスクリート回路またはスタンドアロン型無線周波数集積アナログ回路であっても、あるいはトランシーバ１２は１つまたは複数のプロセッサ・コア１６および１８を有するホスト中央処理ユニット（ＣＰＵ）２０に組み込まれていてもよい。これら複数のコアにより、処理負荷を各コアで共有することが可能となり、ベースバンド機能およびアプリケーション機能が取り扱われる。データおよび命令は、メモリ・インターフェース２８を介してＣＰＵとメモリ記憶装置との間を転送され得る。
システム・メモリ２２には、たとえばＮＡＮＤメモリ構造体２４などの揮発性メモリと不揮発性メモリとの両方が含まれ得る。これら揮発性メモリおよび不揮発性メモリは、別々に実装されても、積重ねプロセスで組み合わせられてもよいことに留意されたい。具体的には、ボード上のフットプリントを減少させるために、これらの複数のＮＡＮＤメモリ構造体はマルチチップ・パッケージ（ＭＣＰ）内に配置されてもよい。したがって、通信製品中の限られたスペースを利用するためにメモリ・デバイスとメモリ構成とを混合することにより様々な方法で、メモリ・デバイスは配置され得、低電力で信頼度の高い正しい組合せを見つけるために様々な実装オプションで用いられ得ることが、システム・メモリ２２の様々な実施形態に示される。
従来技術では、ＮＡＮＤメモリ内部で実施されるＥＣＣ（エラー訂正符号）アルゴリズムは、単一のメモリ・デバイスのみに適用可能なエラー検出／訂正メカニズムを提供するように制限されている。新たなＮＡＮＤ技術をサポートするために、固定されたホスト・プラットホームをアップデートすることは、ＥＣＣの必要性、ページ・サイズ、アドレス能力、新たなコマンド・セット適用等の点から高コストである。さらに、ＥＣＣアルゴリズムを制限することは、特定の技術に向けてのことである。たとえば、シングル・レベル・セル（ＳＬＣ）技術とマルチ・レベル・セル（ＭＬＣ）技術とを交換すると、使用されているＥＣＣアルゴリズムが無効になる。さらに、製品シュリンクレベルの異なるメモリへの置換えにより、現行のＥＣＣアルゴリズムの改変が必要になる。また、内部に組み込まれたＥＣＣを備える現在のメモリ・デバイスには、フラッシュおよびＥＣＣアルゴリズム論理回路向けのダイ・エリアの組合せに基づくコスト上の不利益が存在する。
これらの不備を解消するために、本発明によれば、図２に示すアーキテクチャにより、単一の仮想化ＥＣＣ-ＮＡＮＤコントローラ２６が複数のＮＡＮＤメモリ構造体、すなわち「ｒａｗ」メモリ・スタック２４にサービスすることが可能になっている。「ｒａｗ」の語は、ＮＡＮＤメモリ・デバイスがＥＣＣアルゴリズムを内部で実施しないことを意味する。ホストＣＰＵ２０が、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６およびｒａｗ ＮＡＮＤメモリ構造体を、内部のｒａｗ ＮＡＮＤメモリの数に関わらず単一のメモリ・システムとして駆動する。さらに、この解決手法では、1度に１つのＮＡＮＤを選択することができるので、従来技術のスタック・アーキテクチャと比較して電力消費が減少する。仮想化ＥＣＣ-ＮＡＮＤコントローラ２６には、ホストＣＰＵ２０と信号を交換するプロトコル・インタフェース３０と、ＥＣＣアルゴリズムを実施するように機能するＥＣＣエンジン３２と、メモリ・スタック２４を管理するＮＡＮＤインタフェース３４とが含まれる。
仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、ホストＮＡＮＤインタフェースからｒａｗ ＮＡＮＤメモリ・スタックへのブリッジとして機能し、システム・メモリ中に設けられたｒａｗ ＮＡＮＤに対する正しいＥＣＣアルゴリズムをホストに供給する。ホスト側は、自体の標準ＮＡＮＤインタフェース、アドレス空間、コマンド・セット、ページ・サイズ、ＥＣＣ等を用いて動作し、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、メモリ・スタック中に組み込まれた特定のｒａｗ ＮＡＮＤにホスト側を適応させる。
ＮＡＮＤスタック中の個々のＮＡＮＤメモリ・デバイスからＥＣＣ機能を取り除き、この機能をＥＣＣ-ＮＡＮＤコントローラ２６に組み込むことにより、様々な特徴を実現させることができる。ＮＡＮＤメモリ・デバイスの外にあるＥＣＣ-ＮＡＮＤコントローラ２６の場合、ホスト側では、複数のＮＡＮＤメモリ・デバイスが記憶システム中に存在しても、ホストがシステムを単一のＮＡＮＤチップとして駆動することを可能にする仮想化アドレス空間が実現する。したがって、ホストＣＰＵ２０は、より多くのチップをインタフェースにおいて自由に管理することができる。すなわち、ホストＣＰＵ２０が１つのチップをインタフェースにおいて管理すれば、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６がスタック・メモリ中の複数のＮＡＮＤメモリ・デバイスを管理することができる。
従来技術の製品では、ＥＣＣが、たとえばＦＴＬ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）、ウエアレベリング、不良ブロック管理等のデータ管理アルゴリズムとともに共通の集積回路に組み込まれている。これに対して、図に示すアーキテクチャでは、ＥＣＣがデータ管理アルゴリズムから分離している。仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、ＥＣＣアルゴリズムのみを実行し、他のデータ管理アルゴリズムを実行しない。これにより、ホストＣＰＵ２０は、データ・ページおよびメタデータ・エリアについて仮想化メモリの完全な制御を維持することができ、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、より良好なＥＣＣエンジンを提供することができる。
ホストＮＡＮＤインタフェースからｒａｗ ＮＡＮＤメモリ・スタックへのブリッジとして仮想化ＥＣＣ-ＮＡＮＤコントローラ２６を利用する際には、ホスト・プラットホームは、ｒａｗ ＮＡＮＤのページ・サイズとは異なるページ・サイズを管理することもできる。さらに、仮想化ＥＣＣ-ＮＡＮＤ２６は、ホスト・プラットホームをメモリ・スタックから分離し、これにより、ホストＣＰＵ２０が、ｒａｗ ＮＡＮＤにサポートされていないいくつかのコマンドを使用することが可能になる。一実施形態では、ホストＣＰＵ２０は、仮想化ＥＣＣ-ＮＡＮＤ中の物理メモリ・デバイスのコマンド・セットよりも大きなコマンド・セットを有することができ、別の実施形態では、ホストのコマンド・セットを、仮想化ＥＣＣ-ＮＡＮＤ中のコマンド・セットと比較して縮減したコマンド・セットとすることができる。どちらの実施形態でも、ＥＣＣ-ＮＡＮＤコントローラ２６中の論理回路により、ホストＣＰＵ２０のコマンド・セットが物理メモリ・デバイスのコマンド・セットに適応される。ホスト・プラットホームは、基本ＮＡＮＤコマンド・セットを使用してもよく、また仮想化ＮＡＮＤコントローラ２６は、拡張新規コマンド・セットを使用してもよい。
図３は、ホストＣＰＵ２０が、プロトコル仕様から変化していない電気的接続を介してプロトコル・インタフェース３０にインタフェースをとることを可能にし、これにより、ホストが、エラーの無い広いアドレス空間を用いて単一のメモリ・システムと通信を行うことが可能になる、更なる詳細を示す。言い換えると、このアーキテクチャは、ホストＣＰＵ２０がメモリ・スタック２４とのデータ交換を標準ＮＡＮＤインタフェースとして実現することを可能にし、これにより、仮想コマンド・セットおよびアドレス空間を維持している。
同時に、ホスト・プラットホームに内部論理回路を追加することなく、ＥＣＣ-ＮＡＮＤ２６は、ｒａｗ ＮＡＮＤ中のビットエラーを訂正することによりデータ交換の総合的信頼度を増大させるためのＥＣＣ機能を提供する。仮想化ＥＣＣ-ＮＡＮＤコントローラ２６がスタックの選択されたＮＡＮＤにデータをリダイレクトし、その一方で、ホストＣＰＵ２０が接続されたメモリ・デバイスを単一のＮＡＮＤチップであるかのように駆動するので、このアドレス指定は仮想化されたものである。このように、単一の仮想化ＥＣＣ-ＮＡＮＤコントローラ２６が、ＮＡＮＤフラッシュ・メモリのスタックを管理し、ＥＣＣアルゴリズムを実行する。
さらに、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６をホストＣＰＵ２０とメモリ・スタック２４との間に有するこのアーキテクチャにより、様々なチップイネーブル（ＣＥ）ピンを使用してＮＡＮＤメモリの組を管理することの可能なホストに、単一のＮＡＮＤデバイスの使用を適用することができるようになる。一実施形態では、ホスト・インタフェースが、ＣＥ信号を使用して様々なフラッシュ・メモリを選択的に駆動するが、仮想化ＥＣＣ-ＮＡＮＤは、より密度の高い単一のＮＡＮＤチップからなるものである。仮想化ＥＣＣ-ＮＡＮＤコントローラ２６の内部論理回路が、ホストＣＰＵ２０からの要求を変換し、これにより、ＣＥの１つがアサートされてＮＡＮＤアレイの一部分をアドレス指定し、こうすることにより、選択されたＮＡＮＤメモリ・デバイス自体によってサポートされたアドレス・サイクルにこのホストＣＰＵ２０からの要求が符号化される。ホストＣＰＵ２０は、ｒａｗ ＮＡＮＤメモリ・デバイスに必要なサイクル数よりも低いアドレス・サイクル数を有してもよいことに留意されたい。さらに、このホスト・プラットホームは、ｒａｗ ＮＡＮＤメモリ・デバイスのページ・サイズとは異なるページ・サイズを管理し得、たとえばマルチプレーン（multi-plane）・オペレーションやキャッシュ（cache）・オペレーションなどの、メモリ・デバイスにサポートされていないいくつかのコマンドを使用さえし得る。
たとえば、ｒａｗ ＮＡＮＤメモリ・デバイスがマルチプレーン・オペレーションをサポートしていない場合、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、これらマルチプレーン・オペレーションのコマンドを２つのチャンネルでエミュレートすることができる。ｒａｗ ＮＡＮＤメモリ・デバイスがキャッシュ・オペレーションをサポートしていない場合、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、内部ピンポン・バッファ等を用いてこれらキャッシュ・オペレーションのコマンドをエミュレートすることができる。さらに、ホスト・プラットホームがｒａｗ ＮＡＮＤメモリ・デバイスのページ・サイズと異なるページ・サイズを必要とする場合、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、ページ・サイズおよびページ数が実際のものとは異なる仮想化物理的ブロックを提供する。
プロトコル・インタフェース３０は、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６の、標準ＮＡＮＤ通信プロトコルを用いてホストＣＰＵ２０と通信を行う部分である。プロトコル・インタフェース３０は、任意の受信コマンドを解釈し、さらに、ホストが転送する任意のデータの格納を指示する。さらに、プロトコル・インタフェース３０は、ＥＣＣアルゴリズムによるレイテンシ（待ち時間）を考慮に入れるために、ＮＡＮＤレディ／ビジー（Ready/Busy）信号を管理する。プロトコル・インタフェース３０は、ホストＣＰＵ２０により送信されるデータをプログラム動作中格納するための内部バッファ３６を有する。プロトコル・インタフェース３０は、確認コマンドに従って、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６へのいかなるデータ・オペレーションをも回避するためにビジー信号をロー（low）にセットする。
バッファ３６のサイズは、ＥＣＣの計算によるレイテンシを短縮するように適当に選択される。バッファ・サイズが適当であれば、ホストＣＰＵ２０は、書込み動作中に前のフラッシュ動作が終了するのを待つことなく新たなページを送り始めることができる。このタイミング的利点は、順次読取り動作中に有益であり、したがって、ＥＣＣエンジン３０が現在のページの冗長度を計算しながら、次のページをｒａｗ ＮＡＮＤから取り出すことができる。
ＥＣＣエンジン３２は、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６の、ホストＣＰＵ２０から送られたデータの冗長度を計算するＥＣＣアルゴリズムを実施するように機能する部分である。ＥＣＣアルゴリズムは、オリジナルの情報に対して、スタック・メモリ２４への格納、書込み、またはそこからの読出し中に起こるエラーを検出および訂正するのに使用される。ＥＣＣアルゴリズムは、多値、巡回、エラー訂正、可変長デジタル符号を実行して、複数のランダムなエラーパターンを訂正することができる。よって、ＥＣＣエンジン３２は、ＢＣＨ符号またはリード・ソロモン・アルゴリズムを実行することができる。
書込み動作中、ＥＣＣアルゴリズムにより、ホストから送られたデータの冗長度が計算される。冗長度が計算されると、それはホスト・データに加えられて、ＮＡＮＤフラッシュ・ページ・バッファに転送される。読取り動作中、ＥＣＣエンジン３２は、ｒａｗ ＮＡＮＤからのデータの冗長度を再度計算し、この冗長度を、先立ってフラッシュ・メモリ中に記憶していた古い冗長値と比較する。２つの冗長度が等しい場合、データは正しいものであり、そのデータはプロトコル・インタフェース・バッファからホストＣＰＵ２０に転送することができる。ただし、２つの冗長度が等しくない場合、ＥＣＣエンジン３２が誤ったデータ・ビットを訂正し、その後、データをホストＣＰＵ２０に転送し得る。エラーの数がＥＣＣ訂正能力を上回る場合、読取り失敗の信号がホストＣＰＵ２０に送られる。
ＮＡＮＤインタフェース３４は、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６の、ホストＣＰＵ２０から先立って受け取ったコマンド及びアドレスの両方を再構成することによりｒａｗ ＮＡＮＤと通信を行うように機能する部分である。こうして、書込み動作中、データは、プロトコル・インタフェース・バッファから、選択されたフラッシュ・メモリに転送される。この機能では、ＮＡＮＤインタフェース３４は、アドレスを復号して、受け取ったデータを選択されたＮＡＮＤにリダイレクトし、ＥＣＣ冗長度を加えたデータの新たなペイロードを、スタック・メモリ２４中の選択されたｒａｗ ＮＡＮＤに送る。この動作中、ビジー信号はローに維持され、ｒａｗ ＮＡＮＤプログラム動作が終了すると、高信号レベルに移行する。
読取り動作中、ＮＡＮＤインタフェース３４は、選択されたｒａｗ ＮＡＮＤからのデータをプロトコル・インタフェース３０中のバッファ３６に転送する。一方、ＥＣＣエンジン３２は、このデータを処理して関連パリティを計算し、フラッシュ・ストレージから読み取った冗長度と比較し、必要に応じて、ビット訂正が実施される。
プロトコル・インタフェース３０が１つのチップイネーブル・ピンを有し、ＮＡＮＤインタフェース３４が２つ以上のチップイネーブル・ピンを有する場合、メモリ・スタックの選択されたｒａｗ ＮＡＮＤメモリ・デバイスにデータをリダイレクトするためにアドレスが復号される。他方、プロトコル・インタフェース３０がＮＡＮＤインタフェース３４よりも多くのチップイネーブル・ピンを有する場合、どのチップイネーブルがローであるかに応じてｒａｗ ＮＡＮＤの正しい部分にデータをリダイレクトするために、アドレスが復号される。
仮想化ＥＣＣ-ＮＡＮＤコントローラ２６を使用して、ＮＡＮＤフラッシュ・メモリのスタックの外部でＥＣＣアルゴリズムを実行することにより、技術およびメモリ・デバイスの数に関してフレキシブルなメモリ・システムの解決手法が保証される。実際、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、メモリ・スタック２４に含まれる不揮発性メモリがＳＬＣかＭＬＣかに関係なく動作し続けることができる。さらに、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６は、複数のフラッシュＮＡＮＤデバイスを管理することが可能であり、様々なシュリンクレベルのメモリ・デバイスを収容しさえする。また、仮想化ＥＣＣ-ＮＡＮＤコントローラ２６中のＥＣＣ訂正機能の変更は、フラッシュＮＡＮＤ設計に影響を与えないことに留意されたい。さらに、図３に示すアーキテクチャで例示する解決手法では、１度に１つのＮＡＮＤメモリ・デバイスを選択することができるので、従来のスタック・アーキテクチャと比較して消費電力が減少する。
新たなメモリ技術により、単一のセル中に格納するビット数が増大するにつれて、読取りエラー、書込みエラー、及び保持エラーの確率が上昇する。これにより、訂正力の向上した符号を有するより完全なＥＣＣアルゴリズムを使用することが必要になる。これらの技術的困難を解消するために、先に示した本発明の実施形態により、単一のコントローラがＥＣＣアルゴリズムを実施することに加えて、ＮＡＮＤフラッシュ・メモリのスタックを管理するアーキテクチャが提供されるということが明らかになったはずである。このアーキテクチャにより、ホストＣＰＵが、エラーの無い広いアドレス空間で、標準ＮＡＮＤプロトコルを使用して単一のメモリ・システムを駆動することが可能になる。ＥＣＣ訂正機能を外部コントローラ中に置くことにより、フラッシュ・マスク（flash mask）の変更の必要なしに、ＥＣＣアルゴリズムの変更を容易化することができる。また、こうした外部コントローラは、コントローラおよびＮＡＮＤメモリに対する様々な技術の使用を可能にし、様々なシュリンクレベルのメモリ・デバイスを可能にする。
本発明の特定の特徴の例示および説明を本明細書中で行ってきたが、当業者は、多くの修正形態、代替形態、変更形態、均等物を見出すであろう。したがって、添付の特許請求の範囲は、本発明の真の趣旨に含まれる全てのこうした修正形態および変更形態を包含することを意図するものであることを理解されたい。

Claims (11)

  1. ホストに結合された記憶システムであって、
    内部でエラー訂正符号（ＥＣＣ）アルゴリズムを実行しない複数のＮＡＮＤメモリ・デバイスと、
    前記複数のＮＡＮＤメモリ・デバイスの外部にあるコントローラであって、前記記憶システムが複数のＮＡＮＤメモリ・デバイスを含んでいても、前記ホストが前記記憶システムを単一のＮＡＮＤメモリ・デバイスとして駆動することを可能にするための仮想化アドレス空間を、前記ホストにエクスポートし、さらに単一の仮想化エラー訂正符号（ＥＣＣ）アルゴリズムを前記複数のＮＡＮＤメモリ・デバイスの各々に提供するコントローラと、
    を備え、
    前記コントローラは、更に符号（ＥＣＣ）アルゴリズムと、ウェアレベリングおよび不良ブロック管理ではなく、ＥＣＣアルゴリズムの計算によって生じる待ち時間を低減し、ＮＡＮＤメモリ・デバイスを管理するためのバッファを有するプロトコル・インタフェースを含み、ＥＣＣアルゴリズムの待ち時間を考慮して、ホスト・プロセッサにＮＡＮＤレディ/ビジー信号を管理する記憶システム。
  2. 前記コントローラが、前記ホストのページ・サイズとは異なる、前記複数のＮＡＮＤメモリ・デバイスの各々のページ・サイズを管理する、
    請求項１に記載の記憶システム。
  3. 前記コントローラが、前記ホストにより発行され、前記複数のＮＡＮＤメモリ・デバイスにサポートされていないコマンドを適応させる、
    請求項１に記載の記憶システム。
  4. 前記コントローラが、前記ホストのプロセッサから受け取るデータを、前記複数のＮＡＮＤメモリ・デバイスの選択された一又は複数にリダイレクトするよう構成された不揮発性メモリ・デバイスである、
    請求項１に記載の記憶システム。
  5. 記憶システム内の複数のＮＡＮＤメモリ・デバイスとのインタフェースをとるためのコントローラであって、
    ホスト・プロセッサと信号を交換するためのプロトコル・インタフェース回路と、
    ＥＣＣアルゴリズムを実行するためのエラー訂正符合（ＥＣＣ)エンジンと、
    前記複数のＮＡＮＤメモリ・デバイスを管理するためのＮＡＮＤインタフェースと、
    を備え、
    前記ＮＡＮＤインタフェースは、前記ホスト・プロセッサにより発行され、前記複数のＮＡＮＤメモリ・デバイスにサポートされていないコマンドをエミュレートするよう構成され、さらに前記ＮＡＮＤインタフェースは、前記複数のＮＡＮＤメモリ・デバイスのうちの１度に１つ選択されるＮＡＮＤメモリ・デバイスに電力を供給し、前記記憶システムの全消費電力を節約するよう構成され、
    前記プロトコル・インタフェース回路は、ホスト・プロセッサにデータを転送すると共に、ＥＣＣアルゴリズムの待ち時間を考慮して、ホスト・プロセッサにＮＡＮＤレディ/ビジー信号を管理するためのバッファを有し、前記バッファは、順次読取り動作中のＥＣＣアルゴリズムの実行をしながら、新たなページのデータを読み出すバッファリング能力を有するコントローラ。
  6. 前記コントローラが、ホストＮＡＮＤインタフェースから前記複数のＮＡＮＤメモリ・デバイスへのブリッジであり、
    前記コントローラが、前記記憶システム内に備えられた前記複数のＮＡＮＤメモリ・デバイスについて、前記ホスト・プロセッサに対するＥＣＣアルゴリズムを選択する、
    請求項５に記載のコントローラ。
  7. 前記コントローラが、前記複数のＮＡＮＤメモリ・デバイスのページ・サイズとは異なる、前記ホスト・プロセッサからのページ・サイズを管理する、
    請求項５に記載のコントローラ。
  8. 前記コントローラが、前記ホスト・プロセッサに対する単一のＮＡＮＤインタフェースを提供し、こうすることにより、利用可能なアドレス入力サイクルに起因する、前記複数のＮＡＮＤメモリ・デバイスの各々における使用可能なフラッシュの数の制限を取り除く、
    請求項５に記載のコントローラ。
  9. エラー訂正符号（ＥＣＣ）アルゴリズムを内部で実行しないＮＡＮＤメモリ・デバイスのスタックを管理する方法であって、
    ホスト・プロセッサと信号を交換するために、コントローラ・デバイスのプロトコル・インタフェース・ブロックを使用するステップであって、これにより、前記ホスト・プロセッサがエラーの無い広いアドレス空間を用いて通信を行うことを可能にする、ステップと、
    前記コントローラ・デバイスに組み込まれたＥＣＣエンジン・ブロックにより単一の仮想化ＥＣＣアルゴリズムを実行するステップと、
    前記ＮＡＮＤメモリ・デバイスのスタックへのデータ転送を管理するために、前記ホスト・プロセッサから受け取ったコマンド及びアドレスの両方を、前記コントローラ・デバイスに組み込まれたＮＡＮＤインタフェース・ブロックを用いて再構成するステップと、
    を含み、
    ホスト・プロセッサからのデータの記憶を指示するためのプロトコル・インタフェースブロックによって、ホスト・プロセッサから受け取ったコマンドを解釈すると、順次読取り動作中のＥＣＣアルゴリズムの実行をしながら、新たなページのデータを読み出すバッファリング能力を有するバッファをロードする方法。
  10. 複数のＮＡＮＤメモリ・デバイスを含む無線通信システムであって、
    トランシーバと、
    前記トランシーバに結合され、第１および第２のプロセッサ・コアを有するプロセッサと、
    エラー訂正符号（ＥＣＣ）コントローラであって、
    コマンドおよびアドレスを受け取るための、及び前記プロセッサと信号を交換するための組込みＮＡＮＤインタフェース・ブロック、
    ＥＣＣアルゴリズムを実行するためのＥＣＣエンジン、ならびに
    前記ホスト・プロセッサから受け取ったコマンド及びアドレスの両方を再構成して、内部でＥＣＣアルゴリズムを実行しない前記複数のＮＡＮＤメモリ・デバイスとのデータ転送を命令するためのＮＡＮＤインタフェース回路、を有するＥＣＣコントローラと、を備え、
    前記ＥＣＣコントローラは、さらに、ＥＣＣ計算によって生じる待ち時間を低減するバッファを有し、ＥＣＣアルゴリズムの待ち時間を考慮して、ホスト・プロセッサにＮＡＮＤレディ/ビジー信号を管理するプロトコル・インタフェース回路を含み、前記ＥＣＣコントローラは、さらに、前記プロセッサから選択されたＮＡＮＤメモリ・デバイスへリダイレクトしている間、前記プロセッサが複数のＮＡＮＤメモリデバイスを単一のＮＡＮＤメモリデバイスとして駆動することを可能にする無線通信システム。
  11. 前記ＥＣＣコントローラは、前記プロセッサが前記複数のＮＡＮＤメモリ・デバイスのページ・サイズとは異なるページ・サイズを管理することを可能にする、
    請求項１０に記載の無線通信システム。
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