JP5617569B2 - 動作クロック生成装置、動作回路、及び、画像形成装置 - Google Patents

Description

本発明は、電子機器などに用いられ、周波数が変調される動作クロックを生成する動作クロック生成装置、並びに、その動作クロック生成装置で生成された動作クロックを利用する動作回路及び画像形成装置に関する。

従来、電子機器等のシステム設計で問題になる電磁波妨害雑音（ＥＭＩ）を低減するために、周波数が一定の周期で変調されるスペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）が用いられている。スペクトラム拡散クロックは、周波数が一定の周期で変調されることにより、ＥＭＩを低減するものである。

また、画像形成装置，画像読取装置等の各種機器には、クロックのタイミングがずれると動作に大きな影響が及ぼされる回路も使用されている。そこで、分周したスペクトラム拡散クロックと、周波数が一定の基準クロックとを合成することにより、立ち上がりタイミングの周波数が変調され、立ち下がりタイミングの周波数が変調されないようにした動作クロックを生成することが提案されている（例えば、特許文献１参照）。

この場合、ＣＣＤイメージセンサのＡ／Ｄコンバータ等のように、クロックのタイミングがずれると大きな影響が及ぼされる回路は、前記動作クロックの立ち下がりで動作させることにより、回路の動作タイミングを正確に制御することができる。

特開２００９−１６４７２６号公報

ところが、前記特許文献１の技術では、分周したスペクトラム拡散クロックと基準クロックとを単に合成している。このため、前記スペクトラム拡散クロックの周波数の変調幅として予め設定された所望最低周波数と所望最高周波数との間で、前記動作クロックの周波数を十分に変調できない場合がある。すなわち、図８に示すように、スペクトラム拡散クロックＢ０が取り得る周波数が所望最低周波数と所望最高周波数との間でのこぎり歯状に変化する場合、６分周すると、その変化パターンにおいてスペクトラム拡散クロックＢ０が使用するポイントは６個のポイントのうちの１個になる。このため、所望最高周波数に対応するポイントが使用しないポイントとなった場合、分周後のスペクトラム拡散クロックＢ０と基準クロック（図示省略）とを合成した前述の動作クロックＣは、所望最高周波数に対応する位相を取らなくなってしまう。

そこで、本発明は、少なくとも動作クロックの立ち上がりまたは立ち下がりのタイミングが所望のスペクトラム拡散クロックの周波数である動作クロックを生成する動作クロック生成装置、並びに、その動作クロック生成装置を用いた動作回路及び画像形成装置の提供を目的としてなされた。

前記目的を達するためになされた本発明の動作クロック生成装置は、基準クロックを生成する基準クロック生成部と、前記基準クロックのクロック数を計数するカウンタ部と、前記カウンタ部の計数値の増加に応じて所定の変調周期毎に周期的に、所定遅延量を中心にして対称に値が変化する一対の変動パターンに沿って、前記計数値が増加する毎に前記各変動パターン上の点から交互に遅延量を取得する遅延量取得部と、前記基準クロックの立ち上がりタイミングまたは立ち下がりタイミングの少なくともいずれか一方を、前記遅延量取得部が取得した遅延量で遅延補正する補正部と、前記補正部で補正された立ち上がりタイミングまたは立ち下がりタイミングを有する動作クロックを生成する動作クロック生成部と、を備え、前記遅延量取得部が取得する遅延量の、前記カウンタ部の計数値が１つ増加する間の各増減幅が、所望のスペクトラム拡散クロックが取る各周波数にそれぞれ相当する値であることを特徴としている。

このように構成された本発明の動作クロック生成装置では、基準クロック生成部が生成した基準クロックのクロック数を、カウンタ部が計数する。すると、そのカウンタ部の計数値に基づいて、遅延量取得部が、次のような変動パターンに基づいて遅延量を取得する。すなわち、前記計数値の増加に応じて所定の変調周期毎に周期的に、予め設定された所定遅延量を中心にして対称に値が変化する一対の変動パターンに沿って、前記計数値が増加する毎に前記各変動パターン上の点から交互に遅延量を取得する。

このようにして取得された遅延量は、前記所定遅延量を中心にして、その所定遅延量よりも大きい値と小さい値とを交互に取るため、当該遅延量は満遍なく離散した値を取る。また、その遅延量の変動幅も、制限されたものとなる。

そこで、補正部は、前記基準クロックの立ち上がりタイミングまたは立ち下がりタイミングの少なくともいずれか一方を、前記遅延量取得部が取得した遅延量で遅延補正し、その補正後の立ち上がりタイミングまたは立ち下がりタイミングを有する動作クロックを、動作クロック生成部が生成する。また、前記遅延量取得部が取得する遅延量の、前記カウンタ部の計数値が１つ増加する間の各増減幅は、所望のスペクトラム拡散クロックが取る各周波数にそれぞれ相当する値である。

すなわち、前記遅延量が減少する際には前記少なくとも一方のタイミングの間隔（波長）が短くなり、前記遅延量が増加する際には前記少なくとも一方のタイミングの間隔（波長）が長くなる。そこで、本発明では、前記遅延量取得部が取得する遅延量の、前記計数値が１つ増加する間の各増減幅は、所望のスペクトラム拡散クロックが取る各周波数（所望最高周波数，所望最低周波数を含む）にそれぞれ相当するように前記一対の変動パターンを予め設定している。このため、前述のようにして生成された動作クロックは、前記少なくとも一方のタイミングが所望のスペクトラム拡散クロックの各周波数に変調される。

なお、前記遅延量取得部は、前記カウンタ部の計数値の増加に応じて前記変調周期毎に周期的に、第１所定遅延量を中心にして対称に値が変化する一対の第１変動パターンに沿って、前記計数値が増加する毎に前記各第１変動パターン上の点から交互に第１遅延量を取得する第１遅延量取得部と、前記カウンタ部の計数値の増加に応じて前記変調周期毎に周期的に、第２所定遅延量を中心にして対称に値が変化する一対の第２変動パターンに沿って、前記計数値が増加する毎に前記各第２変動パターン上の点から交互に第２遅延量を取得する第２遅延量取得部と、を備え、前記補正部は、前記基準クロックの立ち上がりタイミングを前記第１遅延量で遅延補正し、前記基準クロックの立ち下がりタイミングを前記第２遅延量で遅延補正し、前記動作クロック生成部は、前記補正部で補正された立ち上がりタイミング及び立ち下がりタイミングを有する動作クロックを生成し、前記第１遅延量取得部が取得する第１遅延量の各増減幅が、所望の第１スペクトラム拡散クロックが取る各周波数にそれぞれ相当する値であり、前記第２遅延量取得部が取得する第２遅延量の各増減幅が、所望の第２スペクトラム拡散クロックが取る各周波数にそれぞれ相当する値であってもよい。

この場合、第１遅延量取得部に取得された第１遅延量は、予め設定された前記第１所定遅延量を中心にして、その第１所定遅延量よりも大きい値と小さい値とを交互に取るため、当該第１遅延量は満遍なく離散した値を取る。また、その第１遅延量の変動幅も、制限されたものとなる。第２遅延量取得部に取得された第２遅延量も、同様に、予め設定された第２所定遅延量よりも大きい値と小さい値とを交互に取るため、当該第２遅延量は満遍なく離散した値を取り、変動幅も制限されたものとなる。

そこで、補正部は、前記基準クロックの立ち上がりタイミングを前記第１遅延量で遅延補正し、前記基準クロックの立ち下がりタイミングを前記第２遅延量で遅延補正し、その補正後の立ち上がりタイミング及び立ち下がりタイミングを有する動作クロックを、動作クロック生成部が生成する。また、前記第１遅延量の、前記計数値が１つ増加する間の各増減幅は、所望の第１スペクトラム拡散クロックが取る各周波数にそれぞれ相当する値である。同様に、前記第２遅延量の、前記計数値が１つ増加する間の各増減幅は、所望の第２スペクトラム拡散クロックが取る各周波数にそれぞれ相当する値である。このため、前述のようにして生成された動作クロックは、前記立ち上がりタイミングが所望の第１スペクトラム拡散クロックの各周波数に変調され、前記立ち下がりタイミングが所望の第２スペクトラム拡散クロックの各周波数に変調される。

そして、この場合、前記第１遅延量は、前記基準クロックがＨレベルである期間に、当該第１遅延量によって補正される前記立ち上がりタイミングの次の前記立ち下がりタイミングに対して取得される第２遅延量を加えた期間よりも小さく、前記第２遅延量は、前記基準クロックがＬレベルである期間に、当該第２遅延量によって補正される前記立ち下がりタイミングの次の前記立ち上がりタイミングに対して取得される第１遅延量を加えた期間よりも小さくてもよい。

この場合、前記第２遅延量は、前記Ｌレベルである期間に次の第１遅延量を加えた期間よりも小さい。同様に、第１遅延量は、前記基準クロックがＨレベルである期間に次の第２遅延量を加えた期間よりも小さい。このため、動作クロック生成部は、前記第１遅延量で遅延補正された立ち上がりタイミングと前記第２遅延量で遅延補正された立ち下がりタイミングとを有する動作クロックを、良好に生成することができる。

また、前記補正部は、前記基準クロックの立ち上がりタイミングを、前記遅延量取得部が取得した遅延量で遅延補正し、前記動作クロック生成部は、前記補正部で補正された立ち上がりタイミングと、前記基準クロックの立ち下がりタイミングとを有する動作クロックを生成してもよい。この場合、前記動作クロックの立ち上がりタイミングは前記所望のスペクトラム拡散クロックの各周波数に変調されるが、その動作クロックの立ち下がりタイミングは変調されない。

そして、その場合、前記遅延量は、前記基準クロックのＨレベルである期間よりも短くてもよい。その場合、動作クロック生成部は、前記遅延量で遅延補正された立ち上がりタイミングと基準クロックの立ち下がりタイミングとを有する動作クロックを、良好に生成することができる。

また、前記補正部は、前記基準クロックの立ち下がりタイミングを、前記遅延量取得部が取得した遅延量で遅延補正し、前記動作クロック生成部は、前記補正部で補正された立ち下がりタイミングと、前記基準クロックの立ち上がりタイミングとを有する動作クロックを生成してもよい。この場合、前記動作クロックの立ち下がりタイミングは前記所望のスペクトラム拡散クロックの各周波数に変調されるが、その動作クロックの立ち上がりタイミングは変調されない。

そして、その場合、前記遅延量は、前記基準クロックのＬレベルである期間よりも短くてもよい。その場合、動作クロック生成部は、前記遅延量で遅延補正された立ち下がりタイミングと基準クロックの立ち上がりタイミングとを有する動作クロックを、良好に生成することができる。

また、前記各変動パターンは、前記変調周期の半周期毎に直線的な単調増加と直線的な単調減少とを交互に繰り返す変動パターンであってもよい。その場合、前記計数値が１つ増加する間の各増減幅を、所望のスペクトラム拡散クロックが取る各周波数にそれぞれ相当する値とすることが、一層容易にできる。

また、本発明の動作回路は、前記いずれかの動作クロック生成装置と、前記動作クロック生成部が生成した動作クロックの立ち上がりで動作する立ち上がり動作部と、前記動作クロック生成部が生成した動作クロックの立ち下がりで動作する立ち下がり動作部と、を備えたことを特徴としている。

前述のように、前記動作クロック生成部が生成した動作クロックは、立ち上がりタイミングの変調される度合いと立ち下がりタイミングの変調される度合いとを異ならせることができる。従って、本発明の動作回路では、立ち上がり動作部または立ち下がり動作部のうち、変調される度合いが小さい方のタイミングで動作する動作部を、動作タイミングのずれが大きな影響を及ぼす動作部とし、変調される度合いが大きい方のタイミングで動作する動作部を、動作タイミングのずれがあまり影響しない動作部とすることができる。その場合、前記変調が各動作部の動作に及ぼす影響を最小限に抑制しつつ、ＥＭＩも良好に低減することができる。

また、立ち上がり動作部と立ち下がり動作部とは、同一の動作クロック（一方に反転して入力してもよい）に基づいて動作しているので、同期化回路を経ずに両者を接続して通信を行ってもメタステーブル等の不具合が生じない。同期化回路を経由して通信を行うと、通信速度が低下するが、本発明では同期化回路を経由せずに立ち上がり動作部と立ち下がり動作部との間で通信を行うことができるので、処理速度を一層向上させることができる。

また、本発明の画像形成装置は、前記動作回路と、被記録媒体に画像を形成する画像形成部と、を備えた画像形成装置であって、前記動作クロック生成装置は前記立ち上がりタイミングのみを変調させる前記動作クロック生成装置であって、前記立ち下がり動作部は、前記画像形成部を駆動制御する制御回路であって、前記立ち上がり動作部は、前記制御回路に指示を入力する指示回路であることを特徴としている。

被記録媒体に画像を形成する画像形成部を駆動制御する制御回路は、動作タイミングのずれが大きな影響を及ぼす動作部であるが、その制御回路は前記立ち下がりタイミングで動作する。前述のように、前記立ち下がりタイミングは、基準クロックと同様に変調されないので、前記制御回路は良好に動作することができる。

一方、前記御回路に指示を入力する指示回路は、動作タイミングのずれがあまり影響しない動作部であるので、前述のように変調される前記立ち上がりタイミングで動作しても大きな影響はない。また、このように変調されたタイミングで前記指示回路が動作することにより、ＥＭＩを良好に低減することができる。従って、本発明では、ＥＭＩを良好に低減しつつ、良好に画像形成を行うことができる。更に、前述のように、制御回路と指示回路とは同期化回路を経由せずに通信を行うことができるので、処理速度を一層向上させることができ、ひいては、画像形成速度を一層向上させることができる。

本発明が適用された動作クロック生成装置の構成を表すブロック図である。 その動作クロック生成装置の遅延時間生成回路の構成を詳細に表すブロック図である。 その遅延時間生成回路の遅延量変化を表すタイムチャートである。 前記動作クロック生成装置の動作を表すタイムチャートである。 前記遅延時間生成回路の変形例の遅延量変化を表すタイムチャートである。 その遅延時間生成回路を備えた動作クロック生成装置の動作を表すタイムチャートである。 前記動作クロック生成装置の応用例としてのレーザプリンタの構成を表す概略図である。 先行技術文献の課題を表すタイムチャートである。

［動作クロック生成装置の構成］
次に、本発明の実施の形態を図面と共に説明する。図１は、本発明が適用された動作クロック生成装置の構成を表すブロック図である。図１に示すように、本実施の形態の動作クロック生成装置は、その主要部を構成するＳＳＣ生成回路１０と、そのＳＳＣ生成回路１０に基準クロックｃｌｋ＿ｒｅｆを供給する発振回路２０（基準クロック生成部の一例）とを備えている。

発振回路２０から供給された基準クロックｃｌｋ＿ｒｅｆは、ＳＳＣ生成回路１０に内蔵されたカウンタ１１（カウンタ部の一例），立ち上がりエッジ検出回路１２，立ち下がりエッジ検出回路１３に入力される。なお、基準クロックｃｌｋ＿ｒｅｆは、カウンタ１１のｃｌｋ端子と立ち上がりエッジ検出回路１２のｉｎ端子とにはそのまま入力され、立ち下がりエッジ検出回路１３のｉｎ端子にはインバータ１４を介して入力されている。

カウンタ１１は、基準クロックｃｌｋ＿ｒｅｆのクロック数を計数し、その計数値を、カウンタ出力端子からカウンタ値ｃｎｔ＿ｒｅｆとして出力する。また、立ち上がりエッジ検出回路１２は、基準クロックｃｌｋ＿ｒｅｆの立ち上がりエッジを検出し、その検出時に短い矩形パルス状の立ち上がりエッジ信号ｃｌｋ＿ｒｉｓｅ＿ｅｄｇを出力する。また、立ち下がりエッジ検出回路１３は、インバータ１４で反転された後の立ち上がりエッジ（インバータ１４と立ち下がりエッジ検出回路１３とを用いて基準クロックｃｌｋ＿ｒｅｆの立ち下がりエッジを検出している）を検出し、その検出時に短い矩形パルス状の立ち下がりエッジ信号ｃｌｋ＿ｆａｌｌ＿ｅｄｇを出力する。

カウンタ１１が出力するカウンタ値ｃｎｔ＿ｒｅｆは、遅延時間生成回路１６，遅延時間生成回路１７のｓｅｌ端子にそれぞれ入力されている。また、遅延時間生成回路１６のｉｎ端子には、立ち上がりエッジ検出回路１２が出力する立ち上がりエッジ信号ｃｌｋ＿ｒｉｓｅ＿ｅｄｇが入力され、その立ち上がりエッジ信号ｃｌｋ＿ｒｉｓｅ＿ｅｄｇ及び前述のカウンタ値ｃｎｔ＿ｒｅｆとに基づいて、遅延時間生成回路１６は次のように動作する。

図２は、その遅延時間生成回路１６の構成を詳細に表すブロック図である。図２に示すように、ｉｎ端子に入力された立ち上がりエッジ信号ｃｌｋ＿ｒｉｓｅ＿ｅｄｇは、２４個の遅延素子ＤＲ０，ＤＲ１，ＤＲ２，…，ＤＲ２３（補正部の一例）にそれぞれ入力される。この遅延素子ＤＲ０〜ＤＲ２３（以下、遅延素子ＤＲと総称する場合がある）は、入力された立ち上がりエッジ信号ｃｌｋ＿ｒｉｓｅ＿ｅｄｇをそれぞれ異なる遅延量ｔｒ０〜ｔｒ２３（一部同一値のものもある）で遅延補正して、セレクタＳＥＬ（遅延量取得部及び第１遅延量取得部の一例）に入力する。

セレクタＳＥＬは、各遅延素子ＤＲで遅延補正された立ち上がりエッジ信号ｃｌｋ＿ｒｉｓｅ＿ｅｄｇのうち、ｓｅｌ端子に入力されたカウンタ値ｃｎｔ＿ｒｅｆに対応するものを、ｏｕｔ端子から立ち上がりトリガ信号ｔｒｇ＿ｒｉｓｅ（図１参照）として出力する。すなわち、カウンタ値ｃｎｔ＿ｒｅｆが０であれば遅延素子ＤＲ０からの信号を、カウンタ値ｃｎｔ＿ｒｅｆが１であれば遅延素子ＤＲ１からの信号を、…、カウンタ値ｃｎｔ＿ｒｅｆが２３であれば遅延素子ＤＲ２３とからの信号を、といった具合に出力し、カウンタ値ｃｎｔ＿ｒｅｆが２３を超えると、再び遅延素子ＤＲ０からの信号を出力する。なお、カウンタ１１は、カウンタ値ｃｎｔ＿ｒｅｆが２３に達する毎にリセットされ、再び０からカウントアップを開始してもよい。

遅延時間生成回路１７も、各遅延素子ＤＲ０〜ＤＲ２３の遅延量（ｔｆ０〜ｔｆ２３）は異なるものの、図２に示す遅延時間生成回路１６と同様に構成されている。そして、遅延時間生成回路１７は、立ち下がりエッジ検出回路１３からの立ち下がりエッジ信号ｃｌｋ＿ｆａｌｌ＿ｅｄｇを２４個の遅延素子ＤＲ０〜ＤＲ２３（補正部の一例）によって遅延補正して、カウンタ１１のカウンタ値ｃｎｔ＿ｒｅｆに対応するものを立ち下がりトリガ信号ｔｒｇ＿ｆａｌｌとして出力する。なお、遅延時間生成回路１７のセレクタＳＥＬは、遅延量取得部及び第２遅延量取得部に相当する。

図１に戻って、遅延時間生成回路１６が出力する立ち上がりトリガ信号ｔｒｇ＿ｒｉｓｅは、ＳＲラッチ１８（動作クロック生成部の一例）のＳ端子に入力され、遅延時間生成回路１７が出力する立ち下がりトリガ信号ｔｒｇ＿ｆａｌｌはＳＲラッチ１８のＲ端子に入力される。そして、ＳＲラッチ１８は、立ち上がりトリガ信号ｔｒｇ＿ｒｉｓｅに同期して立ち上がり、立ち下がりトリガ信号ｔｒｇ＿ｆａｌｌに同期して立ち下がる動作クロックｃｌｋ＿ｓｓｃを生成し、ＳＳＣ生成回路１０の外部に出力する。

ここで、遅延時間生成回路１６，１７の各遅延素子ＤＲの遅延量は、次のように設定されている。図３（Ａ）は、遅延時間生成回路１６が出力する立ち上がりトリガ信号ｔｒｇ＿ｒｉｓｅに係る遅延量ｔｒ０〜ｔｒ２３の変化を表すタイムチャートであり、図３（Ｂ）は、遅延時間生成回路１７が出力する立ち下がりトリガ信号ｔｒｇ＿ｆａｌｌに係る遅延量ｔｆ０〜ｔｆ２３の変化を表すタイムチャートである。

図３（Ａ）に示すように、遅延量ｔｒ０〜ｔｒ２３に対しては、カウンタ値ｃｎｔ＿ｒｅｆを横軸に取り、遅延量を縦軸に取った場合に、カウンタ値ｃｎｔ＿ｒｅｆの増加に応じて所望の変調周期Ｔの半周期毎に直線的（一次関数的）な単調増加と単調減少とを交互に繰り返す一対ののこぎり歯状の変動パターンＰ１，Ｐ２（第１変動パターンの一例）が設定されている。また、各変動パターンＰ１，Ｐ２は、所定遅延量及び第１所定遅延量としてのｔｒ０を中心にして対称に値が変化し、最小値はｔｒ６（＝０）で、最大値はｔｒ１８となっている。なお、前述の基準クロックｃｌｋ＿ｒｅｆは、Ｈレベルである期間とＬレベルである期間との期間長が等しく、遅延量の最大値ｔｒ１８は基準クロックｃｌｋ＿ｒｅｆのＨレベルである期間すなわち半周期よりも小さく設定されている。

そして、カウンタ値ｃｎｔ＿ｒｅｆが奇数のときは変動パターンＰ１上の点から、カウンタ値ｃｎｔ＿ｒｅｆが偶数のときは変動パターンＰ２上の点から、それぞれ遅延量ｔｒ０〜ｔｒ２３が取得される。このため、遅延量ｔｒ０〜ｔｒ２３は、変動パターンＰ１，Ｐ２の交点である遅延量ｔｒ０，ｔｒ１２の前後を除いて、カウンタ値ｃｎｔ＿ｒｅｆが１つ増加する毎に増加と減少とを繰り返す。

ここで、カウンタ値ｃｎｔ＿ｒｅｆが１つ増加する間に遅延量ｔｒが減少するときは、その間の立ち上がりトリガ信号ｔｒｇ＿ｒｉｓｅの周波数は高くなり、カウンタ値ｃｎｔ＿ｒｅｆが１つ増加する間に遅延量ｔｒが増加するときは、その間の立ち上がりトリガ信号ｔｒｇ＿ｒｉｓｅの周波数は低くなる。そこで、本実施の形態では、カウンタ値ｃｎｔ＿ｒｅｆが１つ増加する間の遅延量ｔｒの各増減幅が、ＥＭＩを十分に抑制可能な所望の第１スペクトラム拡散クロックにおいて各クロックの立ち上がりタイミングが取る各周波数にそれぞれ相当する値となるように、遅延量ｔｒ０〜ｔｒ２３を設定している。

例えば、遅延量ｔｒ５から遅延量ｔｒ６に至る減少幅は最大の減少幅Δｔｒｍｉｎとなるが、その減少幅Δｔｒｍｉｎは前記第１スペクトラム拡散クロックの最高周波数に対応している。逆に、遅延量ｔｒ６から遅延量ｔｒ７に至る増加幅は最大の増加幅Δｔｒｍａｘとなるが、その増加幅Δｔｒｍａｘは前記第１スペクトラム拡散クロックの最低周波数に対応している。より具体的には、基準クロックｃｌｋ＿ｒｅｆが１００ＭＨｚで、所望の第１スペクトラム拡散クロックが９０ＭＨｚ〜１１０ＭＨｚの変調幅である場合、Δｔｒｍａｘは１．１ｎｓで、Δｔｒｍｉｎは−０．９ｎｓとなる。遅延時間生成回路１６の各遅延素子ＤＲ０〜ＤＲ２３としては、このように設定された遅延量ｔｒ０〜ｔｒ２３を有するものが使用されている。

遅延時間生成回路１７の各遅延素子ＤＲ０〜ＤＲ２３の遅延量ｔｆ０〜ｔｆ２３も、同様に変動パターンＰ３，Ｐ４（第２変動パターンの一例）に沿って設定されているが、この変動パターンＰ３，Ｐ４は、図３（Ｂ）に示すように変動幅が大幅に抑制されている。すなわち、遅延量ｔｆ０〜ｔｆ２３は、カウンタ値ｃｎｔ＿ｒｅｆが１つ増加する間の増減幅が、前記第１スペクトラム拡散クロックより小さい変調幅を有する所望の第２スペクトラム拡散クロックにおいて各クロックの立ち下がりタイミングが取る各周波数にそれぞれ相当する値となるように設定されている。この第２スペクトラム拡散クロックとしては、例えば、後述のレーザスキャナユニット８４（図７参照）等の制御に用いても支障のない程度の変調幅のものが想定されている。

例えば、遅延量ｔｆ５から遅延量ｔｆ６に至る減少幅は最大の減少幅Δｔｆｍｉｎとなるが、その減少幅Δｔｆｍｉｎは前記第２スペクトラム拡散クロックの最高周波数に対応している。逆に、遅延量ｔｆ６から遅延量ｔｆ７に至る増加幅は最大の増加幅Δｔｆｍａｘとなるが、その増加幅Δｔｆｍａｘは前記第２スペクトラム拡散クロックの最低周波数に対応している。より具体的には、基準クロックｃｌｋ＿ｒｅｆが１００ＭＨｚで、所望の第２スペクトラム拡散クロックが９７ＭＨｚ〜１０３ＭＨｚの変調幅である場合、Δｔｆｍａｘは０．３ｎｓで、Δｔｆｍｉｎは−０．３ｎｓとなる。遅延時間生成回路１７の各遅延素子ＤＲ０〜ＤＲ２３としては、このように設定された遅延量ｔｆ０〜ｔｆ２３を有するものが使用されている。

［動作クロック生成装置の動作及び効果］
このため、本実施の形態の動作クロック生成装置では、次のような動作クロックｃｌｋ＿ｓｓｃを生成することができる。図４は、本実施の形態の動作クロック生成装置の動作を表すタイムチャートである。図４に示すように、本実施の形態では、基準クロックｃｌｋ＿ｒｅｆの立ち上がりに同期して、カウンタ値ｃｎｔ＿ｒｅｆが１つずつ増加する。また、基準クロックｃｌｋ＿ｒｅｆの立ち上がりに同期して、短い矩形パルス状の立ち上がりエッジ信号ｃｌｋ＿ｒｉｓｅ＿ｅｄｇが立ち上がり、その立ち上がりから遅延量ｔｒｘ（ｘはカウンタ値ｃｎｔ＿ｒｅｆの値）だけ遅れたタイミングで短い矩形パルス状の立ち上がりトリガ信号ｔｒｇ＿ｒｉｓｅが立ち上がる。すると、その立ち上がりに同期して、動作クロックｃｌｋ＿ｓｓｃも立ち上がる。

次に、基準クロックｃｌｋ＿ｒｅｆの立ち下がりに同期して、短い矩形パルス状の立ち下がりエッジ信号ｃｌｋ＿ｆａｌｌ＿ｅｄｇが立ち上がり、その立ち上がりから遅延量ｔｆｘ（ｘはカウンタ値ｃｎｔ＿ｒｅｆの値）だけ遅れたタイミングで短い矩形パルス状の立ち下がりトリガ信号ｔｒｇ＿ｆａｌｌが立ち上がる。すると、その立ち上がりに同期して、動作クロックｃｌｋ＿ｓｓｃが立ち下がる。

すなわち、動作クロックｃｌｋ＿ｓｓｃは、基準クロックｃｌｋ＿ｒｅｆに対して、遅延量ｔｒｘだけ遅れて立ち上がり、遅延量ｔｆｘだけ遅れて立ち下がる。このため、動作クロックｃｌｋ＿ｓｓｃの立ち上がりタイミングは、前述の第１スペクトラム拡散クロックの各周波数で変調され、動作クロックｃｌｋ＿ｓｓｃの立ち下がりタイミングは、前述の第２スペクトラム拡散クロックの各周波数で変調される。

［変形例の動作及び効果］
なお、前記実施の形態では、動作クロックｃｌｋ＿ｓｓｃの立ち上がりに係る遅延量ｔｒと立ち下がりに係る遅延量ｔｆとの双方を変化させているが、一方を固定にしてもよい。図５（Ａ），（Ｂ）は、立ち下がりに係る遅延量ｔｆを前述のｔｆ０に固定した場合の各遅延量ｔｒ，ｔｆの変化を表すタイムチャートである。図５（Ａ）に示すように、遅延量ｔｒは前述の実施の形態と同様に変化する。これに対して、遅延量ｔｆは、ｔｆ０に固定されている。このような設定は、図１における遅延時間生成回路１７を単一の遅延素子（遅延量ｔｆ０）によって構成し、その遅延時間生成回路１７へのカウンタ値ｃｎｔ＿ｒｅｆの入力を省略すれば実現できる。すると、立ち下がりトリガ信号ｔｒｇ＿ｆａｌｌに係る遅延量は図５（Ｂ）に示すように一定値ｔｆ０となる。

この場合、図６に示すように、動作クロックｃｌｋ＿ｓｓｃは、基準クロックｃｌｋ＿ｒｅｆに対して、前記実施の形態と同様に変化する遅延量ｔｒｘだけ遅れて立ち上がるが、立ち下がりは、基準クロックｃｌｋ＿ｒｅｆに対して固定の遅延量ｔｆ０だけ遅れることになる。このため、動作クロックｃｌｋ＿ｓｓｃの立ち上がりタイミングは、前述の第１スペクトラム拡散クロックの各周波数で変調され、動作クロックｃｌｋ＿ｓｓｃの立ち下がりタイミングは全く変調されない。

なお、逆に、動作クロックｃｌｋ＿ｓｓｃの立ち下がりのみを変調してもよい。また、前記変形例では立ち下がりの遅延量をｔｆ０（＞０）に固定しているが、一方が基準クロックｃｌｋ＿ｒｅｆであってもよい。このような設定は、例えばｔｆ０＝０とすることによっても実現できるし、遅延時間生成回路１７を省略して立ち下がりエッジ信号ｃｌｋ＿ｆａｌｌ＿ｅｄｇをＳＲラッチ１８に直接入力しても実現できる。立ち上がりを変調させず立ち下がりのみを変調させる場合も、前記立ち上がりに係る構成と立ち下がりに係る構成とを入れ替えることで同様に実現できる。更に、前記各実施の形態では、変動パターンＰ１，Ｐ２が遅延量＝０の線と接しているが、これらは遅延量＝０の線と接していなくてもよい。

［レーザプリンタへの応用例］
次に、図７は、前記実施の形態の動作クロック生成装置を応用したレーザプリンタ５０（画像形成装置の一例）の構成を概略的に表す説明図である。図７に示すように、ＳＳＣ生成回路１０が出力する動作クロックｃｌｋ＿ｓｓｃは、各種演算を実行して各種指令を出力するＣＰＵ回路６０（立ち上がり動作部及び指示回路の一例）にそのまま動作クロックｃｌｋ＿ａとして入力されている。なお、ＳＳＣ生成回路１０に設定された遅延量は図３，図５のいずれに対応する形態であってもよいが、図５の形態である方が望ましい。

ＣＰＵ回路６０は、その動作クロックｃｌｋ＿ａの立ち上がりに同期して動作する。また、ＳＳＣ生成回路１０が出力する動作クロックｃｌｋ＿ｓｓｃは、インバータ６５にて反転され、動作クロックｃｌｋ＿ｂとして記録制御回路７０（立ち下がり動作部及び制御回路の一例）に入力されている。記録制御回路７０は、動作クロックｃｌｋ＿ｂの立ち上がりに同期して、次のようなレーザスキャナユニット８４を制御する。

すなわち、レーザプリンタ５０は、被記録媒体の一例としての用紙Ｐに電子写真方式によって画像を形成する画像形成部８０を備えている。この画像形成部８０は、感光体ドラム８１と転写ローラ８２との間に用紙Ｐを挟んで矢印方向に搬送する間に、その用紙Ｐにトナー像を形成するものである。感光体ドラム８１は、ドラム本体が接地されると共に、その表面に正帯電性の感光層が形成されており、レーザプリンタ５０に、図７における反時計方向に回転可能に支持されている。

また、感光体ドラム８１の外周には、帯電器８３，レーザスキャナユニット８４，及び，現像ユニット８５が、転写ローラ８２との対向部から感光体ドラム８１の回転方向に沿って順次配設されている。帯電器８３は、タングステンなどの帯電用ワイヤからコロナ放電を発生させる正帯電用のスコロトロン型帯電器であり、感光体ドラム８１の表面を一様に正極性に帯電させるように構成されている。レーザスキャナユニット８４は、記録制御回路７０より入力される駆動信号に応じてレーザ光Ｌを光源（図示せず）から出射し、ポリゴンモータにより回転駆動されるポリゴンミラー（図示せず）の鏡面などによりレーザ光Ｌを走査して、感光体ドラム８１の表面へ照射する周知のものである。

また、現像ユニット８５は、感光体ドラム８１との対向部に現像ローラ８６を備えている。そして、この現像ユニット８５は、現像ユニット８５の内部に収容された正帯電性の非磁性１成分重合トナー（図示せず）を図示省略した周知の供給ローラ，層厚規制ブレード等によって摩擦帯電させながら、現像ローラ８６を介して感光体ドラム８１の表面まで供給するものである。

このため、感光体ドラム８１の表面は、その感光体ドラム８１の回転に伴って、先ず、帯電器８３により一様に正帯電された後、レーザスキャナユニット８４からのレーザ光Ｌの高速走査により露光され、前記駆動信号に応じた静電潜像が形成される。

次いで、現像ユニット８５より、正帯電されているトナーが感光体ドラム８１に供給されると、そのトナーは、感光体ドラム８１の表面上に形成された静電潜像、すなわち、一様に正帯電されている感光体ドラム８１の表面のうち、レーザ光Ｌによって露光され電位が下がっている露光部分に供給され、選択的に担持されることによって可視像化され、これによってトナー像が形成される。

転写ローラ８２は、レーザプリンタ５０に図１において時計方向に回転可能に支持されている。この転写ローラ８２は、金属製のローラ軸に、イオン導電性のゴム材料からなるローラが被覆されており、転写時には、転写バイアス（転写順バイアス）が印加されるように構成されている。そのため、感光体ドラム８１の表面上に担持された前記トナー像は、用紙Ｐが感光体ドラム８１と転写ローラ８２との間を通る間に、用紙Ｐに転写される。前記トナー像転写後の用紙Ｐは、加熱ローラ９１と加圧ローラ９２とを備えた定着器９０へ搬送され、前記トナー像が熱定着される。

前述の記録制御回路７０は、ＣＰＵ回路６０からの指示ｒｅｑ＿ａに応じて、前述のようにレーザスキャナユニット８４に駆動信号を出力するため、その駆動信号の出力タイミングがずれるとレーザプリンタ５０の動作に印字結果がみだれるなどの影響が及ぼされる。一方、ＣＰＵ回路６０の演算処理や指示ｒｅｑ＿ａの出力タイミングは、多少ずれても影響はない。レーザプリンタ５０では、立ち上がりの変調幅が大きい動作クロックｃｌｋ＿ａをＣＰＵ回路６０に入力し、立ち上がりの変調幅が小さい動作クロックｃｌｋ＿ｂを記録制御回路７０に入力している。このため、レーザプリンタ５０では、ＥＭＩを良好に低減しつつ、良好に画像形成を行うことができる。

更に、ＣＰＵ回路６０と記録制御回路７０とは同一の動作クロックｃｌｋ＿ｓｓｃに基づいて動作しているので、同期化回路を経ずに両者を接続して通信を行ってもメタステーブル等の不具合が発生しない。このため、両者の間の通信速度を向上させることができ、ひいては、レーザプリンタ５０の画像形成速度を向上させることができる。なお、レーザプリンタ５０において、発振回路２０，ＳＳＣ生成回路１０，ＣＰＵ回路６０，及び記録制御回路７０からなる回路が動作回路に相当する。また、前記各実施の形態の動作クロック生成装置は、レーザプリンタ５０等の画像形成装置の他、画像読取装置等の種々の装置に応用することができる。

なお、本発明は上記実施の形態に何ら限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の形態で実施することができる。例えば、変動パターンＰ１，Ｐ２（Ｐ３，Ｐ４）としては、曲線状のものなど、種々の形態が考えられる。但し、その変動パターンに基づく遅延量の各増減幅は、所望のスペクトラム拡散クロックが取る各周波数にそれぞれ相当する値となるようにする必要がある。また、立ち上がりタイミングに対する遅延量は、その遅延量によって補正される立ち上がりタイミングの直前の立ち下がりタイミングに対する遅延量（０であってもよい）から基準クロックｃｌｋ＿ｒｅｆがＬレベルである期間を差し引いた期間よりも大きいのが望ましい。また、立ち下がりタイミングに対する遅延量は、その遅延量によって補正される立ち下がりタイミングの直前の立ち上がりタイミングに対する遅延量（０であってもよい）から基準クロックｃｌｋ＿ｒｅｆがＨレベルである期間を差し引いた期間よりも大きいのが望ましい。

１０…ＳＳＣ生成回路 １１…カウンタ
１２…立ち上がりエッジ検出回路 １３…立ち下がりエッジ検出回路
１４，６５…インバータ １６，１７…遅延時間生成回路
１８…ＳＲラッチ ２０…発振回路
５０…レーザプリンタ ６０…ＣＰＵ回路
７０…記録制御回路 ８０…画像形成部
８１…感光体ドラム ８４…レーザスキャナユニット
８５…現像ユニット ＤＲ…遅延素子
Ｌ…レーザ光 Ｐ…用紙
Ｐ１，Ｐ２…変動パターン ＳＥＬ…セレクタ

Claims (8)

1. 基準クロックを生成する基準クロック生成部と、
   前記基準クロックのクロック数を計数するカウンタ部と、
   前記カウンタ部の計数値の増加に応じて所定の変調周期毎に周期的に、所定遅延量を中心にして対称に値が変化する一対の変動パターンに沿って、前記計数値が増加する毎に前記各変動パターン上の点から交互に遅延量を取得する遅延量取得部と、
   前記基準クロックの立ち上がりタイミングまたは立ち下がりタイミングの少なくともいずれか一方を、前記遅延量取得部が取得した遅延量で遅延補正する補正部と、
   前記補正部で補正された立ち上がりタイミングまたは立ち下がりタイミングを有する動作クロックを生成する動作クロック生成部と、
   を備え、
   前記遅延量取得部が取得する遅延量の、前記カウンタ部の計数値が１つ増加する間の各増減幅が、所望のスペクトラム拡散クロックが取る各周波数にそれぞれ相当する値であることを特徴とする動作クロック生成装置。
2. 前記遅延量取得部は、
   前記カウンタ部の計数値の増加に応じて前記変調周期毎に周期的に、第１所定遅延量を中心にして対称に値が変化する一対の第１変動パターンに沿って、前記計数値が増加する毎に前記各第１変動パターン上の点から交互に第１遅延量を取得する第１遅延量取得部と、
   前記カウンタ部の計数値の増加に応じて前記変調周期毎に周期的に、第２所定遅延量を中心にして対称に値が変化する一対の第２変動パターンに沿って、前記計数値が増加する毎に前記各第２変動パターン上の点から交互に第２遅延量を取得する第２遅延量取得部と、
   を備え、
   前記補正部は、前記基準クロックの立ち上がりタイミングを前記第１遅延量で遅延補正し、前記基準クロックの立ち下がりタイミングを前記第２遅延量で遅延補正し、
   前記動作クロック生成部は、前記補正部で補正された立ち上がりタイミング及び立ち下がりタイミングを有する動作クロックを生成し、
   前記第１遅延量取得部が取得する第１遅延量の各増減幅が、所望の第１スペクトラム拡散クロックが取る各周波数にそれぞれ相当する値であり、
   前記第２遅延量取得部が取得する第２遅延量の各増減幅が、所望の第２スペクトラム拡散クロックが取る各周波数にそれぞれ相当する値であることを特徴とする請求項１に記載の動作クロック生成装置。
3. 前記第１遅延量は、前記基準クロックがＨレベルである期間に、当該第１遅延量によって補正される前記立ち上がりタイミングの次の前記立ち下がりタイミングに対して取得される第２遅延量を加えた期間よりも小さく、
   前記第２遅延量は、前記基準クロックがＬレベルである期間に、当該第２遅延量によって補正される前記立ち下がりタイミングの次の前記立ち上がりタイミングに対して取得される第１遅延量を加えた期間よりも小さいことを特徴とする請求項２に記載の動作クロック生成装置。
4. 前記補正部は、前記基準クロックの立ち上がりタイミングを、前記遅延量取得部が取得した遅延量で遅延補正し、
   前記動作クロック生成部は、前記補正部で補正された立ち上がりタイミングと、前記基準クロックの立ち下がりタイミングとを有する動作クロックを生成し、
   前記遅延量は、前記基準クロックのＨレベルである期間よりも短いことを特徴とする請求項１に記載の動作クロック生成装置。
5. 前記補正部は、前記基準クロックの立ち下がりタイミングを、前記遅延量取得部が取得した遅延量で遅延補正し、
   前記動作クロック生成部は、前記補正部で補正された立ち下がりタイミングと、前記基準クロックの立ち上がりタイミングとを有する動作クロックを生成し、
   前記遅延量は、前記基準クロックのＬレベルである期間よりも短いことを特徴とする請求項１に記載の動作クロック生成装置。
6. 前記各変動パターンが、前記変調周期の半周期毎に直線的な単調増加と直線的な単調減少とを交互に繰り返す変動パターンであることを特徴とする請求項１〜５のいずれか１項に記載の動作クロック生成装置。
7. 請求項１〜６のいずれか１項に記載の動作クロック生成装置と、
   前記動作クロック生成部が生成した動作クロックの立ち上がりで動作する立ち上がり動作部と、
   前記動作クロック生成部が生成した動作クロックの立ち下がりで動作する立ち下がり動作部と、
   を備えたことを特徴とする動作回路。
8. 請求項７記載の動作回路と、被記録媒体に画像を形成する画像形成部と、を備えた画像形成装置であって、
   前記動作クロック生成装置は請求項４に記載の動作クロック生成装置であって、
   前記立ち下がり動作部は、前記画像形成部を駆動制御する制御回路であって、
   前記立ち上がり動作部は、前記制御回路に指示を入力する指示回路であることを特徴とする画像形成装置。

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