JP5616257B2 - 復号回路およびノード - Google Patents

Description

本発明は、２値符号で符号化されたシリアル信号の受信波形を復号する復号回路、およびその復号回路を用いて構成されたノードに関する。

従来、車両に搭載された複数のノード間の通信を実現する車載ＬＡＮのプロトコルとして、ＣＡＮ（Controller Area Network ）が標準化されている（ＩＳＯ１１８９８−１）。

ＣＡＮでは、通信路上の伝送符号として２値符号が用いられており、その２値符号の信号レベルとして、ドミナントとレセッシブとが定義されている。そして、いずれか一つのノードでもドミナントの信号を出力した場合には、通信路上の信号レベルはドミナントとなるようにされている。

また、通信路を介して受信した信号からクロック誤差補正を可能とするために、同一の信号レベルが５ビット継続すると、反転した信号レベルを有するスタッフビットを挿入することも規定されている。

更に、ＣＡＮでは、スリープ／ウェイクアップ機能を有する物理層も定義（ＩＳＯ１１８９８−５）されている。具体的には、省電力のために通信機能を停止させる動作モードであるスリープモードにあるノードは、通信路上でドミナントを検出するとウェイクアップして、通信機能を利用可能な動作モードである通常モードに遷移するように規定されている。

このようなウェイクアップ／スリープ機能を有する通信システムでは、スリープモードにあるノード（以下、休止ノードという）がある場合に、休止ノードをスリープ状態にしたまま、通常時の動作モードである通常モードにあるノード（以下、起動ノードという）同士でだけで通信を行ったり、必要なノードだけを選択的にウェイクアップしたりするという使い方をすることができないという問題があった。

即ち、通信を行うということは、通信路上にドミナントが現れることを意味するため、起動ノード同士が通信を行うと、全ての休止ノードが起動してしまうからである。
これに対して、休止ノードのトランシーバにバスを監視させ、バスがアイドル状態ではないことをトランシーバが検出すると、受信したフレームを解析するプロトコルコントローラを限定的に起動（電源供給を再開）し、受信したフレームが自ノードをウェイクアップさせるためのフレームであるとプロトコルコントローラが判断した場合に、ＥＣＵ全体を起動（ウェイクアップ）する技術が記載されている（例えば、特許文献１参照）。

特開２００５−５２９３９３号公報

ところで、プロトコルコントローラでは、受信信号の波形を復号することによって、フレームを構成する各ビットを個別に識別しなければならないため、通常、その復号動作のためには、高精度なクロック源からクロックの供給を受けることが必要となる。つまり、プロトコルコントローラを起動するには、高精度なクロック源も同時に起動しなければならない。

そして、起動ノードと休止ノードとが混在する状況において、起動ノード間の通信（即ち、バスの非アイドル状態）が継続していると、その間、休止ノードでは、プロトコルコントローラや高精度なクロック源が動作し続けることになり、休止ノードである（ＥＣＵとしては機能していない）にも関わらず、無視できない電力を消費し続けてしまうことになるという問題があった。

本発明は、上記問題点を解決するために、２値符号で符号化されたシリアルデータを、クロック信号を用いることなく復号する復号回路およびその復号回路を用いて構成されたノードを提供することを目的とする。

上記目的を達成するためになされた発明である請求項１に記載の復号回路は、クロック信号に従って動作する動作モードである通常モードおよびクロック信号を止めることによって消費電力を低減する動作モードであるスリープモードを有するノードに適用され、スリープモード時に動作する。また、予め設定された単位時間を単位として信号レベルが変化する２値符号を用い、同一信号レベルがＮ（Ｎは３以上の整数）単位以上連続することがないように符号化されたシリアル信号を復号の対象とする。

そして、本発明の復号回路では、エッジ検出回路がシリアル信号のエッジを検出し、計時信号発生回路が、エッジ検出回路にてエッジが検出される毎に値がリセットされ、且つ時間の経過と共に値が増大する計時信号を発生させる。

また、判定回路が、計時信号発生回路が発生させた計時信号を、予め設定された一または複数の判定閾値と比較することにより、エッジ検出回路にて検出されるエッジの間隔が単位時間の何倍に相当するかを判定し、レベル取得回路が、判定回路での判定対象となったエッジ間隔に対応するシリアル信号の信号レベルを取得する。

すると、ビット変換回路が、判定回路によりエッジの間隔が単位時間のＮ倍以上であると判定された状態を待機状態として、該待機状態の検出後に、エッジ検出回路にてエッジが検出されると、再び前記待機状態が検出されるまでの間、エッジ検出回路にてエッジが検出される毎に、レベル取得回路にて取得された信号レベルを有するビットデータを、判定回路で判定された倍数個だけ生成する。

そして、このビット変換回路によって、非待機状態の間に生成されたデータ列を復号データとして出力する。
このように構成された本発明の復号回路では、エッジ間隔が単位時間の何倍、即ち何ビット分の長さに相当するかを、計時信号を用いて判定することにより、プロトコルコントローラを起動することなく２値符号で符号化されたシリアルデータを復号している。

従って、本発明の復号回路によれば、シリアル信号の各ビットに同期した精度のよいクロック信号を用いることなく復号することができるため、消費電力を低減することができる。その結果、例えば、休止ノードが起動フレームを検出するために動作させる復号回路として、好適に用いることができる。

なお、２値符号がＮＲＺ符号である場合、単位時間は、その符号の１ビット幅の長さと一致し、２値符号がビットの途中で信号レベルが変化するＲＺ符号である場合、単位時間は、その符号の１ビット幅の半分の長さと一致するように設定すればよい。
また、本発明において、計時信号発生回路は、電荷を充放電可能な容量性素子と、この容量性素子を一定電流で充電すると共に、エッジ検出回路にてエッジが検出される毎に充電電圧を初期電圧にリセットする充電回路とからなり、容量性素子の充電電圧を、計時信号として出力する。従って、本発明によれば、クロック信号を用いることなく、アナログ回路によって計時信号を発生させることができる。

ところで、判定回路は、例えば、請求項２に記載のように、判定閾値生成回路が、単位時間のｋ（２≦ｋ≦Ｎ，ｋは整数）倍に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさにそれぞれ設定されたＮ−１個の判定閾値を生成し、比較回路が、判定閾値生成回路にて生成された各判定閾値と、計時信号の信号レベルとを大小比較するように構成されていてもよい。

この場合、単位時間のｋ倍に相当する判定閾値をｋビット判定閾値として、計時信号の信号レベルがｋビット判定閾値より大きく、ｋ＋１ビット判定閾値より小さい場合に、判定対象となったエッジ間隔は、単位時間のｋ倍であると判定すればよい。

更に、この場合、比較回路は、請求項３に記載のように、計時信号の信号レベルを、前記判定閾値生成回路で生成されるＮ−１個の判定閾値と個別に大小比較するＮ−１個の比較器によって構成されていてもよいし、請求項４に記載のように、判定閾値生成回路にて生成されたＮ−１個の判定閾値のいずれか一つを選択して出力する選択回路と、選択回路の出力と計時信号の信号レベルとを大小比較する単一の比較器とによって構成されていてもよい。

前者（請求項３）の場合、判定閾値毎の比較結果を同時に得られるため、後段の処理を簡略化することができ、後者（請求項４）の場合、比較器の数を削減できるため、回路を簡略化でき安価に構成することができる。

また、判定回路は、請求項５に記載のように、判定閾値生成回路が、単位時間に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさに設定された判定閾値を発生させ、比較回路が、判定閾値生成回路にて生成された判定閾値と計時信号の信号レベルとを大小比較し、カウンタが、計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントするように構成されていてもよい。

但し、計時信号発生回路は、比較回路により、計時信号の信号レベルが判定閾値より大きいと判定されると計時信号の値がリセットされ、また、カウンタは、エッジ検出回路にてエッジが検出される毎にカウント値がリセットされ、そのリセットされる前のカウント値を判定結果の倍数として出力する。

この場合、単位時間に相当する期間が経過する毎にカウンタによるカウント動作が実行され、そのカウント値は、エッジが検出される毎にリセットされることになる。
また、判定回路は、請求項６に記載のように、判定閾値生成回路が、単位時間のｋ（１≦ｋ≦Ｎ）倍に相当する期間だけエッジ間隔が継続した時の計時信号の信号レベルの大きさにそれぞれ設定されたＮ個の判定閾値を生成し、選択回路が、判定閾値生成回路にて生成されたＮ個の判定閾値のうち、いずれか一つを選択して出力し、単一の比較器が、選択回路の出力と計時信号の信号レベルとを大小比較し、カウンタが、計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントするように構成されていてもよい。

但し、選択回路は、比較器にて選択回路の出力より計時信号の信号レベルの方が大きいと判定される毎に、値の小さい方から順に判定閾値を選択するように設定を切り替えると共に、エッジ検出回路にてエッジが検出される毎に選択の設定をリセットする。また、カウンタは、エッジ検出回路にてエッジが検出される毎にカウント値がリセットされ、そのリセットされる前のカウンタのカウント値を、判定結果の倍数として出力する。

この場合、エッジ検出後の経過時間が単位時間のｋ（１，２，…Ｎ）倍に相当する期間に達する毎に、カウンタによるカウント動作が実行され、そのカウント値は、エッジが検出される毎にリセットされることになる。

ところで、レベル取得回路は、請求項７に記載のように、エッジ検出回路にてエッジが検出された後、単位時間が経過するまでの間に検出したシリアル信号の信号レベルの反転値を、判定対象となったエッジ間隔での信号レベルとして取得するように構成されていてもよい。

つまり、判定対象となったエッジ間隔の信号レベルは、エッジ検出前の信号レベルであり、エッジ検出後（単位時間が経過するまでの間）に検出される信号レベルとは反転したものとなっているため、このような構成からシリアル信号の信号レベルを正しく把握することができる。

また、レベル取得回路は、請求項８に記載のように、待機状態が検出されると予め設定された待機信号レベルに初期化され、且つ、待機状態から非待機状態への変化後はエッジ検出回路にてエッジが検出される毎に信号レベルが反転するように設定された記憶信号レベルを、判定対象となったエッジ間隔の信号レベルとして取得するように構成されていてもよい。

つまり、待機状態の信号レベルは既知であり、また、２値符号ではエッジが検出される毎に信号レベルが反転するため、これらの情報（待機状態か否か、エッジが検出されたか否か）が得られれば、信号レベルを直接検出しなくても、からシリアル信号の信号レベルを正しく把握することができる。

次に、請求項９に記載のノードは、２値符号を用いて通信を行う通信路からシリアル信号を受信するレシーバと、レシーバを介して受信した信号を復号する請求項１乃至請求項９のいずれか一項に記載の復号回路と、復号回路にて復号されたデータ列が、予め設定されたコマンドを表している場合に、該コマンドに対応付けられた特定処理を実行する処理実行手段とによって構成されている。

このように構成されたノードでは、受信したシリアル信号からクロック信号を用いることなく、自ノード宛のコマンドを抽出することができるため、クロック信号を停止させた消費電力の低い状態でコマンドの受信を待つことができる。

なお、特定処理は、例えば請求項１０に記載のように、通信路を介した通信を停止して消費電力を抑制するための動作モードであるスリープモードから、通信路を介した通信を実行可能な動作モードである通常モードに遷移するための処理であってもよい。但し、これに限らず、どのような処理を特定処理としてもよい。

第１実施形態の復号回路の構成を示す回路図を含んだブロック図。 エッジ検出回路の構成を示す回路図およびその動作を示すタイミング図。 持続時間判定回路の動作例を示すタイミング図。 ビット変換回路の動作により実現される処理の内容を示すフローチャート。 復号回路を用いて構成したノードの構成例を示すブロック図。 復号回路を用いて構成したノードの構成例を示すブロック図。 復号回路を用いて構成したノードの構成例を示すブロック図。 第２実施形態の復号回路の構成を示すブロック図。 ビット変換回路の動作により実現される処理の内容を示すフローチャート。 第３実施形態の復号回路の構成を示す回路図を含んだブロック図。 ビット変換回路の動作により実現される処理の内容を示すフローチャート。 第４実施形態の復号回路の構成を示す回路図を含んだブロック図。 持続時間判定回路の動作例を示すタイミング図。 ビット変換回路の動作により実現される処理の内容を示すフローチャート。 第５実施形態の復号回路の構成を示す回路図を含んだブロック図。 持続時間判定回路の動作例を示すタイミング図。

以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
＜全体構成＞
図１は、２値符号で符号化されたシリアル信号ＳＩの受信波形を復号する復号回路１の構成を示す回路図を含んだブロック図である。

なお、復号回路１は、通信プロトコルとしてＣＡＮ（Controller Area Network ）が用いられた車載用の通信システムを構成するノードに用いることを前提とする。従って、２値符号としては、ＮＲＺ符号が用いられる。また、ここでは、通信路において優位な信号レベルであるドミナントを０（ロウレベル）、通信路において劣位な信号レベルであるレセッシブを１（ハイレベル）で表すものとする。そして、通信路にいおいて、レセッシブが６ビット以上継続した状態を待機状態と呼ぶ。また、通信フレームの先頭には、待機状態の後に現れる１ビットのドミナントからなるＳＯＦが存在する。更に、通信フレーム中では、同一信号レベルが６ビット以上継続することがないように、同一信号レベルが５ビット継続すると信号レベルを反転させた１ビットのスタッフビットが挿入されるものとする。

図１に示すように、復号回路１は、シリアル信号ＳＩの信号レベルが変化する立ち上がりエッジおよび立ち下がりエッジのタイミングを示すエッジ検出信号ＥＧを生成するエッジ検出回路１０と、エッジ検出回路１０にて検出されるエッジの間隔（即ち、シリアル信号ＳＩにおける同一信号レベルの持続時間）が、予め設定された単位時間の何倍の長さを有しているかを判定するための判定信号Ｊ２〜Ｊ５，ＪＷを生成する持続時間判定回路２０と、シリアル信号ＳＩ，エッジ検出信号ＥＧ，判定信号Ｊ２〜Ｊ５，ＪＷに基づいて、シリアル信号ＳＩを、クロック信号を用いることなくビットデータ列に変換し、パラレルデータＰＯとして出力するビット変換回路３０とを備えている。

＜エッジ検出回路＞
図２は、（ａ）がエッジ検出回路１０の詳細な構成を示す回路図、（ｂ）がエッジ検出回路１０の各部の信号波形を示すタイミング図である。

エッジ検出回路１０は、図２（ａ）に示すように、シリアル信号ＳＩの信号レベルを反転させる反転回路（ＮＯＴゲート）１１と、シリアル信号ＳＩおよびＮＯＴゲート１１の出力、即ち、シリアル信号ＳＩの反転信号ＤＳＩを入力とし、その両方がロウレベルの時に出力がハイレベルとなる否定論理和回路（ＮＯＲゲート）１２と、シリアル信号ＳＩおよび反転信号ＤＳＩを入力とし、その両方がハイレベルの時に出力がハイレベルとなる論理積回路（ＡＮＤゲート）１３と、ＮＯＲゲート１２の出力である立ち下がりエッジ信号ＤＥおよびＡＮＤゲート１３の出力である立ち上がりエッジ信号ＵＥを入力とし、少なくともいずれか一方がハイレベルの時に出力がハイレベルとなる論理和回路（ＯＲゲート）１４とを備え、ＯＲゲート１４の出力をエッジ検出信号ＥＧとして出力するように構成されている。

このように構成されたエッジ検出回路１０では、図２（ｂ）に示すように、反転信号ＤＳＩは、ＮＯＴゲート１１での遅延分だけシリアル信号ＳＩより遅延するため、シリアル信号ＳＩの立ち下がりエッジでは、ＮＯＲゲート１２により、前記遅延分のパルス幅を有する立ち下がりエッジ信号ＤＥが生成され、また、シリアル信号ＳＩの立ち上がり一時では、ＡＮＤゲート１３により、前記遅延分のパルス幅を有する立ち上がりエッジ信号ＵＥが生成される。これにより、ＯＲゲート１４からは、シリアル信号ＳＩの信号レベルが変化する毎に、前記遅延分だけハイレベルとなるエッジ検出信号ＥＧが生成されることになる。

＜持続時間判定回路の構成＞
図１に戻り、持続時間判定回路２０は、電荷を充放電可能に構成され一端が接地されたコンデンサ２１１、および後述するクリア信号ＳＣに従って、コンデンサ２１１の非接地端を、接地レベルまたは定電流源２１２のいずれかに接続するスイッチ２１３からなり、コンデンサ２１１の非接地端の電圧（以下「充電電圧」という）ＶＣを信号レベルとした計時信号ＳＴを発生させる計時信号発生回路２１を備えている。なお、スイッチ２１３は、クリア信号ＳＣがハイレベルであれば接地側に、クリア信号ＳＣがロウレベルであれば定電流源２１２側に、コンデンサ２１１の非接地端を接続するように構成されている。

また、持続時間判定回路２０は、電源電圧ＶＤＤを分圧する一対の抵抗からなり基準電圧Ｖrefi（ｉ＝２，３，４，５，６）を発生させる分圧回路２２１と、反転入力端子に基準電圧Ｖrefｉが印加され、非反転入力端子に計時信号ＳＴが印加されたコンパレータ２２２とからなり、コンパレータ２２２の出力をｉビット判定信号Ｊｉとしてそれぞれ出力するように構成された５個の倍数判定回路２２（２２ａ〜２２ｅ）を備えている。

なお、基準電圧Ｖrefiは、シリアル信号ＳＩにおいて信号レベルが変化する単位長さ（本実施形態では１ビット幅）を単位時間として、定電流源２１２が供給する電流の大きさ、コンデンサ２１１の容量に基づき、コンデンサ２１１を連続充電する期間が、単位時間のｉ−１倍となる期間以下の長さでは、充電電圧ＶＣが基準電圧Ｖrefiに達することがなく、それを超えた長さ、即ち、ｉビット目に掛かる長さになると、充電電圧ＶＣが基準電圧Ｖrefiを超えるような大きさに設定されている。

更に、持続時間判定回路２０は、倍数判定回路２２ａからの６ビット判定信号Ｊ６をセット入力、エッジ検出回路１０からのエッジ検出信号ＥＧをリセット入力として、６ビット判定信号Ｊ６がロウレベルからハイレベルに変化してから、エッジ検出信号ＥＧのパルスが入力されるまでの間、ハイレベルとなる待機状態信号ＪＷを発生させるＳＲフリップフロップ回路２３と、エッジ検出信号ＥＧおよび待機状態信号ＪＷを入力として、少なくとも一方がハイレベルの時に、ハイレベルとなるクリア信号ＳＣを生成する論理和回路（ＯＲゲート）２６とを備えている。

＜持続時間判定回路の動作＞
図３は、持続時間判定回路２０の動作例を示すタイミング図である。
図３に示すように、待機状態信号ＪＷがハイレベル（シリアル信号ＳＩを伝送する通信路が待機状態）の時に、シリアル信号ＳＩがロウレベルに変化し、エッジ検出信号ＥＧのパルスが発生すると（時刻ｔ１）、待機状態信号ＪＷがロウレベル（通信路が非待機状態）に変化すると共に、計時信号ＳＴの値（充電電圧ＶＣ）が一定の割合での増加を開始する。

その後、シリアル信号ＳＩが１ビット幅に相当する時間（単位時間の１倍）でハイレベルに変化すると（時刻ｔ２）、この時点で充電電圧ＶＣは基準電圧Ｖref2より小さいため、時刻ｔ１〜ｔ２の間にいずれの判定信号Ｊ２〜Ｊ６もハイレベルに変化することなく、充電電圧ＶＣはエッジ検出信号ＥＧによってリセットされる。

その後、シリアル信号ＳＩが４ビット幅に相当する時間（単位時間の４倍）でハイレベルに変化すると（時刻ｔ３）、この時点で充電電圧ＶＣは基準電圧Ｖref4より大きい（Ｖref5よりは小さい）ため、時刻ｔ２〜ｔ３の間に、充電電圧ＶＣの増大に伴って判定信号Ｊ２，Ｊ３，Ｊ４が順番にハイレベルに変化し、時刻ｔ３で、充電電圧ＶＣがエッジ検出信号ＥＧによってリセットされることにより、判定信号Ｊ２，Ｊ３，Ｊ４もロウレベルに戻る。

また、シリアル信号ＳＩがロウレベルからハイレベルに変化してから（時刻ｔ４）、６ビット幅に相当する時間（単位時間の６倍）が経過し、充電電圧ＶＣが基準電圧Ｖref6に達すると（時刻ｔ５）、判定信号Ｊ６がハイレベルに変化することにより、待機状態信号ＪＷがハイレベルに変化し、ひいてはクリア信号ＳＣがハイレベルに変化することによって、充電電圧ＶＣはリセットされた状態に保持される。

このように持続時間判定回路２０は、非待機状態（待機状態信号ＪＷがロウレベル）の間だけ、エッジが検出されたタイミングからの経過時間に応じた信号レベル（充電電圧ＶＣ）を有する計時信号ＳＴを発生させ、その信号レベルに応じたｉビット判定信号Ｊｉおよび待機状態信号ＪＷを、ビット変換回路３０に供給する。

＜ビット変換回路の動作＞
次に、ビット変換回路３０の動作により実現される処理の内容を、図４に示すフローチャートに沿って説明する。

なお、ビット変換回路３０は、論理回路の組み合わせによって構成されるものであるが、当業者であれば処理の内容から容易に実現可能なものであり、また、論理回路の組み合せ方に特徴を有するわけでもないため、ここでは、回路の詳細についての説明は省略する。

但し、ビット変換回路３０には、復号回路１を適用するシステムにおいて許容される最大長の送信フレームを格納することが可能な大きさの受信レジスタ、この受信レジスタの書き込み位置を指定するためのポインタ、後述する設定ビット値を記憶する記憶領域が少なくとも用意されているものとする。

ビット変換回路３０では、まず、待機状態信号ＪＷがハイレベルであるか否かによって、シリアル信号ＳＩを伝送する通信路が待機状態にあるか否かを判断する（Ｓ１１０）。
通信路が待機状態であれば（Ｓ１１０：ＹＥＳ）、次に、受信レジスタがクリア済みであるか否かを判断し（Ｓ１２０）、クリア済みであれば（Ｓ１２０：ＹＥＳ）、Ｓ１１０に戻る。

なお、受信レジスタがクリア済みであるか否かの判断は、例えば、ポインタが、受信レジスタの先頭を示していればクリア済みであると判断してもよいし、受信レジスタがクリアされた時にセットされ、一度でも受信レジスタへの書き込みが行われるとリセットされるフラグを用いて判断してもよい。

一方、受信レジスタがクリア済みでなければ（Ｓ１２０：ＮＯ）、受信レジスタの内容を、予め設定されたビット数（例えば８ビット）ずつ、パラレルデータＰＯとして出力し（Ｓ１３０）、その後、受信レジスタの内容と、ポインタの値をクリアして（Ｓ１４０）、Ｓ１１０に戻る。なお、Ｓ１３０では、受信レジスタの内容を、パラレルデータＰＯとして出力する代わりに、ビット変換回路３０の外部からアクセス可能な記憶領域に移動させるようにしてもよい。

先のＳ１１０にて、通信路は待機状態ではないと判断した場合は（Ｓ１１０：ＮＯ）、エッジ検出回路１０にてエッジが検出されたか否かを判断し（Ｓ１５０）、エッジが検出されていなければ（Ｓ１５０：ＮＯ）、Ｓ１１０に戻って、待機状態に変化するか、エッジが検出されるまで待機する。

一方、エッジが検出されると（Ｓ１５０：ＹＥＳ）、Ｓ１４０にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断し（Ｓ１６０）、最初のエッジであれば（Ｓ１６０：ＹＥＳ）、まだ、エッジ間隔の判定結果が得られていないため、そのままＳ１１０に戻る。

検出されたエッジが最初のエッジでなければ（Ｓ１６０：ＮＯ）、シリアル信号ＳＩの信号レベルを取得して、その反転値を設定ビット値として記憶する（Ｓ１７０）。
そして、判定信号Ｊ５がハイレベルであるか否かを判断し（Ｓ１８０）、ハイレベルであれば（Ｓ１８０：ＹＥＳ）、ポインタが示す位置から５ビット分だけ設定ビット値を受信レジスタに書き込む（Ｓ１９０）。

判定信号Ｊ５がハイレベルではない場合（Ｓ１８０：ＮＯ）、判定信号Ｊ４がハイレベルであるか否かを判断し（Ｓ２００）、ハイレベルであれば（Ｓ２００：ＹＥＳ）、ポインタが示す位置から４ビット分だけ設定ビット値を受信レジスタに書き込む（Ｓ２１０）。

判定信号Ｊ４がハイレベルではない場合（Ｓ２００：ＮＯ）、判定信号Ｊ３がハイレベルであるか否かを判断し（Ｓ２２０）、ハイレベルであれば（Ｓ２２０：ＹＥＳ）、ポインタが示す位置から３ビット分だけ設定ビット値を受信レジスタに書き込む（Ｓ２３０）。

判定信号Ｊ３がハイレベルではない場合（Ｓ２２０：ＮＯ）、判定信号Ｊ２がハイレベルであるか否かを判断し（Ｓ２４０）、ハイレベルであれば（Ｓ２４０：ＹＥＳ）、ポインタが示す位置から２ビット分だけ設定ビット値を受信レジスタに書き込む（Ｓ２５０）。

判定信号Ｊ２がハイレベルではない場合（Ｓ２４０ＮＯ）、ポインタが示す位置から１ビット分だけ設定ビット値を受信レジスタに書き込む（Ｓ２６０）。
Ｓ１９０，Ｓ２１０，Ｓ２３０，Ｓ２５０，Ｓ２６０のいずれかで受信レジスタの書き込みが行われると、その書き込んだビット数だけポインタを進めて（Ｓ２７０）、Ｓ１１０に戻る。

なお、ビット変換回路３０は、Ｓ１６０〜Ｓ２７０の処理を、想定されるエッジ間隔の最短時間（即ち単位時間）より短い時間で実行するように構成される。
＜効果＞
以上説明したように、復号回路１では、エッジ検出後の経過時間に応じて信号レベルが増大する計時信号ＳＴを生成し、その計時信号ＳＴの信号レベル（充電電圧ＶＣ）と予め設定された基準電圧Ｖref2〜Ｖref6とを比較することで、エッジ間隔が単位時間の何倍、即ち何ビット分の長さに相当するかを判定し、その判定結果のビット数（倍数）だけ、設定ビット値を受信レジスタに順次書き込み、これをエッジが検出される毎に繰り返すことにより、シリアル信号ＳＩを復号したビット列を生成するようにされている。

従って、復号回路１によれば、２値符号で符号化されたシリアル信号ＳＩの復号を、クロック信号を用いることなく実現しているため、クロック信号に従って動作するプロトコルコントローラ等を用いて復号を行う場合と比較して、消費電力を大幅に低減することができる。

＜ノードへの適用＞
ここで、図５〜７は、復号回路１を用いて構成したノードの構成例を示すブロック図である。

＜適用例１＞
図５（ａ）に示すノード１００は、マイクロコンピュータ（マイコン）を中心に構成され、自ノードに割り当てられた制御処理、他のノードとの通信処理、自ノードの動作モードを制御する処理等を実行する主処理回路２と、ＣＡＮプロトコルに従った通信を行う通信路ＬＮに接続され、主処理回路２から与えられるデータ（送信フレーム）ＴｘＤを通信路ＬＮに適した伝送符号に符号化して出力すると共に、通信路ＬＮを介して受信し復号したデータ（受信フレーム）ＲｘＤを主処理回路２に供給するトランシーバ３とを備えている。

なお、ノード１００の動作モードは、主処理回路２やトランシーバ３の動作を、クロック信号を止めることによって停止させることで消費電力を低減する動作モードであるスリープモードと、ノード１００全体が通常通りに動作する動作モードである通常モードとがる。なお、トランシーバ３は、主処理回路２から供給される起動／停止信号によって起動／停止が制御されるように構成されている。

また、主処理回路２は、トランシーバ３を停止させた後、クロック信号の発生源の動作を停止させる処理を実行してマイコン自信の動作を停止することによってスリープモードに遷移する。また、スリープモードにある主処理回路２に、後述するウェイクアップ信号ＷＵが入力されると、クロック信号の発生源が起動されることでマイコンが起動し、起動したマイコンの処理によってトランシーバ３を起動することによって通常モードに遷移するように構成されている。

また、ノード１００は、トランシーバ３の動作を停止させた時（スリープモード時）に動作して、通信路ＬＮ上の信号を取り込むレシーバ４と、レシーバ４が取り込んだ信号（シリアル信号ＳＩ）を復号する復号回路１と、復号回路１での復号結果（パラレルデータＰＯ）に基づき、取り込んだ信号が自ノードを起動するための起動フレームであるか否かを判断し、起動フレームであれば、主処理回路２に対してウェイクアップ信号ＷＵを出力するフレーム判定回路５と、主処理回路２，トランシーバ３，レシーバ４，復号回路１，フレーム判定回路５に対して電源供給を行う電源回路６とを備えている。

このように構成されたノード１００では、主処理回路２およびトランシーバ３が停止するスリープモード時には、レシーバ４を介して受信したシリアル信号ＳＩを、復号回路１が復号し、その復号結果に基づいて、フレーム判定回路５が、起動フレーム受信の有無を判断するようにされている。

従って、ノード１００によれば、スリープモード時に、起動フレームの受信の有無を判定する際にクロック信号を必要としないため、スリープモード時の消費電力を低減することができる。

＜適用例２＞
図５（ｂ）に示すノード１０１は、図５（ａ）に示したノード１００とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。

ノード１０１は、主処理回路２への電源供給ラインに挿入された電源スイッチ７と、トランシーバ３への電源供給ラインに挿入された電源スイッチ８とを備えており、これら電源スイッチ７，８は、フレーム判定回路５からの起動信号（ウェイクアップ信号ＷＵ）によってオンされ、主処理回路２からの停止信号によってオフするように構成されている。

なお、主処理回路２やへの電源供給が停止すると、マイコンと共にクロック信号の発生源も同時に停止するため、スリープモードに遷移する際に、主処理回路２は、停止信号を出力する処理のみを実行すればよく、クロック信号の発生源を停止する処理を行う必要がない。また、主処理回路２への電源供給が開始されると、クロック信号の発生源も起動するため、ウェイクアップ信号ＷＵを、主処理回路２に供給する必要がない。

このように構成されたノード１０１では、ノード１００と同様の効果が得られるだけでなく、動作モードを遷移させる時に、主処理回路２で実行すべき処理を簡略化することができる。

＜適用例３＞
図６（ａ）に示すノード１０２は、図５（ａ）に示したノード１００とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。

ノード１０２は、トランシーバ３の送信機能のみを用いると共に、レシーバ４，復号回路１は、スリープモードに限らず通常モードでも動作させ、更に、主処理回路２は、復号回路１での復号結果（即ち、受信フレーム）を取得できるように構成されている。

このように構成されたノード１０２では、ノード１００と同様の効果が得られるだけでなく、レシーバ４や復号回路１の受信機能を有効利用することにより、回路構成（特にトランシーバ３等）を、簡略化することができる。

＜適用例４＞
図６（ｂ）に示すノード１０３は、図５（ｂ）に示したノード１０１とは、一部の構成が異なるだけであるため、その構成の異なる部分を中心に説明する。

ノード１０３は、ノード１０２と同様に、トランシーバ３の送信機能のみを用いると共に、レシーバ４，復号回路１は、スリープモードに限らず通常モードでも動作させ、更に、主処理回路２は、復号回路１での復号結果（受信フレーム）を取得できるように構成されている。

このように構成されたノード１０３では、ノード１０１と同様の効果が得られるだけでなく、レシーバ４や復号回路１の受信機能を有効利用することにより、回路構成（特にトランシーバ３等）を、簡略化することができる。

＜適用例５＞
図７（ａ）に示すノード１０４は、自身が送信元となることがない受信専用ノードであり、図６（ａ）に示すノード１０２から、トランシーバ３を省略した構成を有している。但し、主処理回路２ａは、マイクロコンピュータを用いることなく構成されている。

＜適用例６＞
図７（ｂ）に示すノード１０５は、自身が送信元となることがない受信専用ノードであり、図６（ｂ）に示すノード１０３から、トランシーバ３および電源スイッチ８を省略した構成を有している。但し、主処理回路２ａは、ノード１０４と同様に、マイクロコンピュータを用いることなく構成されている。

＜適用例７＞
図７（ｃ）に示すノード１０６は、図７（ａ）に示したノード１０４において、フレーム判定回路５を、複数のコマンド（起動フレームを含んでもよい）を識別できるように構成し、識別したコマンドに対応する指令が、主処理回路２ａに供給され、主処理回路２ａは、指令に応じた複数種類の制御を実行するように構成されている。

＜適用例８＞
図７（ｄ）に示すノード１０７は、図７（ｂ）に示したノード１０５いおいて、フレーム判定回路５を、起動フレーム以外の複数のコマンドを識別できるように構成し、識別したコマンドに対応する指令が、主処理回路２ａに供給され、主処理回路２ａは、指令に応じた複数種類の制御を実行するように構成されている。

＜発明との対応＞
本実施形態において、倍数判定回路２２が判定回路、各倍数判定回路２２における分圧回路２２１が判定閾値生成回路、比較器２２２が比較回路、Ｓ１７０の処理を実現する回路がレベル取得回路、コンデンサ２１１が容量性素子、定電流回路２１２およびスイッチ２１３が充電回路に相当する。また、フレーム判定回路５および主処理回路２，２ａが処理実行手段に相当する。

［第２実施形態］
次に、第２実施形態の復号回路１ａについて説明する。
本実施形態の復号回路１ａは、構成の一部と、ビット変換回路３０の動作により実現される処理の一部が異なるだけであるため、これら相違点を中心に説明する。

図８（ａ）は、復号回路１ａの構成を示すブロック図であり、図８（ｂ）は、第１実施形態の復号回路１を、持続時間判定回路２０の詳細を省略して再掲したものである。
図８からわかるように、復号回路１ａでは、ビット変換回路３０へのシリアル信号ＳＩの供給が省略されている以外は、復号回路１と同様に構成されている。

図９は、ビット変換回路３０の動作により実現される処理の内容を示すフローチャートである。
図９に示すように、図４に示したフローチャートと比較して、Ｓ１４０の後にＳ１４５が追加されていると共に、Ｓ１７０の代わりにＳ１７５が設けられている以外は同様である。

即ち、通信路が待機状態であり（Ｓ１１０：ＹＥＳ）、且つレジスタクリア済みではない（Ｓ１２０：ＮＯ）の場合に、受信レジスタの内容を出力して（Ｓ１３０）、受信レジスタおよびポインタをクリアする（Ｓ１４０）ことに加えて、設定ビット値を待機状態の信号レベルを表す‘１’に初期化する（Ｓ１４５）処理を実行して、Ｓ１１０に戻る。

また、待機状態ではなく（Ｓ１１０：ＮＯ）、エッジが検出され（Ｓ１５０：ＹＥＳ）、そのエッジがクリア後最初のエッジではない（Ｓ１６０：ＮＯ）場合、設定ビット値を反転させ（Ｓ１７５）、以下、Ｓ１８０〜Ｓ２７０の処理を実行する。

つまり、設定ビット値を、実際に検出したシリアル信号ＳＩの信号レベルに基づいて設定するのではなく、既知である待機状態の信号レベルを設定ビット値の初期値として設定し、以後、エッジが検出される毎に値を反転させて用いている。

＜効果＞
このように構成された復号回路１ａは、復号回路１とは設定ビット値の取得方法が異なるだけであり、それ以外は、全く同様に動作するため、復号回路１と同様の効果を得ることができる。

しかも、シリアル信号ＳＩの信号レベルを検出する必要がない分だけ、回路構成を簡略化することができる。
［第３実施形態］
次に、第３実施形態の復号回路１ｂについて説明する。

＜全体構成＞
図１０は、復号回路１ｂの全体構成を示す回路図を含んだブロック図である。
本実施形態の復号回路１ｂは、第１実施形態の復号回路１とは、持続時間判定回路２０ａの構成、ビット変換回路３０ａに入出力される信号およびビット変換回路３０ａの動作により実現される処理の内容が異なるだけであるため、これら相違点を中心に説明する。

図１０に示すように、持続時間判定回路２０ａは、持続時間判定回路２０におけるものと同様の計時信号発生回路２１、ＳＲフリップフロップ回路２３、ＯＲゲート２４を備えている。但し、ＳＲフリップフロップ回路２３のセット入力となるパルス状の待機状態検出信号ＤＷは、ビット変換回路３０ａから供給されるように構成されている。

＜倍数判定回路＞
そして、持続時間判定回路２０ａにおいて、倍数判定回路２２の代わりに設けられた倍数判定回路２５は、電源電圧ＶＤＤを分圧する一対の抵抗からなり基準電圧Ｖref2〜Ｖref6を発生させる５個の分圧回路２５１〜２５５と、選択信号ＳＥＬに従って、基準電圧Ｖref2〜Ｖref6のいずれか一つを選択する選択回路２５６と、選択回路２５６で選択された基準電圧Ｖrefk（ｋ＝２，３，４，５，６）が反転入力端子に印加され、計時信号ＳＴが非反転入力端子に印加されたコンパレータ２５７とからなり、コンパレータ２５７の出力をｋビット判定信号Ｊｋとしてビット変換回路３０ａに供給するように構成されている。

＜ビット変換回路＞
ビット変換回路３０ａには、シリアル信号ＳＩ，エッジ検出信号ＥＧの他、判定信号Ｊ２〜Ｊ５，ＪＷの代わりにｋビット判定信号Ｊｋが入力される。そして、ビット変換回路３０ａは、選択信号ＳＥＬや待機状態検出信号ＤＷによって持続時間判定回路２０ａの動作を制御することで取得されるｋビット判定信号Ｊｋや、シリアル信号ＳＩ，エッジ検出信号ＥＧに基づいてシリアル信号ＳＩを復号し、パラレルデータＰＯとして出力する。

以下、ビット変換回路３０ａの動作により実現される処理の内容を、図１１に示すフローチャートに沿って説明する。
ビット変換回路３０ａでは、まず、選択回路２５６が判定閾値Ｖref6を選択するように選択信号ＳＥＬ設定し（Ｓ４１０）、ｋビット判定信号Ｊｋ（ここでは６ビット判定信号Ｊ６となる）がハイレベルであるか否かによって、シリアル信号ＳＩを伝送する通信路が待機状態にあるか否かを判断する（Ｓ４２０）。

通信路が待機状態であれば（Ｓ４１０：ＹＥＳ）、受信レジスタがクリア済みであるか否かを判断し（Ｓ４３０）、クリア済みであれば（Ｓ４３０：ＹＥＳ）、Ｓ４２０に戻る。

一方、受信レジスタがクリア済みでなければ（Ｓ４３０：ＮＯ）、受信レジスタの内容を、予め設定されたビット数（例えば８ビット）ずつ、パラレルデータＰＯとして出力する（Ｓ４４０）。

その後、受信レジスタの内容と、ポインタの値をクリアし（Ｓ４５０）、更に、パルス状の待機状態検出信号ＤＷを出力して（Ｓ４６０）、Ｓ４２０に戻る。
この待機状態検出信号ＤＷの出力により、ＳＲフリップフロップ回路２３の出力である待機状態信号ＪＷはハイレベルとなる。

先のＳ４２０にて、通信路は待機状態ではないと判断した場合は（Ｓ４２０：ＮＯ）、エッジ検出回路１０にてエッジが検出されたか否かを判断し（Ｓ４７０）、エッジが検出されていなければ（Ｓ４７０：ＮＯ）、Ｓ４２０に戻って、待機状態に変化するか、エッジが検出されるまで待機する。

一方、エッジが検出されると（Ｓ４７０：ＹＥＳ）、Ｓ４５０にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断し（Ｓ４８０）、最初のエッジであれば（Ｓ４８０：ＹＥＳ）、まだ、エッジ間隔の判定結果が得られていないため、そのままＳ４２０に戻る。

検出されたエッジが最初のエッジでなければ（Ｓ４８０：ＮＯ）、シリアル信号ＳＩの信号レベルを取得して、その反転値を設定ビット値として記憶し（Ｓ４９０）、選択回路２５６に選択させる判定閾値を指定するためのパラメータであるｋを、ｋ＝５に設定する（Ｓ５００）。

そして、パラメータｋに従って、選択回路２５６が判定閾値Ｖrefkを選択するように選択信号ＳＥＬを設定し（Ｓ５１０）、ｋビット判定信号Ｊｋがハイレベルであるか否かを判断する（Ｓ５２０）。

ｋビット判定信号Ｊｋがハイレベルでなければ（Ｓ５２０：ＮＯ）、パラメータｋを１だけ減少させ（Ｓ５３０）、パラメータｋが１であるか否かを判断し（Ｓ５４０）、パラメータｋが１でなければ（Ｓ５４０：ＮＯ）、Ｓ５１０に戻る。

一方、ｋビット判定信号Ｊｋがハイレベルである場合（Ｓ５２０：ＹＥＳ）またはパラメータｋが１である場合（Ｓ５４０：ＹＥＳ）は、ポインタが示す位置からｋビット分だけ設定ビット値を受信レジスタに書き込み（Ｓ５５０）、その書き込んだビット数だけポインタを進めて（Ｓ５６０）、Ｓ４１０に戻る。

なお、ビット変換回路３０ａは、Ｓ４８０〜Ｓ５６０の処理を、想定されるエッジ間隔の最短時間（即ち単位時間）より短い時間で実行するように構成される。また、Ｓ４２０〜Ｓ４５０、Ｓ４７０〜Ｓ４９０の処理は、ビット変換回路３０におけるＳ１１０〜Ｓ１７０の処理と同様のものである。

＜効果＞
このように構成された復号回路１ｂでは、倍数判定回路２５を構成する比較器２５７の数を、復号回路１における倍数判定回路２２と比較して、削減することができるため、復号回路１ｂを小型化することができる。

［第４実施形態］
次に第４実施形態の復号回路１ｃについて説明する。
＜全体構成＞
図１２は、復号回路１ｃの全体構成を示す回路図を含んだブロック図である。

本実施形態の復号回路１ｃは、第１実施形態の復号回路１とは、持続時間判定回路２０ｂの構成、ビット変換回路３０ｂに入出力される信号およびビット変換回路３０ｂの動作により実現される処理の内容が異なるだけであるため、これら相違点を中心に説明する。

図１２に示すように、持続時間判定回路２０ｂは、持続時間判定回路２０におけるものと同様の計時信号発生回路２１、ＯＲゲート２４を備えている。但し、ＯＲゲート２４の入力には、待機状態信号ＪＷの代わりに、後述する１ビット判定信号Ｊ１が入力されるように構成されている。

＜倍数判定回路＞
そして、持続時間判定回路２０ｂにおいて、倍数判定回路２２の代わりに設けられた倍数判定回路２６は、電源電圧ＶＤＤを分圧する一対の抵抗からなり基準電圧Ｖref1を発生させる分圧回路２６１と、分圧回路２６１が発生させた基準電圧Ｖref1が反転入力端子に印加され、計時信号ＳＴが非反転入力端子に印加されたコンパレータ２６２とからなり、コンパレータ２６２の出力を１ビット判定信号Ｊ１として出力するように構成されている。

なお、基準電圧Ｖref1は、定電流源２１２が供給する電流の大きさ、コンデンサ２１１の容量に基づいて設定され、コンデンサ２１１を単位時間より所定時間だけ短い時間だけ連続充電すると、充電電圧ＶＣが基準電圧Ｖref1に達するような大きさに設定されている。そして、所定時間は、少なくとも、待機時間の判定に用いるビット数をＮ（ここでは６）として、単位時間をＮで割った時間より短くなるように設定されている。

また、持続時間判定回路２０ｂは、複数の否定論理回路（ＮＯＴゲート）からなりエッジ検出信号ＥＧを遅延させる遅延回路２７と、１ビット判定信号Ｊ１をクロック入力、遅延回路２７が出力する遅延エッジ検出信号ＤＥＧをクリア入力として動作する３ビットの同期カウンタからなるカウント回路２８とを備え、カウント回路２８の出力（カウント値）Ｑ０〜Ｑ２を、ビット変換回路に供給するように構成されている。

なお、カウント回路２８は、カウント値が上限値（Ｑ０＝Ｑ１＝Ｑ２＝１、即ち‘７’）に達すると、以後、遅延エッジ検出信号ＤＥＧによって値がクリアされるまでの間、その上限値を保持（或いはカウント動作を停止）するように構成されている。また、遅延回路２７は、１ビット判定信号Ｊ１がハイレベルに変化するタイミングと、エッジ検出信号ＥＧがハイレベルになるタイミングが接近している場合に、カウント回路２８を確実に動作させるためのものであり、カウント値が確定してからクリアされるまでの時間は、ビット変換回路３０ｂにてカウント値を確実に認識できる時間が確保されるように設定される。

＜持続時間判定回路の動作＞
図１３は、持続時間判定回路２０ｂの動作例を示すタイミング図である。
図１３に示すように、カウント値Ｑ０〜Ｑ１が６以上を示す待機状態の時に、シリアル信号ＳＩがロウレベルに変化し、エッジ検出信号ＥＧのパルスが発生すると（時刻ｔ１１）、カウント値Ｑ０〜Ｑ１がクリアされると共に、充電電圧ＶＣも接地レベルにリセットされる。

その後、時間の経過と共に充電電圧ＶＣは増大して、基準電圧Ｖref1に達すると（時刻ｔ１２）、１ビット判定信号Ｊ１がハイレベルとなり、これによりカウント値Ｑ０〜Ｑ１がカウントアップされると共に充電電圧ＶＣがリセットされる。また、充電電圧ＶＣがリセットされることにより、１ビット判定信号Ｊ１がロウレベルに戻る。このため、１ビット判定信号Ｊ１はパルス状の信号となる。

その後、シリアル信号ＳＩが１ビット幅に相当する時間（単位時間の１倍）でハイレベルに変化すると（時刻ｔ１３）、カウント値Ｑ０〜Ｑ１がクリアされると共に、充電電圧ＶＣがリセットされる。この時、ビット変換回路３０ｂでは、エッジ検出信号ＥＧのタイミングで、このタイミングより遅延回路２７での遅延時間分だけ長く保持されるカウント値Ｑ０〜Ｑ２（ここでは１）を取り込む。

その後、シリアル信号ＳＩが４ビット幅に相当する時間（単位時間の４倍）でハイレベルに変化した時には（時刻ｔ１４）、基準電圧Ｖref1に達する毎にリセットされる充電電圧ＶＣは、時刻ｔ１３〜ｔ１４の間に、４回基準電圧Ｖref1に達しているため、カウント値Ｑ０〜Ｑ２は４になっており、この値が、ビット変換回路３０ｂに取り込まれると共に、カウント値Ｑ０〜Ｑ２のクリア，充電電圧ＶＣのリセットが行われる。

また、シリアル信号ＳＩがロウレベルからハイレベルに変化してから（時刻ｔ１５）、ハイレベルが保持され状態が継続し、充電電圧ＶＣが基準電圧Ｖref1に７回到達すると（ｔ１６）、以後、シリアル信号ＳＩのハイレベルが保持されている限り、カウント値Ｑ０〜Ｑ２も上限値である７のまま保持される。

＜ビット変換回路＞
図１２に戻り、ビット変換回路３０ｂには、シリアル信号ＳＩ，エッジ検出信号ＥＧの他、判定信号Ｊ２〜Ｊ５，ＪＷの代わりに、カウント回路２８のカウント値Ｑ０〜Ｑ２が入力される。そして、ビット変換回路３０ｂは、これらシリアル信号ＳＩ，エッジ検出信号ＥＧ，に基づいて、シリアル信号ＳＩを復号し、パラレルデータＰＯとして出力する。

以下、ビット変換回路３０ｂの動作により実現される処理の内容を、図１４に示すフローチャートに沿って説明する。
ビット変換回路３０ｂでは、まず、カウント値Ｑ０〜Ｑ２が６以上であるか否かによって、シリアル信号ＳＩを伝送する通信路が待機状態にあるか否かを判断する（Ｓ６１０）。

通信路ＬＮが待機状態であれば（Ｓ６１０：ＹＥＳ）、受信レジスタがクリア済みであるか否かを判断し（Ｓ６２０）、クリア済みであれば（Ｓ６２０：ＹＥＳ）、Ｓ６１０に戻る。

一方、受信レジスタがクリア済みでなければ（Ｓ６２０：ＮＯ）、受信レジスタの内容を、予め設定されたビット数（例えば８ビット）ずつ、パラレルデータＰＯとして出力し（Ｓ６３０）、その後、受信レジスタの内容と、ポインタの値をクリアして（Ｓ６４０）、Ｓ６１０に戻る。

先のＳ６１０にて、通信路は待機状態ではないと判断した場合は（Ｓ６１０：ＮＯ）、エッジ検出回路１０にてエッジが検出されたか否かを判断し（Ｓ６５０）、エッジが検出されていなければ（Ｓ６５０：ＮＯ）、Ｓ６１０に戻って、待機状態に変化するか、エッジが検出されるまで待機する。

一方、エッジが検出されると（Ｓ６５０：ＹＥＳ）、カウント値Ｑ０〜Ｑ２がクリアされる前に取り込んだカウント値Ｑ０〜Ｑ２を設定ビット数として記憶する（Ｓ６６０）。
そして、Ｓ６４０にて受信レジスタやポインタがクリアされた後に検出された最初のエッジであるか否かを判断し（Ｓ６７０）、最初のエッジであれば（Ｓ６７０：ＹＥＳ）、まだエッジ間隔の判定結果が得られていないため、そのままＳ６１０に戻る。

検出されたエッジが最初のエッジでなければ（Ｓ６７０：ＮＯ）、シリアル信号ＳＩの信号レベルを取得して、その反転値を設定ビット値として記憶する（Ｓ６８０）。
そして、設定ビット数だけ、設定ビット値を受信レジスタに書き込み（Ｓ６９０）、その設定ビット数だけポインタを進めて（Ｓ７００）、Ｓ６１０に戻る。

＜効果＞
以上説明したように復号回路１ｃによれば、持続時間判定回路２０ｂから供給されるカウント値Ｑ０〜Ｑ２を、そのままエッジ間隔のビット数として用いることができるため、ビット変換回路３０ｂの構成を簡略化することができる。

なお、本実施形態において、１ビット判定信号Ｊ１に基づいてクリア信号ＳＣを生成するＯＲゲート２４がリセット回路に相当する。
［第５実施形態］
次に第５実施形態の復号回路１ｄについて説明する。

＜全体構成＞
図１５は、復号回路１ｄの全体構成を示すブロック図である。
本実施形態の復号回路１ｄは、第４実施形態の復号回路１ｃとは、持続時間判定回路２０ｂの構成が異なるだけであるため、この相違点を中心に説明する。

図１５に示すように、持続時間判定回路２０ｃは、持続時間判定回路２０におけるものと同様の計時信号発生回路２１、遅延回路２７、カウント回路２８を備えている。
但し、ＯＲゲート２４が省略され、計時信号発生回路２１のスイッチ２１３は、エッジ検出信号ＥＧのみによって動作するように構成されている。

＜倍数判定回路＞
そして、持続時間判定回路２０ｃにおいて、倍数判定回路２６の代わりに設けられた倍数判定回路２９は、電源電圧ＶＤＤを分圧する一対の抵抗からなり基準電圧Ｖref1〜Ｖref6を発生させる６個の分圧回路２９１〜２９６と、基準電圧Ｖref1〜Ｖref6のいずれか一つを選択する選択回路２９７と、選択回路２９７で選択された基準電圧Ｖrefk（ｋ＝１，２，３，４，５，６）が反転入力端子に印加され、計時信号ＳＴが非反転入力端子に印加されたコンパレータ２９８とからなり、コンパレータ２９８の出力である判定信号Ｊｘを、カウント回路２８のクロックおよび選択回路２９７の選択信号として供給するように構成されている。

また、選択回路２９７は、判定信号Ｊｘがロウレベルからハイレベルに変化する毎に、値の小さい基準電圧Ｖref1から値の大きい基準電圧Ｖref6に向けて順番に設定を切り替えると共に、エッジ検出信号ＥＧがハイレベルになると、基準電圧Ｖref1に設定を初期化するように構成されている。

＜持続時間判定回路の動作＞
図１６は、持続時間判定回路２０ｃの動作例を示すタイミング図である。
図１６に示すように、カウント値Ｑ０〜Ｑ１が６を示す待機状態の時に、シリアル信号ＳＩがロウレベルに変化し、エッジ検出信号ＥＧのパルスが発生すると（時刻ｔ２１）、カウント値Ｑ０〜Ｑ１がクリアされると共に、充電電圧ＶＣも接地レベルにリセットされ、更に、選択回路２９７が基準電圧Ｖref1を選択する設定に初期化される。

その後、時間の経過と共に充電電圧ＶＣが増大して、基準電圧Ｖref1に達すると（時刻ｔ２２）、判定信号Ｊｘがハイレベルとなり、これによりカウント値Ｑ０〜Ｑ１がカウントアップされると共に、選択回路２９７の設定が、一つ大きい基準電圧Ｖref2に切り替わり、これに伴って判定信号Ｊｘはロウレベルに戻る。このため判定信号Ｊｘはパルス状の信号となる。

その後、シリアル信号ＳＩが１ビット幅に相当する時間（単位時間の１倍）でハイレベルに変化すると（時刻ｔ２３）、ビット変換回路３０ｂにカウント値Ｑ０〜Ｑ１が取り込まれると共に、充電電圧ＶＣのリセット、選択回路２９７の設定の初期化が行われ、更に、遅延回路２７での遅延時間だけ遅延したタイミングでカウント値Ｑ０〜Ｑ１がクリアされる。

その後、シリアル信号ＳＩが４ビット幅に相当する時間（単位時間の４倍）でハイレベルに変化した時には（時刻ｔ２４）、充電電圧ＶＣは、基準電圧Ｖref4を超える大きさとなっている。つまり、時刻ｔ２３〜ｔ２４の間に、充電電圧ＶＣが基準電圧Ｖref1，Ｖref2，Ｖref3，Ｖref4に達する毎に、パルス状の判定信号Ｊｘが出力されるため、カウント値Ｑ０〜Ｑ２は４になり、この値が、時刻ｔ２４にてビット変換回路３０ｂに取り込まれることになる。

また、シリアル信号ＳＩがロウレベルからハイレベルに変化してから（時刻ｔ２５）、ハイレベルが保持され状態が継続し、充電電圧ＶＣが基準電圧Ｖref6に到達すると（ｔ２６）、この時点でカウント値Ｑ０〜Ｑ２は６となり、以後、シリアル信号ＳＩのハイレベルが保持されている限り、カウント値Ｑ０〜Ｑ２は６のまま保持される。

＜効果＞
以上説明したように、復号回路１ｄによれば、判定の対象となるビット幅毎に、異なる基準電圧Ｖref1〜Ｖref6を用いて判定しているため、どのビット幅も安定した判定結果を得ることができる。

即ち、復号回路１ｃのように、基準電圧Ｖref1だけを用いてビット幅を判定する場合、基準電圧Ｖref1は、コンデンサ２１１を単位時間より所定時間だけ短い時間だけ連続充電した時に充電電圧ＶＣが達するような大きさに設定されているため、これを繰り返し用いるほど（即ち、エッジ間隔が広いほど）、所定時間分の誤差が蓄積されてしまい、判定信号Ｊｘがハイレベルになるタイミング、即ち、カウント値Ｑ０〜Ｑ２をカウントアップするタイミングがずれてしまうが、復号回路１ｄではこのような不都合を解消できるのである。

［他の実施形態］
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。

例えば、第１実施形態にて記載したノード１００〜１０７を構成する復号回路１は、第２〜第５実施形態の復号回路１ａ〜１ｄのいずれかに置き換えてもよい。
第３〜第５実施形態の復号回路１ｂ〜１ｄでは、設定ビット値をシリアル信号ＳＩの信号レベルを検出して設定する代わりに、第２実施形態の復号回路１ａの場合と同様に、待機状態における既知の信号レベルと、エッジの検出結果から設定するように構成してもよい。

第４および第５実施形態の復号回路１ｃ，１ｄでは、待機状態の時にも、計時信号発生回路２１が充電動作を行うように構成されているが、第２実施形態の復号回路１ａのように、ビット変換回路３０ｂから、待機状態を検出したことを示す信号を出力させ、その信号によって、待機状態の間は、ビット変換回路２１のスイッチ２１３を接地側に保持するように構成してもよい。

また、上記実施形態は、シリアル信号ＳＩにおいては６ビット以上同一レベルが継続することがないことを前提として、基準電圧Ｖrefkの数や、カウント回路２８のビット数を設定したが、これらの数は、シリアル信号ＳＩの規定に従って変化させてもよいことは言うまでもない。

１，１ａ〜１ｄ…復号回路 ２，２ａ…主処理回路 ３…トランシーバ ４…レシーバ ５…フレーム判定回路 ６…電源回路 ７，８…電源スイッチ １０…エッジ検出回路 ２０，２０ａ〜２０ｃ…持続時間判定回路 ２１…計時信号発生回路 ２２，２２ａ…倍数判定回路 ２３…ＳＲフリップフロップ回路 ２４…ＯＲゲート ２５，２６，２９…倍数判定回路 ２７…遅延回路 ２８…カウント回路 ３０，３０ａ，３０ｂ…ビット変換回路 １００〜１０７…ノード

Claims (10)

1. クロック信号に従って動作する動作モードである通常モードおよび前記クロック信号を止めることによって消費電力を低減する動作モードであるスリープモードを有するノードに適用され、前記スリープモード時に動作し、予め設定された単位時間を単位として信号レベルが変化する２値符号を用い、同一信号レベルがＮ（Ｎは３以上の整数）単位以上連続することがないように符号化されたシリアル信号の受信波形を復号する復号回路であって、
   前記シリアル信号のエッジを検出するエッジ検出回路と、
   前記エッジ検出回路にてエッジが検出される毎に値がリセットされ、且つ時間の経過と共に値が増大する計時信号を発生させる計時信号発生回路と、
   前記計時信号発生回路が発生させた計時信号を、予め設定された一または複数の判定閾値と比較することにより、前記エッジ検出回路にて検出されるエッジの間隔が前記単位時間の何倍に相当するかを判定する判定回路と、
   前記判定回路での判定対象となったエッジ間隔に対応する前記シリアル信号の信号レベルを取得するレベル取得回路と、
   前記判定回路により前記エッジの間隔が前記単位時間のＮ倍以上であると判定された状態を待機状態として、該待機状態の検出後に、前記エッジ検出回路にてエッジが検出されると、再び前記待機状態が検出されるまでの間、前記エッジ検出回路にてエッジが検出される毎に、前記レベル取得回路にて取得された信号レベルを有するビットデータを、前記判定回路で判定された倍数個だけ生成するビット変換回路と、
   を備え、前記ビット変換回路によって生成されるデータ列を復号データとして出力し、
   前記計時信号発生回路は、
   電荷を充放電可能な容量性素子と、
   前記容量性素子を一定電流で充電すると共に、前記エッジ検出回路にてエッジが検出される毎に充電電圧を初期電圧にリセットする充電回路と、
   を備え、前記容量性素子の充電電圧を、前記計時信号として出力することを特徴とする復号回路。
2. 前記判定回路は、
   前記単位時間のｋ（２≦ｋ≦Ｎ，ｋは整数）倍に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさにそれぞれ設定されたＮ−１個の判定閾値を生成する判定閾値生成回路と、
   前記判定閾値生成回路にて生成された各判定閾値と、前記計時信号の信号レベルとを大小比較する比較回路と、
   からなることを特徴とする請求項１に記載の復号回路。
3. 前記比較回路は、前記計時信号の信号レベルを、前記判定閾値生成回路で生成されるＮ−１個の判定閾値と個別に大小比較するＮ−１個の比較器からなることを特徴とする請求項２に記載の復号回路。
4. 前記比較回路は、
   前記判定閾値生成回路にて生成されたＮ−１個の判定閾値のいずれか一つを選択して出力する選択回路と、
   前記選択回路の出力と前記計時信号の信号レベルとを大小比較する単一の比較器と、
   からなることを特徴とする請求項２に記載の復号回路。
5. 前記判定回路は、
   前記単位時間に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさに設定された判定閾値を発生させる判定閾値生成回路と、
   前記判定閾値生成回路にて生成された判定閾値と前記計時信号の信号レベルとを大小比較する比較回路と、
   該比較回路により、前記計時信号の信号レベルが判定閾値より大きいと判定されると、前記計時信号発生回路が発生させる計時信号の値をリセットするリセット回路と、
   前記計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントし、前記エッジ検出回路にてエッジが検出される毎にカウント値がリセットされるカウンタと、
   を備え、前記エッジ検出回路にて検出されたエッジによりリセットされる前の前記カウンタのカウント値を、判定結果の倍数として出力することを特徴とする請求項１に記載の
   復号回路。
6. 前記判定回路は、
   前記単位時間のｋ（１≦ｋ≦Ｎ）倍に相当する期間だけ前記エッジ間隔が継続した時の前記計時信号の信号レベルの大きさにそれぞれ設定されたＮ個の判定閾値を生成する判定閾値生成回路と、
   前記判定閾値生成回路にて生成されたＮ個の判定閾値のうち、いずれか一つを選択して出力する選択回路と、
   前記選択回路の出力と前記計時信号の信号レベルとを大小比較する単一の比較器と、
   前記計時信号の信号レベルが判定閾値より大きいと判定された回数をカウントし、前記エッジ検出回路にてエッジが検出される毎にカウント値がリセットされるカウンタと、
   を備え、
   前記選択回路は、前記比較器にて選択回路の出力より計時信号の信号レベルの方が大きいと判定される毎に、値の小さい方から順に選択するように設定を切り替えると共に、前記エッジ検出回路にてエッジが検出される毎に選択の設定をリセットし、
   前記エッジ検出回路にて検出されたエッジによりリセットされる前の前記カウンタのカウント値を、判定結果の倍数として出力することを特徴とする請求項１に記載の復号回路。
7. 前記レベル取得回路は、前記エッジ検出回路にてエッジが検出された後、前記単位時間が経過するまでの間に検出した前記シリアル信号の信号レベルの反転値を、前記判定対象となったエッジ間隔での信号レベルとして取得することを特徴とする請求項１乃至請求項６のいずれか一項に記載の復号回路。
8. 前記レベル取得回路は、前記待機状態が検出されると予め設定された待機信号レベルに初期化され、且つ、前記待機状態から非待機状態への変化後は前記エッジ検出回路にてエッジが検出される毎に信号レベルが反転するように設定された記憶信号レベルを、前記判定対象となったエッジ間隔の信号レベルとして取得することを特徴とする請求項１乃至請求項６のいずれいか一項に記載の復号回路。
9. ２値符号を用いて通信を行う通信路からシリアル信号を受信するレシーバと、
   前記レシーバを介して受信した信号を復号する請求項１乃至請求項８のいずれか一項に記載の復号回路と、
   前記復号回路にて復号されたデータ列が、予め設定されたコマンドを表している場合に、該コマンドに対応付けられた特定処理を実行する処理実行手段と、
   を備えることを特徴とするノード。
10. 前記特定処理は、前記通信路を介した通信を停止して消費電力を抑制するための動作モードであるスリープモードから、前記通信路を介した通信を実行可能な動作モードである通常モードに遷移するための処理であることを特徴とする請求項９に記載のノード。

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