JP5505203B2 - 通信システム、トランシーバ、ノード - Google Patents

Description

本発明は、スリープ／ウェイクアップ機能を有するノードによって構成された通信ネットワークに関し、特に、スリープ中のノードを個別に起動する技術に関する。

従来、車両に搭載された複数のノード間の通信を実現する車載ＬＡＮのプロトコルとして、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）が標準化されている（ＩＳＯ１１８９８−１）。

ＣＡＮでは、通信路上の信号レベルとして、ドミナントとレセッシブとが定義されており、いずれか一つのノードでもドミナントの信号を出力した場合には、通信路上の信号レベルはドミナントとなるようにされている。

また、通信路を介して受信した信号からクロック誤差補正を可能とするために、同一の信号レベルが５ビット継続すると、反転した信号レベルを有するスタッフビットを挿入することも規定されている。

更に、ＣＡＮでは、スリープ／ウェイクアップ機能を有する物理層も定義（ＩＳＯ１１８９８−５）されている。具体的には、省電力のために通信機能を停止させる動作モードであるスリープモードにあるノードは、通信路上でドミナントを検出するとウェイクアップして、通信機能を利用可能な動作モードである通常モードに遷移するように規定されている。

ところで、このようなウェイクアップ／スリープ機能を有する通信システムでは、スリープモードにあるノード（以下、休止ノードという）がある場合に、休止ノードをスリープ状態にしたまま、通常時の動作モードである通常モードにあるノード（以下、起動ノードという）同士でだけで通信を行ったり、必要なノードだけを選択的にウェイクアップしたりするという使い方をすることができないという問題があった。

即ち、通信を行うということは、通信路上にドミナントが現れることを意味するため、起動ノード同士が通信を行うと、全ての休止ノードが起動してしまうからである。
これに対して、休止ノードのトランシーバにバスを監視させ、バスがアイドル状態ではないことをトランシーバが検出すると、受信したフレームを解析するプロトコルコントローラを限定的に起動（電源供給を再開）し、プロトコルコントローラが、受信したフレームが自ノードをウェイクアップさせるためのフレームであるとプロトコルコントローラが判断した場合に、ＥＣＵ全体を起動（ウェイクアップ）する技術が記載されている（例えば、特許文献１参照）。

特開２００５−５２９３９３号公報

ところで、プロトコルコントローラでは、フレームを構成する各ビットを個別に識別しなければならないため、通常、その動作のためには、高精度なクロック源からクロックの供給を受けることが必要となる。つまり、プロトコルコントローラを起動するには、高精度なクロック源も同時に起動しなければならない。

そして、起動ノードと休止ノードとが混在する状況において、起動ノード間の通信（即ち、バスの非アイドル状態）が継続していると、その間、休止ノードでは、プロトコルコントローラや高精度なクロック源が動作し続けることになり、休止ノードである（ＥＣＵとしては機能していない）にも関わらず、無視できない電力を消費し続けてしまうことになるという問題があった。

本発明は、上記問題点を解決するために、スリープモードにあるノードを個別にウェイクアップすることが可能な通信システムにおいて、スリープモードにあるノードの消費電力を増大させることなく、自ノードに対する起動用フレームを識別できるようにすることを目的とする。

上記目的を達成するためになされた本発明の通信システムは、通信路に接続されたノード間の通信にＮＲＺ（Non Return to Zero）符号を用い、ノードは、通信路においてレセッシブ（劣位な信号レベル）が予め設定された期間以上継続した場合をアイドル状態として、通信路の信号レベルがアイドル状態の後にドミナント（優位な信号レベル）に変化すると、これをフレームの先頭として認識すると共に、通信路を介した通信を停止して低消費電力状態にする動作モードであるスリープモードの時に、所定の起動フレームが通信路に送出されると、通信路を介した通信を実行可能な動作モードである通常モードに遷移するように構成されている。

また、本発明の通信システムで用いられる起動フレームは、レセッシブからドミナントに変化するエッジを注目エッジとして、該注目エッジがフレームの先頭を含めて少なくとも３回発生し、且つ、該注目エッジの発生間隔の比（例えば、１番目から２番目の間隔と２番目から３番目の間隔との比）が予め設定された比率である起動比となるようにビットパタンが設定される起動パタン領域と、起動対象となるノードを指定するためのビットパタンが設定される指定パタン領域とを有する。

そして、本発明の通信システムを構成するノードは、通信路に送出されたフレームの起動パタン領域で検出される注目エッジの発生間隔の比が起動比となり、且つ、該フレームの指定パタン領域で検出されるビットパタンが自ノードを指定するために予め割り当てられた割当パタンである場合に、該フレームを起動フレームとして認識する。

このように構成された本発明の通信システムでは、通信路上のフレームが特異なパタン（ここでは注目エッジの発生間隔が特異となるパタン）を有しているか否かを判定することによって、フレームを構成する個々のビットを解釈（デコード）することなく、起動フレームであるか否かを識別する。

従って、本発明の通信システムによれば、スリープモードにあるノードが起動フレームを受信したか否かを判定する際に、プロトコルコントローラや高精度なクロック源を動作させる必要がないため、スリープモードにあるノードの消費電力を大幅に削減することができる。

また、起動フレームを受信した全てのノードを無条件に起動するのではなく、指定パタン領域で検出されるビットパタンにより指定されたノードのみを起動するため、起動する必要のないノードが無駄に起動すること、ひいては当該通信システム全体としての消費電力を削減することができる。

ところで、起動パタン領域は、例えば、注目エッジの発生間隔が最短となるビットパタンと、注目エッジの発生間隔がフレーム生成規則で許容された最長となるビットパタンとを含むように設定されていてもよい。この場合、ノードは、最短の発生間隔と、最長の発生間隔との比を起動比とすればよい。

そして、フレーム生成規則の一つに、同一の信号レベルがＮ（Ｎは２以上の整数）ビット連続した場合に逆の信号レベルを有するスタッフビットを挿入するという規則がある場合、起動比は、１：ＮまたはＮ：１に設定すればよい。

即ち、レセッシブを「１」、ドミナントを「０」とした場合、注目エッジの発生間隔が最短となるビットパタンは「０１」であり（但し、「０１」の前はレセッシブ、後はドミナントになっているものとする）、注目エッジの発生間隔は２ビット分の間隔となる。一方、スタッフビットで、同一の信号レベルがＮビットに制限されている場合、注目エッジの発生間隔が最長となるビットパタンは、規則に従って挿入されるスタッフビットも含めて、「０」がＮビット連続した後に「１」がＮビット連続するパタンであり、注目エッジの発生間隔は２Ｎビットとなる。従って、この二つのビットパタンから、起動比は１：ＮまたはＮ：１になるのである。

本発明の通信システムにおいて、指定パタン領域は、複数ビットからなる単位ブロック毎に符号化されていることが望ましい。この場合、単位ブロック単位で処理を行えばよいいため、複数ビットがＭビットである場合、クロックを用いてデコードするとしても、通常のプロトコルコントローラに必要なクロックの１／Ｍの精度があれば処理が可能となる。

また、この場合、単位ブロックを３ビット以上で構成し、デューティ比の異なる２種類の符号パタンによって１ビットの情報を表すようにしてもよい。具体的には、単位ブロックが３ビットの場合は「００１」「０１１」、４ビットの場合は「０００１」「１１１０」等とすることが考えられる。

また、本発明の通信システムにおいて、通信路における通信プロトコルとして、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）を用いる場合、ＣＡＮにおけるデータフレームのＳＯＦおよびアービトレーションフィールドを起動パタン領域として使用し、ＣＡＮのデータフレームのデータフィールドを前記指定パタン領域として使用すればよい。

次に、請求項７に記載された本発明のトランシーバは、ＮＲＺ符号を用いて通信を行う通信路に接続され、通信路を介した通信を停止して消費電力を抑制するための動作モードであるスリープモードの時に、所定の起動フレームが通信路に送出されると、通信路を介した通信を実行可能な動作モードである通常モードに遷移するように構成されたノードにおいて、通信路を介した信号を送受信するために使用される。

また、本発明のトランシーバでは、アイドル状態判定手段が、通信路において劣位な信号レベルであるレセッシブが予め設定された期間以上継続している状態をアイドル状態として、通信路がアイドル状態にあるか否かを判定すると共に、エッジ検出手段が、通信路の信号レベルがレセッシブからドミナントに変化するエッジである注目エッジを検出する。

そして、エッジ間隔判定手段が、アイドル状態判定手段での判定結果からアイドル状態から非アイドル状態への変化が検出されると、これをフレームの先頭として、エッジ検出手段で検出されるフレームの先頭を含む少なくとも３個の注目エッジに基づき、該注目エッジの発生間隔の比が、予め設定された起動比と一致するか否かを判定する。

また、復号手段が、エッジ間隔判定手段により、注目エッジの発生間隔の比が起動比と一致すると判定された場合、フレームの指定パタン領域に示された符号パタンを復号し、比較手段が、復号手段での復号結果が予め設定された割当パタンと一致する場合に、起動フレームを受信したことを示すウェイクアップ信号を出力する。

このように構成された本発明のトランシーバは、上述した本発明の通信システムにおけるノードを構成する際に好適に用いることができる。
ところで、エッジ間隔判定手段は、例えば、次のように構成することができる。

第１の充放電回路が、アイドル状態判定手段での判定結果が非アイドル状態である場合に動作し、一定の大きさの正極性の充電電流または一定の大きさの負極性の充電電流を、エッジ検出回路にて注目エッジが検出される毎に交互に切り替えて第１の容量性素子に供給することで該第１の容量性素子を充放電する。

そして、第１の判定回路が、充放電回路の動作開始後、２個目の注目エッジがエッジ検出回路によって検出されたタイミングで、第１の容量性素子の充電電圧と、起動比に相当する閾値電圧とを比較することによって、注目エッジの発生間隔の比が起動比と一致するか否かを判定する。

但し、起動比をＡ：Ｂとして、フレームの先頭から１個目の注目エッジの間（以下「前半期間」という）に前記充放電回路が供給する充電電流と１個目の注目エッジから２個目の注目エッジの間（以下「後半期間」という）に充放電回路が供給する充電電流の大きさの比がＢ：Ａに設定されている。

つまり、一定の大きさの充電電流で容量性素子を充電した場合、容量性素子の充電電圧は、充電時間（注目エッジの発生間隔）に比例した大きさとなる。そして、起動比がＡ：Ｂということは、前半期間と後半期間との比がＡ：Ｂということであり、また、前半期間の充電電流の大きさをＩＡ、後半期間の充電電流の大きさをＩＢ、第１の容量性素子の容量をＣとすると、前半期間における第１の容量性素子の充電電圧の変化量ΔＶＡ、および後半期間における第１の容量性素子の充電電圧の変化量ΔＶＢは、次式のようになる。

ＶＡ＝Ｃ×ＩＡ×Ａ （１）
ＶＢ＝Ｃ×ＩＢ×Ｂ （２）
なお、本発明では、充電電流を、ＩＡ：ＩＢ＝Ｂ：Ａに設定することから、充電電流ＩＡ，ＩＢの関係は、次式で表される。

ＩＢ＝（Ａ／Ｂ）×ＩＡ （３）
この（３）式を（２）式に代入して変形すると、ΔＶＢ＝Ｃ×ＩＡ×Ａ＝ΔＶＡとなる。 つまり、第１容量性素子の充電開始時の電圧と、２回目の注目エッジが検出された時の電圧とが一致していれば、注目エッジの発生間隔の比と起動比とが一致していると判定することができる。

なお、ここで言う一致とは、必ずしも厳密に一致していることを指すものではなく、充放電回路や第１の容量性素子の精度から決まる許容範囲内で一致していればよい。
ところで、本発明のトランシーバの復号手段での復号の対象となる符号パタンが、注目エッジで区切られた複数ビットで構成され、且つデューティ比が異なる２種類のパタンからなる場合、復号手段は、例えば、次のように構成することができる。

即ち、第２の充放電回路が、一定の大きさの正極性の充電電流または一定の大きさの負極性の充電電流を、通信路の信号レベルが変化する毎に交互に切り替えて第２の容量性素子に供給することで該第２の容量性素子を充放電すると共に、エッジ検出回路にて注目エッジが検出される毎に、第２の容量性素子の充電電圧を初期電圧にリセットする。

そして、第２の判定回路が、エッジ検出回路が注目エッジを検出する毎に、充放電回路がリセットする前の第２の容量性素子の充電電圧が、予め設定された閾値より大きいか否かによって、符号パタンが０，１のいずれに該当するかを判定する。

つまり、正極性の充電電流と負極性の充電電流の大きさが同じである場合、注目エッジで区切られた期間（単位ブロック）での符号パタンのデューティ比が５０％であれば、期間の終了時における第２の容量性素子の充電電圧は初期電圧と一致するため、デューティ比が５０％以外に設定されていれば、第２の判定手段により、０，１のいずれかに判定すること、即ち、デューティ信号を復号することができるのである。

また、本発明のトランシーバにおいて、復号手段は、次のように構成されていてもよい。
即ち、クロック生成回路が、通信路上の信号に基づき、受信したフレームに同期したクロックを生成し、デコーダ回路が、クロック生成回路にて生成されたクロックを用いて、符号パタンを復号する。

つまり、符号パタンは複数ビットからなるため、デコーダ回路は、通常のプロトコルコントローラを動作させるクロックより、精度の低いクロックで動作させることができるため、クロック生成回路として、安価で消費電力の低いものを用いることができる。

次に、請求項１２に記載された本発明のノードは、請求項７乃至請求項１１のいずれか１項に記載のトランシーバを備えている。そして、通信制御手段が、トランシーバを介して信号を送受信し、動作モード遷移手段が、動作モードが通常モードの時に、予め設定されたスリープ条件が満たされると、動作モードをスリープモードに遷移させ、動作モードがスリープモードの時に、トランシーバからウェイクアップ信号が出力されると、動作モードを通常モードに復帰させる。

このように構成された本発明のノードは、上述した本発明の通信システムを構成するノードとして好適に用いることができる。

実施形態の通信システムの構成を示すブロック図。 通信システムにおけるデータフレームの構成を示す説明図。 トランシーバの概略構成を示す一部回路図を含んだブロック図。 アイドル検出回路の構成を示す回路図およびその動作を示すタイミング図。 エッジ検出回路の構成を示す回路図およびその動作を示すタイミング図。 エッジ間隔判定回路の構成を示す回路図。 起動フレーム受信時におけるエッジ間隔判定回路の動作を示すタイミング図。 非起動フレーム受信時におけるエッジ間隔判定回路の動作を示すタイミング図。 デューティ比デコーダの構成を示す回路図およびその動作を示すタイミング図。 データ比較回路の構成を示す回路図。 データ比較回路の動作を示すタイミング図。 起動フレーム検出部の他の構成例を示すブロック図。

以下に本発明の実施形態を図面と共に説明する。
［全体構成］
図１は、通信プロトコルとしてＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）が用いられた車載用の通信システム１の構成を示すブロック図である。

図１に示すように、通信システム１は、車両に搭載された複数の電子制御ユニット１０ａ，１０ｂ，１０ｃ，…を、共通の通信路ＬＮを介して相互に通信可能となるように接続することで構成され、これら電子制御ユニット１０ａ，１０ｂ，１０ｃ，…のそれぞれがノードとして機能するようにされている。以下では、電子制御ユニットをＥＣＵとよび、また、ＥＣＵ１０ａ，１０ｂ，１０ｃ，１０ｄ…を、特に区別しなでいずれか一つを指す場合はＥＣＵ１０と表記する。

このうち、通信路ＬＮは一対のバスＣＡＮＨ，ＣＡＮＬで構成され、その両端は、図示しない終端抵抗によってそれぞれ終端されている。そして、通信路ＬＮでは、両バスＣＡＮＨ，ＣＡＮＬ間の電位差によって、通信路ＬＮにおいて優位な信号レベルであるドミナント（例えば０）または通信路ＬＮにおいて劣位な信号レベルであるレセッシブ（例えば１）を表現した差動信号によってＮＲＺ符号が伝送される。

ＥＣＵ１０ａ，１０ｂ，１０ｃ，１０ｄ…としては、具体的には、エンジン制御を司るエンジンＥＣＵ、ブレーキ制御を司るブレーキＥＣＵ、ステアリング制御を司るステアリングＥＣＵ、サスペンション制御を司るサスペンションＥＣＵ、ライトのオン／オフを制御するＥＣＵ等、種々の電子制御装置を挙げることができる。なお、図１では、ＥＣＵ１０を、４つだけ図示しているが、通信システム１を構成するＥＣＵ１０の数がこれに限定されないことは言うまでもない。

また、ＥＣＵ１０の一つ（ここではＥＣＵ１０ｂ）には、通信システム１全体を起動するトリガとなる外部イベントが図示しない車載装置から入力されるように構成されている。

なお、外部イベントは、例えば、車両のドアが開閉操作された時に発生させてもよいし、通信システム１の起動のために設けられたスイッチが操作された時に発生させてもよい。

更に、ＥＣＵ１０は、制御対象を制御する際の通常の動作モードである通常モードと、通信を停止して消費電力を抑えるための動作モードであるスリープモードとで遷移するように構成されている。

［フレームフォーマット］
ここで、図２は、通信システム１においてデータの送受信に使用するデータフレームの構成を示す説明図である。

図２に示すように、データフレームは、１ビットのスタートオブフレーム（ＳＯＦ）、１１ビットのアイデンティファイア（ＩＤ）と１ビットのＲＴＲビットで構成されたアービトレーションフィールド、各１ビットのＩＤＥビット，予約ビット（ｒＯ）と４ビットのデータ長コード（ＤＬＣ）からなるコントロールフィールド、０〜６４ビット（即ち０〜８バイト）のデータからなるデータフィールド、１５ビットのＣＲＣシーケンスと１ビットのＣＲＣデリミタからなるＣＲＣフィールド、各１ビットのＡＣＫスロットとＡＣＫデリミタからなるＡＣＫフィールド、７ビットのエンドオブフレーム（ＥＯＦ）により構成されている。

なお、標準フォーマットのデータフレームでは、図中太線で示すように、ＳＯＦ，ＲＴＲビット，ＩＤＥビット，ｒ０は常にドミナントとなり、ＣＲＣデリミタ，ＡＣＫデリミタ，ＥＯＦは常にレセッシブとなる。

そして、フレームを送信する際には、先行するフレームのＥＯＦの後に挿入される３ビットのレセッシブで構成されたインターミッション（図示せず）の次のビットから送信を開始するように規定されている。また、フレーム中では、同一信号レベルがＮ（ここではＮ＝５）ビット連続すると、反転した信号レベルを有するスタッフビットを挿入するように規定されている。

［起動フレーム］
また、通信システム１では、動作モードがスリープモードにあるＥＣＵ１０を起動（ウェイクアップ）する時に使用する起動フレームとして、ＩＤを０ｘ４１Ｅまたは０ｘ４１Ｆに設定したデータフレームを使用する。つまり、これらのＩＤは、動作モードが通常モードにあるＥＣＵ１０同士の通信での使用が禁止されることになる。

なお、起動フレーム用のＩＤを、ＳＯＦおよびスタッフビットを含めたビットパタンで表すと、＜０＞１０００００（１）１１１１（０）Ｘとなる。なお、＜０＞がＳＯＦ、（０）（１）がスタッフビットを表し、‘Ｘ’は、ＩＤ＝０ｘ４１Ｅの場合は‘０’、ＩＤ＝０ｘ４１Ｆの場合は‘１’である。つまり、このビットパタンは、レセッシブからドミナントに変化するエッジである注目エッジが、フレームの先頭を含めて３回発生し、しかも、ＣＡＮのフレーム生成規則に従った場合に、注目エッジの間隔が最短（２ビット）となるパタン（１番目の注目エッジと２番目の注目エッジとの間のパタン）と、最長（１０ビット）となるパタン（２番目の注目エッジと３番目の注目エッジとの間のパタン）がいずれも含まれるように設定されている。

また、起動フレームでは、データフィールドに、起動するＥＣＵ１０を個別に指定するための指定パタンが設定される。この指定パタンは、４ビットを単位ブロックとして、この単位ブロック毎に所定の符号パタンを用いて１ビットの値を表す。具体的には、データ‘０’を、指定パタン「０１１１」で表し、データ‘１’を指定パタン「０００１」で表すものとする。つまり、デューティ比が異なる２種類の符号パタンによって１ビットを表すように設定される。

なお、起動フレームのデータ長コード（ＤＬＣ）は、そのＤＬＣ領域の末尾が必ずレセッシブとなり、コントロールフィールドとデータフィールドとの境界（即ち、最初の単位ブロックの先頭）で、必ずレセッシブからドミナントへの変化が検出されるように奇数に設定される。

つまり、指定コードのコード長（単位ブロックの数）は、データ長をｐとして、ｐ（バイト）×８（１バイトのビット数）／４（単位ブロックのビット数）となるため、具体的には２（ｐ＝１の場合），６（ｐ＝３の場合），１０（ｐ＝５の場合）等から選択されることになる。

［ＥＣＵ］
図１に戻り、ＥＣＵ１０は、自動車の各部を制御するための制御処理や他のＥＣＵと通信を行うための処理を実行するマイクロコンピュータ（以下「マイコン」という）１１と、通信路ＬＮに接続されて、マイコン１１から与えられるデータ（送信フレーム）ＴｘＤを通信路ＬＮに出力すると共に、通信路ＬＮ上のデータ（受信フレーム）ＲｘＤを受信してマイコン１１に入力するトランシーバ１２と、マイコン１１やトランシーバ１２に電源供給を行う電源回路１３とを備えている。また、マイコン１１は、トランシーバ１２の動作を切り替えるスタンバイ信号ＳＴＢをトランシーバ１２に供給し、トランシーバ１２は、通信路ＬＮを介して起動フレームを受信したことを示すウェイクアップ信号ＷＵまたはＷＡをマイコン１１に供給するように構成されている。

なお、二つのウェイクアップ信号ＷＵ，ＷＡのうち、ウェイクアップ信号ＷＡは、通信路ＬＮにフレームが送出された時には必ず起動する必要があるＥＣＵ１０（例えば、車載ＬＡＮを監視する機能を有するＥＣＵや、ＬＡＮ同士を接続するゲートウェイ機能を有したＥＣＵ等）で使用され、以下では、無差別ウェイクアップ信号とも称する。また、ウェイクアップ信号ＷＵは、自ＥＣＵを指定する指定パタンが設定された起動フレームを受信した場合だけウェイクアップすればよいＥＣＵ１０で使用され、以下では、個別ウェイクアップ信号とも称する。

なお、図１に示したＥＣＵ１０の構成は、いずれのＥＣＵ１０においても共通であり、各ＥＣＵ１０は、上記構成以外に、それぞれのＥＣＵ１０に個別に割り当てられた機能を実現するための構成を備えている。

［マイコン］
マイコン１１は、ＣＰＵ，ＲＯＭ，ＲＡＭ，ＩＯポート等からなるマイコンにおける周知の構成の他、ＣＡＮプロトコルに従って、フレームの送受信や、どのフレームを優先的に処理するかを決定する調停制御や、通信エラー処理等を実行するＣＡＮコントローラ１４を備えている。

また、マイコン１１は、ＣＰＵやＣＡＮコントローラ１４を動作させるための動作クロックを生成するクロック回路（図示せず）を備えており、クロック回路への電源供給を遮断することで、クロック回路の動作（ひいてはＣＰＵ自身の動作）を停止させることができるように構成されている。このクロック回路が動作している時の動作モードが通常モードとなり、クロック回路が動作を停止している時の動作モードがスリープモードとなる。

更に、マイコン１１は、動作モードが通常モードであれば、スタンバイ信号ＳＴＢを非アクティブに設定し、スリープモードであれば、スタンバイ信号をアクティブに設定する。

そして、マイコン１１は、動作モードが通常モードの時に、自身に割り当てられた各種制御を実行し、その実行中に、予め定められたスリープ条件が成立すると、スリープ処理を実行する。

このスリープ処理では、スタンバイ信号ＳＴＢをアクティブに切り替えることで、トランシーバ１２の通信機能を停止させ、トランシーバ１２の起動フレーム監視機能を動作させた後、クロック回路への電源供給を遮断して、マイコン１１自身を停止させることにより、動作モードをスリープモードに遷移させる。

また、マイコン１１は、スリープモードの時に、トランシーバ１２からのウェイクアップ信号ＷＵ（またはＷＡ）がアクティブ（本実施形態ではハイレベル）になると、クロック回路が起動するように構成されている。そして、クロック回路が起動することにより、ＣＰＵが動作を開始してウェイクアップ処理を実行する。

このウェイクアップ処理では、スタンバイ信号ＳＴＢを非アクティブに切り替えることで、トランシーバ１２の起動フレーム監視機能を停止させ、トランシーバ１２の通信機能を動作させる。これにより、ＥＣＵ１０の動作モードが通常モードに遷移する。

また、他のＥＣＵをウェイクアップさせる機能を有したＥＣＵ１０では、動作モードが通常モードの時に予め定められた起動条件が成立すると、起動対象となるＥＣＵの指定パタンを設定した起動フレームを送信することで、起動対象のＥＣＵを起動（ウェイクアップ）させる。なお、動作モードがスリープモードにあるＥＣＵ１０ｂが外部イベント（起動条件の一つ）を受け付けた場合、マイコン１１では、ウェイクアップ信号ＷＵ（またはＷＡ）がアクティブになった場合と同様に、クロック回路が起動し、上述のウェイクアップ処理を実行後に、起動フレームを送信する。

［トランシーバ］
図３は、トランシーバの概略構成を示す一部回路図を含んだブロック図である。
図３に示すようにトランシーバ１２は、通信路ＬＮを構成する一方のバスＣＡＮＨと電源ＶＣＣとを接続する経路を導通／遮断するバス駆動用のトランジスタＴＲ１と、通信路ＬＮを構成する他方のバスＣＡＮＬとグランドＧＮＤとを接続する経路を導通／遮断するバス駆動用のトランジスタＴＲ２と、ＣＡＮコントローラから入力される送信データＴｘＤの信号レベルに従って、トランジスタＴＲ１，ＴＲ２を同時にオン，オフするドライバ１５とを備えている。なお、各トランジスタＴＲ１，ＴＲ２のバスＣＡＮＨ，ＣＡＮＬとの接続端には、トランジスタＴＲ１，ＴＲ２を保護するためのダイオードＤ１，Ｄ２がそれぞれ接続されている。

また、トランシーバ１２は、バスＣＡＮＨ，ＣＡＮＬの信号レベル（即ち、差動信号の信号レベル）を比較し、その比較結果を、ＣＡＮコントローラ１４に供給する受信データＲｘＤとして出力するする第１コンパレータＣＰ１、およびバスＣＡＮＨ，ＣＡＮＬの信号レベルを比較し、その比較結果を受信信号Ｒslとして出力する第２コンパレータＣＰ２からなるレシーバ１６とを備えている。ちなみにこれらコンパレータ（ＣＰ１、ＣＰ２）は、ＣＡＮＨとＣＡＮＬの信号レベル差（電位差）が仕様で定められている値（本実施形態では、０．５Ｖ）以上有るか否かを比較してその結果を出力するものである。

更に、トランシーバ１２は、第２コンパレータＣＰ２からの受信信号Ｒslに基づき、予め指定された起動フレームを検出するとウェイクアップ信号ＷＵ，ＷＡをマイコン１１に出力する起動フレーム検出部１７と、マイコン１１からのスタンバイ信号ＳＴＢに従って、ドライバ１５，レシーバ１６，起動フレーム検出部１７への電源供給を許可または禁止することで、これら各部の動作を制御するウェイクアップ制御部１８とを備えている。

なお、送信データＴｘＤおよびスタンバイ信号ＳＴＢの信号線は、それぞれ抵抗Ｒ１，Ｒ２を介して電源電圧ＶＣＣにプルアップされている。つまり、ＥＣＵ１０がスリープモードとなり、マイコン１１の動作が停止した時に、トランシーバ１２に入力される送信データＴｘＤが「１」に、スタンバイ信号ＳＴＢがアクティブレベルに固定されるように設定されている。

また、バスＣＡＮＨ，ＣＡＮＬは、それぞれ、トランジスタＴＲ１，ＴＲ２がオフの時に、図示しない周知の終端抵抗によって信号レベル差が発生しない。すなわちレセッシブの状態となる。

そしてドライバ１５は、送信データＴｘＤが「１」の時には、トランジスタＴＲ１，ＴＲ２をいずれもオフし、送信データＴｘＤが「０」の時には、トランジスタＴＲ１，ＴＲ２をいずれもオンする。つまり、通信路ＬＮ上の差動信号の信号レベルは、送信データＴｘＤが「１」の時に０Ｖ（レセッシブ）となり、送信データＴｘＤが「０」の時に２Ｖ（ドミナント）となるようにされている。

レシーバ１６を構成する第１コンパレータＣＰ１および第２コンパレータＣＰ２は、ウェイクアップ制御部１８からの指示に従って、いずれか一方が動作するように構成されている。また、第１コンパレータＣＰ１は、差動信号の信号波形を正確に再現できるように、動作速度の速い（消費電力が比較的大きい）素子を用いて構成され、一方、第２コンパレータＣＰ２は、消費電力の小さい素子を用いて構成されている。

ウェイクアップ制御部１８は、スタンバイ信号ＳＴＢが非アクティブレベル（動作モードが通常モード）の場合は、ドライバ１５およびレシーバ１６の第１コンパレータＣＰ１に対する電源供給を許可することで、通信路ＬＮを介して他のＥＣＵ１０と通信する通信機能を動作させる共に、レシーバ１６の第２コンパレータＣＰ２および起動フレーム検出部１７に対する電源供給を禁止することにより、起動フレームを検出する起動フレーム監視機能を停止させる。

また、ウェイクアップ制御部１８は、スタンバイ信号ＳＴＢがアクティブレベル（動作モードがスリープモード）の場合は、逆に、ドライバ１５およびレシーバ１６の第１コンパレータＣＰ１に対する電源供給を禁止することで、通信機能を停止させると共に、レシーバ１６の第２コンパレータＣＰ２および起動フレーム検出部１７に対する電源供給を許可することで、起動フレーム監視機能を動作させる。

［起動フレーム検出部］
起動フレーム検出部１７は、図３（ｂ）に示すように、第２コンパレータＣＰ２からの受信信号Ｒslに基づいて、通信路ＬＮがアイドル状態にある場合にハイレベルとなるアイドル検出信号ＤＴidleを生成するアイドル検出回路２４と、受信信号Ｒslに基づいて、受信信号Ｒslがレセッシブからドミナントに変化するエッジ（以下「注目エッジ」と称する）が検出されたタイミングを表すエッジ検出信号ＥＤを生成するエッジ検出回路２５と、アイドル検出信号ＤＴidleがハイレベルからロウレベルに変化した場合、即ち、通信路ＬＮに送出されたフレームの先頭を検出した場合に、エッジ検出信号ＥＤから特定される注目エッジの発生間隔が、予め設定された比率である起動比（本実施形態では１：５）になっている場合にアクティブレベルとなる無差別ウェイクアップ信号ＷＡを生成するエッジ間隔判定回路２６とを備えている。

また、起動フレーム検出部１７は、受信信号Ｒsl，エッジ検出信号ＥＤに基づき、受信したフレーム中の所定領域の信号をデューティ信号としてデコードすることで復号データＤdcを生成するデューティ比デコーダ２７と、エッジ間隔判定回路２６にて生成された無差別ウェイクアップ信号ＷＡがアクティブレベルの時に、エッジ検出信号ＥＤおよび復号データＤdcに基づいて、復号データＤdcが当該ＥＣＵに割り当てられた起動コードと一致した場合にアクティブレベルとなる個別ウェイクアップ信号ＷＵを生成するデータ比較回路２８とを備えている。

以下、起動フレーム検出部１７を構成する各部の回路構成および動作について詳述する。
［アイドル検出回路］
図４は、（ａ）がアイドル検出回路２４の詳細な構成を示す回路図であり、（ｂ）がアイドル検出回路２４の各部の動作を示すタイミング図である。

図４（ａ）に示すように、アイドル検出回路２４は、一端が接地されたコンデンサ３１と、受信信号Ｒslの信号レベルに従って、コンデンサ３１の非接地端を、接地レベルまたは定電流源３２のいずれかに接続するスイッチ３３と、電源電圧ＶＣＣを分圧する一対の抵抗からなり基準電圧Ｖref1を発生させる分圧回路３４と、反転入力端子に基準電圧Ｖref1が印加され、非反転入力端子にコンデンサ３１の非接地端の電圧（以下「充電電圧」という）Ｖｃが印加されたコンパレータ３５とからなり、コンパレータ３５の出力をアイドル検出信号ＤＴidleとして出力するように構成されている。

なお、スイッチ３３は、受信信号Ｒslがドミナントの時に接地側に接続し、レセッシブの時に定電流源３２側に接続するように設定されている。
また、定電流源３２が供給する電流の大きさ、コンデンサ３１の容量、基準電圧Ｖref1の大きさは、コンデンサ３１を連続充電する期間が、通信路ＬＮ上の伝送符号の１０ビット分以下の長さでは、充電電圧Ｖｃが基準電圧Ｖref1に達することがなく、１１ビット分以上の長さになると、充電電圧Ｖｃが基準電圧Ｖref1を超えるような大きさとなるように設定されている。

このように構成されたアイドル検出回路２４では、図４（ｂ）に示すように、充電電圧Ｖｃは、受信信号Ｒslがドミナントの時に０Ｖにリセットされ、受信信号Ｒslがレセッシブである間一定の割合で増大する。

そして、レセッシブの連続数が１１ビット未満であり、充電電圧Ｖｃが基準電圧Ｖref1以下の時には、アイドル検出信号ＤＴidleは、アイドル状態ではないことを示す非アクティブレベルとなる。一方、レセッシブの連続数が１１ビット以上となり、充電電圧Ｖｃが基準電圧Ｖref1を超えると、その後、受信信号Ｒslがドミナントに変化するまでの間、アイドル検出信号ＤＴidleは、アイドル状態であることを示すアクティブレベルとなる。

なお、アイドル状態か否かの判定基準となる１１ビットは、ＡＣＫデリミタ（１ビット），ＥＯＦ（７ビット），インターミッション（３ビット）を合計したビット数である。
［エッジ検出回路］
図５は、（ａ）がエッジ検出回路２５の詳細な構成を示す回路図であり、（ｂ）がエッジ検出回路２５の各部の動作を示すタイミング図である。

図５（ａ）に示すように、エッジ検出回路２５は、受信信号Ｒslの信号レベルを反転させる反転回路（ＮＯＴゲート）３６と、受信信号ＲslおよびＮＯＴゲート３６の出力、即ち、受信信号Ｒslの反転信号を入力とし、その両方がロウレベルの時に出力がハイレベルとなる否定論理和回路（ＮＯＲゲート）３７からなり、ＮＯＲゲート３７の出力をエッジ検出信号ＥＤとして出力する。

このように構成されたエッジ検出回路２５は、図５（ｂ）に示すように、エッジ検出信号ＥＤとして、受信信号Ｒslがレセッシブからドミナントに変化する注目エッジのタイミング毎に、ＮＯＴゲート３６の遅延時間分の幅を有するパルス信号を出力する。

［エッジ間隔判定回路］
図６は、エッジ間隔判定回路２６の詳細な構成を示す回路図であり、図７，図８は、エッジ間隔判定回路２６の各部の動作を示すタイミング図である。

図６に示すように、エッジ間隔判定回路２６は、エッジ検出信号ＥＤを分周することで選択信号ＳＥＬを生成する分周回路４１と、分周回路４１からの選択信号ＳＥＬの信号レベルに応じてコンデンサ５１ａを充放電する充放電回路４２と、コンデンサ５１ａの充電電圧Ｖｘが所定範囲内にある場合にハイレベルとなる判定信号ＤＪを生成する判定回路４３と、判定回路４３から判定結果が出力されるタイミングに同期したラッチクロックＲＣＫを生成するタイミング生成回路４４と、判定回路４３からの判定信号ＤＪを、タイミング生成回路４４にて生成されたラッチクロックＲＣＫでラッチした結果を、無差別ウェイクアップ信号ＷＡとして出力するラッチ回路４５とからなる。

分周回路４１は、反転出力端子／Ｑと入力端子Ｄを接続し、リセット端子ＣＬＲにアイドル検出信号ＤＴidle、クロック端子ＣＫにエッジ検出信号ＥＤが印加されるように接続されたＤ型フリップフロップ回路からなり、反転出力端子／Ｑの出力が選択信号ＳＥＬとなるようにされている。

つまり、分周回路４１は、アイドル検出信号ＤＴidleがロウレベル（非アイドル状態）の時に動作する。そして、分周回路４１が生成する選択信号ＳＥＬは、アイドル検出信号ＤＴidleがロウレベルに変化した時点（動作を開始した時点）ではハイレベルとなり、以後、エッジ検出信号ＥＤが入力される毎に信号レベルが反転する。

充放電回路４２は、反転入力端子と出力端子との間にコンデンサ５１ａが接続されると共に、非反転端子に基準電圧Ｖref2が印加され、抵抗を介して反転入力端子に電流が供給されるように接続されたた演算増幅器からなる周知の積分回路５１と、コンデンサ５１ａの両端を、アイドル検出信号ＤＴidleがロウレベル（非アイドル状態）の時に短絡させるスイッチ５２と、分周回路４１からの選択信号ＳＥＬの信号レベルに従って、第１の印加電圧ＶＡまたは第２の印加電圧ＶＢのいずれかを、積分回路５１を構成する抵抗の電流供給端に印加するスイッチ５３とを備えている。

なお、第１の印加電圧ＶＡ，第２の印加電圧ＶＢ，基準電圧Ｖref2は、次式を満たすように設定されている。但し、Ｎ＝５である。
ＶＢ＜Ｖref2＜ＶＡ （４）
ＶＡ−Ｖref2＝Ｎ×（Ｖref2−ＶＢ） （５）
このように構成された充放電回路４２では、選択信号ＳＥＬがハイレベルの時には、スイッチ５３が第１の印加電圧ＶＡ側に接続され、抵抗（抵抗値Ｒ）を介して一定電流ＩＡ（＝（ＶＡ−Ｖref2）／Ｒ）がコンデンサ５１ａ（演算増幅器の反転入力端子端側）に流入する。その結果、コンデンサ５１ａの充電電圧（演算増幅器の出力端子側の電位）Ｖｘは、一定電流ＩＡとコンデンサ５１ａの容量で決まる一定の割合で低下する。

一方、選択信号ＳＥＬがロウレベルの時には、スイッチ５３が第２の印加電圧ＶＢ側に接続され、抵抗を介して一定電流ＩＢ（＝（Ｖref2−ＶＢ）／Ｒ）がコンデンサ５１ａ（演算増幅器の反転入力端子端側）から流出する。その結果、コンデンサ５１ａの充電電圧Ｖｘは、一定電流ＩＢとコンデンサ５１ａの容量で決まる一定の割合で増加する。つまり、スイッチ５３の状態ひいては選択信号ＳＥＬの状態に応じて、コンデンサ５１ａの充放電（正負極性の充電）が行われる。

但し、（５）式から明らかなように、充電電圧Ｖｘが低下する割合の方が、増加する割合よりＮ倍速くなるように設定されている。つまり、充電終了時の充電電圧Ｖｘは、一定電流ＩＡで充電される期間と一定電流ＩＢで充電される期間との比が１：Ｎであれば、充電開始時の初期電圧と同じ大きさとなり、一定電流ＩＡで充電される期間の比率が大きければ初期電圧より小さく、逆に、一定電流ＩＢで充電される期間の比率が大きければ初期電圧より大きくなる。

また、アイドル検出信号ＤＴidleがハイレベルの時は、スイッチ５２によってコンデンサ５１ａの両端が短絡されるため、充電電圧ＶｘはＶref2に初期化された状態となり、アイドル検出信号ＤＴidleがロウレベルの時は、スイッチ５２が開放されるため、上述の充放電動作が有効に行われることになる。

判定回路４３は、直列接続された３個の抵抗からなり電源電圧ＶＣＣを分圧して、閾値電圧Ｖt1，Ｖt2を発生させる分圧回路５４と、反転入力端子に閾値電圧Ｖt1，非反転入力端子に充電電圧Ｖｘが印加されるコンパレータ５５と、反転入力端子に充電電圧Ｖｘ，非反転入力端子に閾値電圧Ｖt2が印加されるコンパレータ５６と、両コンパレータ５５，５６の出力ＪＨ，ＪＬを入力として、両者がいずれもハイレベルの時にハイレベルとなる判定信号ＤＪを出力する論理積回路（ＡＮＤゲート）５７とからなる。

つまり、判定回路４３が生成する判定信号ＤＪは、充電電圧ＶｘがＶt1＞Ｖｘ＞Ｖt2の時にハイレベルとなり、それ以外ではロウレベルとなるようにされている。
但し、閾値Ｖt1は、一定電流ＩＡで充電される期間と一定電流ＩＢで充電される期間との比が１：Ｎの時の充電電圧Ｖｘ（即ち、初期電圧Ｖref2）より少なくとも大きく且つその比が２：２Ｎ＋１の時の充電電圧Ｖｘより僅かに小さくなるように設定される。また、閾値Ｖt2は、その比が１：Ｎの時の充電電圧Ｖｘより少なくとも小さく且つその比が２：２Ｎ−１の時の充電電圧Ｖｘより僅かに大きくなるように設定される。

タイミング生成回路４４は、一対のＤ型フリップフロップ回路を直列に接続することで構成され、リセット端子ＣＬＲにはアイドル検出信号ＤＴidleが印加され、初段の入力端子Ｄには常にハイレベルが印加され、シフトクロックＳＣＫに従って動作するように接続された周知の２段シフトレジスタ５８と、シフトレジスタ５８の２段目（最終段）の反転出力端子／Ｑの出力およびエッジ検出信号ＥＤを入力とし、両者がいずれもハイレベルの時にハイレベルとなるシフトクロックＳＣＫを生成するＡＮＤゲート５９とからなる。なお、シフトレジスタ５８の２段目の非反転出力端子Ｑの出力がラッチクロックＲＣＫとなる。

このように構成されたタイミング生成回路４４では、シフトレジスタ５８は、アイドル検出信号ＤＴidleがロウレベルの時に、シフトレジスタ５８の出力であるラッチクロックＲＣＫがロウレベルである間、エッジ検出信号ＥＤをシフトクロックＳＣＫとして動作する。

つまり、ラッチクロックＲＣＫは、初期状態ではロウレベルに保持され、アイドル検出信号ＤＴidleがロウレベルに変化した後に入力される２個目の注目エッジのタイミングで、ハイレベルとなり、以後、アイドル検出信号ＤＴidleがハイレベルに変化するまで、その状態が保持されたものとなる。

ラッチ回路４５は、入力端子に判定信号ＤＪが印加され、クロック端子ＣＫにラッチクロックＲＣＫが印加され、リセット端子ＣＬＲにアイドル検出信号ＤＴidleが印加されるように接続されたＤ型フリップフロップ回路からなる。つまり、ラッチクロックＲＣＫが立ち上がるタイミングで、判定信号ＤＪがハイレベルであれば、無差別ウェイクアップ信号ＷＡはアクティブレベル（ハイレベル）となるようにされている。

ここで図７は、起動フレーム用のＩＤ（＝０ｘ４１Ｆ）を有するフレームが通信路ＬＮ上に出力された時のエッジ間隔判定回路２６の動作を示すタイミング図である。
図７に示すように、エッジ検出信号ＥＤは、ＳＯＦの開始タイミング（以後単に「開始タイミング」という）Ｔ０、ＩＤの１ビット目と２ビット目の間のタイミング（以後「第１のタイミング」という）Ｔ１、ＩＤの９ビット目（スタッフビットを除く）の後に入力されたスタッフビットとＩＤの１０ビット目の間のタイミング（以後「第２のタイミング」という）Ｔ２、ＩＤの１１ビット目とＲＴＲとの間のタイミングＴ３を注目エッジとして検出する。

そして、開始タイミングＴ０で、アイドル検出信号ＤＴidleがハイレベルからロウレベルに変化することにより、分周回路４１，充放電回路４２，タイミング生成回路４４が動作を開始する。これにより、基準電圧Ｖref2に初期化されていたコンデンサ５１ａに対して、一定電流ＩＡでの充電が開始されることにより、充電電圧Ｖｘは、一定の割合で降下を開始する。

その後、第１のタイミングＴ１で選択信号ＳＥＬが反転すると、コンデンサ５１ａに対する充電電流がＩＢに切り替わることにより、コンデンサ５１ａの充電極性が逆転するため、充電電圧Ｖｘは、一定の割合で上昇を開始する。

なお、この間、判定回路４３では、充電電圧Ｖｘと閾値電圧Ｖt1，Ｖt2との比較が常時行われ、その結果が判定信号ＤＪとして出力され続けている。
そして、第２のタイミングＴ２でラッチクロックＲＣＫが立ち上がると、ラッチ回路４５によって判定信号ＤＪがラッチされ、そのラッチされた結果が、無差別ウェイクアップ信号ＷＡとして出力される。

ここでは、開始タイミングＴ０から第１のタイミングＴ１までが２ビット幅、第１のタイミングＴ１から第２のタイミングＴ２までが１０ビット幅であり、即ち、注目エッジの発生間隔は１：５となっている。

また、開始タイミングＴ０から第１のタイミングＴ１までの充電速度は、第１のタイミングＴ１から第２のタイミングＴ２までの充電速度のＮ（＝５）倍に設定されているため、第２のタイミングＴ２での充電電圧Ｖｘは、初期状態の基準電圧Ｖref2に戻り、Ｖt1＞Ｖｘ＞Ｖt2となるため、判定信号ＤＪがハイレベル、ひいては無差別ウェイクアップ信号ＷＡがアクティブレベル（ハイレベル）となる。

また、図８は、起動フレーム用以外の通常のＩＤ（＝０ｘ４１Ｄ）を有するフレームが通信路ＬＮ上に出力された時のエッジ間隔判定回路の動作を示すタイミング図である。
図８に示すように、ＳＯＦの開始タイミングが開始タイミングＴ０、ＩＤの１ビット目と２ビット目の間のタイミングが第１のタイミングＴ１、ＩＤの９ビット目（スタッフビットを除く）と１０ビット目の間のタイミングが第２のタイミングＴ２となる。

この場合、開始タイミングＴ０から第１のタイミングＴ１までが２ビット幅、第１のタイミングＴ１から第２のタイミングＴ２までが９ビット幅であり、注目エッジの発生間隔は２：９となっている。

このため、第２のタイミングＴ２での充電電圧Ｖｘは、初期状態の基準電圧Ｖref2に復帰せず、Ｖｘ＞Ｖt2となるため、判定信号ＤＪがロウレベル、ひいては無差別ウェイクアップ信号ＷＡが非アクティブレベル（ロウレベル）となる。

このように、起動フレーム用のＩＤ（注目エッジの発生間隔が１：Ｎとなるビットパタン）が検出された場合だけ、無差別ウェイクアップ信号ＷＡはアクティブレベルとなる。
［デューティ比デコーダ］
図９は、（ａ）がデューティ比デコーダ２７の詳細な構成を示す回路図であり、（ｂ）がデューティ比デコーダ２７の各部の動作を示すタイミング図である。

図９（ａ）に示すように、デューティ比デコーダ２７は、反転入力端と出力端との間にコンデンサ６１ａが接続されると共に、非反転入力端に基準電圧Ｖref3が印加され、反転入力端に抵抗を介して受信信号Ｒslが印加されるように接続された演算増幅器からなる周知の積分回路６１と、コンデンサ６１ａの両端を、エッジ検出信号ＥＤがハイレベルの時に短絡させるスイッチ６２と、反転入力端に積分回路６１の出力Ｖｙが印加され、非反転入力端に基準電圧Ｖref3が印加されたコンパレータ６３と、Ｄ型フリップフロップからなり、コンパレータ６３の出力ＣＰｙをエッジ検出信号ＥＤのタイミングでラッチするラッチ回路６４とを備え、ラッチ回路６４の出力を復号データＤdcとして出力するように構成されている。

なお、基準電圧Ｖref3は、受信信号ＲslのハイレベルをＶＨ、ロウレベルをＶＬとして、両者の中間値、即ち、Ｖref3＝（ＶＨ＋ＶＬ）／２となるように設定されている。
このように構成されたデューティ比デコーダ２７では、注目エッジが検出される毎に積分回路６１の出力であるコンデンサ６１ａの充電電圧（演算増幅器の出力端子側の電圧）Ｖｙは基準電圧Ｖref3に初期化される。そして、受信信号Ｒslがロウレベルの間は、充電電圧Ｖｙが一定の割合で増加し、受信信号Ｒslがハイレベルに変化すると、充電電圧Ｖｙは増加時と同じ一定の割合で減少する。

つまり、連続する注目エッジの間に、受信信号Ｒslの信号レベルが、ロウレベルの期間よりハイレベルの期間の方が長ければ、その期間の終了時点で、充電電圧Ｖｙは、基準電圧Ｖref3より小さくなり、逆に、ロウレベルの期間がハイレベルの期間より長ければ、その期間の終了時点で、充電電圧Ｖｙは、基準電圧Ｖref3より大きくなる。換言すれば、連続する注目エッジの間を一つのデューティ符号とみなして、そのデューティ符号のデューティ比が５０％以上であるか否かによって、デューティ符号を、２値のデジタルデータにデコードする。

そして、図９（ｂ）に示すように、起動フレームのデータフィールドでは、４ビットの単位ブロック毎に必ず注目エッジが検出されるように設定されているため、データフィールドのビットパタンは、デューティ比デコーダ２７によって、単位ブロック毎にデコードされることになる。

［データ比較回路］
図１０は、データ比較回路２８の詳細な構成を示す回路図である。
図１０に示すように、データ比較回路２８は、無差別ウェイクアップ信号ＷＡの信号レベルを反転させる反転回路（ＮＯＴゲート）７１と、複数のＤ型フリップフロップ回路を直列に接続することで構成され、ＮＯＴゲート７１の出力を入力とし、エッジ検出信号ＥＤをシフトクロックとして動作する周知の多段シフトレジスタからなる遅延回路７２と、遅延回路７２と同様に複数のＤ型フリップフロップ回路を直列に接続することで構成され、復号データＤdcを入力とし、エッジ検出信号ＥＤをシフトクロックとして動作する多段シフトレジスタからなるデコードデータ保持回路７３とを備えている。

また、データ比較回路２８は、複数のスイッチ等で構成され、当該ＥＣＵ１０に割り当てられた割当パタンに応じた信号レベルが設定される割当パタン設定回路７４と、複数の排他的論理和回路（ＸＯＲゲート）および論理和回路（ＯＲゲート）で構成され、デコードデータ保持回路７３に保持されたデコードデータと割当パタン設定回路７４の設定内容とが一致した場合にハイレベルとなる一致信号を生成する比較ゲート回路７５と、Ｄ型フリップフロップ回路からなり、遅延回路７２の出力がリセット端子に印加され、比較ゲート回路７５からの一致信号を、エッジ検出信号ＥＤのタイミングでラッチするラッチ回路７６とを備えており、ラッチ回路７６にてラッチされた信号が、個別ウェイクアップ信号ＷＵとして出力される。

なお、遅延回路７２は、ＮＯＴゲート７１の出力がハイレベルからロウレベルに変化するタイミングを、データフィールドの終了タイミングの注目エッジ一個分手前（即ち、最終の単位ブロックの開始タイミング）まで遅延させるものである。従って、遅延回路７２を構成するシフトレジスタの段数は、無差別ウェイクアップ信号ＷＡがアクティブレベル（ハイレベル）に変化してから、データフィールドが終了するまでの期間に発生する注目エッジの個数、ひいてはその期間のビットパタンを決定する要因となる指定コードのビット数（データフィールドに設定するブロック数）の設定に応じて適宜設定される。

また、デコードデータ保持回路７３を構成するシフトレジスタの段数、および割当パタン設定回路７４のスイッチの数は、指定コードのビット数と同数に設定されている（図では６）。

このように構成されたデータ比較回路２８では、デューティ比デコーダ２７でのデコード結果である復号データＤdcが、デコードデータ保持回路７３に順次保持されると共に、その保持内容と、割当パタン設定回路７４の設定内容とが一致するか否かを比較した結果である比較データＤcpが、比較ゲート回路７５によって生成される。

この比較データＤcpは、図１１に示すように、データフィールドが終了するタイミング、即ち、全ての復号データＤdcがデコードデータ保持回路７３に保持されたタイミングでラッチ回路７６にラッチされ、デコードデータ保持回路７３に保持された復号データＤdcと比較データＤcpとが一致するとアクティブレベル（ハイレベル）となる個別ウェイクアップ信号ＷＵとして出力される。

［効果］
以上説明したように、通信システム１では、スリープモードのＥＣＵ１０は、通信路ＬＮを監視し、フレームの先頭を含む３個の注目エッジの発生間隔の比が所定の起動比となっているフレームを起動フレームとして認識し、更に、その起動フレームのデータフィールドに設定されている指定パタンをデューティ信号とみなしてデコードした復号データＤdcが、予め自ＥＣＵ１０に割り当てられた割当パタンと一致する場合に、通常モードに遷移（ウェイクアップ）するようにされている。

従って、通信システム１によれば、起動フレームを受信したか否かの判定のために、ＣＡＮコントローラ１４やクロック回路を動作させる必要がないため、スリープモードにあるＥＣＵ１０の消費電力を大幅に削減することができる。

また、通信システム１によれば、起動フレームを受信した全てのノードが無条件に起動するのではなく、起動フレームにおいて指定したノードのみが起動するため、起動する必要のないノードが無駄に起動することがなく、当該通信システム１全体の消費電力を削減することができる。

［発明との対応］
本実施形態において、アイドル検出回路２４がアイドル状態判定手段、エッジ検出回路２５がエッジ検出手段、エッジ間隔判定回路２６がエッジ間隔判定手段、デューティ比デコーダ２７が復号手段、データ比較回路２８が比較手段に相当する。

また、エッジ間隔判定回路２６におけるコンデンサ５１ａが第１の容量性素子、分周回路４１および充放電回路４２が第１の充放電回路、判定回路４３が第１の判定回路に相当し、デューティ比デコーダ２７におけるコンデンサ６１ａが第２の容量性素子、積分回路６１が第２の充放電回路、コンパレータ６３が第２の判定回路に相当する。

更に、ＣＡＮコントローラ１４が通信制御手段、マイコン１１が実行するウェイクアップ処理，スリープ処理およびマイコン１１の一部であるクロック回路を起動停止するための構成が動作モード遷移手段に相当する。また、データフレームのＳＯＦ，ＩＤが起動パタン領域、データフィールドが指定パタン領域に相当する。

［他の実施形態］
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において様々な態様にて実施することが可能である。

例えば、上記実施形態の起動フレーム検出部１７では、デューティ比デコーダ２７が、データフィールドに設定された単位ブロック毎のビットパタンをデューティ信号とみなして、単位ブロック内における二つの信号レベルの期間の長さを比較することで、クロックを用いることなくデコードを行っているが、例えば、図１２に示す起動フレーム検出部１７ａのように、起動フレームを認識した（無差別ウェイクアップ信号ＷＡがアクティブになった）場合に、受信信号Ｒslからクロック信号を再生するＰＬＬ回路２９を動作させ、そのＰＬＬ回路２９が発生させたクロックに従って、デコーダ２７ａがデータフィールドのビットパタンをデコードするように構成してもよい。なお、ＰＬＬ回路２９が本発明（請求項１０）におけるクロック生成回路、デコーダ２７ａがデコーダ回路に相当する。

この場合、起動フレームのデータフィールドに設定するビットパタンは、複数ビットからなる単位ブロック毎に設定されたものであって、ＣＡＮコントローラ１４で使用するクロックより精度の低いクロックでのデコードが可能なパタンであればよい。

上記実施形態では、起動比を１：Ｎとしたが、Ｎ：１としてもよい。この場合、起動フレーム用のＩＤとしてＩＤ＝０ｘ０７Ｃまたは０ｘ０７Ｄを用いればよい。即ち、このＩＤをＳＯＦおよびスタッフビットを含めたビットパタンで表すと、＜０＞００００（１）１１１１（０）１０Ｘとなる。但し、＜０＞はＳＯＦ、（１）（０）はスタッフビットを表し、Ｘは、ＩＤ＝０ｘ０７Ｃの場合に‘０’、ＩＤ＝０ｘ０７Ｃの場合に‘１’となる。

つまり、注目エッジは、フレームの開始タイミング、ＩＤの８ビット目（スタッフビットを除く，以下同様）とその直後に挿入されたスタッフビットとの間のタイミング、ＩＤの９ビット目と１０ビット目の間のタイミングで計３回で発生し、その間隔の比は１０：２となる。

上記実施形態では、アイドル状態か否かの判定基準が１１ビットに設定されているが、これに限るものではなく、フレーム生成規則に基づき、フレーム中で発生することのない連続数、即ち、スタッフビットの挿入により許容される同一信号レベルのビット数Ｎに１を加えたビット数（本実施形態では６ビット）以上で、上述の１１ビット以下であればよい。

１…通信システム １０（１０ａ〜１０ｄ）…電子制御ユニット（ＥＣＵ） １１…マイクロコンピュータ（マイコン） １２…トランシーバ １３…電源回路 １４…ＣＡＮコントローラ １５…ドライバ １６…レシーバ １７，１７ａ…起動フレーム検出部 １８…ウェイクアップ制御部 ２４…アイドル検出回路 ２５…エッジ検出回路 ２６…エッジ間隔判定回路 ２７…デューティ比デコーダ ２７ａ…デコーダ ２８…データ比較回路 ２９…ＰＬＬ回路 ３１…コンデンサ ３２…定電流源 ３３…スイッチ ３４…分圧回路 ３５…コンパレータ ３６…反転回路（ＮＯＴゲート） ３７…否定論理和回路（ＮＯＲゲート） ４１…分周回路 ４２…充放電回路 ４３…判定回路 ４４…タイミング生成回路 ４５…ラッチ回路 ５１…積分回路 ５１ａ…コンデンサ ５２，５３…スイッチ ５４…分圧回路 ５５，５６…コンパレータ ５７，５９…論理積回路（ＡＮＤゲート） ５８…シフトレジスタ ６１…積分回路 ６１ａ…コンデンサ ６２…スイッチ ６３…コンパレータ ６４…ラッチ回路 ７１…反転回路（ＮＯＴゲート） ７２…遅延回路 ７３…デコードデータ保持回路 ７４…割当パタン設定回路 ７５…比較ゲート回路 ７６…ラッチ回路

Claims (11)

1. 通信路に接続されたノード間の通信にＮＲＺ（Non Return to Zero）符号を用い、前記ノードは、前記通信路において劣位な信号レベルであるレセッシブが予め設定された期間以上継続した場合をアイドル状態として、前記通信路の信号レベルが前記アイドル状態の後に前記通信路において優位な信号レベルであるドミナントに変化すると、これをフレームの先頭として認識すると共に、前記通信路を介した通信を停止して低消費電力状態にする動作モードであるスリープモードの時に、所定の起動フレームが前記通信路に送出されると、前記通信路を介した通信を実行可能な動作モードである通常モードに遷移するように構成された通信システムであって、
   前記起動フレームは、レセッシブからドミナントに変化するエッジを注目エッジとして、該注目エッジがフレームの先頭を含めて少なくとも３回発生し、且つ、該注目エッジの発生間隔の比が予め設定された比率である起動比となるようにビットパタンが設定される起動パタン領域と、起動対象となるノードを指定するためのビットパタンが設定される指定パタン領域とを有し、
   前記ノードは、前記通信路に送出されたフレームの起動パタン領域で検出される前記注目エッジの発生間隔の比が前記起動比となり、且つ、該フレームの指定パタン領域で検出されるビットパタンが自ノードを指定するために予め割り当てられた割当パタンである場合に、該フレームを前記起動フレームとして認識することを特徴とする通信システム。
2. 前記起動パタン領域は、前記注目エッジの発生間隔が最短となるビットパタンと、前記注目エッジの発生間隔がフレーム生成規則で許容された最長となるビットパタンとを含むように設定され、
   前記ノードは、前記最短の発生間隔と、前記最長の発生間隔との比を前記起動比とすることを特徴とする請求項１に記載の通信システム。
3. 前記フレーム生成規則には、同一の信号レベルがＮ（Ｎは２以上の整数）ビット連続した場合に逆の信号レベルを有するスタッフビットを挿入することが含まれ、
   前記起動比は、１：ＮまたはＮ：１であることを特徴とする請求項２に記載の通信システム。
4. 前記指定パタン領域では、複数ビットからなる単位ブロック毎に符号化されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の通信システム。
5. 前記単位ブロックは３ビット以上で構成され、デューティ比の異なる２種類の符号パタンによって１ビットの情報を表すことを特徴とする請求項４に記載の通信システム。
6. 前記通信路における通信プロトコルとして、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）を用い、ＣＡＮにおけるデータフレームのＳＯＦおよびアービトレーションフィールドを前記起動パタン領域として使用し、ＣＡＮのデータフレームのデータフィールドを前記指定パタン領域として使用することを特徴とする請求項１乃至請求項５のいずれか１項に記載の通信システム。
7. ＮＲＺ符号を用いて通信を行う通信路に接続され、前記通信路を介した通信を停止して消費電力を抑制するための動作モードであるスリープモードの時に、所定の起動フレームが前記通信路に送出されると、前記通信路を介した通信を実行可能な動作モードである通常モードに遷移するように構成されたノードにおいて、前記通信路を介した信号を送受信するために使用されるトランシーバであって、
   前記通信路において劣位な信号レベルであるレセッシブが予め設定された期間以上継続している状態をアイドル状態として、前記通信路が前記アイドル状態にあるか否かを判定するアイドル状態判定手段と、
   前記通信路の信号レベルがレセッシブからドミナントに変化するエッジである注目エッジを検出するエッジ検出手段と、
   前記アイドル状態判定手段での判定結果からアイドル状態から非アイドル状態への変化が検出されると、これをフレームの先頭として、前記エッジ検出手段で検出される前記フレームの先頭を含む少なくとも３個の注目エッジに基づき、該注目エッジの発生間隔の比が、予め設定された起動比と一致するか否かを判定するエッジ間隔判定手段と、
   前記エッジ間隔判定手段により、前記注目エッジの発生間隔の比が起動比と一致すると判定された場合、前記フレームの指定パタン領域に示された符号パタンを復号する復号手段と、
   前記復号手段での復号結果が、予め設定された割当パタンと一致する場合に、起動フレームを受信したことを示すウェイクアップ信号を出力する比較手段と、
   を備えることを特徴とするトランシーバ。
8. 前記エッジ間隔判定手段は、
   電荷を充放電可能な第１の容量性素子と、
   前記アイドル状態判定手段での判定結果が非アイドル状態である場合に動作し、一定の大きさの正極性の充電電流または一定の大きさの負極性の充電電流を、前記エッジ検出回路にて注目エッジが検出される毎に交互に切り替えて前記第１の容量性素子に供給することで該第１の容量性素子を充放電する第１の充放電回路と、
   前記充放電回路の動作開始後、２個目の注目エッジが前記エッジ検出回路によって検出されたタイミングで、前記第１の容量性素子の充電電圧と、前記起動比に相当する閾値電圧とを比較することによって、前記注目エッジの発生間隔の比が前記起動比と一致するか否かを判定する第１の判定回路と、
   からなり、前記起動比をＡ：Ｂとして、フレームの先頭から１個目の注目エッジの間に前記充放電回路が供給する充電電流と１個目の注目エッジから２個目の注目エッジの間に前記充放電回路が供給する充電電流の大きさの比がＢ：Ａに設定されていることを特徴とする請求項７に記載のトランシーバ。
9. 前記符号パタンは、前記注目エッジで区切られた複数ビットで構成され、且つデューティ比が異なる２種類のパタンからなり、
   前記復号手段は、
   電荷を充放電可能な第２の容量性素子と、
   一定の大きさの正極性の充電電流または一定の大きさの負極性の充電電流を、前記通信路の信号レベルが変化する毎に交互に切り替えて前記第２の容量性素子に供給することで該第２の容量性素子を充放電すると共に、前記エッジ検出回路にて注目エッジが検出される毎に、前記第２の容量性素子の充電電圧を初期電圧にリセットする第２の充放電回路と、
   前記エッジ検出回路が注目エッジを検出する毎に、前記充放電回路がリセットする前の前記第２の容量性素子の充電電圧が、予め設定された閾値より大きいか否かによって、前記符号パタンが０，１のいずれに該当するかを判定する第２の判定回路と、
   からなることを特徴とする請求項７又は請求項８に記載のトランシーバ。
10. 前記復号手段は、
    前記通信路上の信号に基づき、受信したフレームに同期したクロックを生成するクロック生成回路と、
    前記クロック生成回路にて生成されたクロックを用いて、前記符号パタンを復号するデコーダ回路と、
    からなることを特徴とする請求項７又は請求項８に記載のトランシーバ。
11. 請求項７乃至請求項１０のいずれか１項に記載のトランシーバと、
    前記トランシーバを介して信号を送受信する通信制御手段と、
    前記動作モードが通常モードの時に、予め設定されたスリープ条件が満たされると、動作モードがスリープモードに遷移し、前記動作モードがスリープモードの時に、前記トランシーバからウェイクアップ信号が出力されると、前記動作モードを通常モードに復帰させる動作モード遷移手段と、
    を備えることを特徴とするノード。

Images