JP5613491B2 - 端子構造の作製方法 - Google Patents

端子構造の作製方法 Download PDF

Info

Publication number
JP5613491B2
JP5613491B2 JP2010177248A JP2010177248A JP5613491B2 JP 5613491 B2 JP5613491 B2 JP 5613491B2 JP 2010177248 A JP2010177248 A JP 2010177248A JP 2010177248 A JP2010177248 A JP 2010177248A JP 5613491 B2 JP5613491 B2 JP 5613491B2
Authority
JP
Japan
Prior art keywords
film
insulating film
protrusion
electronic device
prepreg
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010177248A
Other languages
English (en)
Other versions
JP2011054955A (ja
JP2011054955A5 (ja
Inventor
敏次 濱谷
敏次 濱谷
貴浩 福留
貴浩 福留
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010177248A priority Critical patent/JP5613491B2/ja
Publication of JP2011054955A publication Critical patent/JP2011054955A/ja
Publication of JP2011054955A5 publication Critical patent/JP2011054955A5/ja
Application granted granted Critical
Publication of JP5613491B2 publication Critical patent/JP5613491B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3164Partial encapsulation or coating the coating being a foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669Platinum [Pt] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0568Molybdenum [Mo] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681Tantalum [Ta] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684Tungsten [W] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0106Neodymium [Nd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01072Hafnium [Hf]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01076Osmium [Os]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/045Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by making a conductive layer having a relief pattern, followed by abrading of the raised portions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/281Applying non-metallic protective coatings by means of a preformed insulating foil
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing

Description

本明細書では、絶縁膜で覆われた導電体を含む端子構造について説明する。また、このような構造の端子を備えた電子装置について説明する。
ガラス繊維、ガラスフィラーなどの補強材を含んだプリプレグを硬化することで形成された樹脂層が、プリント配線や電子装置などの支持体、絶縁膜、および保護材などに適用されている(例えば、特許文献1−4参照)。また、配線の多層化のため、外部との電気的な接続部を形成するために、プリプレグからなる樹脂層には、この層を貫通する開口が設けられている。
例えば、特許文献1には、プリント配線基板の絶縁層をプリプレグで形成し、この絶縁層にレーザー加工、ドリル加工、および抜き打ち加工で開口を形成することが記載されている。
また、特許文献2、3には、硬化されたプリプレグで封止された電子装置に接続端子を形成するために、レーザビームを照射する工程、あるいはフォトリソグラフィー工程を適用することで、硬化されたプリプレグに開口を形成することが記載されている。
また、特許文献4には、プリプレグで電子部品の支持体を形成すること、および、電子部品と同部品に電気的に接続する導電体とを埋め込んだ樹脂層を形成し、この樹脂層の表面を研削することで、導電体を露出させることが記載されている。
特開2007−091822号公報 特開2008−257710号公報 特開2008−262547号公報 特開2002−290006号公報
補強材を含んだプリプレグを用いることで、補強材を含んだ樹脂膜で電子素子の封止膜を形成することができるので、電子素子の強度を向上させることができる。その反面、電子素子の取り出し端子を封止膜から露出させるために封止膜に開口を形成する場合には、樹脂膜と共に補強材をも除去する必要がある。樹脂膜に開口を形成するには、この補強材は厄介である。
特許文献1に記載されているように、プリプレグから形成された樹脂膜に開口を形成するには、ドリル加工、パンチング加工、レーザビームによる加工が用いられている。電子素子を封止している樹脂層に開口を形成するには、電子素子を損傷させないようにするため、ドリル加工やパンチング加工は不向きであり、レーザビームによる加工が採用されている。
しかしながら、レーザビームによる開口工程は時間を要する工程であり、また、樹脂膜と補強材双方が除去されているかの判断が難しく、熟練を要する工程である。そのため、加工者の習熟度により、樹脂膜および/または補強材の除去不足や、開口によって露出される領域の面積のばらつきが生じやすい。このため、開口を経て電気的に接続されている2つの導電体の接続抵抗値がばらつき、設計値通りの電気的特性を備えた電気素子を作製することを困難にしている。
また、レーザビームによる開口工程は、ドリル加工やパンチング加工と比較し、電子素子への機械的な衝撃は小さいが、レーザビームのエネルギーによって電子素子の性能を劣化させる可能性を完全に排除することができない。本願の発明者らの研究において、寸法の小さな電子素子、および駆動電圧値が低い高性能な電子素子については、封止層の開口工程でのレーザビームの照射が原因と考えられる電子素子の特性劣化が発見されることがあった。
本明細書の技術的課題の1つは、補強材を含むプリプレグを硬化することで形成された絶縁膜に、レーザビームの照射以外の手段で、精度よく開口を形成する方法を提供することである。
本発明の一態様に係る端子構造の作製方法は、導電体でなる突起を絶縁表面上に形成することと、絶縁表面および突起の表面に補強材を含むプリプレグを密着させて、プリプレグの上面に突起により隆起した部分を形成することと、絶縁表面および突起の表面に密着されたプリプレグを硬化して、補強材を含む絶縁膜を形成することと、絶縁膜の上面が隆起している部分を補強材と共に除去して、絶縁膜に開口を形成することとを有する。なお、開口を形成する工程で突起の一部が除去されてもよい。
本態様により、レーザビームの照射以外の手段で、補強材を含むプリプレグを硬化することで形成された絶縁膜に、開口を精度よく、また容易に形成することが可能である。それは、本態様では、開口が形成される位置は、突起を形成する位置によりセルフアライン的に決定することができるからである。また、開口が形成される位置の精度は、突起を形成する位置の精度で確保することができ、また、開口の形状やその大きさは突起の高さや形状で制御することができるからである。よって、開口を形成する工程では、レーザビームの照射位置を決定するような精度の高い位置合わせを行う必要がない。
また、補強材を含む絶縁膜を研削することで、この絶縁膜に開口を形成することができる。上述したように、開口は突起によりセルフアライン的に絶縁膜に形成することができる。したがって、水平面に対して単に平行に絶縁膜を研削することで、絶縁膜に開口をセルフアライン的に形成することができる。
また、上記態様に係る作製方法において、補強材を含むプリプレグの代わりに補強材を含まない未硬化の樹脂膜を硬化することで絶縁膜を形成することも可能である。この場合でも、上述の効果を得ることができる。また、補強材としてシート状の繊維を用いることができる。また、開口を形成した後、突起に密接する導電体を形成してもよい。
本発明の一態様に係る電子装置の作製方法は、電子素子の少なくとも1つに電気的に接続される導電性の突起を第1の絶縁膜上に形成することと、第1の絶縁膜の上面および突起の表面に補強材を含むプリプレグを密着させて、プリプレグの上面に突起により隆起した部分を形成することと、第1の絶縁膜の上面および突起の表面に密着されたプリプレグを硬化して、補強材を含む第2の絶縁膜を形成することと、第2の絶縁膜の上面が隆起している部分を補強材と共に除去して、第2の絶縁膜に開口を形成することとを有する。なお、開口を形成する工程で突起の一部が除去されてもよい。
よって、上記態様に係る電子装置の作製方法においても、上述したように、補強材を含むプリプレグを硬化することで形成された絶縁膜に、レーザビームの照射以外の手段で、精度良く、また容易に開口を形成することが可能である。
上記態様に係る電子装置の作製方法において、補強材としてシート状の繊維を用いることができる。また、開口を形成した後、突起に密接する導電体を形成してもよい。また、補強材を含まない未硬化の樹脂膜を硬化することで第2の絶縁膜を形成することも可能である。
また、上記態様に係る電子装置の作製方法において、電子素子がその作製時に使用された基板に設けられている場合、この基板を分離する工程を行ってもよい。例えば、この工程は、第2の絶縁膜を形成して、電子素子がこの第2の絶縁膜で封止された状態で行うことが好ましい。この場合、基板の分離は第2の絶縁膜に開口を形成する前に行ってもよいし、または、開口を形成した後に行ってもよい。
本発明の一態様に係る電子装置の作製方法では、補強材を含む絶縁膜(硬化されたプリプレグ)に開口を形成する位置の精度は、突起を形成する位置の精度によりセルフアライン的に確保され、また、開口の形状やその大きさは、突起の高さや形状で制御することができる。したがって、本態様を適用することにより、レーザビームの照射以外の手段で、補強材を含む絶縁膜に開口を精度良く、また容易に形成することが可能になる。
A−D:本発明の一態様に係る電子装置の作製方法の一例を説明する断面図。 A−D:図1Dに続く工程の一例を説明する断面図。 絶縁膜に開口を形成する工程(図2Bの工程)の他の構成例を説明する断面図。 A、B:図2Bに続く工程の一例を説明する断面図。 A−C:図2Bに続く工程の一例を説明する断面図。 絶縁膜に開口を形成する工程に用いられる研削装置の構成の一例を説明する図。 絶縁膜に開口を形成する工程に用いられる研削装置の構成の一例を説明する図。 A:図1Cのプリプレグに適用されるシート状繊維体の構成の一例を説明する平面図。B:切断線A1−A2に沿った図8Aの断面図。 図1Cのプリプレグに適用されるシート状繊維体の構成の一例を説明する平面図。 図1Cのプリプレグに適用されるシート状繊維体の構成の一例を説明する平面図。 本発明の一態様に係る電子装置の構成例を説明するブロック図。 本発明の一態様に係る電子装置の構成例を説明するブロック図。 本発明の一態様に係る電子装置の構成例を説明するブロック図。 A−D:本発明の一態様に係る電子装置の作製方法の一例を説明する断面図。 A−D:図14Dに続く工程の一例を説明する断面図。 A−C:図15Dに続く工程の一例を説明する断面図。 A、B:図16Cに続く工程の一例を説明する断面図。 A、B:図17Bに続く工程の一例を説明する断面図。 A:図18Bに続く工程の一例を説明する断面図であり、電子装置の構成例を説明する断面図である。B−D:図19Aの電子装置の構成例を説明する平面図。 A、B:図16Cに続く工程の他の構成例を説明する断面図。 A、B:図20Bに続く工程の一例を説明する断面図。
以下、図面を用いて、本明細書で開示される発明を実施するための形態を説明する。なお、本明細書で参照される図面において、異なる図面間で同じ符号が付されている構成要素は、同一の構成要素を表している。そのため、このような構成要素に関する説明は、重複するため、省略することがある。
また、本明細書で開示される発明の態様は、実施の形態の記載内容に限定されるものではなく、様々に変更し得ることは、当業者であれば容易に理解される。つまり、本明細書で開示される発明は、実施の形態の記載内容に限定して解釈されるべきではない。
(実施の形態1)
本実施の形態では、硬化したプリプレグからなる樹脂膜または補強材を含む絶縁膜で覆われている端子構造とその作製方法について説明する。さらに、本実施の形態では、このような構造の端子を備えた電子装置およびその作製方法についても説明する。
本実施の形態の端子構造は、導電体と、補強材を含み、導電体を覆う樹脂膜と、樹脂膜の導電体に重なる領域に形成されている開口とを有する。この開口において、導電体が樹脂膜から露出されているので、導電体は他の導電体と電気的に接続可能な構造となっている。
この端子構造において、第1の導電体は、例えば、絶縁表面上に形成される。絶縁表面は、例えば、CVD法やPVD法などの堆積法、酸化処理などで形成された絶縁膜、樹脂基板、樹脂フィルム、ガラス基板、石英基板などの絶縁物の表面が挙げられる。
本実施の形態の電子装置は、少なくとも1つの電子素子、この電子素子の少なくとも1つに電気的に接続される凸状または凸部を備えた導電体、および、補強材を含み、電子素子および導電体を覆う樹脂膜と、樹脂膜の導電体に重なる領域に形成されている開口を有する。この開口において、導電体が樹脂膜から露出されているので、導電体は他の導電体と電気的に接続可能な構造となっている。
以下、図1A乃至図5Cを参照して、本実施の形態の端子構造および電子装置の作製方法を説明し、合わせてこれらの構成について説明する。
図1Aに示すように、絶縁膜101を介して、少なくとも1つ以上の電子素子110が作製されている基板100を用意する。電子素子110について特段の制約はなく、種類、構造、個数および作製方法などを実施者が決定することができる。例えば、電子素子110の具体例として、トランジスタ、抵抗素子、整流素子、容量素子、記憶素子、光電変換素子、発光素子、センサ素子および配線基板などが挙げられる。
図1Aには、電子素子110の一例としてSOI構造のトランジスタが図示され、図面が煩雑にならないように、トランジスタの数を1つにしている。図1Aに示すように、絶縁膜101上には、トランジスタの半導体層111、そのゲート電極として機能する導電膜112、ならびにソース電極および/またはドレイン電極として機能する導電膜113が形成されている。ここでは、絶縁膜101は、トランジスタの下地絶縁膜として機能する膜である。半導体層111には、少なくともチャネル形成領域、ソース領域およびドレイン領域が形成されている。トランジスタの半導体層111は絶縁膜102に覆われ、絶縁膜102上に導電膜112が形成されている。ここでは、トランジスタのゲート絶縁膜は絶縁膜102で形成される。導電膜112は絶縁膜103に覆われており、絶縁膜103上に導電膜113が形成されている。
基板100には、半導体基板、ガラス基板、石英基板、サファイア基板、セラミック基板、ステンレス基板、金属基板、などの基板を用いることができる。半導体基板としては、インゴットをスライスしたシリコンウエハ、絶縁膜を介して単結晶半導体層が基板上に形成されているSOI基板などを用いることができる。また、基板100にインゴットをスライスしたシリコンウエハなどの半導体基板を適用した場合は、シリコンウエハ(基板100)に半導体領域を含む電子素子110が作製されていることになる。
絶縁膜101−103は単層構造でも積層構造でもよい。絶縁膜101−103を構成する絶縁膜は、電子素子110の作製工程の条件、およびこれらの膜の機能を考慮して選択される。例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンおよび/またはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属酸化物でなる絶縁膜、窒化アルミニウムなどの金属窒化物でなる絶縁膜、酸化窒化アルミニウムなどの金属酸化窒化物でなる絶縁膜、窒化酸化アルミニウムなどの金属窒化酸化物でなる絶縁膜を用いることもできる。また、アクリル、ポリイミド、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなどの樹脂材料でなる樹脂膜を用いることもできる。なお、本明細書では、酸化窒化物とは、窒素よりも酸素の含有量が多い物質であり、窒化酸化物とは酸素よりも窒素の含有量が多い物質である。
これら絶縁膜の形成方法は、代表例は次の方法があり、PECVD(プラズマ励起CVD)法・熱CVD法などのCVD法(化学気相成長法)、スパッタ法・蒸着法などのPVD法(物理気相成長法)、ALD法(原子層堆積法)、スピンコート法・液滴吐出法・ディップコート法などの液体状またはペースト状の材料から膜を形成する方法、ならびに、プラズマや熱などによる固相酸化処理および固相窒化処理などがある。
また、導電膜112、113は単層構造または積層構造でもよい。導電膜112、113を構成する膜には、例えば、タンタル、タングステン、チタン、モリブデン、アルミニウム、クロム、ニオブ、金、銀、銅、プラチナ等から選択された単体金属を主成分とする金属膜、合金膜、および金属化合物膜などがある。例えば、金属膜には、銅膜、純アルミニウム膜、およびSi、Nbなどを添加したアルミニウム膜がある。合金膜には、アルミニウム−銅合金膜、アルミニウム−ネオジム合金膜がある。金属化合物膜には、窒化チタン膜、窒化タングステン膜などの金属窒化物膜、ニッケルシリサイド膜、コバルトシリサイド膜などのシリサイド膜がある。これらの導電膜は、スパッタ法・蒸着法などのPVD法、印刷法・液滴吐出法・ディップコート法などの液体状またはペースト状の材料から膜を形成する方法、ハンダ法、ならびに、メッキ法などで形成することができる。
次に、図1Aに示すように、電子素子110を覆って、絶縁膜104を形成し、絶縁膜104上に、電子素子110の導電膜113に電気的に接続される導電膜114を形成する。導電膜114は、電子素子110に絶縁膜104上に形成される導電性の突起を電気的に接続するために形成され、電子装置に含まれる電子素子110の接続部を構成する。よって、導電膜114は少なくとも1つの電子素子110に電気的に接続されている。
絶縁膜104は、絶縁膜101−103と同様に形成することができる。例えば、絶縁膜104を窒化酸化シリコン膜と樹脂膜でなる2層構造とする場合、次のように開口を有する絶縁膜104を形成することができる。まず、PECVD装置でソースガスにSiH、NO、NHおよびHを用いて、厚さ50nm−300nm程度の窒化酸化シリコン膜を絶縁膜103上に形成する。次いで、印刷法により、未硬化の感光性のエポキシ−フェノール系樹脂材料でなる膜を窒化酸化シリコン膜上に形成する。次いで、適切な波長の光を未硬化の樹脂膜に照射することで、樹脂膜を硬化させ、厚さ1−30μm程度の樹脂膜を形成する。このとき、導電膜113と導電膜114との導通領域となる部分を硬化させない。次いで、1層目の窒化酸化シリコン膜をエッチングして、開口を有する絶縁膜104が完成する。
次に、絶縁膜104上に導電膜114を形成する。導電膜114は導電膜112、113と同様に形成することができる。例えば、スパッタ法などによりチタン膜を形成し、このチタン膜をエッチングして導電膜114を形成する。
次に、図1Bに示すように絶縁膜104(絶縁表面)上に導電性の突起120を形成する。導電性の突起120はバンプ(bump)と呼ばれることもあり、電子装置の端子部として機能させることもできる。導電性の突起120(以下、「突起120」と呼ぶ。)は、電子装置に含まれる少なくとも1つの電子素子110に電気的に接続される。本実施の形態では、突起120を導電膜114に密接して形成することで、突起120を電子素子110に電気的に接続している。また、導電膜114を形成せずに、突起120を導電膜113に接して形成することもできる。
突起120は、導電性微粒子、導電性粉末を含む導電性ペースト、または導電性微粒子、導電性粉末を含む導電性の液体のような流動性を有する導電性材料で形成することが好ましい。なぜなら、このような導電性材料を用いることで、液滴吐出法(インクジェット法、ディスペンス法などの方法が含まれる。)、スクリーン印刷法などの印刷法などにより、突起120を形成することが可能である。これらの方法は、CVD装置、スパッタ装置のような複雑な成膜装置での成膜工程、およびフォトマスクを形成するための露光工程を行うことなく、必要な箇所に凸状の導電体を形成することが可能であるとの利点がある。
導電性ペーストおよび導電性液体は、導電性微粒子、導電性粉末が分散された材料、またはこれらが溶解している導電性材料である。例えば、導電性液体に含まれる導電性粉体または導電性微粒子の材料としては、例えば、Ag、Au、Cu、Ni、Pt、Pd、Nbなどの金属、これらの金属材料の合金(例えば、Ag−Pd)、酸化インジウム、酸化亜鉛などの導電性酸化物材料などが挙げられる。また、導電性粉体、または導電性微粒子を溶解させるまたは分散させるための媒質(溶媒、分散媒)としては、例えば、光硬化性樹脂、および熱硬化性樹脂の前駆体材料が挙げられる。紫外線硬化性樹脂としてはアクリル系樹脂、エポキシ系樹脂が挙げられる。また、熱硬化性樹脂としてはポリイミド系樹脂が挙げられる。
また、ソルダーペーストで突起120を形成することもできる。
ここでは、市販の銀ペーストにより突起120を形成する。印刷法により、突起120を形成する領域に、銀ペーストを凸状に形成する。そして、オーブンにおいて銀ペーストを焼成し、銀を含む突起120を形成する。突起120を電子素子110のどの箇所よりも絶縁膜104上面から突出させる。
次に、補強材131を含む未硬化(完全に硬化していない)のプリプレグ130を準備し、未硬化のプリプレグ130(以下、「プリプレグ130」と呼ぶ。)を電子装置の絶縁膜104側に置き、プリプレグ130を絶縁膜104および突起120表面に密着させる。この状態でプリプレグ130を硬化し、補強材131を含む絶縁膜140で絶縁膜104および突起120の表面を覆う(図1C−図2A参照)。絶縁膜140は、電子素子110(電子装置)の封止膜として機能する。
図1Cに示すように、未硬化のプリプレグ130は補強材131を含む未硬化の樹脂132でなる。なお、補強材131を含まない未硬化の樹脂膜をプリプレグ130の代わりに用いることができる。補強材131を含むプリプレグ130を用いる方が、端子構造および電子装置を補強できるため好ましい。
未硬化の樹脂132(以下、「樹脂132」と呼ぶ。)の樹脂材料としては、エポキシ樹脂、不飽和ポリエステル樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂、またはシアネート樹脂等の熱硬化性樹脂材料を用いることができる。また、ポリフェニレンオキシド樹脂、ポリエーテルイミド樹脂、またはフッ素樹脂等の熱可塑性樹脂材料を用いることができる。例えば、ポリイミド樹脂材料でなる樹脂132であれば、これを硬化することでポリイミド樹脂でなる樹脂層が形成される。なお、未硬化の樹脂132に適用される樹脂材料は、1つに限定されるものではなく、複数の樹脂材料を適用することができる。
なお、本明細書において、未硬化の樹脂層、および未硬化のプリプレグとは、硬化していない状態、および完全に硬化していない状態の両方の状態を含む。後者の状態は、半硬化と呼ばれることがある。
プリプレグ130に適用される補強材131には、繊維、シート状の繊維体(繊維シートと呼ぶこともできる)、およびフィラーなどがある。シート状繊維体とは繊維でなるシート状物体であり、例えば、織布、および不織布が該当する。シート状繊維体に適用される織布の織り方に特段の制限はなく、シート状繊維体として、例えば、平織り、綾織り、繻子織りなどの織布を適用することができる。
補強材131に適用される繊維としては、高強度繊維が好ましい。高強度繊維とは、具体的には引張弾性率が高い繊維である。または、ヤング率が高い繊維である。高強度繊維としては、ポリビニルアルコール系繊維、ポリエステル系繊維、ポリアミド系繊維、ポリエチレン系繊維、アラミド系繊維、ポリパラフェニレンベンゾビスオキサゾール繊維、ガラス繊維、および炭素繊維などが挙げられる。ガラス繊維材料としては、Eガラス、Sガラス、Dガラス、Qガラスなどが挙げられる。例えば、ガラス繊維でなる織布はガラスクロスと呼ばれている。
補強材131に適用される糸束について(断面形状、加工方法など)、特段の制限はない。その断面の形状は、円形でも、楕円形でも、平板状でもよい。開繊加工された糸束でなるシート状繊維体を補強材131に用いることが好ましい。なぜなら、開繊加工された糸束は、糸束幅が広くなり、厚み方向の単糸数が少なくなるため、容易に糸束の断面を扁平にすることができるからである。糸束の断面を扁平にすることで、シート状繊維体が薄くなるので補強材131が薄くなり、その結果、未硬化のプリプレグ130も薄くすることができるからである。
樹脂132が熱硬化性樹脂材料樹脂である場合、プリプレグ130を絶縁膜104および突起120表面に密着させる工程、およびプリプレグ130を硬化する工程は、真空熱プレス機で行うことができる。図1Cに示すように、プリプレグ130を絶縁膜104側に置き、真空熱プレス機でプリプレグ130と基板100をプレスし、図1Dに示すように、プリプレグ130を絶縁膜104および突起120表面に密着させる。そして、真空熱プレス機でプレスした状態で、プリプレグ130を加熱することで硬化(固体化)する。その結果、図2Aに示すように、補強材131を含む絶縁膜140を形成する。絶縁膜140において、樹脂142は硬化した樹脂132に対応する。よって、絶縁膜140は補強材131を含む樹脂膜ということもできる。
また、樹脂132が光硬化性樹脂である場合は、真空プレス機(または真空熱プレス機)で、プリプレグ130と基板100とをプレスすることで、図1Dのようにプリプレグ130を絶縁膜104と突起120に密着させた後、光を照射してプリプレグ130を硬化すればよい。
本実施の形態において、図1Dに示すように、プリプレグ130において突起120を覆う領域(点線で囲んだ領域133)を他の領域よりも突出させた状態で、プリプレグ130を基板100に貼り付ける。この工程の生産性、再現性の点から、突起120が絶縁膜104上面から突出している高さH(厚さH)が、貼り付け工程前のプリプレグ130の厚さTの半分以上であることが好ましい(図1C参照。)。つまり、H≧T/2であることが好ましい。
次に、図2Bに示すように、絶縁膜140の上面が隆起している部分を補強材131と共に除去して、絶縁膜140に開口143を形成する。開口143の形成は、例えば、補強材131を含む絶縁膜140を研削することで行うことができる。上述したように、絶縁膜140において突起120が存在している領域133が隆起しているので、研削工程を適用することで、絶縁膜140において突起120を露出させるために除去すべき領域(領域133)を、容易に、選択的に除去することが可能である。つまり、絶縁膜140に開口143を形成する位置は、突起120の位置によりセルフアライン的に決定されるので、開口143を形成するためのアライメント精度は突起120を形成する工程でのアライメント精度により担保されている。したがって、絶縁膜140に開口143を形成する研削工程は、レーザビームを使用する工程よりも作業者の習熟度が要求されない。
本実施の形態では、突起120の高さ、形状により、開口143の大きさ、形状を制御することができる。よって、突起120の代わりに、開口143を形成すべき領域に突起120のように隆起している導電体を設けることもできる。このように一部に凸部を備えた導電体は、電子装置の端子を構成する部分と、電極や配線を構成する部分を含むことになる。
本明細書での研削処理とは、対象物を削ることが可能な処理であればよく、研削処理だけではなく、例えば、機械的研磨処理および化学的機械的研磨処理などの研磨処理、ドレッシング処理、およびラッピング処理なども含むこととする。
絶縁膜140の除去工程は、絶縁膜104上面から隆起している部分が全てなくなるまで行う必要はない。基板100上に形成されている全ての突起120が露出されればよく、例えば、図2Bに示すように、研削工程により絶縁膜140の隆起している上方を除去すればよい。また、絶縁膜140を研削する際に突起120が削られてもよい。また、図3に示すように、絶縁膜140において、突起120が存在していない領域を覆っている部分も除去されるように、研削量を増やしてもよい。図3において、点線で示されている部分は、絶縁膜140の除去工程で除去された部分を表している。
また、研削量により、絶縁膜140に形成される開口143の大きさ(絶縁膜140から露出される突起120の面積)を調節することができる。したがって、レーザビームを使用して開口143を形成する工程よりも、本実施の形態では、絶縁膜140から露出される突起120の面積のばらつきが抑えられる。その結果、電子装置の電気的特性のばらつきが抑えられ、電子装置自体の信頼性を高くすることができる。
したがって、突起120を高くするほど、同一基板100上における複数の開口143の面積がばらつく許容範囲を広くすることができる。基板寸法が大きいほど、同一基板100上に形成される絶縁膜140の開口143の面積がばらつきやすいため、突起120を高くすることは有効である。また、絶縁膜140に複数の開口143をより確実に形成するには、突起120を高く形成し、その研削量を増やせばよい。あるいは、突起120の高さを変えずに、図3に示すように絶縁膜140全ての上面が研削されるまで研削量を増やすことでも、同様の効果を得ることができる。
次に、図2Cに示すように、突起120に密接する導電体121を形成する。導電体121の形成は、図1Bの突起120と同様に、導電性微粒子、導電性粉末を含む導電性ペースト、または導電性微粒子、導電性粉末を含む導電性の液体のような流動性を有する導電性材料で形成することができる。液滴吐出法(インクジェット法、ディスペンス法などの方法が含まれる。)、スクリーン印刷法などの印刷法などにより、突起120と接触した状態でこのような導電性材料を設けることができる。そして、加熱処理、または光照射などにより導電性材料を硬化(固体化)することで導電体121を形成する。
以上により、電子装置において、突起120および導電体121でなる端子部が形成される。なお、導電体121は、電子装置の端子部となる部分だけでなく、配線や他の電極となる部分を含んでいてもよい。
なお、導電体121を形成せずに、突起120により、他の電子装置と電気的に接続することができる場合は、導電体121を形成しなくともよい。導電体121を形成すると、端子部を電子装置の絶縁膜140側で最も突出させることができるので、他の電子装置との電気的な接続部の信頼性を高めることができるので、好ましい。
次に、図2Dに示すように、基板100上に形成されている積層物を切断して、個々の電子装置151に分割する。この工程は、ダイシング、スクライブなどの処理で行うことができる。基板100を切断する前に、研削処理などを行い、基板100を薄くしてもよい。
図2Dに示すように、電子装置151は、絶縁膜104に覆われた少なくとも1つの電子素子110と、絶縁膜104上に形成され、電子素子110の少なくとも1つに電気的に接続されている導電体でなる突起120および導電体121と、突起120および絶縁膜104を覆う補強材131を含む絶縁膜140を有する。絶縁膜140は電子装置151の突起120側の封止膜を構成する。絶縁膜140には突起120が存在している部分に開口143が形成され、開口143において突起120と導電体121は電気的に接続されている。このように、電子装置151は、導電体121を介して他の電子装置(集積回路、配線回路、アンテナなど)と電気的に接続可能な構造を有している。
また、基板100を切断する前に、基板100側にも補強材131を有するプリプレグ130を貼り付けてもよい。そして、プリプレグ130を硬化し、図4Aに示すように、基板100の裏面側を覆う絶縁膜160を形成する。絶縁膜160は絶縁膜140と同様に、補強材131を含む樹脂142でなる。なお、補強材131を含まない未硬化の樹脂膜を硬化することで絶縁膜160を形成することもできる。そして、図4Bに示すように、絶縁膜140および絶縁膜160で挟まれた積層物を切断して、個々の電子装置152に分割する。電子装置152の構造は、基板100の裏面に補強材131を含む絶縁膜160が存在している他は、図2Dの電子装置151と同様である。
また、図5Aに示すように、電子素子110の作製に使用した基板100を電子素子110から分離してもよい。そして、絶縁膜101に補強材131を含むプリプレグ130を貼り付け、しかる後、このプリプレグを硬化して、絶縁膜101を覆う絶縁膜161を形成する(図5B参照)。絶縁膜161は絶縁膜140と同様に、補強材131を含む樹脂142でなる。なお、補強材131を含まない未硬化の樹脂膜を硬化することで絶縁膜161を形成することもできる。
そして、図5Cに示すように、絶縁膜140および絶縁膜161で挟まれた積層物を切断して、個々の電子装置153に分割する。
基板100を分離する工程は、絶縁膜140に開口143を形成する前に行うこともできる。この場合、図1Aの工程までを行い、基板100を分離し、絶縁膜161を形成する。そして、絶縁膜140に開口143を形成する。
電子装置153の構造は、基板100が除去され、代わりに絶縁膜101に補強材131を含む絶縁膜161が存在している他は、図2Dの電子装置151と同様である。絶縁膜140および絶縁膜161は電子装置153の封止膜として機能する。基板100を除去することで、撓めたり、または曲げたりすることが可能な電子装置153を作製することができる。
以上述べたように、本実施の形態では、補強材を含む絶縁膜(樹脂膜)に開口を形成する位置の精度は、突起を形成する位置の精度により、セルフアライン的に確保され、また、開口の形状やその大きさは、突起の高さや形状で制御することができる。したがって、本実施の形態を適用することで、補強材を含む絶縁膜に開口を形成することを、レーザビームを使用する場合よりも精度良く、格段に容易に行うことが可能である。その結果、端子構造および電子装置の信頼性を向上することができる。
なお、本実施の形態では、補強材を含むプリプレグから形成された絶縁膜に開口を形成する方法を説明したが、補強材を含まない未硬化の樹脂膜を硬化することで形成された絶縁膜に開口を形成する場合にも、本実施の形態を適用することができ、同様の効果を得ることができる。
また、本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。
(実施の形態2)
本実施の形態では、絶縁膜140に開口143を形成する工程(図2B参照)について説明する。図6および図7は研削装置の構成例を説明する図面であり、図6および図7の研削装置は、絶縁膜140の上面が隆起している部分を優先的に除去することが可能な装置である。
[研削装置、研削工程の構成例1]
以下、図6の研削装置201の構成、および図2Bの工程での研削装置201の使用方法を説明する。
図6に示すように、研削装置201は、研削面を有する研削定盤210、研削定盤210を回転させる回転手段211、処理基板200を保持する基板保持手段212、基板保持手段212を回転させる回転手段213、および液体214を研削面に供給するノズル215を有する。例えば、基板保持手段212には吸引チャックを適用することができ、液体としては214には、純水、スラリーなどが挙げられる。
図2Bの工程を行うには、まず、基板保持手段212に、図2Aまでの工程を行った処理基板200を固定する。絶縁膜140側(凸部を有する側)が研削定盤210に向かい合うように、処理基板200を基板保持手段212に固定する。そして、処理基板200に対して相対的に回転している研削定盤210に、絶縁膜140を接触させることで、絶縁膜140を研削する。この際、研削定盤210および処理基板200の一方を回転させても良いし、両方を回転させてもよい。絶縁膜140の隆起している部分を優先的に除去するためには、処理基板200を研削面に対して均等に接触させることが好ましい。そのためには、処理基板200に均一に力を加えて処理基板200を研削定盤210に接触させればよい。また、純水などの液体214は必要に応じて供給すればよい。
[研削装置、研削工程の構成例2]
次に、図7の研削装置202の構成、および図2Bの工程での研削装置202の使用方法を説明する。
図7に示すように、研削装置202は、研削面を有する研削ベルト220、研削ベルト220を回転させるためのコンベヤローラ221−223、ならびに、処理基板200を移動させるためのステージ224を有する。コンベヤローラ221にはモータなどによる駆動力が伝えられ、その駆動力によってコンベヤローラ221は回転される。ステージ224は、吸引チャックなどの処理基板200を固定する手段を有し、矢印230の方向に移動可能となっている。また、研削装置202にも、研削装置201のように、液体を処理基板200に供給する手段を設けることもできる。
図2Bの工程を行うには、まず、ステージ224に、図2Aまでの工程を行った処理基板200を固定する。絶縁膜140側(凸部を有する側)が研削ベルト220に接触するように、処理基板200をステージ224に固定する。そして、ステージ224を矢印230の方向に移動させ、研削ベルト220と処理基板200を接触させる。このとき、研削ベルト220と処理基板200に加わる力が一定になるように、ステージ224の移動速度、研削ベルト220の回転速度を調節する。
図2Bの工程では、絶縁膜140が隆起している領域だけに研削ベルト220が接触するように、ステージ224を移動させてもよい。また、研削すべき領域は絶縁膜140が隆起している領域133なので、絶縁膜140と研削ベルト220とを接触させる領域を特段制御しなくともよい。この場合、絶縁膜140上面全体が研削ベルト220に接触するようにステージ224を移動させてもよい。いずれの場合でも、研削量を制御し、突起120が露出するまで絶縁膜140を除去すればよい。
突起120を形成することで、開口143の位置はセルフアライン的に決定され、また、開口143の形状、大きさは、突起120の形状、高さによって制御することができる。したがって、研削装置に対して複雑な操作を行わずとも、研削処理で開口143を精度良く絶縁膜140に形成することが可能である。
よって、図6のような一平面内で回転する研削定盤210を備えた研削装置201を使用しても、開口143を精度良く形成することが可能である。また、図7のような一平面内で回転する研削ベルト220を備えた研削装置202を使用する場合には、ステージ224を矢印230に沿ってただ平行に移動することで、開口143を精度良く形成することが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。
(実施の形態3)
本実施の形態では、図1Dに示すプリプレグ130の補強材131に適用できるシート状繊維体について説明する。シート状繊維体でなる補強材131を用いることで、電子装置の強度が高められるので好ましい。
[シート状繊維体の構成例1]
図8Aは、シート状繊維体251の構成例を示す平面図であり、図8Bは、シート状繊維体251の構成例を示す断面図であり、図8Aを線A1−A2で切った断面図である。
図8Aに示すようにシート状繊維体251は、一本の経糸261および一本の緯糸262を交互に交差させて織られた平織りの織布である。シート状繊維体251は、経糸261および緯糸262が存在しない領域であるバスケットホール263を有する。
シート状繊維体251に適用される糸束(経糸261、緯糸262)について(断面形状、加工方法など)、特段の制限はない。その断面の形状は、円形でも、楕円形でも、平板状でもよい。開繊加工された糸束を経糸261および緯糸262に用いることが好ましい。なぜなら、開繊加工された糸束はその幅が広くなり、厚み方向の単糸数が少なくなるため、容易に糸束の断面を扁平にすることができるからである。例えば、図8Bに示すように、断面が扁平な経糸261、同様に断面が扁平な緯糸262を適用することで、シート状繊維体251を薄くすることができる。
[シート状繊維体の構成例2]
硬化されたプリプレグの強度を高めるための1つの手段として、シート状繊維体のバスケットホールを小さくすることが挙げられる。図9にそのような構成例のシート状繊維体252の平面図を示す。図9に示すように、シート状繊維体252は、シート状繊維体251と同様に、一本の経糸261および一本の緯糸262を交互に交差させて織られた平織りの織布である。シート状繊維体252は、シート状繊維体251よりも経糸261と緯糸262の密度が高く、バスケットホール263が狭い。
[シート状繊維体の構成例3]
また、シート状繊維体に適用される織布は、平織りに限定されない。図10にこのようなシート状繊維体の構成例を示す。図10はシート状繊維体253の平面図である。図10に示すように、シート状繊維体253は10本の経糸261と、10本の緯糸262を交互に交差させて織られた織布である。
また、硬化されたプリプレグで電子装置をより効果的に保護するには、使用時に電子装置が局所的に押圧される面積よりも、シート状繊維体(251、252、253)のバスケットホール263の大きさが狭い方がよい。例えば、ペンや鉛筆などの筆記具などのような先端が細い器具で電子装置を押すことが必要な場合は、バスケットホール263の形状を一辺が0.01mm以上0.2mm以下の四角形とすることが好ましい。
実施の形態1の開口143を形成する工程では、絶縁膜140の除去量を調節することで、絶縁膜140と共に補強材131を確実に除去することができるので、ガラスクロスのようなシート状繊維体を補強材131に適用しても、開口143を生産性良く形成することが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。
(実施の形態4)
本実施の形態では、電子装置の一例として、無線通信によりデータの送受信が可能な電子装置の構成、およびその作製方法を説明する。
図11は、本実施の形態に係る電子装置300の構成例を説明するブロック図である。図11に示すように、電子装置300は、アンテナ301および複数の電子素子を含む機能回路302を有する。アンテナ301は搬送波の授受を行う。アンテナ301には、通信を行う周波数帯域に適切な構造のものが選択される。機能回路302は、アンテナ301で受信された搬送波を処理する機能、および/またはアンテナ301から送信する搬送波を生成する機能を少なくとも有する。
搬送波とはキャリアとも呼ばれる交流波の信号である。無線通信においては、搬送波の周波数又は振幅を、情報を表す信号に応じて変化(変調という)させて変調波を生成し、この変調波の送受信によって、情報が伝達される。搬送波の変調方式にはいくつかの種類があり、搬送波の振幅の大小により情報を表す変調方式を振幅変調と呼び、搬送波の周波数の高低により情報を表す変調方式を周波数変調と呼ぶ。
電子装置300の具体例としては、非接触でデータの交信をおこなうICチップ(無線チップとも呼ばれる。)が挙げられる。また、非接触で個体認識を行うRFID(Radio Frequency IDentification)タグが挙げられる。RFIDタグは、RFタグ、無線タグ、電子タグ、ICタグとも呼ばれる。
図12および図13を参照して、ICチップや、RFIDタグに適用できる電子装置300の構成例を説明する。図12は、電子装置300の構成の一例を示すブロック図であり、図13は電子装置300の構成の別の一例を示すブロック図である。
まず、図12の電子装置300の構成を説明する。図12の電子装置300において、機能の面から、機能回路302は電源部311とロジック回路部312と区分することができる。
電源部311は、電子装置300に電力を供給するための装置である。そのため、例えば、電源部311は整流回路321、蓄電部322、および定電圧回路323を有する。整流回路321は、アンテナ301で受信された信号(搬送波)から直流電圧を生成する回路である。蓄電部322は、整流回路321で生成された直流電圧を保持するための回路であり、そのため、蓄電部322は例えば複数の容量素子を含む。定電圧回路323は、整流回路321で生成された電圧の値を一定にするための回路である。
ロジック回路部312は、アンテナ301で受信された信号(搬送波)からデータを取り出す、アンテナ301から送信するデータを表す搬送波を生成するなどの機能を有する。例えば、ロジック回路部312は、復調回路331、クロック生成・補正回路332、コード認識・判定回路333、メモリコントローラ334、記憶装置335、符号化回路336、および変調回路337を有する。
復調回路331は、アンテナ301で受信された搬送波を復調する回路である。クロック生成・補正回路332は、復調回路331から出力された信号をもとに、クロック信号を生成し、そのクロック信号を補正する回路である。
コード認識・判定回路333は、アンテナ301で受信された搬送波に含まれるコードを認識し、判定する。さらに、コード認識・判定回路333は、送信エラーを識別する巡回冗長検査(CRC:cyclic redundancy check)機能を有する。コード認識・判定回路333で認識されるコードには、フレーム終了信号(EOF:end of frame)、フレーム開始信号(SOF:start of frame)、フラグ、コマンドコード、マスク長(mask length)、マスク値(mask value)等が挙げられる。
メモリコントローラ334は、コード認識・判定回路333で認識されたコードをもとに、記憶装置335からデータを読み出すための信号を生成する。記憶装置335は、少なくとも読み出し専用メモリ(ROM)を含む。ROMとして、例えば、マスクROM、PROM等がある。また、記憶装置335はランダムアクセスメモリ(RAM)のような書き換え可能な記憶回路を有してもよい。書き換え可能な記憶回路として、例えば、DRAM、SRAM、FeRAM、EEPROMおよびフラッシュメモリ等を用いることができる。
符号化回路336は、記憶装置335から読み出されたデータ等、電子装置300から送信するための情報を符号化する。変調回路337は、符号化回路336で符号化された情報をもとに信号を変調して、アンテナ301から送信可能な搬送波を生成する。
次に、図13の電子装置300の構成を説明する。この電子装置300は、外部装置と無線通信を行って動作する演算処理装置として機能する。図13の電子装置300において、機能の面から、機能回路302は、アナログ回路部341、デジタル回路部342、および蓄電部343に区分することができる。
アナログ回路部341は、共振容量を有する共振回路351、定電圧回路352、整流回路353、復調回路354、変調回路355、リセット回路356、発振回路357および電源管理回路358を有する。
デジタル回路部342は、RFインターフェース361、制御レジスタ362、クロックコントローラ363、CPU(中央演算処理ユニット)364、CPUインターフェース365、RAM366、ROM367を有する。
図13の電子装置300の動作の概要は以下の通りである。アンテナ301で受信された信号(搬送波)はアナログ回路部341に入力され、共振回路351では誘導起電力が生じる。誘導起電力は、整流回路353を経て蓄電部343に充電される。この蓄電部343はセラミックコンデンサや電気二重層コンデンサ等のキャパシタで形成することができる。
リセット回路356は、デジタル回路部342をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号がリセット信号として生成される。発振回路357は、定電圧回路352で生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路354は、受信信号を復調する回路であり、変調回路355は、送信する情報を搬送波に含ませるために信号を変調する回路である。
例えば、電子装置300で処理される信号の変調方式が、振幅変調方式の1種であるASK(Amplitude Shift Keying)方式である場合、復調回路354をローパスフィルタで形成すればよい。復調回路354では、受信信号をその振幅の変動をもとに二値化する。他方、変調回路355では、共振回路351の共振点を変化させることで信号の振幅を変化させればよい。
クロックコントローラ363は、電源電圧またはCPU364での消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路358が行っている。
アンテナ301で受信された信号は復調回路354で復調される。この復調された信号はRFインターフェース361で制御コマンドやデータ等に分解される。制御コマンドは制御レジスタ362に格納される。制御コマンドには、デジタル回路部342に含まれる回路への命令が含まれており、例えば、ROM367からデータを読み出すための命令、RAM366にデータを書き込むための命令、CPU364での演算命令等が含まれている。
CPU364は、CPUインターフェース365を介してROM367、RAM366および制御レジスタ362にアクセスする。CPUインターフェース365は、CPU364が要求するアドレスにしたがって、ROM367、RAM366および制御レジスタ362のいずれかにCPU364がアクセスするためのアクセス信号を生成する。
CPU364での演算処理方式にはいくつかあり、その1つは演算をソフトウェアで処理する方法である。この方式では、例えば、ROM367にOS(オペレーティングシステム)を記憶させておき、CPU364がROM367に記憶されているプログラムを読み出し、それを実行する方式である。他の1つは、専用の演算回路で演算を行う方式、つまりハードウェアで演算を処理する方式である。他の1つは、ソフトウェアとハードウェアを組み合わせた方式であり、この方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算をCPU364が処理するようにすることができる。
次に、電子装置300の作製方法の一例を説明する。本実施の形態では、電子装置を作成するため使用した基板を分離する工程を有する作製方法を説明する。そのような方法としては、例えば、実施の形態1の作製方法において、基板100と下地となる絶縁膜101の間に剥離膜(例えば、シリコンでなる膜)を形成し、この剥離膜をエッチングして除去することで、基板100から電子装置を分離することができる。また、基板100と下地となる絶縁膜101の間に金属を主成分とする剥離膜を形成し、この剥離膜に物理的な力を加えて、剥離膜で剥離を生じさせることで、基板100から電子装置を分離することもできる。
以下、図14A−図18Dを参照して、後者の方法が適用された電子装置300の作製方法の一例を説明する。
まず、図14Aに示すように、機能回路302の電子素子を作製するための基板を用意する。ここでは、この基板としてガラス基板400が用いられる。機能回路302はガラス基板400上に形成される下地絶縁膜401上に形成される。機能回路302の作製後、機能回路302をガラス基板400から分離するため、下地絶縁膜401とガラス基板400の間に剥離膜402が形成される。
剥離膜402の形成前に、下地膜403をガラス基板400上に密着して形成する。この下地膜403は、剥離膜402に対する下地膜であり、剥離膜402とガラス基板400との密着性を高めるために、形成される。下地膜403は単層構造または積層構造の絶縁膜で形成することができる。下地膜403を構成する絶縁膜として、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜および金属酸化物膜などが挙げられる。ここでは、PECVD法で厚さ100nmの酸化窒化シリコン膜を形成する。
次に、下地膜403に接して剥離膜402を形成する。ここでは、剥離膜402としてスパッタ法で厚さ50nmのタングステン膜を形成する。
本作製方法では、機能回路302をガラス基板400から分離するため、剥離膜402に力学的な力を加えることで、剥離膜402の内部、および/または剥離膜402と下地絶縁膜401との界面に優先的に剥離を生じさせることとする。このような剥離を生じさせるためには、剥離膜402は、例えば、タングステン膜、モリブデン膜、タングステンとモリブデンの合金膜、タングステンおよび/またはモリブデンの酸化物膜、酸化窒化物膜、窒化酸化物膜、窒化物膜で形成することができる。また剥離膜402は、これらの膜から選ばれた積層構造の膜で形成することができる。これらの膜は、スパッタ法、PECVD法および液滴吐出法などで形成することができる。
剥離膜402の形成方法としては、例えば、1層目にタングステン膜、モリブデン膜、またはタングステンとモリブデンの合金膜を形成し、2層目に1層目の膜の酸化物膜、酸化窒化物膜、窒化酸化物膜または窒化物膜を形成する方法がある。また、タングステン膜、モリブデン膜、またはタングステンとモリブデンの合金膜のいずれかの膜を下地膜403上に形成した後、この膜を酸化処理する方法がある。この酸化処理としては、熱酸化処理、酸素またはNOプラズマによるプラズマ酸化処理、オゾン水などの酸化力の強い溶液による表面処理などがある。
次に、剥離膜402上に接して単層構造または積層構造の下地絶縁膜401を形成する。下地絶縁膜401を構成する絶縁膜としては、電子装置300の作製工程に耐えうる膜が選択され、図1Aの絶縁膜101と同様に形成することができる。ここでは、下地絶縁膜401を3層構造とし、1層目に厚さ100−700nmの酸化窒化シリコン膜を形成し、2層目に厚さ20−100nmの窒化酸化シリコン膜を形成し、3層目に厚さ50−150nmの酸化窒化シリコン膜を形成する。これらの膜はPECVD法で形成される。
次いで、下地絶縁膜401上に機能回路302を作製する。また、同じプロセスにおいて、複数の機能回路302が同時に1枚のガラス基板400上に作製される。以下の説明で参照される図面には、2つの機能回路302の作製過程を示し、また、機能回路302としてnチャネル型トランジスタ、およびpチャネル型トランジスタの作製過程を示す。
図14Bに示すように、機能回路302を作製するために、下地絶縁膜401上に半導体膜405を形成する。ここでは、半導体膜405として結晶性シリコン膜を形成する。例えば、結晶性シリコン膜の形成は、PECVD法により、HとSiHの混合ガスから、厚さ40−80nmの非晶質シリコン膜を形成し、Nd:YVOレーザー(基本波1064nm)の第2高調波を照射することにより、非晶質シリコン膜を結晶化することで行うことができる。ほか、加熱炉での熱処理によって非晶質シリコン膜を結晶化することもできる。
次に、半導体膜405上にレジストマスクを形成し、このレジストマスクを用いて、半導体膜405を所望の形状にエッチングして、図14Cに示すように、下地絶縁膜401上に、半導体膜420および半導体膜430を形成する。半導体膜420はnチャネル型トランジスタの半導体層であり、半導体膜430はpチャネル型トランジスタの半導体層である。半導体膜405をエッチングするために用いたレジストマスクを除去した後、必要があれば、トランジスタのしきい値電圧を制御するために、ドナーまたはアクセプタとなる不純物元素を半導体膜420および/または半導体膜430に添加する。また、この不純物元素の添加工程は、半導体膜405をエッチングする前に行うこともでき、以降の工程でも、必要に応じて行えばよい。
次に、図14Cに示すように、半導体膜420および半導体膜430を覆う絶縁膜406を形成する。絶縁膜406はトランジスタのゲート絶縁膜を構成する。絶縁膜406は、図2Aの絶縁膜102と同様に形成することができる。ここでは、PECVD法で、厚さ10−100nmの酸化窒化シリコン膜を形成する。また、PECVD法などで絶縁膜を形成した後、マイクロ波励起された高密度プラズマにより絶縁膜に対して窒化処理を行ってもよい。
次に、図14Cに示すように、絶縁膜406上に導電膜441、および導電膜442を形成する。導電膜441はnチャネル型トランジスタのゲート電極(またはゲート配線)を構成し、導電膜442はpチャネル型トランジスタのゲート電極(またはゲート配線)を構成する。ここでは、導電膜441、442を2層構造の導電膜で形成する。まず、スパッタ法で、厚さ20−50nmの窒化タンタル膜を絶縁膜406上に形成し、スパッタ法で厚さ100nm−300nmのタングステン膜をこの窒化タンタル膜上に形成する。次に、このタングステン膜上にレジストマスクを形成する。このレジストマスクを用いて、窒化タンタル膜およびタングステン膜の積層膜をエッチングして、導電膜441、442を形成する。
次いで、図14Dに示すように、半導体膜420にn型低濃度不純物領域423、半導体膜430にp型高濃度不純物領域432を形成する。n型低濃度不純物領域423はnチャネル型トランジスタの高抵抗領域を構成し、p型高濃度不純物領域432はpチャネル型トランジスタのソース領域、またはドレイン領域として機能する領域である。
これらの領域を形成するには、まず、半導体膜430を覆うレジストマスクを形成する。導電膜441をマスクとして半導体膜420にn型を付与する不純物元素を添加し、n型低濃度不純物領域423を半導体膜420に形成する。この工程で半導体膜420の不純物元素が添加されない領域がチャネル形成領域421となる。次に、半導体膜430を覆うレジストマスクを除去した後、半導体膜420を覆うレジストマスクを形成する。導電膜442をマスクとして半導体膜430にp型を付与する不純物元素を添加し、p型高濃度不純物領域432を半導体膜430に形成する。そして、レジストマスクを除去する。この不純物添加工程で半導体膜430の不純物元素が添加されない領域がチャネル形成領域431となる。
なお、図14Dの工程は、p型高濃度不純物領域432を形成した後に、n型低濃度不純物領域423を形成してもよい。
本実施の形態では、n型を付与する不純物元素としては、リン(P)やヒ素(As)などを用いることができ、p型を付与する不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)などを用いることができる。
次いで、図15Aに示すように、絶縁膜406、導電膜441および導電膜442を覆う絶縁膜407を形成する。絶縁膜407は、図1Aの絶縁膜103と同様に形成することができる。ここでは、絶縁膜407を2層構造とし、1層目に、PECVD法で厚さ50−150nmの酸化シリコン膜を形成し、2層目に、プロセス温度が200℃乃至500℃の熱CVD法で、厚さ100−250nmの低温酸化物(LTO:Low Temperature Oxide)膜を形成する。
次に、絶縁膜407および絶縁膜406をエッチングする。このエッチング工程は垂直方向のエッチングを主体とする異方性エッチングで行う。このような異方性エッチングにより、図15Bに示すように、導電膜441および導電膜442の側面に、絶縁膜407でなるサイドウォールを形成することができる。また、このエッチング工程では、絶縁膜406は導電膜441、導電膜442および絶縁膜407で覆われている領域が残り、その他の領域は除去される。
次に、図15Cに示すように、半導体膜420に、ソース領域またはドレイン領域として機能するn型高濃度不純物領域422を形成する。そこで、半導体膜430を覆うレジストマスクを形成し、半導体膜420にn型の導電性を付与する不純物元素を添加する。この不純物添加工程で、導電膜441および絶縁膜407がマスクとなり、半導体膜420にセルフアライン的にn型高濃度不純物領域422が形成され、図14Dの工程で形成されたn型低濃度不純物領域423は、絶縁膜407と重なっている部分に残る。
次に、図15Dに示すように、半導体膜420、半導体膜430、導電膜441、および導電膜442を覆って絶縁膜408を形成する。そして、絶縁膜408上に、導電膜443−445を形成する。
絶縁膜408は、図1Aの絶縁膜103と同様に形成することができる。ここでは、3層構造の絶縁膜408を形成する。まず、1層目に、PECVD法で厚さ20−100nmの酸化窒化シリコン膜を形成する。そして、加熱処理を行い、半導体膜420および半導体膜430に添加された不純物元素を活性化する。そして、2層目に、PECVD法で厚さ100−300nmの窒化酸化シリコン膜を形成し、3層目に、PECVD法で厚さ200nm−1μmの酸化窒化シリコン膜を形成する。
次に、導電膜443をn型高濃度不純物領域422に、導電膜444をp型高濃度不純物領域432に電気的に接続するために、絶縁膜408をエッチングして開口を形成する。そして、絶縁膜408上に、導電膜443−445を構成する導電膜を形成する。この導電膜は、図1Aの導電膜113と同様に形成することができる。ここでは、この導電膜として、スパッタ法で3層の導電膜を形成する。1層目は厚さ50−150nmのチタン膜であり、2層目は厚さ200−400nmの純アルミニウム膜であり、3層目は、1層目と同じチタン膜である。そして、この3層構造の導電膜上にレジストマスクを形成し、このレジストマスクを用いてこの導電膜をエッチングして、導電膜443−445を形成する。
導電膜443はn型高濃度不純物領域422に電気的に接続されており、nチャネル型トランジスタのソース電極、ソース配線、ドレイン電極またはドレイン配線として機能する。導電膜444はp型高濃度不純物領域432に電気的に接続されており、pチャネル型トランジスタのソース電極、ソース配線、ドレイン電極またはドレイン配線として機能する。また、導電膜445は機能回路302のアンテナ301との電気的な接続部を構成する。
以上の工程で、機能回路302の電子素子(nチャネル型トランジスタ491およびpチャネル型トランジスタ492)が完成する。次に、図16A−図17Aを参照して、機能回路302とアンテナ301との接続端子を形成する工程の一例を説明する。
図16Aに示すように、導電膜443−445を覆う絶縁膜409を形成する。ここでは、絶縁膜409を2層構造とし、1層目には、機能回路302の電子素子を保護するために緻密な絶縁膜を形成する。そこで、PECVD法で、厚さ50−200nmの窒化シリコン膜を形成する。2層目には、機能回路302の上面を平坦にするため、感光性樹脂材料により、厚さ1−3μmの樹脂膜(例えば、ポリイミド膜)を形成する。露光処理により、この樹脂膜には、導電膜445に対応する部分に開口が形成される。そして、1層目の窒化シリコン膜をエッチングして、樹脂膜の開口と重なる部分の窒化シリコン膜にも開口を形成する。
次に、絶縁膜409上に、導電膜445に電気的に接続される導電膜451を形成し、さらに導電膜451に対応して突起452を形成する。ここでは、導電膜451として、スパッタ法により厚さ100nm−300nmのチタン膜を形成する。
突起452は図1Bの突起120と同様に形成することができる。ここでは、スクリーン印刷法で銀ペーストを導電膜451上に塗布する。そして、この銀ペーストを焼成することで銀を含む突起452を形成する。ガラス基板400上において、突起452をどの箇所よりも突出させる。突起452は凸部を有する導電体と呼ぶこともできる。
導電膜445、導電膜451および突起452は機能回路302の端子部450を構成する。なお、導電膜451を形成せずに、突起452のみで端子部450を形成することもできる。
次に、補強材461を含む未硬化の樹脂462でなるプリプレグ460を準備する。プリプレグ460は、図1Cのプリプレグ130と同様のものを用いることができる。プリプレグ460は、硬化された状態でその厚さが10−100μmであることが好ましい。それは、硬化後のプリプレグ460により機能回路302を保護し、かつ機能回路302に柔軟性を持たせるためである。また、プリプレグ460の厚さの半分以上の高さを有するように突起452を形成するため、および機能回路302を薄くするために、硬化後のプリプレグ460の厚さは10−30μmがより好ましい。
そして、図16Bに示すように、未硬化のプリプレグ460を電子装置の絶縁膜409側に置き、プリプレグ460を絶縁膜409、導電膜451および突起452表面に密着させる。突起452の存在により、プリプレグ460は、突起452を覆う領域464が他の領域よりも突出している。
この状態でプリプレグ460を硬化し、図16Cに示すように、補強材461を含む絶縁膜465を形成する。絶縁膜465において樹脂463は硬化された樹脂462に対応する。つまり、絶縁膜465は、補強材461を含む樹脂膜ということもできる。また、絶縁膜465は機能回路302の封止膜として機能する。
ここでは、プリプレグ460の補強材461にガラス繊維でなるシート繊維体を適用し、その樹脂462の樹脂材料には熱硬化性樹脂を適用する。そして、真空熱プレス機を用いて、図16Bおよび図16Cの工程を一連の工程として行う。つまり、絶縁膜409側にプリプレグ460を重ねた状態で、真空熱プレス機でプリプレグ460をガラス基板400にプレスし、この状態でプリプレグ460を硬化(固体化)し、絶縁膜465を形成する。
次に、絶縁膜465の突起452を覆う領域464を除去する。その結果、図17Aに示すように、領域464に開口466が形成され、突起452(端子部450)を露出する。絶縁膜465の領域464は他の領域よりも突出しているので、この工程は、図2Bの工程と同様に行うことができ、研削処理で行うことが好ましい。また、実施の形態2で説明されている研削方法を適用することができる。また、図2Cと同様な工程を行い、突起452に密接して導電体を形成してもよい。
本実施の形態では、絶縁膜465の開口466の形成にレーザビームが用いられないので、レーザビームによって機能回路302に損傷を与えることがない。そのため、機能回路302の電子素子を微細化して、高性能化することが容易になる。したがって、図13に示すCPU364を含む機能回路302のような高性能な回路を歩留まり良く作製することが可能になる。
以上により、端子部450を備えた機能回路302の作製が完了する。次にガラス基板400から機能回路302を分離する工程を行う。この分離工程は、例えば、次のように行うことができる。
UVレーザビームを絶縁膜465側から照射して、ガラス基板400に形成されている積層物に剥離膜402に達する溝(図示しない)を形成する。この溝を形成することで、剥離膜402の内部、および/または下地絶縁膜401と剥離膜402との界面で剥離が生じる。そのため、比較的小さな力(人の手で加えることができる程度の力)で、複数の機能回路302をガラス基板400から分離することが可能になる。次に、図17Bに示すように、PET(ポリエチレンテレフタレート)フィルムなどの樹脂フィルムでなる熱剥離型粘着フィルム470(以下、「フィルム470」と呼ぶ)を絶縁膜465側に貼り付ける。そして、図17Bに示すように、ガラス基板400から、下地絶縁膜401上の積層物を剥離する。この剥離工程は、例えば、巻き取りローラを備えた剥離装置によって行うことができる。あるいは人の手や、ピンセットでフィルム470を引っ張ることで行うこともできる。
次に、ガラス基板400が除去されたことで露出された下地絶縁膜401を保護する。そのため、補強材を含むプリプレグから保護膜を形成する。また、保護膜の形成には、絶縁膜465を形成するために使用されるプリプレグ460と同様のものを使用することができる。下地絶縁膜401に未硬化のプリプレグ460を貼り付け、真空熱プレス機で、プリプレグ460を下地絶縁膜401に密着させ、硬化する。その結果、図18Aに示すように、補強材461を含む絶縁膜467が下地絶縁膜401側に形成される。絶縁膜467は補強材461を含む樹脂膜であり、機能回路302の封止膜としても機能する。
次に、フィルム470に支持されている積層物を個々の機能回路302に切り分ける。この工程は、ダイシング、スクライブなどの処理で行うことができる。ここでは、レーザビームを用いたスクライブを行うこととする。UVレーザビームを絶縁膜467側から照射することでフィルム470に支持されている積層物に溝を形成する。溝を形成することで、図18Bに示すように、フィルム470に支持されている複数の機能回路302が形成される。フィルム470から機能回路302を分離するには、フィルム470を加熱し、その粘着力を低下させればよい。
次に、機能回路302にアンテナ301を電気的に接続する。ここでは、アンテナ301に、ポリエステルなどの樹脂でなるフィルム500と、フィルム500上に形成された導電膜501とを含むフィルムアンテナを用いる。フィルム500には、柔軟性があり、絶縁材料でなるフィルムを適用することが好ましい。それは、機能回路302は、電子素子が樹脂でなる絶縁膜465および絶縁膜467で封止された構造であるため、柔軟性があり、曲げることが可能であり、アンテナ301にも曲げることが可能なフィルムアンテナを用いることで、図19Aの電子装置300も柔軟性のある装置とすることができるからである。
例えば、フィルム500として、ポリエステルフィルム、ポリカーボネートフィルム、アクリルフィルム、およびポリイミドフィルムなどの樹脂フィルムが挙げられる。導電膜501は、アンテナ本体を構成する部分と、機能回路302との電気的な接続部である端子部を有する。導電膜501は、この端子部を除いて、表面が樹脂などの絶縁材料でなる層に覆われている。
図19Aに示すように、アンテナ301の導電膜501と機能回路302の端子部450(突起452)とを電気的に接続する。ここでは、導電性ペーストから形成された導電体510により、導電膜501と突起452とを電気的に接続する。もちろん、導電膜501と突起452とを接続する手段は、導電性ペーストに限定されない。導電膜501および突起452の構造(形状、材料、作製方法など)などを考慮して、実施者がその手段を選択することができる。例えば、異方性導電膜やソルダーペーストで導電体510を形成することも可能である。また、導電体510を形成せず、超音波接合や熱圧着などの方法で、突起452と導電膜501とを密着させることもできる。
導電膜501の構造(形状、大きさなど)は、電子装置300で送受信する搬送波の周波数帯域や、その通信距離等に適切な形状とすればよい。図19B−図19Dを参照して、アンテナ301(導電膜501)の3つの構成例を説明する。
例えば、周波数帯域が125乃至135kHz帯、および13.56MHz帯の場合は、アンテナ301にはループアンテナ、コイルアンテナ、およびスパイラルアンテナを用いればよい。図19Bに、ループアンテナがアンテナ301に適用された電子装置300の平面図を示す。また、図19Cおよび図19Dに、UHF帯(860−960MHz帯)、および2.45GHz帯で利用される電子装置300の構成例を示す。図19Cの電子装置300のアンテナ301はダイポールアンテナであり、図19Dの電子装置300のアンテナ301はパッチアンテナである。
また、本実施の形態の作製方法では、絶縁膜465の開口466の形成にレーザビームが用いられないので、レーザビームによって機能回路302に損傷を与えることがない。そのため、機能回路302の電子素子を微細化して、高性能化することが容易になる。したがって、図13に示すCPU364を含む機能回路302のような高性能な回路を歩留まり良く作製することが可能になる。
また、本実施の形態の電子装置300を紙にすき込む、あるいは2枚のプラスチック基板の間に挟むことでICカードを作製することが可能である。また、図19Aの電子装置300を紙にすき込み、この紙を用いて、紙幣、有価証券類、無記名債券類、証書を作製することができる。電子装置300を組み込むことで、これら証書等に認証機能を持たせることができ、偽造防止効果が得られる。
また、電子装置300を様々な物品、物体に固定することで使用してもよい。電子装置300を物品、物体に固定する方法には、物品、物体に埋め込む、その表面に貼り付ける、などの方法がある。本実施の形態の電子装置300は柔軟性があるため、取り付ける物体の外観を損なうことが少なく、また、湾曲した面に取り付けることもできる。電子装置300を固定する物品、物体としては、例えば、包装用容器類(包装紙、ボトルなど)、記録媒体(ブルーレイディスク、DVD、USBメモリなど)、服飾品(鞄、眼鏡、衣服など)、食品類、植物類、動物類(家畜、ペットなど)、生活用品類、商品や荷物の荷札やラベル、などが挙げられる。これらの物品、物体に電子装置300を取り付けることにより、検品や、物流の管理、物品の履歴管理などをシステム化することが容易になる。
例えば、商品の荷札や値札に電子装置300を取り付け、電子装置300に記録された情報を、ベルトコンベヤの脇に設けられたリーダライタで読み取り、製造過程、流通過程および納入先などの情報を得ることで、商品の検品や在庫管理などを効率良く行うことができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
実施の形態4の電子装置300の作製方法は、突起452を覆う絶縁膜465に開口466を形成する工程を行った後、ガラス基板400を機能回路302から分離する工程を行っている(図17A、図17B参照)。本実施の形態では、これらの工程の順序を逆にした電子装置300の作製方法の一例を説明する。説明には、図20A−図21Bを参照する。
まず、図16Cの工程までを行う。次に、図20Aに示すように、絶縁膜465に熱剥離型粘着フィルム471を貼り付ける。そして、下地絶縁膜401上に形成されている積層物をガラス基板400から分離する。この工程は図17Bの工程と同様に行うことができる。次に、図20Bに示すように、下地絶縁膜401を保護するための絶縁膜467を形成する。この工程は、図18Aの工程と同様に行うことができる。
次に、図21Aに示すように、絶縁膜465を選択的に除去して開口466を形成する。この工程は図17Aの工程と同様に行うことができる。絶縁膜465の除去工程(例えば、研削工程)を行う前に、熱剥離型粘着フィルム471を加熱して、剥離する。また、絶縁膜467側に別の熱剥離型粘着フィルム472(以下、「フィルム472」と呼ぶ。)を貼り付ける。なお、開口466を形成してから、フィルム472を貼り付けてもよい。
次に、フィルム472に支持されている積層物を個々の機能回路302に切り分ける。この工程は、図18Bの工程と同様に、ダイシング、スクライブなどの処理で行うことができる。ここでは、レーザビームを用いたスクライブを行うこととする。UVレーザビームを絶縁膜465側から照射することでフィルム472に支持されている積層物に溝を形成する。その結果、図21Bに示すように、フィルム472に支持されている複数の機能回路302が形成される。
そして、フィルム472を加熱して、フィルム472から機能回路302を分離し、機能回路302にアンテナ301を電気的に接続し、電子装置300を完成させる(図19A参照)。アンテナ301との接続は、図19Aの工程と同様に行うことができる。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態6)
実施の形態4で説明された電子装置300の作製方法は、突起452を覆う絶縁膜465に開口466を形成する工程を行った後、ガラス基板400を機能回路302から分離する工程を行っている(図17A、図17B参照)。ガラス基板400の分離工程の前に、露出された突起452を利用して、機能回路302の検査を行ってもよい。この検査工程で不良と判定された機能回路302は、アンテナ301との接続を行わない。
また、実施の形態5で説明された電子装置の作製方法でも、同様に検査工程を行うこともできる。図21Aの工程において、露出された突起452を利用して機能回路の検査を行うことができる。そして、この検査工程で不良と判定された機能回路302は、アンテナ301との接続を行わない。
本実施の形態の作製方法は、実施の形態4および実施の形態5への適用に限定するものではない。本実施の形態は、補強材に覆われた突起を露出した後、突起を利用して検査を行うという電子装置の作製方法である。
100 基板
101 絶縁膜
102 絶縁膜
103 絶縁膜
104 絶縁膜
110 電子素子
111 半導体層
112 導電膜
113 導電膜
114 導電膜
120 突起
121 導電体
130 未硬化のプリプレグ
131 補強材
132 未硬化の樹脂
133 領域
140 絶縁膜
142 硬化された樹脂
143 開口
151 電子装置
152 電子装置
153 電子装置
160 絶縁膜
161 絶縁膜
200 処理基板
201 研削装置
202 研削装置
210 研削定盤
211 回転手段
212 基板保持手段
213 回転手段
214 液体
215 ノズル
220 研削ベルト
221−223 コンベヤローラ
224 ステージ
230 矢印

Claims (5)

  1. 導電体でなる突起を絶縁表面上に形成することと、
    前記絶縁表面および前記突起の表面に補強材を含み、且つ前記突起の厚さの2倍以下の厚さを有するプリプレグを密着させて、前記プリプレグの上面に前記突起により隆起した部分を形成することと、
    前記絶縁表面および前記突起の表面に密着された前記プリプレグを硬化して、前記補強材を含む絶縁膜を形成することと、
    前記絶縁膜の上面が隆起している部分を前記補強材と共に除去して、前記絶縁膜に開口を形成することと、を有することを特徴とする端子構造の作製方法。
  2. 請求項1において、
    前記絶縁膜を研削することで、前記絶縁膜に開口を形成することを特徴とする端子構造の作製方法。
  3. 請求項1または2において、
    前記開口を形成した後、前記突起に密接する導電体を形成することを有することを特徴とする端子構造の作製方法。
  4. 請求項1乃至3において、
    前記補強材は、シート状の繊維体であることを特徴とする端子構造の作製方法。
  5. 請求項1乃至3において、
    前記補強材を含む前記プリプレグの代わりに、補強材を含まない未硬化の樹脂膜を硬化することで前記絶縁膜を形成することを特徴とする端子構造の作製方法。
JP2010177248A 2009-08-07 2010-08-06 端子構造の作製方法 Expired - Fee Related JP5613491B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010177248A JP5613491B2 (ja) 2009-08-07 2010-08-06 端子構造の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009185126 2009-08-07
JP2009185126 2009-08-07
JP2010177248A JP5613491B2 (ja) 2009-08-07 2010-08-06 端子構造の作製方法

Publications (3)

Publication Number Publication Date
JP2011054955A JP2011054955A (ja) 2011-03-17
JP2011054955A5 JP2011054955A5 (ja) 2013-09-12
JP5613491B2 true JP5613491B2 (ja) 2014-10-22

Family

ID=43533648

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010177248A Expired - Fee Related JP5613491B2 (ja) 2009-08-07 2010-08-06 端子構造の作製方法

Country Status (4)

Country Link
US (1) US8240030B2 (ja)
JP (1) JP5613491B2 (ja)
CN (1) CN101996904B (ja)
TW (1) TWI517268B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2564463T3 (es) 1999-10-29 2016-03-22 Glaxosmithkline Biologicals S.A. Péptidos antigénicos de Neisseriales
GB0107658D0 (en) 2001-03-27 2001-05-16 Chiron Spa Streptococcus pneumoniae
JP5719560B2 (ja) * 2009-10-21 2015-05-20 株式会社半導体エネルギー研究所 端子構造の作製方法
CA2953917C (en) 2013-07-01 2021-10-19 The Research Foundation For The State University Of New York Ship inhibition to combat obesity
CN103956349B (zh) * 2014-05-20 2016-06-15 株洲南车时代电气股份有限公司 功率半导体芯片的铜金属化结构及其制作方法
CA2986354A1 (en) 2014-06-17 2015-12-30 The Research Foundation For The State University Of New York Ship inhibition to induce expression of granulocyte colony stimulating factor in a subject
CN105990169B (zh) * 2015-01-28 2019-01-08 中芯国际集成电路制造(上海)有限公司 芯片通孔连接缺陷的检测方法
US11277909B2 (en) * 2019-08-30 2022-03-15 Ttm Technologies Inc. Three-dimensional circuit assembly with composite bonded encapsulation
US20210247691A1 (en) * 2020-02-12 2021-08-12 Hutchinson Technology Incorporated Method For Forming Components Without Adding Tabs During Etching
JP2023017513A (ja) * 2021-07-26 2023-02-07 株式会社リコー アクチュエータ、液体吐出ヘッド、液体吐出ユニット、液体を吐出する装置

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2026113C (en) 1989-01-25 1998-12-01 Tsunoe Igarashi Prepreg, composite molded body, and method of manufacture of the composite molded body
US5888609A (en) 1990-12-18 1999-03-30 Valtion Teknillinen Tutkimuskeskus Planar porous composite structure and method for its manufacture
JP3578466B2 (ja) 1992-04-14 2004-10-20 ユニチカ株式会社 補強用無機繊維織布及びそれを用いた多層プリント配線板
JPH077246A (ja) * 1993-06-17 1995-01-10 Kobe Steel Ltd 電子部品構成物内蔵インモールド品の製造方法
BR9507775A (pt) 1994-05-27 1997-08-19 Ake Gustafson Processo de realização de um módulo eletrônico e módulo eletrônico obtido de acordo com esse processo
TW371285B (en) 1994-09-19 1999-10-01 Amp Akzo Linlam Vof Foiled UD-prepreg and PWB laminate prepared therefrom
EP1318708B1 (en) * 1995-10-23 2004-10-20 Ibiden Co., Ltd. Resin filler and multilayer printed wiring board
US6482495B1 (en) 1996-09-04 2002-11-19 Hitachi Maxwell, Ltd. Information carrier and process for production thereof
US5897502A (en) * 1996-11-26 1999-04-27 Siemens Medical Systems, Inc. Persistence for ultrasonic flow imaging
JP3084021B1 (ja) * 1999-05-18 2000-09-04 日本レック株式会社 電子部品の製造方法
JP3675688B2 (ja) 2000-01-27 2005-07-27 寛治 大塚 配線基板及びその製造方法
JP4884592B2 (ja) 2000-03-15 2012-02-29 株式会社半導体エネルギー研究所 発光装置の作製方法及び表示装置の作製方法
JP2002290006A (ja) 2001-03-27 2002-10-04 Ibiden Co Ltd 部品内蔵基板の製造方法
JP2003049388A (ja) 2001-08-08 2003-02-21 Du Pont Toray Co Ltd 扁平化したアラミド繊維からなる布帛
JP2003228695A (ja) 2002-02-04 2003-08-15 Hitachi Cable Ltd 非接触icカード及びその製造方法
AU2002367949A1 (en) * 2002-05-21 2003-12-02 Daiwa Co., Ltd. Interlayer connection structure and its building method
JP2004140267A (ja) 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
KR101226260B1 (ko) 2004-06-02 2013-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US7465674B2 (en) 2005-05-31 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7510950B2 (en) 2005-06-30 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7727859B2 (en) 2005-06-30 2010-06-01 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
US7685706B2 (en) * 2005-07-08 2010-03-30 Semiconductor Energy Laboratory Co., Ltd Method of manufacturing a semiconductor device
JP4534927B2 (ja) * 2005-09-27 2010-09-01 カシオ計算機株式会社 半導体装置
JP2007091822A (ja) 2005-09-27 2007-04-12 Shin Kobe Electric Mach Co Ltd プリプレグ
US7504317B2 (en) 2005-12-02 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
EP1818860B1 (en) 2006-02-08 2011-03-30 Semiconductor Energy Laboratory Co., Ltd. RFID device
JP5098211B2 (ja) * 2006-04-26 2012-12-12 ソニー株式会社 半導体装置及びその製造方法
JP5113346B2 (ja) * 2006-05-22 2013-01-09 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
CN101479747B (zh) 2006-06-26 2011-05-18 株式会社半导体能源研究所 包括半导体器件的纸及其制造方法
JP4301302B2 (ja) * 2007-02-06 2009-07-22 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法及び電子機器
EP1970952A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1970951A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1976001A3 (en) 2007-03-26 2012-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2001047A1 (en) 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
EP2019425A1 (en) 2007-07-27 2009-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248240B2 (ja) 2007-08-30 2013-07-31 株式会社半導体エネルギー研究所 半導体装置
WO2009142309A1 (en) 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5248412B2 (ja) 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8044499B2 (en) 2008-06-10 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Wiring substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof
JP5473413B2 (ja) 2008-06-20 2014-04-16 株式会社半導体エネルギー研究所 配線基板の作製方法、アンテナの作製方法及び半導体装置の作製方法
KR101589441B1 (ko) * 2009-08-07 2016-01-28 삼성전자주식회사 반도체 모듈

Also Published As

Publication number Publication date
CN101996904A (zh) 2011-03-30
TW201130058A (en) 2011-09-01
TWI517268B (zh) 2016-01-11
JP2011054955A (ja) 2011-03-17
US20110030212A1 (en) 2011-02-10
CN101996904B (zh) 2015-02-25
US8240030B2 (en) 2012-08-14

Similar Documents

Publication Publication Date Title
JP5670118B2 (ja) 端子構造および電子装置
JP5613491B2 (ja) 端子構造の作製方法
JP5719560B2 (ja) 端子構造の作製方法
TWI442513B (zh) 半導體裝置的製造方法
TWI475748B (zh) 半導體裝置及其製造方法
KR101406770B1 (ko) 반도체 디바이스 및 이의 제작 방법
KR101448485B1 (ko) 반도체 장치 및 그 제작 방법
TWI447822B (zh) 半導體裝置及使用具有上及下纖維體密封層的半導體裝置的商品追蹤系統以及其製造方法
JP5464914B2 (ja) 半導体装置の作製方法
JP5779272B2 (ja) 半導体装置
JP2008112988A (ja) 半導体装置およびその作製方法
JP5052031B2 (ja) 半導体装置の作製方法
JP4845623B2 (ja) 半導体装置の作製方法
JP2007043101A (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140703

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140819

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140908

R150 Certificate of patent or registration of utility model

Ref document number: 5613491

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees