CN105990169B - 芯片通孔连接缺陷的检测方法 - Google Patents

Abstract

本申请提供了一种芯片通孔连接缺陷的检测方法。该芯片包括衬底、有源结构、通孔和金属互连结构，该衬底设置有相互分离的隔离槽；有源结构设置在隔离槽之间的衬底中和衬底上；通孔设置在有源结构上；金属互连结构具有依次远离衬底的第一金属层和互连金属层，第一金属层通过通孔与有源结构连接，互连金属层通过互连介质层与第一金属层连接，芯片通孔连接缺陷的检测方法包括：步骤S1，减薄衬底使隔离槽裸露；步骤S2，将第一金属层电性电性接地；以及步骤S3采用PVC技术对通孔连接进行检测。该检测方法无需对第一金属层减薄就可以全面地检测出有源结构与通孔的连接缺陷，使得后续的第一金属层与通孔的连接缺陷的定位检测可以顺利进行。

Description

芯片通孔连接缺陷的检测方法

技术领域

本申请涉及半导体制造技术领域，具体而言，涉及一种芯片通孔连接缺陷的检测方法。

背景技术

随着半导体技术的发展，集成电路内包含的晶体管越来越多，互连线的层数也从以前的三四层增加到九层甚至十层，因此将这些晶体管和互连线连接在一起的接触孔、以及将不同金属层上的互连线连接在一起的通孔的数目急剧增加，任何一个通孔的失效都可能导致集成电路的功能无法达到预定要求。特别地，连接有源区和第一金属层的通孔的连接失效会引起短路、断路等现象，是引起集成电路失效的一个主要原因。因此，寻找一种可以检测通孔与有源区、通孔与第一金属层的早期连接缺陷的方法对于解决集成电路的失效问题以及对于提高产率、改善工艺技术的可靠性和稳定性是非常重要的。

以下将以图1所示的芯片为例对现有技术中的检测方法进行说明，该芯片包括：衬底100’、有源结构102’、介质层200’、通孔201’和金属互连结构300’，衬底100’包含相互分离的隔离槽101’；有源结构102’设置在隔离槽101’之间的衬底100’中和衬底100’上，包括第一有源结构1021’、第二有源结构1022’、第三有源结构1023’；介质层200’设置在衬底100’上；通孔201’设置在介质层200’中；金属互连结构300’具有依次远离衬底100’的第一金属层301’和互连金属层302’，第一金属层301’通过通孔201’与有源结构102’连接，互连金属层302’通过互连介质层303’的互连通孔304’与第一金属层连接301’，具体各通孔201’与第一金属层301’以及各有源结构102’的对应连接关系见图1。

目前常规采用电压衬度像技术(Passive Voltage Contrast，PVC)判断通孔的连接缺陷，首先利用PVC技术对第一金属层301’与通孔201’的连接缺陷进行检测，然后利用PVC技术对有源结构102’与通孔201’的连接缺陷进行检测，其中，对第一金属层301’与通孔201’的连接缺陷进行检测的具体方法包括：步骤S1’，正面剥离图1所示结构的金属互连结构300’，使第一金属层301’裸露形成如图2所示的结构；步骤S2’，使衬底100’电性接地；步骤S3’，利用电压衬度像技术判断第一金属层301’与通孔201’是否存在连接缺陷。

图2所示的结构中的通孔201’包括第一通孔2011’、第二通孔2012’、第三通孔2013’、第四通孔2014’、第五通孔2015’，使用上述检测方法可以检测出图2中的第一金属层301’与第一通孔2011’的连接或第一金属层301’与第五通孔2016’的连接出现断路缺陷，例如当连接第一金属层301’与有源结构102’的第一通孔2011’存在断路缺陷时，将衬底100’电性接地，由于第一金属层301’未与有源结构102’电性连接，其表面电势不等于有源结构102’的电势，即不等于0V，当电子束轰击第一金属层301’表面时，第一金属层301’表面会产生二次电子，留下正电荷，二次电子受到第一金属层301’表面正电荷形成的正电场的影响返回到第一金属层301’的表面，形成暗衬度，即得到的对应位置的二次电子图像显示为黑暗；其它未出现连接缺陷的第一金属层301’的电势与有源结构102’的电势相同，均等于0V，当电子束对第一金属层301’表面进行轰击时，第一金属层301’表面产生二次电子和正电荷，由于第一金属层301’与有源结构102’连通，因此产生的正电荷被导出，二次电子逸出被二次电子检测器收集，形成亮衬度，对应的二次电子图像显示明亮。由此可判断出第一通孔2011’存在连接缺陷，同理上述步骤也可以检测出第五通孔2016’的连接缺陷。

当与有源结构102’连接的第二通孔2012’出现断路时，第一金属层301’通过第三通孔2013’仍与有源结构102’连接，所以第一金属层301’的电势与有源结构102’的表面电势相同，当第一金属层301’接地时，两者均等于0V。当电子束对第一金属层301’表面进行轰击时，第一金属层301’表面产生二次电子和正电荷，由于第一金属层301’与有源结构102’连通，因此所产生的正电荷被导出，二次电子逸出被二次电子检测器收集，形成亮衬度，对应位置的二次电子图像显示为明亮，因此根据二次电子图形的明暗程度即可判断有源结构102’与第一金属层301’不存在连接缺陷，但实际是有源结构102’与第一金属层301’之间的第二通孔2012’的连接存在缺陷，由此说明上述检测方法不能全面检测出第一金属层301’与通孔的连接缺陷，

然后对有源结构102’与通孔201’的连接缺陷进行检测，具体步骤是：S4’，正面剥离图2所示的第一金属层301’，使通孔201’裸露，形成如图3所示的结构；然后，使衬底100’电性接地；最后利用电压衬度像(Passive Voltage Contrast，PVC)技术判断有源结构102’与通孔201’的连接是否存在缺陷，检测的原理与第一金属层301’与通孔201’连接缺陷的检测原理相同，此处不再赘述。此种方法可以全面检测出有源结构102’与通孔201’的连接缺陷。

上述检测通孔缺陷的方法不能全面地检测出第一金属层301’与通孔201’的连接缺陷，并且只能通过再剥离第一金属层301’检测出有源结构102’与通孔201’的连接缺陷。这样不仅会造成第一金属层301’与通孔201’连接缺陷的漏检，而且会破坏第一金属层301’，使得不能再对第一金属层301’与通孔201’的通孔连接缺陷进行定位检测。

目前为了全面地检测第一金属层301’与通孔201’的连接缺陷，只能采用封装定位技术，但是这时的检测不利于生产中产品的良率的提升以及生产成本的控制。

发明内容

本申请旨在提供一种芯片通孔连接缺陷的检测方法，以解决现有技术中不能全面检测通孔的连接缺陷的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种芯片通孔连接缺陷的检测方法，上述芯片包括：衬底，设置有相互分离的隔离槽；有源结构，设置在上述隔离槽之间的上述衬底中和上述衬底上；通孔，设置在上述有源结构上；金属互连结构，具有依次远离上述衬底的第一金属层和互连金属层，上述第一金属层通过上述通孔与上述有源结构连接，上述检测方法包括：步骤S1，减薄上述衬底使上述隔离槽裸露；步骤S2，将上述第一金属层电性电性接地；以及步骤S3，采用PVC技术对上述通孔是否存在连接缺陷进行检测。

进一步地，上述步骤S1包括：步骤S11，采用化学机械研磨对上述衬底进行减薄；以及步骤S12，采用氢氧化钾溶液对上述步骤S11减薄后的上述衬底进行腐蚀。

进一步地，上述芯片还包括焊盘，上述焊盘与上述第一金属层电性连接，上述焊盘电性接地。

进一步地，上述步骤S2包括：步骤S21，在上述芯片中设置通槽，使上述金属互连结构的第一金属层或至少一层互连金属层的金属裸露；步骤S22，在上述通槽中填充导电材料；以及步骤S23，使上述导电材料电性接地。

进一步地，上述步骤S21采用FIB设置上述通槽。

进一步地，上述步骤S2包括：步骤S21’，将上述金属互连结构固定在导电体上；步骤S22’，在上述芯片中设置通槽，上述通槽延伸至上述导电体；步骤S23’，在上述通槽中填充导电材料；以及步骤S24’，使上述导电体电性接地。

进一步地，上述步骤S21’的上述固定采用粘结剂实施。

进一步地，上述步骤S21’采用FIB设置上述通槽。

进一步地，上述步骤S3包括：S31，对上述有源结构表面进行电子束扫描，得到二次电子图像；以及S32，根据上述二次电子图像的亮度差异，判断上述芯片是否存在上述通孔连接缺陷。

进一步地，上述电子束扫描所采用的加速电场的电压为0.5KV～2KV。

应用本申请的技术方案，通过减薄衬底使隔离槽裸露，同时使有源结构裸露并且相邻的有源结构不会通过衬底电性相连通，进而使通孔连接缺陷检测可以从有源结构远离金属互连结构的表面实施，即从芯片的背面进行检测；将第一金属层电性接地，使得第一金属层和与其正常连接的有源结构的电势相等，当通孔与第一金属层、通孔与有源结构的连接出现断路缺陷时，有源结构的电势不等于0V，即与第一金属层的电势不同，电势不同的有源结构对二次电子的运动方向的影响不同：电势不等于0V的有源结构表面产生二次电子后，其表面留下的正电荷形成正电场，使得二次电子返回有源结构表面，形成暗衬度，对应的二次电子图像显示黑暗；电势等于0V的有源结构表面产生二次电子后，由于有源结构接地，所以正电荷被导出，二次电子逸出被二次电子检测器收集，形成亮衬度，对应的二次电子图像显示明亮。根据PVC得到的二次电子图像中的有源结构的明暗程度不同，能够在早期检测中全面地检测出第一金属层与通孔的连接缺陷或有源结构与通孔的连接缺陷，并且该方法无需对第一金属层减薄来检测有源结构与通孔的连接缺陷，因此没有破坏第一金属层，使得后续的对第一金属层与通孔的连接缺陷定位检测可以顺利进行。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了待检测芯片的剖面结构示意图；

图2示出了现有技术中检测图1所示的芯片的第一金属层与通孔连接缺陷的检测结构剖面示意图；

图3出了现有技术中检测图1所示的芯片的有源结构与通孔连接缺陷的检测结构剖面示意图；

图4示出了本申请一种优选实施方式提供的芯片的结构剖面图；

图5示出了本申请一种优选实施方式的芯片通孔连接缺陷的检测方法的流程示意图；

图6示出了对图4所示的芯片的衬底减薄使隔离槽裸露后的芯片的剖面结构示意图；

图7示出了在具有图4结构的芯片中设置焊盘后的芯片的剖面结构示意图；

图8示出了在图4所示的芯片中设置通槽并在通槽中填充导电材料后的芯片的剖面结构示意图；

图9示出了将图4所示的金属互连结构固定在硅片后形成的剖面结构示意图；

图10示出了在图9所示结构中设置通槽并在通槽后填充导电材料后的结构的剖面示意图；以及

图11示出了对图6所示的有源结构进行电子扫描后得到的有源结构的二次电子明暗示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。

正如背景技术所介绍的，现有技术中在早期检测通孔的连接缺陷时，只能检测出有源结构与通孔的连接缺陷，不能全面地检测出第一金属层与通孔的连接缺陷。另外，现有技术中在有源结构与通孔的连接缺陷的检测过程中将第一金属层减薄，破坏了第一金属层，使得后续不能定位检测第一金属层与通孔的连接缺陷。为了解决如上问题，本申请提出了一种芯片通孔连接缺陷的检测方法。

在本申请的一种优选方式中，提供了一种芯片通孔201连接缺陷的检测方法，如图4所示，该芯片包括衬底100、有源结构102、通孔201和金属互连结构300，该衬底100设置有相互分离的隔离槽101；有源结构102设置在隔离槽101之间的衬底100中和衬底100上；通孔201设置在有源结构102上；金属互连结构300具有依次远离衬底100的第一金属层301和互连金属层302，第一金属层301通过通孔201与有源结构102连接，互连金属层302通过互连介质层303与第一金属层301连接，如图5所示，芯片通孔201连接缺陷的检测方法包括：步骤S1，减薄衬底100使隔离槽101裸露；步骤S2，将上述第一金属层301电性接地；以及步骤S3，采用PVC技术对通孔201是否存在连接进行检测。

上述的检测方法，通过减薄衬底100使隔离槽101裸露，同时使有源结构102裸露并且相邻的有源结构102不会通过衬底100电性相连通，进而使通孔201连接缺陷检测可以从有源结构102远离金属互连结构300的表面实施，即从芯片的背面进行检测；将第一金属层301电性接地，使得第一金属层301和与其正常连接的有源结构102的电势相等，当通孔201与第一金属层301、通孔201与有源结构102的连接出现断路缺陷时，有源结构102的电势不等于0V，即与第一金属层301的电势不同，电势不同的有源结构102对二次电子的运动方向的影响不同：电势不等于0V的有源结构102表面产生二次电子后，其表面留下的正电荷形成正电场，使得二次电子返回有源结构102表面，形成暗衬度，对应的二次电子图像显示黑暗；电势等于0V的有源结构102表面产生二次电子后，由于有源结构102接地，所以正电荷被导出，二次电子逸出被二次电子检测器收集，形成亮衬度，对应的二次电子图像显示明亮。根据PVC得到的二次电子图像中的有源结构102的明暗程度不同，能够在早期检测中全面地检测出第一金属层301与通孔201的连接缺陷或有源结构102与通孔201的连接缺陷，并且该方法无需对第一金属层301减薄来检测有源结构102与通孔201的连接缺陷，因此没有破坏第一金属层301，使得后续的对第一金属层301与通孔201的连接缺陷定位检测可以顺利进行。

现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。

以下将以图4所示的芯片为例进行通孔缺陷检测，图4所示的芯片包括：衬底100、有源结构102、介质层200、通孔201与金属互连结构300，该衬底100中包含相互分离的隔离槽101；有源结构102设置在隔离槽101之间的衬底100中和衬底100上，包括有第一有源结构1021、第二有源结构1022与第三有源结构1023；介质层200设置在衬底100上；通孔201设置在介质层200中；金属互连结构300具有依次远离衬底100的第一金属层301和互连金属层302，第一金属层301通过通孔201与有源结构102连接，互连金属层302通过互连介质层303的互连通孔304与第一金属层301连接。

首先，执行步骤S1，减薄图4所示芯片的衬底100使隔离槽101裸露，同时有源结构102裸露，倒置结构，形成图6所示的结构，使得后续的检测从裸露的隔离槽101、有源结构102一侧的表面进行。

现有技术中减薄芯片的方式有多种，比如化学机械研磨法、化学腐蚀法等，为了精确控制减薄衬底100的厚度，使上述隔离槽101和有源结构102裸露，本申请优选上述步骤S1包括：步骤S11，采用化学机械研磨对上述衬底100进行减薄；以及步骤S12，采用氢氧化钾溶液对上述化学机械研磨后的衬底100进行腐蚀，上述步骤S11的化学机械研磨只是对衬底100进行粗略地减薄，为了精确控制被减薄的衬底100的厚度，采用步骤S12的氢氧化钾溶液对衬底100进行腐蚀。

然后，执行步骤S2，将图6所示结构的第一金属层301电性接地，使其电势为0V，上述有源结构102通过通孔201与上述第一金属层301连接，因此当通孔201连接不存在缺陷时，与通孔201连接的有源结构102的电势与第一金属层301的电势相当均为0V，当通孔201连接存在缺陷时，通孔201与有源结构102之间不是电性连接，因此，有源结构102的电势与第一金属层301的电势不同。

上述将第一金属层301电性接地的方式有很多种，比如利用导线引导接地，本申请一种优选实施方式A为了以更简捷的设置方式使第一金属层301电性接地，优选采用与第一金属层301电性连接的焊盘400电性接地，比如图7所示的芯片在图6所示结构的基础上还包括焊盘400，通过焊盘介质层401设置在上述金属互连结构300上，与金属互连结构300连接，因为焊盘400位于金属互连结构300的上方，一般裸露在外，且该焊盘400与第一金属层301通过互连金属层302连接，当焊盘400电性接地时，金属互连结构300中的第一金属层301与互连金属层302也电性接地。

本申请一种优选实施方式B，为了使第一金属层301电性接地的方式不依赖于焊盘400，并且能够使第一金属层301准确接地，优选上述步骤S2包括：步骤S21，在图4所示的芯片中设置通槽500，使金属互连结构300的第一金属层301或至少一层互连金属层302的金属裸露；步骤S22，在通槽500中填充导电材料501，形成具有图8所示剖面结构的芯片；以及步骤S23，使导电材料501电性接地。当设置通槽500时使至少一层互连金属302层裸露，则通槽500中的导电材料501与互连金属层302电性连接进而导电材料501与第一金属层301电性连接，当导电材料501电性接地时，与其电性连接的第一金属层301电性接地。

本申请一种优选实施方式C，为了使第一金属层301电性接地的实施方式更加简单，并且能够使第一金属层301的电势准确为0V，优选上述步骤S2包括：步骤S21’，将图6所示的金属互连结构300固定在导电体600上，形成图9所示的结构；步骤S22’，在图9所示的芯片中设置通槽500；步骤S23’，上述通槽500延伸至导电体600，在通槽500中填充导电材料501，形成图10所示的结构；以及步骤S24’，使导电体600电性接地。进行检测时，该种实施方式中的导电体600与芯片连接，避免芯片沾污，对芯片起到保护作用。同样，当设置通槽500时使至少一层互连金属层302裸露，则通槽500中的导电材料501与互连金属层302电性连接进而导电材料501与第一金属层301电性连接，通过导电体600电性接地，使与其连接的通槽500中的导电材料501电性接地，进而使第一金属301的电势为0V。

上述将金属互连结构300固定在导电体600上的方式有多种，例如机械固定，粘结剂固定。为了使金属互连结构300以较快捷的方式设置在导电体600上，提高通孔201连接缺陷的检测效率。本申请优选采用选粘结剂601将图3所示的金属互连结构300粘结在导电体600上。

上述实施方式B和实施方式C中的通槽可以采用刻蚀或者离子轰击的方式设置，为了实现通孔201缺陷的准确检测。优选上述步骤S21和步骤S21’均采用FIB(聚焦离子束，Focus Ion beam)技术设置通槽500，通过控制离子束的能量精确控制通槽500的深度以及通槽500的截面直径，保证将金属互连结构300中的金属裸露。

最后，执行步骤S3，采用PVC技术对上述通孔201进行失效分析。当通孔201存在连接缺陷时，与其连接的有源结构102的电势不等于0V，使得该有源结构102的二次电子的运动方向不同于电势为0V的有源结构102的二次电子的运动方向，采用PVC技术得到的有源结构102的二次电子图像的明暗程度不同，与通孔201的连接存在缺陷的有源结构102显示黑暗，从而检测出存在通孔201的连接缺陷。

为了灵敏、精确地检测出通孔201的连接缺陷，优选上述步骤S3包括：S31，对图6所示的有源结构102的表面进行电子束扫描，得到有源结构102的二次电子明暗示意图，如图11所示；以及S32，根据图11所示的二次电子明暗示意图不同有源结构102的亮度差，判断芯片是否存在通孔201的连接缺陷。对有源结构102表面进行电子束扫描，使得有源结构102表面产生二次电子，电势不同的位置，二次电子的发射率不同，得到的二次电子图像中的不同有源结构102的明暗程度就有差别，例如图11中，第一有源结构1021、第二有源结构1022显示黑暗，有源结构1023显示明亮，进而可判断出第一有源结构1021、第二有源结构1022的电势不等于有源结构1023的电势，即电势不为0V，据此可判断出芯片的通孔201是否存在连接缺陷。

上述采用电子束对通孔缺陷进行扫描检测时，如图4所示的结构中，其表面仍然保留有大量的介质层，导电性较差，容易发生充、放电效应，其表面电子与表面物质相互作用的充电区会产生微小的电势差，造成反射电子束散开，使所形成的二次电子成像的亮度降低，进而损害分辨率；当电子束能量较大时，所产生的电势差会较大，进而会严重影响二次电子成像的明暗程度。为了避免这种充、放电效应，本申请优选电子束扫描所采用的加速电场的电压为0.5KV～2KV，进而产生能量较小的电子束来进行PVC分析。

从以上的描述中，可以看出，本申请上述的实施方式实现了如下技术效果：

上述的检测方法，通过减薄衬底使隔离槽裸露，同时使有源结构裸露并且相邻的有源结构不会通过衬底电性相连通，进而使通孔连接缺陷检测可以从有源结构远离金属互连结构的表面实施，即从芯片的背面进行检测；将第一金属层电性接地，使得第一金属层和与其正常连接的有源结构的电势相等，当通孔与第一金属层、通孔与有源结构的连接出现断路缺陷时，有源结构的电势不等于0V，即与第一金属层的电势不同，电势不同的有源结构对二次电子的运动轨迹的影响不同：电势不等于0V的有源结构表面产生二次电子后，其表面留下的正电荷形成正电场，使得二次电子返回有源结构表面，形成暗衬度，对应的二次电子图像显示黑暗；电势等于0V的有源结构表面产生二次电子后，由于有源结构接地，所以正电荷被导出，二次电子逸出被二次电子检测器收集，形成亮衬度，对应的二次电子图像显示明亮。

根据PVC中的二次电子图像中的有源结构的明暗程度不同，能够在早期检测中全面地检测出第一金属层与通孔的连接缺陷或有源结构与通孔的连接缺陷，并且该方法无需对第一金属层减薄来检测有源结构与通孔的连接缺陷，因此没有破坏第一金属层，使得后续的对第一金属层与通孔的连接缺陷定位检测可以顺利进行。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种芯片通孔连接缺陷的检测方法，所述芯片包括：

衬底，设置有相互分离的隔离槽；

有源结构，设置在所述隔离槽之间的所述衬底中和所述衬底上；

通孔，设置在所述有源结构上；

金属互连结构，具有依次远离所述衬底的第一金属层和互连金属层，所述第一金属层通过所述通孔与所述有源结构连接，其特征在于，所述检测方法包括：

步骤S1，减薄所述衬底使所述隔离槽裸露；

步骤S2，将所述第一金属层电性接地；以及

步骤S3，采用PVC技术对所述通孔是否存在连接缺陷进行检测。

2.根据权利要求1所述的检测方法，其特征在于，所述步骤S1包括：

步骤S11，采用化学机械研磨对所述衬底进行减薄；以及

步骤S12，采用氢氧化钾溶液对所述步骤S11减薄后的所述衬底进行腐蚀。

3.根据权利要求1所述的检测方法，其特征在于，所述芯片还包括焊盘，所述焊盘与所述第一金属层电性连接，所述焊盘电性接地。

4.根据权利要求1所述的检测方法，其特征在于，所述步骤S2包括：

步骤S21，在所述芯片中设置通槽，使所述金属互连结构的第一金属层或至少一层互连金属层的金属裸露；

步骤S22，在所述通槽中填充导电材料；以及

步骤S23，使所述导电材料电性接地。

5.根据权利要求4所述的检测方法，其特征在于，所述步骤S21采用FIB设置所述通槽。

6.根据权利要求1所述的检测方法，其特征在于，所述步骤S2包括：

步骤S21’，将所述金属互连结构固定在导电体上；

步骤S22’，在所述芯片中设置通槽，所述通槽延伸至所述导电体；

步骤S23’，在所述通槽中填充导电材料；以及

步骤S24’，使所述导电体电性接地。

7.根据权利要求6所述的检测方法，其特征在于，所述步骤S21’的所述固定采用粘结剂实施。

8.根据权利要求6所述的检测方法，其特征在于，所述步骤S22’采用FIB设置所述通槽。

9.根据权利要求1所述的检测方法，其特征在于，所述步骤S3包括：

S31，对所述有源结构表面进行电子束扫描，得到二次电子图像；以及

S32，根据所述二次电子图像的亮度差异，判断所述芯片是否存在所述通孔连接缺陷。

10.根据权利要求9所述的检测方法，其特征在于，所述电子束扫描所采用的加速电场的电压为0.5KV～2KV。