CN101996904B - 用于制造端子结构的方法和用于制造电子器件的方法 - Google Patents

用于制造端子结构的方法和用于制造电子器件的方法 Download PDF

Info

Publication number
CN101996904B
CN101996904B CN201010254914.2A CN201010254914A CN101996904B CN 101996904 B CN101996904 B CN 101996904B CN 201010254914 A CN201010254914 A CN 201010254914A CN 101996904 B CN101996904 B CN 101996904B
Authority
CN
China
Prior art keywords
dielectric film
protrusion
face
film
reinforcing material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201010254914.2A
Other languages
English (en)
Other versions
CN101996904A (zh
Inventor
滨谷敏次
福留贵浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101996904A publication Critical patent/CN101996904A/zh
Application granted granted Critical
Publication of CN101996904B publication Critical patent/CN101996904B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3164Partial encapsulation or coating the coating being a foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669Platinum [Pt] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/0568Molybdenum [Mo] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681Tantalum [Ta] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684Tungsten [W] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/11002Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354Coating
    • H01L2224/13599Material
    • H01L2224/136Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0103Zinc [Zn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01032Germanium [Ge]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01041Niobium [Nb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0106Neodymium [Nd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01072Hafnium [Hf]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01073Tantalum [Ta]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01076Osmium [Os]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788Glasses, e.g. amorphous oxides, nitrides or fluorides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/045Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by making a conductive layer having a relief pattern, followed by abrading of the raised portions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/281Applying non-metallic protective coatings by means of a preformed insulating foil
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base
    • Y10T29/49165Manufacturing circuit on or in base by forming conductive walled aperture in base
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49204Contact or terminal manufacturing

Abstract

用于制造端子结构的方法和用于制造电子器件的方法,为了提供用于使用除激光束照射之外的手段在暴露端子部分(用绝缘膜密封)的步骤中在该绝缘膜(其通过固化包括增强材料的半固化片而获得)中高准确度地形成开口的方法。突出物使用导体形成。包括增强材料的未固化的半固化片紧密贴附到该突出物并且该半固化片固化,使得包括该增强材料的绝缘膜形成。该绝缘膜的顶面的一部分由于该突出物而突出。该突出部分连同增强材料通过研磨处理等优先去除以在绝缘膜中形成开口,使得暴露突出物的开口在绝缘膜中形成。

Description

用于制造端子结构的方法和用于制造电子器件的方法
技术领域
在本说明书中,将描述包括用绝缘膜覆盖的导体的端子结构。此外,还将描述提供有具有这样的结构的端子的电子器件。
背景技术
通过固化包括增强材料(例如玻璃纤维或玻璃填充料等)的半固化片(prepreg)形成的树脂层应用于印刷线路板、电子器件或其类似物的支撑体、绝缘膜、保护材料或其类似物(例如,参见专利文件1至4)。由于形成多层布线,穿透使用半固化片形成的树脂层的开口在该层中形成以便与外部形成电连接部分。
例如,专利文件1公开印刷线路板的绝缘层使用半固化片形成并且在该绝缘层中的开口用激光处理、钻孔或冲孔形成。
专利文件2和3公开开口通过执行激光束照射步骤或光学光刻步骤在固化的半固化片中形成以便形成用固化的半固化片密封的电子器件的连接端子。
专利文件4公开电子部件的支撑体使用半固化片形成并且形成树脂层,其中电子部件和电连接到该电子部件的导体嵌入其中并且研磨该树脂层的表面以便暴露该导体。
参考文献
[专利文件1]日本公布的专利申请No.2007-091822
[专利文件2]日本公布的专利申请No.2008-257710
[专利文件3]日本公布的专利申请No.2008-262547
[专利文件4]日本公布的专利申请No.2002-290006
发明内容
通过使用包括增强材料的半固化片作为密封膜,电子元件可以用包括该增强材料的树脂膜密封;因此,电子元件的强度可以增加。同时,在开口在密封膜中形成以便暴露电子元件的抽取端子的情况下,增强材料还需要与树脂膜一起被去除。当开口在树脂膜中形成时增强材料是麻烦的。
如在专利文件1中公开的,开口用钻孔、冲孔和用激光束的处理在使用半固化片形成的树脂膜中形成。对于在电子元件用其密封的树脂层中开口的形成,钻孔处理和冲孔处理是不合适的。采用用激光束的处理以便不损伤电子元件。
然而,使用激光束形成开口的步骤耗费许多时间并且需要技术,因为难以确定树脂膜和增强材料是否都去除。从而,取决于操作者的技术,树脂膜和/或增强材料可能去除不充分,从而在开口中暴露的区域的面积可能变化。因此,通过开口电连接的两个导体的连接电阻值变化,其使得难以制造具有具备设计值的电特性的电气元件。
另外,在采用使用激光束形成开口的步骤的情况下,对电子元件的机械冲击与钻孔或冲孔比较是小的;然而,电子元件的性能因激光束的能量而降低的可能性不能完全消除。在本发明的发明者的研究中,发现具有小尺寸的电子元件和用低电压驱动的高性能电子元件的特性在一些情况下由于在密封层中形成开口的步骤中的激光束照射而降低。
在本说明书中的技术目的是提供用于使用除激光束照射之外的手段在通过固化包括增强材料的半固化片形成的绝缘膜中高准确度地形成开口的方法。
根据本发明的实施例,用于制造端子结构的方法包括在绝缘表面上形成使用导体形成的突出物,紧密地贴附包括增强材料的半固化片到绝缘表面和突出物的表面以形成半固化片的顶面的一部分(其由于该突出物而突出),固化紧密贴附到绝缘表面和突出物的表面的半固化片以形成包括增强材料的绝缘膜,并且去除绝缘膜的顶面的突出部分连同增强材料以在绝缘膜中形成开口。注意突出物的一部分可在形成开口的步骤中去除。
根据该实施例,开口可以使用除激光束照射之外的手段在通过固化包括增强材料的半固化片形成的绝缘膜中高准确度地容易地形成。这是因为根据该实施例,开口形成的位置可以根据突出物形成的位置采用自对准的方式确定,并且开口形成的位置的准确度可以通过突出物形成的位置的准确度确保并且开口的形状和尺寸可以通过改变突出物的高度和形状控制。因此,在形成开口的步骤中,像执行激光束照射的位置的确定等的高度准确对准是不需要的。
通过研磨包括增强材料的绝缘膜,开口可以在绝缘膜中形成。如上文描述的,开口可以采用自对准方式在绝缘膜中形成。因此,通过在平行于水平表面的方向上简单地研磨绝缘膜,开口可以采用自对准方式在绝缘膜中形成。
在根据上文的实施例的制造方法中,绝缘膜可通过固化代替包括增强材料的半固化片的不包括增强材料的未固化树脂膜形成。在该情况下,上文的有利效果也可以获得。作为增强材料,可以使用纤维片。在开口形成后,可形成紧密贴附到突出物的导体。
根据本发明的实施例,用于制造电子器件的方法包括在第一绝缘膜上形成电连接到电子元件中的至少一个的导电突出物,紧密地贴附包括增强材料的半固化片到第一绝缘膜的顶面和突出物的表面以形成半固化片的顶面的一部分(其由于该突出物而突出),固化紧密贴附到第一绝缘膜的顶面和突出物的表面的半固化片以形成包括增强材料的第二绝缘膜,并且去除第二绝缘膜的顶面的突出部分连同增强材料以在第二绝缘膜中形成开口。注意突出物的一部分可在形成开口的步骤中去除。
从而,根据上文的实施例,如上文描述的,在用于制造电子器件的方法中,开口可以使用除激光束照射之外的手段在通过固化包括增强材料的半固化片形成的绝缘膜中高准确度地容易地形成。
根据上文的实施例,在用于制造电子器件的方法中,纤维片可以用作增强材料。在开口形成后,可形成紧密贴附到突出物的导体。第二绝缘膜可通过固化不包括增强材料的未固化树脂膜形成。
根据上文的实施例,在用于制造电子器件的方法中,在电子元件提供在当电子元件形成时使用的衬底上的情况下,可执行将衬底与电子元件分离的步骤。例如,优选地在第二绝缘膜形成后对用第二绝缘膜密封的电子元件进行该步骤。在该情况下,衬底可在开口在第二绝缘膜中形成前或后分离。
根据本发明的实施例,在用于制造电子器件的方法中,开口在包括增强材料的绝缘膜(固化的半固化片)中形成的位置的准确度采用自对准方式通过突出物形成的位置的准确度确保并且开口的形状和尺寸可以通过改变突出物的高度和形状控制。因此,通过应用该实施例,开口可以使用除激光束照射之外的手段在包括增强材料的绝缘膜中高准确度地容易地形成。
附图说明
图1A至1D是图示根据本发明的一个实施例用于制造电子器件的方法的示例的剖视图。
图2A至2D是图示跟在图1D中的步骤后面的步骤的示例的剖视图。
图3是图示在绝缘膜中形成开口的步骤(在图2B中的步骤)的另一个结构示例的剖视图。
图4A和4B是图示跟在图2B中的步骤后面的步骤的示例的剖视图。
图5A至5C是图示跟在图2B中的步骤后面的步骤的示例的剖视图。
图6是图示在绝缘膜中形成开口的步骤中使用的研磨机的结构的示例的视图。
图7是图示在绝缘膜中形成开口的步骤中使用的研磨机的结构的示例的视图。
图8A是图示在图1C中施加于半固化片的片状纤维体的结构的示例的平面图,并且图8B是沿在图8A中的线A1-A2获取的剖视图。
图9是图示在图1C中施加于半固化片的片状纤维体的结构的示例的平面图。
图10是图示在图1C中施加于半固化片的片状纤维体的结构的示例的平面图。
图11是图示根据本发明的一个实施例的电子器件的结构的示例的框图。
图12是图示根据本发明的一个实施例的电子器件的结构的示例的框图。
图13是图示根据本发明的一个实施例的电子器件的结构的示例的框图。
图14A至14D是图示根据本发明的一个实施例用于制造电子器件的方法的示例的剖视图。
图15A至15D是图示跟在图14D中的步骤后面的步骤的示例的剖视图。
图16A至16C是图示跟在图15D中的步骤后面的步骤的示例的剖视图。
图17A和17B是图示跟在图16C中的步骤后面的步骤的示例的剖视图。
图18A和18B是图示跟在图17B中的步骤后面的步骤的示例的剖视图。
图19A是图示跟在图18B中的步骤后面的步骤的示例和电子器件的结构示例的剖视图,并且图19B至19D是各自图示在图19A中的电子器件的结构示例的平面图。
图20A和20B是图示跟在图16C中的步骤后面的步骤的另一个结构示例的剖视图。
图21A和21B是图示跟在图20B中的步骤后面的步骤的示例的剖视图。
具体实施方式
在本说明书中公开的本发明的实施例将参考附图描述。注意在本说明书中提及的附图中,在不同的附图中用相同的标号表示的部件代表相同的部件。因此,在一些情况下将省略关于这样的部件的重复的说明。
另外,本领域内那些技术人员容易认识到在本说明书中公开的本发明的模式不限于在实施例中的说明并且可以采用各种方式修改。即,在本说明书中公开的本发明不应该解释为限于实施例的说明。
实施例1
在该实施例中,将描述用由包括增强材料的固化的半固化片或固化的树脂膜形成的绝缘膜覆盖的端子结构和用于制造该端子结构的方法。此外,在该实施例中,还将描述提供有具有这样的结构的端子的电子器件和用于制造该电子器件的方法。
端子结构
该实施例的端子结构包括导体、包括增强材料并且覆盖该导体的树脂膜和在与该导体重叠的该树脂膜的区域中形成的开口。在该开口中,导体暴露在树脂膜的表面,从而该导体可以电连接到另一个导体。
绝缘表面的说明
在端子结构中,第一导体例如在绝缘表面上形成。作为绝缘表面,例如,例如用沉积方法(例如CVD方法或PVD方法)、氧化处理或其类似方法形成的绝缘膜;树脂衬底;树脂膜;玻璃衬底;或石英衬底等绝缘体的表面。
电子器件的说明
该实施例的电子器件包括一个或多个电子元件、具有凸出部分或凹陷部分的导体(其电连接到电子元件中的至少一个)和包括增强材料并且覆盖该电子元件和该导体的树脂膜,和在与该导体重叠的该树脂膜的区域中形成的开口。在该开口中,导体暴露在树脂膜的表面,从而该导体可以电连接到另一个导体。
用于制造该实施例的端子结构的方法和用于制造该实施例的电子器件的方法以及该端子结构和该电子器件的结构将参照图1A至1D、图2A至2D、图3、图4A和4B以及图5A至5C描述。
如在图1A中图示的,制备一个或多个电子元件110在其上形成的衬底100,其中绝缘膜101在其之间。对于电子元件110没有特别限制并且实践者可以确定种类、结构、数量和制造方法。作为电子元件110的具体示例,给出晶体管、电阻器、整流器、电容器、存储元件、光电转换元件、发光元件、传感器元件和线路板。
电子元件110(晶体管)的说明
在图1A中,具有SOI结构的晶体管图示为电子元件110的示例并且晶体管的数量为了简化起见是一个。如在图1A中图示的,半导体层111、充当栅电极的导电膜112和充当源电极和/或漏电极的导电膜113(其在晶体管中)在绝缘膜101上形成。这里,绝缘膜101充当晶体管的基极绝缘膜。半导体层111至少包括沟道形成区、源区和漏区。晶体管的半导体层111用绝缘膜102覆盖并且导电膜112在绝缘膜102上形成。这里,绝缘膜102充当晶体管的栅极绝缘膜。导电膜112用绝缘膜103覆盖并且导电膜113在绝缘膜103上形成。
作为衬底100,可以使用例如半导体衬底、玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、不锈钢衬底或金属衬底等衬底。作为半导体衬底,可以使用通过将晶锭(ingot)切片获得的硅晶圆、其中单晶半导体层在衬底上形成且在其之间具有绝缘膜的SOI衬底或其类似物。此外,在例如通过将晶锭切片获得的硅晶圆等半导体衬底用作衬底100的情况下,包括半导体区的电子元件110在硅晶圆(衬底100)上形成。
绝缘膜101至103中的每个具有单层结构或分层结构。用作绝缘膜101至103的绝缘膜考虑电子元件110的制造工艺的条件和这些膜的功能而被选择。例如,可以使用包含硅和/或锗作为它的成分的绝缘膜,例如氧化硅膜、氮化硅膜、氧氮化硅膜、氮化氧化硅膜、氧化锗膜、氮化锗膜、氧氮化锗膜或氮化氧化锗膜等。此外,可使用下列:由金属氧化物形成的绝缘膜,例如氧化铝、氧化钽或氧化铪等;由金属氮化物形成的绝缘膜,例如氮化铝;由金属氧氮化物形成的绝缘膜,例如氧氮化铝等;或由金属氮化氧化物形成的绝缘膜,例如氮化氧化铝等。此外,可使用由例如丙烯酸、聚酰亚胺、聚酰胺、聚酰亚胺酰胺或苯并环丁烯(benzocyclobutene)等树脂材料形成的树脂膜。注意在本说明书中,氧氮化物是其中氧的含量大于氮的含量的物质并且氮化氧化物是其中氮的含量大于氧的含量的物质。
存在下列用于形成这些绝缘膜的方法的典型示例:例如PECVD(等离子激发CVD)方法或热CVD方法等CVD方法(化学气相沉积方法);例如溅射方法或气相沉积方法等PVD方法(物理气相沉积方法);ALD方法(原子层沉积方法);用于用液体或膏材料形成膜的方法,例如旋涂法、液滴排出法或浸渍涂布法等;用等离子体或热的固相氧化处理或固相氮化处理;和其类似方法。
此外,导电膜112和113中的每个具有单层结构或分层结构。导电膜112和113中的每个可以使用包含单个金属(例如钽、钨、钛、钼、铝、铬、铌、金、银、铜或铂等)作为它的主要成分的金属膜、合金膜、金属化合物膜或其类似物形成。例如,作为金属膜,给出铜膜、纯铝膜和Si、Nb或其类似物添加到其中的铝膜。作为合金膜,给出铝铜合金膜和铝钕合金膜。作为金属化合物膜,给出例如氮化钛膜或氮化钨膜等金属氮化物膜和例如硅化镍或硅化钴等硅化物膜。这些导电膜可以用例如溅射方法或气相沉积方法等PVD方法;用于用液体或膏材料形成膜的方法,例如印刷法、液滴排出法或浸渍涂布法等;焊接法;电镀法;或其类似方法形成。
接着,如在图1A中图示的,绝缘膜104形成以覆盖电子元件110,并且电连接到电子元件110的导电膜113的导电膜114在绝缘膜104上形成。导电膜114形成以电连接在绝缘膜104上形成的导电突出物到电子元件110并且构成包括在电子器件中的电子元件110的连接部分。从而,导电膜114电连接到电子元件110中的至少一个。
绝缘膜104可以采用与绝缘膜101至103的那些相似的方式形成。例如,在绝缘膜104具有氮化氧化硅膜和树脂膜的双层结构的情况下,具有开口的绝缘膜104可以形成如下。首先,具有大约50nm至300nm的厚度的氮化氧化硅膜在PECVD设备中使用SiH4、N2O、NH3和H2作为源气体在绝缘膜103上形成。然后,由未固化的光敏环氧苯酚树脂材料形成的膜用印刷法在氮化氧化硅膜上形成。接着,该未固化的树脂膜用具有适当波长的光照射以固化,使得具有大于1μm至30μm的厚度的树脂膜形成。在那时,将成为导电膜113和导电膜114之间的导电区域的树脂膜的部分没有固化。然后,蚀刻将成为导电区域的在第一层中的氮化氧化硅膜的部分,从而完成包括开口的绝缘膜104。
然后,导电膜114在绝缘膜104上形成。导电膜114可以采用与导电膜112和113的那些相似的方式形成。例如,钛膜用溅射方法形成并且该钛膜蚀刻以形成导电膜114。
接着,导电突出物120如在图1B中图示的在绝缘膜104(绝缘表面)上形成。导电突出物120也称为凸点并且可起电子器件的端子部分的作用。导电突出物120(在下文中称为“突出物120”)电连接到包括在电子器件中的电子元件110中的至少一个。在该实施例中,突出物120形成与导电膜114紧密接触,由此突出物120电连接到电子元件110。备选地,突出物120可形成与导电膜113紧密接触而没有形成导电膜114。
突出物120优选地使用具有流动性的导电材料形成,该流动性的导电材料例如包含导电微粒或导电粉末的导电膏或包含导电微粒或导电粉末的导电液体等。这是因为当使用这样的导电材料时,突出物120可以用液滴排出法(包括喷墨法、点涂法和其类似方法)、例如丝网印刷法等印刷法或其类似方法形成。这些方法允许凸出导体在凸出导体需要形成的部分处形成,而没有使用例如CVD设备或溅射设备等复杂沉积设备的沉积步骤和用于形成光掩模的曝光步骤。
导电膏的说明
导电膏和导电液体是导电颗粒或导电粉末分散在其中的材料或导电颗粒或导电粉末溶解在其中的导电材料。例如,作为包含在导电液体中的导电粉末或导电颗粒的材料,给出例如Ag、Au、Cu、Ni、Pt、Pd或Nb等的金属;这些金属材料中的任何的合金(例如Ag-Pd);例如氧化铟或氧化锌等导电氧化物材料;以及其类似物。此外,作为导电粉末或导电颗粒溶解或分散在其中的介质(溶剂或分散介质),例如,给出可光固化树脂和热固性树脂的前驱材料。作为可UV固化树脂,给出丙烯酸树脂和环氧树脂。作为热固性树脂,给出聚酰亚胺树脂。
突出物120可使用焊膏形成。
这里,突出物120使用商业上可获得的银膏形成。银膏用印刷法在突出物120将形成的区域中采用凸出形状形成。然后,银膏在烤箱中烘烤,使得形成包含银的突出物120。与电子元件110的任何部分比较,突出物120从绝缘膜104的顶面突出。
半固化片的贴附
接着,制备包括增强材料131的未固化(不完全固化)的半固化片130,并且该未固化的半固化片130(在下文中称为“半固化片130”)提供在电子器件的绝缘膜104侧上并且紧密地贴附到绝缘膜104和突出物120的表面。半固化片130在这样的状态下固化,从而绝缘膜104和突出物120的表面用包括增强材料131的绝缘膜140覆盖(参见图1C和1D和图2A)。该绝缘膜140起电子元件110(电子器件)的密封膜的作用。
如在图1C中图示的,未固化的半固化片130由包括增强材料131的未固化树脂132形成。注意不包括增强材料131的未固化树脂膜可代替半固化片130使用。优选使用包括增强材料131的半固化片130,因为可以增强端子结构和电子器件。
作为未固化树脂132(在下文中称为“树脂132”)的树脂材料,可以使用例如环氧树脂、不饱和聚酯树脂、聚酰亚胺树脂、双马来酰亚胺-三嗪树脂或氰酸酯树脂等热固性树脂。备选地,可使用例如聚苯醚树脂、聚醚酰亚胺树脂或含氟树脂等热塑性树脂。例如,当树脂132由聚酰亚胺树脂形成时,树脂132固化以形成由形成的聚酰亚胺树脂形成的树脂层。注意用于树脂132的树脂材料的数量不限于一个并且可使用多个树脂材料。
注意在该说明书中,未固化树脂层和未固化的半固化片指处于未固化状态的那些和处于不完全固化状态两者。后面的状态也称为半固化状态。
作为用于半固化片130的增强材料131,给出纤维、片状纤维体(也称为纤维片)、填充料和其类似物。片状纤维体是使用纤维形成的片状物质,并且例如纺织织物(woven fabric)和无纺织物(nonwovenfabric)各自对应于片状纤维体。织造用于片状纤维体的纺织织物的方式不特别限制并且例如,平纹机织物、斜纹织物、缎纹织物或其类似物可以用作片状纤维体。
高强度纤维优选地用作用于增强材料131的纤维。高强度纤维具体地是具有高拉伸弹性模量的纤维或具有高杨氏模量的纤维。作为高强度纤维,给出聚乙烯醇纤维,聚酯纤维,聚酰胺纤维,聚乙烯纤维,芳纶纤维(aramid fiber),聚对苯撑苯并二噁唑纤维(polyparaphenylenebenzobisoxazole),玻璃纤维,碳纤维和其类似物。作为玻璃纤维,给出使用E玻璃、S玻璃、D玻璃、Q玻璃或其类似物的玻璃纤维。例如,由玻璃纤维形成的纺织织物叫做玻璃布。
对于用于增强材料131的纱束(例如,横截面形状或处理方法)没有特别限制。横截面形状可是环形,椭圆形或扁平形状。使用已经经受纤维开松的纱束形成的片状纤维体优选地用于增强材料131,因为经受纤维开松的纱束具有大的宽度,在厚度方向上具有更少的单纱,从而容易在横截面上变平。使纱束在横截面上变平使纤维体的厚度小,其减小增强材料131的厚度。因此,未固化的半固化片130可以是薄的。
图1D(贴附半固化片)和图2A(固化半固化片)
在树脂132是热固性树脂的情况下,紧密贴附半固化片130到绝缘膜104和突出物120的表面的步骤和固化半固化片130的步骤可以使用真空热压执行。半固化片130放置在绝缘膜104侧上并且半固化片130和衬底100如在图1C中图示的被按压,使得半固化片130如在图1D中图示的紧密地贴附到绝缘膜104和突出物120的表面。当使用真空热压按压时半固化片130被加热,由此半固化片130固化(变硬)。从而,包括增强材料131的绝缘膜140如在图2A中图示的形成。在绝缘膜140中,树脂142对应于已经固化的树脂132。因此,绝缘膜140也可以称为包括增强材料131的树脂膜。
在树脂132是可光固化树脂的情况下,半固化片130可固化如下。半固化片130和衬底100用真空压制(真空热压)按压,由此半固化片130如在图1D中图示的紧密地贴附到绝缘膜104和突出物120的表面。然后,执行光照射。
在该实施例中,如在图1D中图示的,半固化片130贴附到衬底100,其中在覆盖突出物120的区域(每个由虚线环绕的区域133)中的半固化片130的部分与半固化片130的其他区域相比突出。在该步骤的生产率和重复能力方面,从绝缘膜104的顶面突出的突出物120的高度H(厚度H)优选地大于或等于还没有经受贴附步骤的半固化片130的厚度T的一半(参见图1C)。即,优选地满足H≥T/2。
接着,如在图2B中图示的,绝缘膜140的顶面的突出部分与增强材料131的突出部分一起被去除,使得开口143在绝缘膜140中形成。开口143可以通过例如研磨包括增强材料131的绝缘膜140形成。如上文描述的,提供突出物120的绝缘膜140的区域133突出;从而,通过应用研磨步骤,待去除以暴露突出物120(区域133)的绝缘膜140的区域可以容易地选择性去除。即,因为开口143在绝缘膜140中形成的位置根据突出物120的位置采用自对准的方式确定,用于形成开口143的对准准确度由在形成突出物120的步骤中的对准准确度确保。因此,操作者的技术在绝缘膜140中形成开口143的研磨步骤中与其中使用激光束的步骤相比没有那么重要。
在该实施例中,开口143的尺寸和形状可以通过改变突出物120的高度和形状控制。从而,代替突出物120,像突出物120的突出导体可提供在开口143待形成的区域中。从而部分地提供有凸出部分的导体包括形成电子器件的端子的部分和形成电极或布线的部分。
在本说明书中研磨处理可是只要对象可以被研磨的任何处理并且在它的类别中包括例如机械抛光处理和化学机械抛光处理、修整处理(dressing treatment)和擦光处理等抛光处理。
在从绝缘膜104的顶面突出的绝缘膜140的部分被完全去除之前,去除绝缘膜140的一部分的步骤不是必须执行。只必须暴露在衬底100上提供的突出部分120中的所有。例如,如在图2B中图示的,突出的绝缘膜140的上部可在研磨步骤中去除。当绝缘膜140被研磨时突出物120也可被研磨。备选地,如在图3中图示的,研磨量可增加使得覆盖没有提供突出物120的区域的绝缘膜140的部分也被去除。在图3中,由虚线指示的部分代表在去除绝缘膜140的步骤中去除的部分。
通过改变研磨量,可以控制在绝缘膜140中形成的开口143的尺寸(从绝缘膜140暴露的突出物120的部分的面积)。因此,在该实施例中,从绝缘膜140暴露的突出物120的部分的面积的变化与使用激光束形成开口143的步骤比较可以减小。因此,电子器件的电特性的变化可以减小,其增加电子器件自己的可靠性。
从而,当突出物120的高度增加时,可以扩大在衬底100上的多个开口143的面积变化的允许范围。当衬底的尺寸增加时,在衬底100上的绝缘膜140的开口143的面积可能变化;因此,增加突出物120的高度是有利有效的。为了在绝缘膜140中可靠地形成多个开口143,突出物120的高度可设置为高并且突出物120的研磨量可增加。备选地,没有改变突出物120的高度,突出物120的研磨量增加使得绝缘膜140的顶面如在图3中图示的整体研磨,由此可以获得相似的有利效果。
接着,如在图2C中图示的,导体121形成以紧密地贴附到突出物120。导体121可以使用具有流动性的导电材料(例如包含导电微粒或导电粉末的导电膏或包含导电微粒或导电粉末的导电液体等)采用与在图1B中的突出物120的方式相似的方式形成。用这样的导电材料形成的导体121可以用液滴排出法(包括喷墨法、点涂法和其类似方法)、例如丝网印刷法等印刷法或其类似方法形成与突出物120接触。然后,导电材料用热处理、光照射或类似方法固化(变硬),由此形成导体121。
从而,在电子器件中,包括突出物120和导体121的端子部分形成。注意导体121可不仅包括形成电子器件的端子部分的部分还包括形成布线或另一个电极的部分。
注意在使用突出物120而没有形成导体121来与另一个电气器件电连接是可能的情况下,导体121不是必须形成的。通过形成导体121,端子部分与在电子器件的绝缘膜140侧上的任何其他部分相比可以突出;因此,与另一个电气器件的电连接部分的可靠性可以增加,其是优选的。
接着,如在图2D中图示的,切割在衬底100上形成的堆叠以便获得个体电子器件151。该步骤可以用例如划片或划线等处理执行。在衬底100切割前,衬底100可通过执行研磨处理或其类似处理减薄。
如在图2D中图示的,电子器件151包括一个或多个用绝缘膜104覆盖的电子元件110、在绝缘膜104上形成并且各自使用电连接到电子元件110中的至少一个的导体形成的突出物120和导体121,以及包括增强材料131的绝缘膜140,其覆盖突出物120和绝缘膜104。绝缘膜140在电子器件151的突出物120侧上形成密封膜。开口143在提供突出物120的绝缘膜140的部分中形成,并且突出物120和导体121在开口143中电连接。从而,电子器件151可以通过导体121电连接至另一个电子器件(例如集成电路、布线电路或天线)。
在衬底100上形成的堆叠切割之前,包括增强材料131的半固化片130还可贴附到衬底100的没有提供有堆叠的表面。在半固化片130贴附后,半固化片130固化以形成覆盖衬底100的没有提供有堆叠的表面的绝缘膜160,如在图4A中图示的。绝缘膜160采用与绝缘膜140的方式相似的方式由包括增强材料131的树脂142形成。注意绝缘膜160可通过固化不包括增强材料131的未固化树脂膜形成。然后,如在图4B中图示的,切割绝缘膜140和绝缘膜160之间的堆叠以便获得个体电子器件152。电子器件152的结构与在图2D中的电子器件151的结构相似,不同的是包括增强材料131的绝缘膜160在衬底100的后表面上形成。
如在图5A中图示的,用于制造电子元件110的衬底100可与电子元件110分离。然后,包括增强材料131的半固化片130贴附到绝缘膜101并且然后,半固化片固化以形成覆盖绝缘膜101的绝缘膜161(参见图5B)。绝缘膜161采用与绝缘膜140的方式相似的方式由包括增强材料131的树脂142形成。注意绝缘膜161可通过固化不包括增强材料131的未固化树脂膜形成。
然后,如在图5C中图示的,切割绝缘膜140和绝缘膜161之间的堆叠以便获得个体电子器件153。
分离衬底100的步骤可在开口143在绝缘膜140中形成之前执行。在该情况下,执行直到并且包括图1A中的步骤的步骤,衬底100分离,并且绝缘膜161形成。然后,开口143在绝缘膜140中形成。
电子器件153的结构与在图2D中的电子器件151的结构相似,不同的是衬底100去除并且包括增强材料131的绝缘膜161在绝缘膜101上形成。绝缘膜140和161起电子器件153的密封膜的作用。通过去除衬底100,可以制造可以是弧形或弯曲的电子器件153。
如上文描述的,在该实施例中,开口在包括增强材料的绝缘膜(树脂膜)中形成的位置的准确度采用自对准方式确保并且开口的形状和尺寸可以通过改变突出物的高度和形状控制。因此,通过应用该实施例,与使用激光束的情况相比,开口可以在包括增强材料的绝缘膜中高准确度并且很容易地形成。因此,端子结果和电子器件可以具有更高可靠性。
注意开口在使用包括增强材料的半固化片形成的绝缘膜中形成的方法在该实施例中描述;然而,该实施例还可以应用于开口在通过固化不包括增强材料的未固化树脂膜形成的绝缘膜中形成的情况,其引起相似的有利效果。
该实施例可以适当地与任意其他实施例结合。
实施例2
在该实施例中,将描述在绝缘膜140中形成开口143的步骤(参见图2B)。图6和图7是图示研磨机的结构的示例的视图。在图6和图7中的研磨机使优先去除绝缘膜140的顶面的突出部分成为可能。
研磨机的结构示例1和研磨步骤
在下文中,将描述在图6中的研磨机201的结构和在图2B的步骤中如何使用研磨机201。
如在图6中图示的,研磨机201包括具有研磨面的研磨面板210、使研磨面板210旋转的旋转单元211、支撑处理衬底200的衬底支撑单元212、使衬底支撑单元212旋转的旋转单元213以及向研磨面供应液体214的喷嘴215。例如,吸盘可以应用于衬底支撑单元212并且纯水、浆或其类似物可以用作液体214。
为了执行在图2B中的步骤,首先,已经经受直到并且包括在图2A中的步骤的步骤的处理衬底200固定到衬底支撑单元212。处理衬底200固定到衬底支撑单元212使得在绝缘膜140侧(上面提供凸出部分的侧)上的处理衬底200的表面面对研磨面板210。然后,绝缘膜140通过与关于处理衬底200旋转的研磨面板210接触而被研磨。在那时,可旋转研磨面板210和处理衬底200中的一个或两个。为了优先地去除绝缘膜140的突出部分,处理衬底200优选地与研磨面均匀地接触。因此,处理衬底200可通过向处理衬底200均匀施加力而与研磨面板210接触。此外,例如纯水等液体214可按需要供应。
研磨机的结构示例2和研磨步骤
接着,将描述在图7中的研磨机202的结构和在图2B的步骤中如何使用研磨机202。
如在图7中图示的,研磨机202包括具有研磨面的研磨带220、用于使研磨带220转动的运送机辊221至223和用于传送处理衬底200的载物台224。来自马达或其类似物的驱动力传递到运送机辊221,并且运送机辊221由该驱动力转动。载物台224具有固定处理衬底200的单元,例如吸盘等,并且可以在由箭头230示出的方向上传送。此外,研磨机202可像研磨机201一样提供有向处理衬底200供应液体的单元。
为了执行在图2B中的步骤,首先,已经经受直到并且包括图2A中的步骤的步骤的处理衬底200固定到载物台224。处理衬底200固定到载物台224使得在绝缘膜140侧(上面提供凸出部分的侧)上的处理衬底200的表面与研磨带220接触。然后,载物台224在由箭头230示出的方向上传送使得研磨带220和处理衬底200彼此接触。在那时,调节载物台224传送的速率和研磨带220转动的速率以便力均匀地施加到研磨带220和处理衬底200。
在图2B中的步骤中,可传送载物台224以便仅绝缘膜140的突出区域与研磨带220接触。因为待研磨的区域是绝缘膜140的一部分突出的区域133,绝缘膜140和研磨带220彼此接触的区域不必特别控制。在该情况下,可传送载物台224以便绝缘膜140的顶面与研磨带220整体接触。无论如何,仅需要控制研磨量和去除绝缘膜140的一部分使得突出物120暴露。
通过形成突出物120,开口143的位置采用自对准的方式确定,并且开口143的形状和尺寸可以通过改变突出物120的形状和高度控制。从而,开口143可以用研磨处理在绝缘膜140中高准确度地形成而没有研磨机的复杂操作。
因此,甚至当使用提供有在一个平面中旋转的研磨面板210的研磨机201(其在图6中图示)时,开口143可以高准确度地形成。当使用提供有在一个平面中转动的研磨带220的研磨机202(其在图7中图示)时,载物台224只在由箭头230示出的方向上平行地传送,由此开口143可以高准确度地形成。
该实施例可以适当地与任意其他实施例结合。
实施例3
在该实施例中,将描述可以应用于在图1D中图示的半固化片130的增强材料131的片状纤维体。通过使用使用这样的片状纤维体形成的增强材料131,可以增加电子器件的强度,其是优选的。
片状纤维体的结构示例1
图8A是图示片状纤维体251的结构的示例的平面图。图8B是图示片状纤维体251的结构的示例的剖视图,其沿在图8A中的线A1-A2获取。
如在图8A中图示的,片状纤维体251是平纹织物,其通过交替地编织经纱261和纬纱262使得它们彼此交叉而获得。片状纤维体251具有篮孔263,其每个是既不包括经纱261也不包括纬纱262的区域。
对于用于片状纤维体251的纱束(经纱261和纬纱262)(例如,横截面形状或处理方法)没有特别限制。横截面形状可是环形、椭圆形或扁平形状。已经经受纤维开松的纱束优选地用于经纱261和纬纱262,因为经受纤维开松的纱束具有大的宽度,在厚度方向上具有更少数量的单纱,从而容易在横截面上变平。例如,如在图8B中图示的,通过使用具有扁平横截面的经纱261和具有扁平横截面的纬纱262,片状纤维体251可以是薄的。
片状纤维体的结构示例2
作为增加固化的半固化片强度的手段,给出减小篮孔的面积。图9图示具有这样的结构示例的片状纤维体252的平面图。如在图9中图示的,片状纤维体252是平纹织物,其通过交替地编织经纱261和纬纱262使得它们彼此交叉而获得,像片状纤维体251一样。在片状纤维体252中,如与片状纤维体251比较,经纱261和纬纱262的密度是高的并且篮孔263是小的。
片状纤维体的结构示例3
用于片状纤维体的纺织织物不限于平纹织物。图10图示这样的片状纤维体的结构的示例。图10是片状纤维体253的平面图。如在图10中图示的,片状纤维体253通过交替地编制十根经纱261和十根纬纱262使得它们彼此交叉而获得。
此外,为了更有效地使用固化的半固化片保护电子器件,片状纤维体(251、252和253)中的每个的篮孔263的面积优选地小于当电子器件使用时局部按压的该电子器件的部分的面积。例如,在电子器件用像例如钢笔或铅笔等书写用具的具有尖端的工具按压的情况下,篮孔263的形状优选地是具有其中每个具有0.01mm到0.2mm的长度的边的四边形。
在实施例1中形成开口143的步骤中,通过控制绝缘膜140的研磨量,绝缘膜140的一部分可以与增强材料131的一部分一起去除。因此,即使当例如玻璃布等片状纤维体用于增强材料131时,开口143可以高生产率地形成。
该实施例可以适当地与任意其他实施例结合。
实施例4
在该实施例中,作为示例,将描述能够通过无线通信传送和接收数据的电子器件的结构和该电子器件的制造方法。
图11是图示根据该实施例的电子器件300的结构的示例的框图。如在图11中图示的,电子器件300包括天线301和功能电路302,其包括多个电子元件。天线301发送并且接收载波。对于天线301,选择具有适合在其中执行通信的频带的结构的那个。功能电路302至少具有处理由天线301接收的载波的功能和/或产生从天线301传送的载波的功能。
载波(carrier wave)是AC波的信号,其也称为carrier。在无线通信中,载波的频率或振幅根据代表数据的信号而改变(调制)以产生调制波,并且数据通过调制波的传送和接收传输。存在若干种用于调制载波的方法。其中数据由载波的振幅代表的调制方法叫做振幅调制。其中数据由载波的频率代表的调制方法叫做频率调制。
作为电子器件300的具体示例,可以给出可以无接触传输数据的IC芯片(也称为无线芯片)。另外,还可以给出执行无接触个体识别所采用的射频识别(RFID)标签。RFID标签还称为RF标签、无线标签、电子标签或IC标签。
可以用于IC芯片或RFID标签的电子器件300的结构的示例将参照图12和图13描述。图12是图示电子器件300的结构的示例的框图并且图13是图示电子器件300的结构的另一个示例的框图。
首先,将描述在图12中的电子器件300的结构。在图12中的电子器件300中,功能电路302从功能方面可以分为电源部分311和逻辑电路部分312。
电源部分311是用于向电子器件300供应电力的器件并且包括例如整流电路321、电力存储部分322和恒压电路323。整流电路321是从由天线301接收的信号(载波)产生DC电压的电路。电力存储部分322是存储由整流电路321产生的直流电压的电路从而包括例如多个电容器。恒压电路323是使由整流电路321产生的电压恒定的电路。
逻辑电路部分312具有从由天线301接收的信号(载波)抽取数据的功能,产生代表数据并且从天线301传送的载波的功能,和其类似功能。例如,逻辑电路部分312包括解调电路331、时钟产生/校正电路332、代码识别/判断电路333、存储控制器334、存储器335、编码电路336和调制电路337。
解调电路331是解调由天线301接收的载波的电路。时钟产生/校正电路332是基于从解调电路331输出的信号产生时钟信号并且校正时钟信号的电路。
代码识别/判断电路333识别包括在由天线301接收的载波中的代码并且做出判断。此外,代码识别/判断电路333具有循环冗余校验(CRC)功能,用于辨别传输误差。作为由代码识别/判断电路333识别的代码,可以给出帧结束(EOF)信号、帧开始(SOF)信号、旗标、命令码、掩码长度(mask length)、掩码值(mask value)和其类似物。
存储控制器334基于由代码识别/判断电路333识别的代码产生用于从存储器335读出数据的信号。存储器335至少包括只读存储器(ROM)。作为ROM的示例,可以给出掩模ROM和PROM。此外,存储器335可包括例如随机存取存储器(RAM)等存储电路,其能够重写数据。作为能够重写数据的存储电路,例如可以使用DRAM、SRAM、FeRAM、EEPROM或闪存。
编码电路336编码待从电子器件300传送的数据,例如从存储器335读出的数据或其类似物等。调制电路337基于已经在编码电路336中编码的数据调制信号以产生可以从天线301传送的载波。
接着,将描述在图13中的电子器件300的结构。电子器件300起算术处理单元的作用,其通过与外部设备的无线通信运行。在图13中的电子器件300中,功能电路302从功能方面可以分为模拟电路部分341、数字电路部分342和电力存储部分343。
模拟电路部分341包括具有谐振电容器的谐振电路351、恒压电路352、整流电路353、解调电路354、调制电路355、复位电路356、震荡电路357和电源控制电路358。
数字电路部分342包括RF接口361、控制寄存器362、时钟控制器363、中央处理单元(CPU)364、CPU接口365、RAM 366和ROM367。
在图13中的电子器件300的运行在下文中粗略地描述。由天线301接收的信号(载波)输入到模拟电路部分341并且感应电动势在谐振电路351中产生。感应电动势通过整流电路353存储在电力存储部分343中。电力存储部分343可以使用例如陶瓷电容器或电偶层电容器等电容器形成。
复位电路356产生复位并且初始化数字电路部分342的信号。例如,复位电路356产生在电源电压增加后延迟地升高的信号作为复位信号。震荡电路357根据由恒压电路352产生的控制信号改变时钟信号的频率和占空比。解调电路354是解调接收的信号的电路,并且调制电路355是调制信号使得待传送的数据包括在载波中的电路。
例如,当在电子器件300中处理信号所采用的调制方法是幅移键控(ASK)法(其是振幅调制方法中的一个)时,解调电路354优选地使用低通滤波器形成。解调电路354基于幅度的变化使接收的信号二值化。在另一方面,调制电路355改变谐振电路351的谐振点,由此改变信号的振幅。
时钟控制器363根据电源电压或在CPU364中消耗的电流产生用于改变时钟信号的频率和占空比的控制信号。电源电压由电源控制电路358监测。
由天线301接收的信号由解调电路354解调。所解调的信号由RF接口361分解为控制命令、数据和其类似的。控制命令存储在控制寄存器362中。控制命令包括到包括在数字电路部分342中的电路的指令,例如用于从ROM367读出数据的指令、用于向RAM366写数据的指令或到CPU364的算术指令。
CPU364通过CPU接口365访问ROM367、RAM366和控制寄存器362。CPU接口365根据由CPU364请求的地址产生允许CPU364访问ROM367、RAM366和控制寄存器362中的任何哪个的访问信号。
存在若干CPU364的算术处理方法,并且其中通过软件执行处理的方法是这些方法中的一个。在该方法中,例如,ROM367存储操作系统(OS)并且CPU364读取存储在ROM367中的程序以执行。另一个方法是其中处理由专用运算电路进行的方法,即,其中处理由硬件进行的方法。另一个方法是其中使用硬件和软件的方法。在该方法中,算术处理的部分由专用运算电路进行而算术处理的另一部分由CPU364使用程序进行。
接着,将描述用于制造电子器件300的方法的示例。该实施例将描述包括分离用于制造电子器件的衬底的步骤的制造方法。例如,在实施例1中描述的制造方法中,作为这样的方法,分离膜(例如,包括硅的膜)在衬底100和充当基底的绝缘膜101之间形成并且通过蚀刻去除,使得电子器件可以与衬底100分离。备选地,电子器件可采用包括金属作为它的主要成分的分离膜在衬底100和充当基底的绝缘膜101之间形成并且施加物理力于分离膜以便引起沿分离膜分离的这样的方式与衬底100分离。
应用后面的方法的电子器件300的制造方法的示例将在下文参照图14A至14C、图15A和15B、图16A和16B、图17和图18A至18D描述。
首先,如在图14A中图示的,制备用于制造功能电路302的电子元件的衬底。这里,作为衬底,使用玻璃衬底400。功能电路302在玻璃衬底400上形成的基底绝缘膜401上形成。分离膜402在基底绝缘膜401和玻璃衬底400之间形成使得在功能电路302制造后功能电路302与玻璃衬底400分离。
在分离膜402形成之前,基底膜403在玻璃衬底400上形成并与其紧密接触。基底膜403是分离膜402的基底膜并且形成以便提高分离膜402和玻璃衬底400之间的粘附力。基底膜403可以使用具有单层结构或分层结构的绝缘膜形成。作为用于形成基底膜403的绝缘膜,可以使用氧化硅膜、氧氮化硅膜、氮化氧化硅膜、氮化硅膜、金属氧化物膜或其类似物。这里,具有100nm厚度的氧氮化硅膜用PECVD方法形成。
接着,分离膜402与基底膜403接触形成。这里,作为分离膜402,具有50nm厚度的钨膜用溅射方法形成。
在该制造方法中,通过施加机械力于分离膜402,分离优先在分离膜402内和/或在分离膜402和基底绝缘膜401之间的界面处引起使得功能电路302与玻璃衬底400分离。为了可引起这样的分离,分离膜402使用例如钨膜、钼膜、钨和钼的合金膜、钨和/或钼的氧化膜、钨和/或钼的氧氮化膜、钨和/或钼的氮化氧化膜或钨和/或钼的氮化膜。此外,分离膜402可以使用从上文选择的膜的堆叠形成。这些膜可以用溅射法、PECVD法、液体排出法或其类似方法形成。
分离膜402可采用钨膜、钼膜或钨和钼的合金膜形成为第一层并且第一层的氮化膜、氧化膜、氧氮化膜、或氮化氧化膜形成为第二层这样的方式形成。备选地,分离膜402可采用钨膜、钼膜或钨和钼的合金膜在基底膜403上形成并且该膜经受氧化处理这样的方式形成。作为氧化处理,可以使用热氧化处理、用氧或N2O等离子体的等离子氧化处理、用具有强氧化力的溶液(例如臭氧水等)的表面处理,或其类似的。
接着,具有单层结构或堆叠层结构的基底绝缘膜401与分离膜402接触形成。可以耐受制造电子器件300的后面步骤的绝缘膜选择为基底绝缘膜401并且可以采用与在图1A中的绝缘膜101的方式相似的方式形成。这里,基底绝缘膜401具有三层结构;具有100nm至700nm厚度的氧氮化硅膜形成为第一层,具有20nm至100nm厚度的氮化氧化硅膜形成为第二层,并且具有50nm至150nm厚度的氧氮化硅膜形成为第三层。这些膜通过PECVD法形成。
接着,功能电路302在基底绝缘膜401上制造。多个功能电路302在相同的过程中在玻璃衬底400上同时制造。制造各包括n沟道晶体管和p沟道晶体管的两个功能电路302的过程在图中图示。
如在图14B中图示,半导体膜405在基底绝缘膜401上形成以便制造功能电路302。这里,晶体硅膜形成为半导体膜405。例如,晶体硅膜可以采用具有40nm至80nm厚度的非晶硅膜使用H2和SiH4的混合气体用PECVD法形成然后该非晶硅膜通过用Nd:YVO4激光器(1064nm的基波)的第二谐波照射结晶这样的方式形成。备选地,非晶硅膜可在加热炉中用热处理结晶。
接着,抗蚀剂掩模在半导体膜405上形成并且半导体膜405使用该抗蚀剂掩模被蚀刻以具有期望的形状,使得半导体膜420和半导体膜430如在图14C中图示的在基底绝缘膜401上形成。半导体膜420是n沟道晶体管的半导体层并且半导体膜430是p沟道晶体管的半导体层。在用于蚀刻半导体膜405的抗蚀剂掩模去除后,如果需要的话,充当施主或受主的杂质元素添加到半导体膜420和/或半导体膜430以便控制晶体管的阈值电压。备选地,添加杂质元素的步骤可在半导体膜405蚀刻之前执行并且可按需要在后面的步骤中执行。
接着,如在图14C中图示的,绝缘膜406形成以便覆盖半导体膜420和半导体膜430。绝缘膜406充当晶体管中的每个的栅绝缘膜。绝缘膜406可以采用与在图2A中的绝缘膜102的方式相似的方式形成。这里,具有10nm至100nm的厚度的氧氮化硅膜用PECVD法形成。此外,在绝缘膜用PECVD法或其类似的方法形成后,绝缘膜可经受用微波激发的高密度等离子体的氮化处理。
接着,如在图14C中图示的,导电膜441和导电膜442在绝缘膜406上形成。导电膜441形成n沟道晶体管的栅电极(或栅布线)并且导电膜442形成p沟道晶体管的栅电极(或栅布线)。这里,导电膜441和442中的每个形成以具有双层结构。首先,具有20nm至50nm厚度的氮化钽膜用溅射方法在绝缘膜406上形成然后具有100nm至300nm的厚度的钨膜用溅射方法在氮化钽膜上形成。接着,抗蚀剂掩模在钨膜上形成。氮化钽膜和钨膜的堆叠使用抗蚀剂掩模蚀刻,使得形成导电膜441和442。
接着,如在图14D中图示的,n型低浓度杂质区423在半导体膜420中形成并且p型高浓度杂质区432在半导体膜430中形成。n型低浓度杂质区423形成n沟道晶体管的高电阻区并且p型高浓度杂质区432起p沟道晶体管的源和漏区的作用。
为了形成这些区域,首先,形成覆盖半导体膜430的抗蚀剂掩模。给予n型导电性的杂质元素用导电膜441作为掩模添加到半导体膜420,使得n型低浓度杂质区423在半导体膜420中形成。在半导体膜420中在该步骤中没有添加杂质元素的区域成为沟道形成区421。然后,在覆盖半导体膜430的抗蚀剂掩模去除后,形成覆盖半导体膜420的抗蚀剂掩模。给予p型导电性的杂质元素用导电膜442作为掩模添加到半导体膜430,使得p型高浓度杂质区432在半导体膜430中形成。然后,去除抗蚀剂掩模。在半导体膜430中在添加杂质元素的步骤中没有添加杂质元素的区域成为沟道形成区431。
至于在图14D中图示的步骤,可首先形成p型高浓度杂质区432然后可形成n型低浓度杂质区423。
在该实施例中,磷(P)、砷(As)或其类似物可以用作给予n型电导型的杂质元素,并且硼(B)、铝(Al)、镓(Ga)或其类似物可以用作给予p型电导型的杂质元素。
接着,如在图15A中图示的,绝缘膜407形成以便覆盖绝缘膜406、导电膜441和导电膜442。绝缘膜407可以采用与在图1A中的绝缘膜103的方式相似的方式形成。这里,绝缘膜407形成以具有双层结构;具有50nm至150nm厚度的氧化硅膜用PECVD法形成为第一层,具有100nm至250nm厚度的低温氧化(LTO)膜用热CVD法(在200℃至500℃的处理温度进行)形成为第二层。
接着,绝缘膜407和绝缘膜406受到蚀刻。该蚀刻步骤通过主要在垂直方向的各向异性蚀刻执行。通过这样的各向异性蚀刻,使用绝缘膜407形成的侧壁可以如在图15B中图示的在导电膜441和导电膜442的侧面上形成。此外,用导电膜441、导电膜442和绝缘膜407覆盖的绝缘膜406的区域,在该蚀刻步骤中留下而绝缘膜406的其他区域被去除。
接着,如在图15C中图示的,充当源和漏区的n型高浓度杂质区422在半导体膜420中形成。首先,形成覆盖半导体膜430的抗蚀剂掩模,然后给予n型导电性的杂质元素添加到半导体膜420。在添加该杂质元素的该步骤中,导电膜441和绝缘膜407充当掩模,n型高浓度杂质区422在半导体膜420中采用自对准方式形成,在图14D中图示的步骤中形成的n型低浓度杂质区423留在与绝缘膜407重叠的部分中。
接着,如在图15D中图示的,绝缘膜408形成以便覆盖半导体膜420、半导体膜430、导电膜441和导电膜442。然后,导电膜443至445在绝缘膜408上形成。
绝缘膜408可以采用与在图1A中的绝缘膜103的方式相似的方式形成。这里,绝缘膜408形成以具有三层结构。首先,作为第一层,具有20nm至100nm厚度的氧氮化硅膜用PECVD方法形成。之后,执行热处理以激活添加到半导体膜420和半导体膜430的杂质元素。然后,作为第二层,具有100nm至300nm厚度的氮化氧化硅膜用PECVD方法形成,并且作为第三层,具有200nm至1μm厚度的氧氮化硅膜用PECVD方法形成。
接着,为了导电膜443和导电膜444分别电连接到n型高浓度杂质区422和p型高浓度杂质区432,蚀刻绝缘膜408使得形成开口。然后,将成为导电膜443至445的导电膜在绝缘膜408上形成。该导电膜可以采用与在图1A中的导电膜113的方式相似的方式形成。这里,作为导电膜,具有三层的导电膜用溅射方法形成。第一层是具有50nm至150nm厚度的钛膜,第二层是具有200nm至400nm厚度的纯铝膜,并且第三层是与第一层相同的钛膜。然后,在该具有三层结构的导电膜上形成抗蚀剂掩模,并且使用该抗蚀剂掩模蚀刻该导电膜,使得形成导电膜443至445。
导电膜443电连接到n型高浓度杂质区422,并且它们中的每个起n沟道晶体管的源电极、源布线、漏电极或漏布线的作用。导电膜444电连接到p型高浓度杂质区432,并且它们中的每个起p沟道晶体管的源电极、源布线、漏电极或漏布线的作用。此外,导电膜445形成其中功能电路302和天线301彼此电连接的部分。
通过上述步骤,功能电路302的电子元件(n沟道晶体管491和p沟道晶体管492)完成。接着,形成功能电路302的连接端子和天线301的步骤的示例参照图16A至16C和图17A描述。
如在图16A中图示的,绝缘膜409形成以覆盖导电膜443至445。这里,绝缘膜409形成以具有双层结构。致密绝缘膜形成为第一层以便保护功能电路302的电子元件。这里,具有50nm至200nm厚度的氮化硅膜用PECVD方法形成为第一层。作为第二层,具有1μm至3μm厚度的树脂膜(例如,聚酰亚胺膜)使用光敏树脂材料形成以使功能电路302的上表面变平。开口用暴露处理形成在对应于导电膜445的树脂膜的部分中。然后,第一层的氮化硅膜经受蚀刻使得开口形成在与树脂膜中的开口重叠的部分中。
接着,电连接到导电膜445的导电膜451在绝缘膜409上形成并且突出物452对应于导电膜451形成。这里,作为导电膜451,具有100nm至300nm厚度的钛膜用溅射方法形成。
突出物452可以采用与在图1B中的突出物120的方式相似的方式形成。这里,导电膜451用丝网印刷方法涂有银膏。然后,烘烤银膏,使得包括银的突出物452形成。突出物452是在玻璃衬底400上的最突出部分。突出物452也可以看作具有凸出部分的导体。
导电膜445、导电膜451和突出物452形成功能电路302的端子部分450。注意端子部分450可以在不形成导电膜451的情况下仅使用突出物452形成。
接着,制备使用包括增强材料461的未固化树脂462形成的半固化片460。与在图1C中的半固化片130相似的那个可以用作半固化片460。半固化片460当它固化时优选地具有10μm至100μm的厚度。这用于保护功能电路302并且用于向具有还未固化的半固化片460的功能电路302提供柔韧性。此外,为了可形成突出物452使得突出物452的高度可是半固化片460的厚度的一半或更多并且为了可使功能电路302变薄,固化的半固化片460优选地具有10μm至30μm的厚度。
然后,如在图16B中图示的,半固化片460提供在电子器件的绝缘膜409侧上并且半固化片460紧密地贴附到绝缘膜409、导电膜451和突出物452。在半固化片460中,因为突出物452,覆盖突出物452的区域464中的部分与在其他区域中的部分相比突出。
半固化片460在这样的状态下固化,使得包括增强材料461的绝缘膜465如在图16C中图示的形成。在绝缘膜465中,树脂463对应于已经固化的树脂462。即,绝缘膜465还可以看作包括增强材料461的树脂膜。此外,绝缘膜465起功能电路302的密封膜的作用。
这里,包括玻璃纤维的片状纤维体用于半固化片460的增强材料461并且热固性树脂用于半固化片460的树脂462的树脂材料。在图16B和16C中图示的步骤使用真空热压作为一系列步骤执行。即,半固化片460通过真空热压贴着玻璃衬底400被按压,同时半固化片460堆叠在绝缘膜409侧上,然后半固化片460固化(变硬)以形成绝缘膜465。
接着,去除在区域464中并且覆盖突出物452的绝缘膜465的部分。因此,开口466在区域464中形成使得突出物452(端子部分450)如在图17A中图示的暴露。因为在区域464中的绝缘膜465的部分与在其他区域中的部分相比突出,该步骤可以采用与在图2B中的步骤的方式相似的方式执行并且优选地用研磨处理执行。此外,可以使用在实施例2中描述的研磨方法。备选地,导体可通过执行与图2C中步骤相似的步骤与突出物452紧密接触形成。
在该实施例中,激光束不用于形成在绝缘膜465中的开口466,由此功能电路302不被激光束损伤。因此,容易获得功能电路302的电子元件的小型化和高性能。从而,成为高性能电路的在图13中图示的包括CPU364的功能电路302可以高产率地制造。
通过上文的步骤,制造各自提供有端子部分450的功能电路302。接着,执行分离功能电路302与玻璃衬底400的步骤。该分离步骤可以例如如下执行。
从绝缘膜465侧执行用UV激光束照射使得沟槽(没有图示)在玻璃衬底400上的堆叠中形成以便达到分离膜402。通过形成沟槽,在分离膜402内和/或在基底绝缘膜401和分离膜402之间界面处引起分离。因此,多个功能电路302可以用相对弱的力(可以通过手施加的力)与玻璃衬底400分离。接着,如在图17B中图示的,使用例如聚对苯二甲酸乙二醇酯(PET)膜等树脂膜形成的热分离型粘合膜470(在下文中称为“膜470”)贴附到绝缘膜465。然后,如在图17B中图示的,在基底绝缘膜401上的堆叠与玻璃衬底400分离。该分离步骤可以使用例如提供有卷绕辊的分离设备执行。备选地,该分离步骤可以用手或通过用一双镊子拉膜470执行。
接着,为了保护由于玻璃衬底400的去除而暴露的基底绝缘膜401,形成使用包括增强材料的半固化片形成的保护膜。此外,为了形成该保护膜,可以使用与用于形成绝缘膜465的半固化片460相似的那个。未固化的半固化片460贴附到基底绝缘膜401,并且半固化片460通过真空热压固化,其中半固化片460紧密贴附到基底绝缘膜401。因此,如在图18A中图示的,包括增强材料461的绝缘膜467在基底绝缘膜401侧上形成。该绝缘膜467是包括增强材料461的树脂膜并且起功能电路302的密封膜的作用。
接着,由膜470支撑的堆叠分为个体功能电路302。该步骤可以通过划片、划线等执行。这里,执行使用UV激光束划线。从绝缘膜467侧执行用UV激光束照射,使得沟槽在由膜470支撑的堆叠中形成。如在图18B中图示的,通过形成该沟槽,形成由膜470支撑的多个功能电路302。为了分离功能电路302与膜470,可加热膜470使得膜470的粘性降低。
接着,天线301电连接到功能电路302。这里,作为天线301,使用包括使用例如聚酯等树脂形成的膜500和在该膜500上形成的导电膜501的膜天线。作为膜500,优选地使用具有柔韧性并且使用绝缘材料形成的膜。因为功能电路302具有其中电子元件用绝缘膜465和绝缘膜467(其中的每个使用树脂形成)密封的结构,功能电路302是柔韧的并且可弯曲的。因此,当天线301使用可弯曲的膜天线形成时,在图19A中的电子器件300也可以是柔韧的。
例如,作为膜500,可以使用例如聚酯膜、聚碳酸酯膜、丙烯酸膜或聚酰亚胺膜等树脂膜。导电膜501包括形成天线的主体的部分和电连接到功能电路302的端子部分。除端子部分外,导电膜501的表面用使用例如树脂等绝缘材料形成的层覆盖。
如在图19A中图示的,天线301的导电膜501和功能电路302的端子部分450(突出物452)彼此电连接。这里,导电膜501和突出物452使用导体510彼此电连接,该导体510使用导电膏形成。不用说,用于连接导电膜501和突出物452的手段不限于导电膏。实践者可以考虑导电膜501和突出物452的结构(例如,形状、材料或制造方法)适当地选择手段。例如,使用各向异性导电膜或焊膏形成导体510是可能的。备选地,突出物452和导电膜501可通过超声接合、热压接合等彼此紧密贴附而不形成导体510。
图19B至19D
导电膜501可根据由电子器件300传送和接收的载波的频带、通信距离等具有适当的结构(例如,形状,大小)。天线301(导电膜501)的结构的三个示例参照图19B至19D描述。
例如,当频带为从125kHz带到135kHz带或13.56MHz带时,回路天线、线圈天线或螺旋天线可用作天线301。图19B图示其中环路天线应用于天线301的电子器件300的平面图。另外,图19C和19D分别图示在UHF带(860至960MHz带)中使用的电子器件300的结构示例和在2.45GHz带中使用的电子器件300的结构示例。在图19C中的电子器件300的天线301是偶极天线并且在图19D中的电子器件300的天线301是贴片天线(patch antenna)。
在该实施例中,激光束不用于形成在绝缘膜465中的开口466,由此功能电路302不被激光束损伤。因此,容易获得功能电路302的电子元件的小型化和高性能。从而,成为高性能电路的在图13中图示的包括CPU364的功能电路302可以高产率地制造。
另外,该实施例的电子器件300可嵌入纸中或插入两个塑料基底之间,由此可以制造IC卡。此外,在图19A中的电子器件300嵌入纸中,并且票据、有价证券、不记名债券和证书可以使用该纸形成。电子器件300嵌入,由此证书等可以各自具有验证功能并且可以获得防伪效果。
此外,电子器件300可通过固定到各种商品和物体而被使用。作为用于固定电子器件300到商品和物体的方法,存在例如将电子器件300嵌入商品和物体中以及将电子器件300贴附到商品和物体的表面等方法。因为该实施例的电子器件300具有柔韧性,电子器件300贴附到的物体的外观不太可能被损坏,并且电子器件300可以固定到曲面。此外,作为电子器件300固定到的商品和物体,例如,可以给出下列:包装容器(例如包装纸和瓶子等)、记录介质(例如蓝光盘、DVD和USB存储器等)、衣服和附件(例如包、眼镜和衣服等)、食物、植物、动物(例如牲畜和宠物)、商品和在产品和行李上的货运标签和标记。当电子器件300固定到这些商品和物体时,容易将物体的检查、分销管理、历史管理等系统化。
例如,当电子器件300固定到产品的货运标签或价格标签并且存储在电子器件300中的数据用阅读器/记录器(其提供在传送带旁边)读取时,获得关于制造过程、分销过程、配送地点等的数据,从而产品检查和库存管理可以高效率地执行。
注意该实施例可以适当地与任意其他实施例结合。
实施例5
在用于制造电子器件300的方法中,根据实施例4,执行在覆盖突出物452的绝缘膜465中形成开口466的步骤,然后执行分离玻璃衬底400与功能电路302的步骤(参见图17A和17B)。在该实施例中,将描述用于制造电子器件300的方法的示例,其中这些步骤采用倒序执行。说明将参照图20A和20B和图21A和21B给出。
首先,执行直到并且包括图16C中的步骤的步骤。接着,如在图20A中图示的,热分离型粘合膜471贴附到电子器件的绝缘膜465侧。然后,在基底绝缘膜401上形成的堆叠与玻璃衬底400分离。该步骤可以采用与在图17B中的步骤的方式相似的方式执行。然后,用于保护基底绝缘膜401的绝缘膜467如在图20B中图示的形成。该步骤可以采用与在图18A中的步骤的方式相似的方式执行。
接着,如在图21A中图示的,绝缘膜465选择性地去除使得开口466形成。该步骤可以采用与在图17A中的步骤的方式相似的方式执行。在去除绝缘膜465的步骤(例如,研磨步骤)之前,加热热分离型粘合膜471以分离。此外,另一个热分离型粘合膜472(在下文中称为“膜472”)贴附到电子器件的绝缘膜467侧。注意膜472可在开口466形成后贴附。
接着,由膜472支撑的堆叠切成各个功能电路302。该步骤可通过例如划片或划线等处理执行,像在图18B中的步骤一样。这里,划线使用激光束执行。UV激光束照射从绝缘膜465侧执行,由此沟槽在由膜472支撑的堆叠中形成。因此,如在图21B中图示的,形成由膜472支撑的多个功能电路302。
然后,加热膜472使得功能电路302与膜472分离,天线301电连接到功能电路302,从而电子器件300完成(参见图19A)。与天线301的连接可以像在图19A中的步骤一样执行。
该实施例可以适当地与任意其他实施例结合。
实施例6
在用于制造电子器件300的方法中,根据实施例4,执行在覆盖突出物452的绝缘膜465中形成开口466的步骤,然后执行分离玻璃衬底400与功能电路302的步骤(参见图17A和17B)。在分离玻璃衬底400的步骤之前,功能电路302可使用暴露的突出物452检查。在该检查步骤中确定为有缺陷的功能电路302不连接到天线301。
在用于制造电子器件300的方法中,根据实施例5,检查步骤可相似地执行。在图21A中的步骤中,功能电路302可使用暴露的突出物452检查。在该检查步骤中确定为有缺陷的功能电路302不连接到天线301。
根据该实施例的制造方法的应用不限于对实施例4和5的应用。该实施例是用于制造电子器件的方法,其中用增强材料覆盖的突出物暴露,然后使用该突出物执行检查。
该申请基于在2009年8月7日向日本专利局提交的日本专利申请序列号2009-185126,其的全部内容通过引用结合于此。

Claims (19)

1.一种用于制造端子结构的方法,其包括步骤:
在绝缘表面上形成使用导体形成的突出物;
贴附包括增强材料的半固化片到所述绝缘表面和所述突出物的表面;
固化贴附到所述绝缘表面和所述突出物的表面的所述半固化片以形成包括所述增强材料和具有顶面的绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;以及
去除所述绝缘膜的所述顶面的所述突出部分连同所述增强材料以在所述绝缘膜中形成开口,
其中所述突出物的一部分在去除所述绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
2.如权利要求1所述的用于制造端子结构的方法,其中所述增强材料是片状纤维体。
3.一种用于制造电子器件的方法,其包括步骤:
制备用第一绝缘膜覆盖的一个或多个电子元件;
在所述第一绝缘膜上形成使用电连接到所述电子元件中的至少一个的导体形成的突出物;
贴附包括增强材料的半固化片到所述第一绝缘膜的顶面和所述突出物的表面;
固化贴附到所述第一绝缘膜的顶面和所述突出物的表面的所述半固化片以形成包括所述增强材料和具有顶面的第二绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;以及
去除所述第二绝缘膜的所述顶面的所述突出部分连同所述增强材料以在所述第二绝缘膜中形成开口,
其中所述突出物的一部分在去除所述第二绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
4.如权利要求3所述的用于制造电子器件的方法,其中所述增强材料是片状纤维体。
5.一种用于制造电子器件的方法,其包括步骤:
在衬底上形成分离膜;
在所述分离膜上形成第一绝缘膜;
在所述第一绝缘膜上形成包括多个电子元件的电路;
形成覆盖所述电路的第二绝缘膜;
在所述第二绝缘膜上形成使用电连接到所述电子元件中的至少一个的导体形成的突出物;
贴附包括第一增强材料的第一半固化片到所述第二绝缘膜的顶面和所述突出物的表面;
固化贴附到所述第二绝缘膜的顶面和所述突出物的表面的所述第一半固化片以形成包括所述第一增强材料和具有顶面的第三绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;
去除所述第三绝缘膜的所述顶面的所述突出部分连同所述第一增强材料以在所述第三绝缘膜中形成开口;
分离所述电路与所述衬底;
在所述衬底分离后贴附包括第二增强材料的第二半固化片到所述第一绝缘膜以便覆盖所述第一绝缘膜;以及
固化所述第二半固化片以形成包括所述第二增强材料的第四绝缘膜,
其中所述突出物的一部分在去除所述第三绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
6.一种用于制造电子器件的方法,其包括步骤:
在衬底上形成分离膜;
在所述分离膜上形成第一绝缘膜;
在所述第一绝缘膜上形成包括多个电子元件的电路;
形成覆盖所述电路的第二绝缘膜;
在所述第二绝缘膜上形成使用电连接到所述电子元件中的至少一个的导体形成的突出物;
贴附包括第一增强材料的第一半固化片到所述第二绝缘膜的顶面和所述突出物的表面;
固化贴附到所述第二绝缘膜的顶面和所述突出物的表面的所述第一半固化片以形成包括所述第一增强材料和具有顶面的第三绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;
分离所述电路与所述衬底;
在所述衬底分离后贴附包括第二增强材料的第二半固化片到所述第一绝缘膜以便覆盖所述第一绝缘膜; 
固化所述第二半固化片以形成包括所述第二增强材料的第四绝缘膜;以及
在所述第四绝缘膜形成后去除所述第三绝缘膜的所述顶面的所述突出部分连同所述第一增强材料以在所述第三绝缘膜中形成开口,
其中所述突出物的一部分在去除所述第三绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
7.如权利要求5或6所述的用于制造电子器件的方法,其中所述第一增强材料和所述第二增强材料是片状纤维体。
8.一种用于制造端子结构的方法,其包括步骤:
在绝缘表面上形成用导体形成的突出物;
贴附树脂膜到所述绝缘表面和所述突出物的表面;
固化贴附到所述绝缘表面和所述突出物的表面的所述树脂膜以形成具有顶面的绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;以及
去除所述绝缘膜的所述顶面的所述突出部分以在所述绝缘膜中形成开口,
其中所述突出物的一部分在去除所述绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
9.如权利要求1或8所述的用于制造端子结构的方法,进一步包括步骤:
在所述开口形成后形成与所述突出物接触的导体。
10.一种用于制造电子器件的方法,其包括步骤:
制备用第一绝缘膜覆盖的一个或多个电子元件;
在所述第一绝缘膜上形成用电连接到所述电子元件中的至少一个的导体形成的突出物;
贴附树脂膜到所述第一绝缘膜的顶面和所述突出物的表面;
固化贴附到所述第一绝缘膜的顶面和所述突出物的表面的所述树脂膜以形成具有顶面的第二绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;以及
去除所述第二绝缘膜的所述顶面的所述突出部分以在所述第二绝缘膜中形成开口,
其中所述突出物的一部分在去除所述第二绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
11.一种用于制造电子器件的方法,其包括步骤:
在衬底上形成分离膜;
在所述分离膜上形成第一绝缘膜;
在所述第一绝缘膜上形成包括多个电子元件的电路;
形成覆盖所述电路的第二绝缘膜;
在所述第二绝缘膜上形成用电连接到所述电子元件中的至少一个的导体形成的突出物;
贴附第一树脂膜到所述第二绝缘膜的顶面和所述突出物的表面;
固化贴附到所述第二绝缘膜的顶面和所述突出物的表面的所述第一树脂膜以形成具有顶面的第三绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;
去除所述第三绝缘膜的所述顶面的所述突出部分以在所述第三绝缘膜中形成开口;
分离所述电路与所述衬底;
在所述衬底分离后贴附第二树脂膜到所述第一绝缘膜以便覆盖所述第一绝缘膜;以及
固化所述第二树脂膜以形成第四绝缘膜,
其中所述突出物的一部分在去除所述第三绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
12.如权利要求5或11所述的用于制造电子器件的方法,进一步包括步骤:
在所述衬底与所述电路分离前形成与由所述开口暴露的所述突出物接触的导体。
13.如权利要求5或11所述的用于制造电子器件的方法,进一步包括步骤:
在所述衬底与所述电路分离前形成与由所述开口暴露的所述突出物接触的导体;以及
电连接所述导体和天线。
14.一种用于制造电子器件的方法,其包括步骤:
在衬底上形成分离膜;
在所述分离膜上形成第一绝缘膜;
在所述第一绝缘膜上形成包括多个电子元件的电路;
形成覆盖所述电路的第二绝缘膜;
在所述第二绝缘膜上形成用电连接到所述电子元件中的至少一个的导体形成的突出物;
贴附第一树脂膜到所述第二绝缘膜的顶面和所述突出物的表面;
固化贴附到所述第二绝缘膜的顶面和所述突出物的表面的所述第一树脂膜以形成具有顶面的第三绝缘膜,所述顶面具有由于所述突出物而突出的突出部分;
分离所述电路与所述衬底;
在所述衬底分离后贴附第二树脂膜到所述第一绝缘膜以便覆盖所述第一绝缘膜; 
固化所述第二树脂膜以形成第四绝缘膜;以及
在所述第四绝缘膜形成后去除所述第三绝缘膜的所述顶面的所述突出部分以在所述第三绝缘膜中形成开口,
其中所述突出物的一部分在去除所述第三绝缘膜的所述顶面的所述突出部分的步骤中去除,以及
其中所述开口通过研磨处理而形成。
15.如权利要求5、6、11和14中任一项所述的用于制造电子器件的方法,进一步包括步骤:
电连接天线到由在所述第三绝缘膜中形成的所述开口暴露的所述突出物。
16.如权利要求3、6、10和14中任一项所述的用于制造电子器件的方法,进一步包括步骤:
在所述开口形成后形成与所述突出物接触的导体。
17.如权利要求6或14所述的用于制造电子器件的方法,进一步包括步骤:
在所述开口形成后形成与所述突出物接触的导体;以及
电连接所述导体和天线。
18.如权利要求5、6、11和14中任一项所述的用于制造电子器件的方法,其中所述电路在所述分离膜内的区域与所述衬底分离。
19.如权利要求5、6、11和14中任一项所述的用于制造电子器件的方法,其中所述电路在所述分离膜和所述第一绝缘膜之间的界面与所述衬底分离。
CN201010254914.2A 2009-08-07 2010-08-06 用于制造端子结构的方法和用于制造电子器件的方法 Expired - Fee Related CN101996904B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-185126 2009-08-07
JP2009185126 2009-08-07

Publications (2)

Publication Number Publication Date
CN101996904A CN101996904A (zh) 2011-03-30
CN101996904B true CN101996904B (zh) 2015-02-25

Family

ID=43533648

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010254914.2A Expired - Fee Related CN101996904B (zh) 2009-08-07 2010-08-06 用于制造端子结构的方法和用于制造电子器件的方法

Country Status (4)

Country Link
US (1) US8240030B2 (zh)
JP (1) JP5613491B2 (zh)
CN (1) CN101996904B (zh)
TW (1) TWI517268B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2564463T3 (es) 1999-10-29 2016-03-22 Glaxosmithkline Biologicals S.A. Péptidos antigénicos de Neisseriales
GB0107658D0 (en) 2001-03-27 2001-05-16 Chiron Spa Streptococcus pneumoniae
JP5719560B2 (ja) * 2009-10-21 2015-05-20 株式会社半導体エネルギー研究所 端子構造の作製方法
CA2953917C (en) 2013-07-01 2021-10-19 The Research Foundation For The State University Of New York Ship inhibition to combat obesity
CN103956349B (zh) * 2014-05-20 2016-06-15 株洲南车时代电气股份有限公司 功率半导体芯片的铜金属化结构及其制作方法
CA2986354A1 (en) 2014-06-17 2015-12-30 The Research Foundation For The State University Of New York Ship inhibition to induce expression of granulocyte colony stimulating factor in a subject
CN105990169B (zh) * 2015-01-28 2019-01-08 中芯国际集成电路制造(上海)有限公司 芯片通孔连接缺陷的检测方法
US11277909B2 (en) * 2019-08-30 2022-03-15 Ttm Technologies Inc. Three-dimensional circuit assembly with composite bonded encapsulation
US20210247691A1 (en) * 2020-02-12 2021-08-12 Hutchinson Technology Incorporated Method For Forming Components Without Adding Tabs During Etching
JP2023017513A (ja) * 2021-07-26 2023-02-07 株式会社リコー アクチュエータ、液体吐出ヘッド、液体吐出ユニット、液体を吐出する装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1169234A (zh) * 1995-10-23 1997-12-31 揖斐电株式会社 树脂填料和多层印刷电路板
CN1893003A (zh) * 2005-07-08 2007-01-10 株式会社半导体能源研究所 布线衬底以及半导体装置的制造方法
US20070069375A1 (en) * 2005-09-27 2007-03-29 Casio Computer Co., Ltd Semiconductor device having shield structure

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2026113C (en) 1989-01-25 1998-12-01 Tsunoe Igarashi Prepreg, composite molded body, and method of manufacture of the composite molded body
US5888609A (en) 1990-12-18 1999-03-30 Valtion Teknillinen Tutkimuskeskus Planar porous composite structure and method for its manufacture
JP3578466B2 (ja) 1992-04-14 2004-10-20 ユニチカ株式会社 補強用無機繊維織布及びそれを用いた多層プリント配線板
JPH077246A (ja) * 1993-06-17 1995-01-10 Kobe Steel Ltd 電子部品構成物内蔵インモールド品の製造方法
BR9507775A (pt) 1994-05-27 1997-08-19 Ake Gustafson Processo de realização de um módulo eletrônico e módulo eletrônico obtido de acordo com esse processo
TW371285B (en) 1994-09-19 1999-10-01 Amp Akzo Linlam Vof Foiled UD-prepreg and PWB laminate prepared therefrom
US6482495B1 (en) 1996-09-04 2002-11-19 Hitachi Maxwell, Ltd. Information carrier and process for production thereof
US5897502A (en) * 1996-11-26 1999-04-27 Siemens Medical Systems, Inc. Persistence for ultrasonic flow imaging
JP3084021B1 (ja) * 1999-05-18 2000-09-04 日本レック株式会社 電子部品の製造方法
JP3675688B2 (ja) 2000-01-27 2005-07-27 寛治 大塚 配線基板及びその製造方法
JP4884592B2 (ja) 2000-03-15 2012-02-29 株式会社半導体エネルギー研究所 発光装置の作製方法及び表示装置の作製方法
JP2002290006A (ja) 2001-03-27 2002-10-04 Ibiden Co Ltd 部品内蔵基板の製造方法
JP2003049388A (ja) 2001-08-08 2003-02-21 Du Pont Toray Co Ltd 扁平化したアラミド繊維からなる布帛
JP2003228695A (ja) 2002-02-04 2003-08-15 Hitachi Cable Ltd 非接触icカード及びその製造方法
AU2002367949A1 (en) * 2002-05-21 2003-12-02 Daiwa Co., Ltd. Interlayer connection structure and its building method
JP2004140267A (ja) 2002-10-18 2004-05-13 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI251313B (en) * 2003-09-26 2006-03-11 Seiko Epson Corp Intermediate chip module, semiconductor device, circuit board, and electronic device
KR101226260B1 (ko) 2004-06-02 2013-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
US7465674B2 (en) 2005-05-31 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7510950B2 (en) 2005-06-30 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7727859B2 (en) 2005-06-30 2010-06-01 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP2007091822A (ja) 2005-09-27 2007-04-12 Shin Kobe Electric Mach Co Ltd プリプレグ
US7504317B2 (en) 2005-12-02 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
EP1818860B1 (en) 2006-02-08 2011-03-30 Semiconductor Energy Laboratory Co., Ltd. RFID device
JP5098211B2 (ja) * 2006-04-26 2012-12-12 ソニー株式会社 半導体装置及びその製造方法
JP5113346B2 (ja) * 2006-05-22 2013-01-09 日立電線株式会社 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
CN101479747B (zh) 2006-06-26 2011-05-18 株式会社半导体能源研究所 包括半导体器件的纸及其制造方法
JP4301302B2 (ja) * 2007-02-06 2009-07-22 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法及び電子機器
EP1970952A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1970951A3 (en) 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1976001A3 (en) 2007-03-26 2012-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2001047A1 (en) 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
EP2019425A1 (en) 2007-07-27 2009-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248240B2 (ja) 2007-08-30 2013-07-31 株式会社半導体エネルギー研究所 半導体装置
WO2009142309A1 (en) 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5248412B2 (ja) 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8044499B2 (en) 2008-06-10 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Wiring substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof
JP5473413B2 (ja) 2008-06-20 2014-04-16 株式会社半導体エネルギー研究所 配線基板の作製方法、アンテナの作製方法及び半導体装置の作製方法
KR101589441B1 (ko) * 2009-08-07 2016-01-28 삼성전자주식회사 반도체 모듈

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1169234A (zh) * 1995-10-23 1997-12-31 揖斐电株式会社 树脂填料和多层印刷电路板
CN1893003A (zh) * 2005-07-08 2007-01-10 株式会社半导体能源研究所 布线衬底以及半导体装置的制造方法
US20070069375A1 (en) * 2005-09-27 2007-03-29 Casio Computer Co., Ltd Semiconductor device having shield structure

Also Published As

Publication number Publication date
CN101996904A (zh) 2011-03-30
JP5613491B2 (ja) 2014-10-22
TW201130058A (en) 2011-09-01
TWI517268B (zh) 2016-01-11
JP2011054955A (ja) 2011-03-17
US20110030212A1 (en) 2011-02-10
US8240030B2 (en) 2012-08-14

Similar Documents

Publication Publication Date Title
CN101996904B (zh) 用于制造端子结构的方法和用于制造电子器件的方法
US8345435B2 (en) Terminal structure and manufacturing method thereof, and electronic device and manufacturing method thereof
TWI442513B (zh) 半導體裝置的製造方法
TWI475748B (zh) 半導體裝置及其製造方法
TWI489534B (zh) 半導體裝置的製造方法
TWI447822B (zh) 半導體裝置及使用具有上及下纖維體密封層的半導體裝置的商品追蹤系統以及其製造方法
KR101337319B1 (ko) 반도체 디바이스 및 이의 제작 방법
US8642899B2 (en) Terminal structure, electronic device, and manufacturing method thereof
KR101443176B1 (ko) 반도체 장치 및 그것의 제작 방법
JP2009135350A (ja) 半導体装置の作製方法
JP5296360B2 (ja) 半導体装置およびその作製方法
JP5779272B2 (ja) 半導体装置
US7465596B2 (en) Manufacturing method of semiconductor device
JP5052031B2 (ja) 半導体装置の作製方法
JP2007235114A (ja) 半導体装置の製造装置及び半導体装置の作製方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150225

Termination date: 20200806

CF01 Termination of patent right due to non-payment of annual fee