JP5602984B2 - メモリコントローラ - Google Patents
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Description
<メモリシステムの構成要素>
以下、図面を参照しつつ、第1の実施の形態について説明する。“Read Disturb”現象においては、読み出しアドレスが格納するデータが繰り返し読み出されるときに、読み出しアドレス以外の非読み出しアドレスが格納するデータが意図せず書き換えられる可能性がある。しかし、本実施の形態に係るメモリコントローラは、読み出しアドレスおよび非読み出しアドレスを含む全メモリセルアレイ領域についてエラー検出を行なうため、その後のエラー訂正により“Read Disturb”現象が進行することを未然に防止できる。
次に、スキャン制御部25がエラー検出を行なうアドレスを選択する方法について、図2から図6までを用いて説明する。まず、スキャン制御部25がスキャン開始アドレスからスキャンを行なう方法について説明する。次に、スキャン制御部25がスキャン開始アドレスを選択する方法について説明する。
次に、処理の流れについて以下に示す順序で説明する:(1)コマンド発行、(2)データ取得、(3)エラー検出、(4)エラー通知。図7は、ホストシステム1がデータを取得する処理の流れを示す図である。図8は、メモリコントローラ2がエラーを検出する処理の流れを示す図である。以下に示す処理の流れは、メモリセルアレイ31に対して読み出しアクセスが行なわれる場合についての処理の流れである。しかし、ほぼ同様な処理の流れは、メモリセルアレイ31に対して書き込みアクセスなどが行なわれる場合においても実行できる。
第1の実施の形態においては、エラー検出部26は、スキャンアドレスにおいて格納されるデータについて、エラー検出を行なう。そして、ホストシステム1は、スキャンアドレスにおいて格納されるデータについて、エラー情報を取得する。第2の実施の形態においては、エラー検出部26は、スキャンアドレスおよび読み出しアドレスにおいて格納されるデータについて、エラー検出を行なう。ホストシステム1は、スキャンアドレスおよび読み出しアドレスにおいて格納されるデータについて、エラー情報を取得する。
2 メモリコントローラ
3 メモリ
11 CPU
12 アクセスコントローラ
21 ホストインターフェース
22 コマンド解析部
23 メモリアクセス制御部
24 出力バッファ部
25 スキャン制御部
26 エラー検出部
27 エラー情報保存部
28 メモリインターフェース
31 メモリセルアレイ
Claims (11)
- ホストシステムからメモリアクセスを要求されて、メモリセルアレイにアクセスを行なうメモリコントローラであって、
前記メモリセルアレイにアクセスが行なわれているかどうかを判断するアクセス判断手段と、
前記メモリセルアレイにアクセスが行なわれていないタイミングにおいて、所定のアルゴリズムを用いて選択された選択アドレスについてエラー検出を行なう選択アドレスエラー検出手段と、
を備え、
前記選択アドレスエラー検出手段は、
ある読み出しアクセスが終了したときにあるエラー検出タイミングにおいて前記選択アドレスをエラー検出開始アドレスとして選択するとともに、前記ある読み出しアクセスが終了したときおよびその後のエラー検出タイミングにおいて、前記エラー検出開始アドレスに関連するアドレスについてエラー検出を行なう手段、
を含み、
前記エラー検出開始アドレスは、
前記ある読み出しアクセスの際に指定された読み出しアドレスに対応する読み出しページを含むブロックに対応するアドレスとされることを特徴とするメモリコントローラ。 - 請求項1に記載のメモリコントローラにおいて、
前記エラー検出開始アドレスは、読み出しページを含むブロックにおいて前記読み出しページを除くページに対応するアドレスとされることを特徴とするメモリコントローラ。 - 請求項1または請求項2に記載のメモリコントローラにおいて、さらに、
前記ホストシステムにより指定された読み出しアドレスについてエラー検出を行なう読み出しアドレスエラー検出手段、
を備えることを特徴とするメモリコントローラ。 - 請求項1ないし請求項3に記載のメモリコントローラにおいて、
前記選択アドレスエラー検出手段は、
エラー検出タイミングが到来するごとにエラー検出開始アドレスを選択するとともに、前記エラー検出タイミングにおいて、前記エラー検出開始アドレスに関連するアドレスについてエラー検出を行なう手段、
を含むことを特徴とするメモリコントローラ。 - 請求項1ないし請求項3に記載のメモリコントローラにおいて、
前記選択アドレスエラー検出手段は、
エラー検出タイミングが到来するごとにエラー検出開始アドレスを選択し、前記エラー検出開始アドレスについてエラー検出を行なう手段、
を含むことを特徴とするメモリコントローラ。 - 請求項1ないし請求項5のいずれかに記載のメモリコントローラにおいて、
前記アクセス判断手段は、
前記メモリセルアレイに書き込みデータが出力されているかどうかを判断する手段、
を含むことを特徴とするメモリコントローラ。 - 請求項1ないし請求項5のいずれかに記載のメモリコントローラにおいて、
前記アクセス判断手段は、
前記ホストシステムからアクセスを要求されているかどうかを判断する手段、
を含むことを特徴とするメモリコントローラ。 - 請求項1ないし請求項5のいずれかに記載のメモリコントローラにおいて、
前記アクセス判断手段は、
前記ホストシステムの電源状態が切り替えられたかどうかを判断する手段、
を含むことを特徴とするメモリコントローラ。 - 請求項1ないし請求項8のいずれかに記載のメモリコントローラにおいて、さらに、
前記ホストシステムからエラー検出情報を要求されて、前記ホストシステムにエラー検出情報を通知するエラー通知手段、
を備えることを特徴とするメモリコントローラ。 - 請求項9に記載のメモリコントローラにおいて、
前記エラー通知手段は、
エラー検出情報を保存する情報保存手段と、
前記ホストシステムからエラー検出情報を要求されて、前記情報保存手段により保存されたエラー検出情報を前記ホストシステムに通知する手段と、
を含むことを特徴とするメモリコントローラ。 - 請求項9に記載のメモリコントローラにおいて、
前記エラー通知手段は、
前記メモリセルアレイについてエラーが発生したことを検出したときに、前記ホストシステムがエラー検出情報を要求するための割り込みを発生させる手段、
を含むことを特徴とするメモリコントローラ。
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