JPH0628265A - チェック機能を持つメモリ回路 - Google Patents
チェック機能を持つメモリ回路Info
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- JPH0628265A JPH0628265A JP4206076A JP20607692A JPH0628265A JP H0628265 A JPH0628265 A JP H0628265A JP 4206076 A JP4206076 A JP 4206076A JP 20607692 A JP20607692 A JP 20607692A JP H0628265 A JPH0628265 A JP H0628265A
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- circuit
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Abstract
(57)【要約】
【目的】 例えば伝送装置などに用いられる、データ列
をいったんメモリに書き込んで入力側とは別の位相で読
み出すエラスティックストアなどのメモリ回路に係り、
特にメモリの正常/異常をチェックできる機能を持った
メモリ回路に関するものであり、エラスティックストア
などのメモリ回路において固定データを書き込む場合で
も、メモリの正常/異常を常時チェックできるようにす
ることを目的とするものである。 【構成】 入力データ列を書き込んで入力側と異なる位
相で出力データ列を読み出すためのメモリ20と、メモ
リ20に書込みアドレスを供給する書込みアドレス発生
回路21と、メモリ20に読出しアドレスを供給する読
出しアドレス発生回路22と、書込みアドレス発生回路
21と読出しアドレス発生回路22にアドレス初期値を
与える初期値発生回路23であってそのアドレス初期値
を入力データ列の区切り目で更新するものとを備えたも
のである。
をいったんメモリに書き込んで入力側とは別の位相で読
み出すエラスティックストアなどのメモリ回路に係り、
特にメモリの正常/異常をチェックできる機能を持った
メモリ回路に関するものであり、エラスティックストア
などのメモリ回路において固定データを書き込む場合で
も、メモリの正常/異常を常時チェックできるようにす
ることを目的とするものである。 【構成】 入力データ列を書き込んで入力側と異なる位
相で出力データ列を読み出すためのメモリ20と、メモ
リ20に書込みアドレスを供給する書込みアドレス発生
回路21と、メモリ20に読出しアドレスを供給する読
出しアドレス発生回路22と、書込みアドレス発生回路
21と読出しアドレス発生回路22にアドレス初期値を
与える初期値発生回路23であってそのアドレス初期値
を入力データ列の区切り目で更新するものとを備えたも
のである。
Description
【0001】
【産業上の利用分野】本発明は、例えば伝送装置などに
用いられる、データ列をいったんメモリに書き込んで入
力側とは別の位相で読み出すエラスティックストアなど
のメモリ回路に係り、特にメモリの正常/異常をチェッ
クできる機能を持ったメモリ回路に関するものである。
用いられる、データ列をいったんメモリに書き込んで入
力側とは別の位相で読み出すエラスティックストアなど
のメモリ回路に係り、特にメモリの正常/異常をチェッ
クできる機能を持ったメモリ回路に関するものである。
【0002】伝送装置などでは、伝送速度の高速化、高
機能化により大容量のメモリが使われるようになってき
ており、このためメモリが正常か否かの故障監視を常に
行えることが信頼性向上のうえから必要となってきてい
る。
機能化により大容量のメモリが使われるようになってき
ており、このためメモリが正常か否かの故障監視を常に
行えることが信頼性向上のうえから必要となってきてい
る。
【0003】
【従来の技術】伝送装置で使用されているエラスティッ
クストアなどのクロック乗換え回路は、伝送路から来る
データはジッタ等を含んでいるためそのままでは伝送装
置内で取り扱えないので、このデータをいったんメモリ
に書き込んで装置内の内部クロックで読み出してジッタ
等を吸収し、データを取り扱えるようにする、というも
のである。
クストアなどのクロック乗換え回路は、伝送路から来る
データはジッタ等を含んでいるためそのままでは伝送装
置内で取り扱えないので、このデータをいったんメモリ
に書き込んで装置内の内部クロックで読み出してジッタ
等を吸収し、データを取り扱えるようにする、というも
のである。
【0004】このようなメモリの正常/異常のチェック
を行うためには、従来、データにパリティチェック、C
RC演算チェックなどの機能を付加して、その結果に基
づいてメモリの故障監視を行っている。
を行うためには、従来、データにパリティチェック、C
RC演算チェックなどの機能を付加して、その結果に基
づいてメモリの故障監視を行っている。
【0005】
【発明が解決しようとする課題】伝送終端装置などで扱
うデータには、オーバヘッドと呼ばれる回線データとは
異なるデータがある。このオーバヘッドとしては、信号
種別を示すデータ、回線障害時に使用する自動切換え用
のデータ、信号の先頭を示すポインタなどがあるが、こ
れらのデータは正常時には固定データであることが多
い。例えば図7の(A)には8ビットのオーバヘッドデ
ータの例が示されており、A、B、C、Dが固定デー
タ、残り4ビットのXが可変データとなっている。
うデータには、オーバヘッドと呼ばれる回線データとは
異なるデータがある。このオーバヘッドとしては、信号
種別を示すデータ、回線障害時に使用する自動切換え用
のデータ、信号の先頭を示すポインタなどがあるが、こ
れらのデータは正常時には固定データであることが多
い。例えば図7の(A)には8ビットのオーバヘッドデ
ータの例が示されており、A、B、C、Dが固定デー
タ、残り4ビットのXが可変データとなっている。
【0006】さて、このようなオーバヘッドデータを前
述のエラスティックメモリに書き込んでクロック乗換え
を行うものとする。オーバヘッドは通常、フレームの先
頭側にあるため、データがフレーム単位で逐次に入力さ
れる場合、図7の(B)に示されるように、全てのフレ
ームのオーバヘッドデータは常にメモリの最初の同じア
ドレス+0の位置に書き込まれることになる。
述のエラスティックメモリに書き込んでクロック乗換え
を行うものとする。オーバヘッドは通常、フレームの先
頭側にあるため、データがフレーム単位で逐次に入力さ
れる場合、図7の(B)に示されるように、全てのフレ
ームのオーバヘッドデータは常にメモリの最初の同じア
ドレス+0の位置に書き込まれることになる。
【0007】この結果、オーバヘッドデータが固定値で
あると、メモリにおいてオーバヘッドデータの格納部分
のビットが“1”または“0”に固定されるような故障
が発生している場合においても、その故障ビットが実際
のオーバヘッドデータの固定値と一致していると、読み
出したデータからだけではメモリが障害か否かの判別が
できないことになる。
あると、メモリにおいてオーバヘッドデータの格納部分
のビットが“1”または“0”に固定されるような故障
が発生している場合においても、その故障ビットが実際
のオーバヘッドデータの固定値と一致していると、読み
出したデータからだけではメモリが障害か否かの判別が
できないことになる。
【0008】特に、オーバヘッドデータは管理データと
して重要なものであり、このようなオーバヘッドデータ
が変化するときはその対処に緊急を要する場合が多いの
で、オーバヘッドデータが変化してから初めてメモリの
障害が発見されたというのでは手遅れといえ、よってそ
れ以前にメモリ障害を検出できるようにして、障害時の
影響を最小限にくい止めることが必要である。
して重要なものであり、このようなオーバヘッドデータ
が変化するときはその対処に緊急を要する場合が多いの
で、オーバヘッドデータが変化してから初めてメモリの
障害が発見されたというのでは手遅れといえ、よってそ
れ以前にメモリ障害を検出できるようにして、障害時の
影響を最小限にくい止めることが必要である。
【0009】また、時間スイッチ(TSW)盤等におい
ても、空タイムスロット(FTS)にパスの正常性を確
認するために、固定パターンを挿入してチェックを行う
機能ブロックがある。このブロックにおいてもRAMが
用いられているが、上記に述べたと同様に、信号のデー
タ列の一部は固定データであることが多いため、このR
AMの故障チェックを行う場合にも上述と同様な問題が
生じ、チェックとしては不完全なものとなってしまう。
ても、空タイムスロット(FTS)にパスの正常性を確
認するために、固定パターンを挿入してチェックを行う
機能ブロックがある。このブロックにおいてもRAMが
用いられているが、上記に述べたと同様に、信号のデー
タ列の一部は固定データであることが多いため、このR
AMの故障チェックを行う場合にも上述と同様な問題が
生じ、チェックとしては不完全なものとなってしまう。
【0010】本発明は上述のような問題点に鑑みてなさ
れたものであり、その目的とするところは、エラスティ
ックストアなどのメモリ回路において固定データを書き
込む場合でも、メモリの正常/異常を常時チェックでき
るようにすることにある。
れたものであり、その目的とするところは、エラスティ
ックストアなどのメモリ回路において固定データを書き
込む場合でも、メモリの正常/異常を常時チェックでき
るようにすることにある。
【0011】
【課題を解決するための手段】図1は本発明に係る原理
説明図である。本発明のチェック機能を持つメモリ回路
は、一つの形態として、入力データ列を書き込んで入力
側と異なる位相で出力データ列を読み出すためのメモリ
20と、メモリ20に書込みアドレスを供給する書込み
アドレス発生回路21と、メモリ20に読出しアドレス
を供給する読出しアドレス発生回路22と、書込みアド
レス発生回路21と読出しアドレス発生回路22にアド
レス初期値を与える初期値発生回路23であってそのア
ドレス初期値を入力データ列の区切り目で更新するもの
とを備えたものである。
説明図である。本発明のチェック機能を持つメモリ回路
は、一つの形態として、入力データ列を書き込んで入力
側と異なる位相で出力データ列を読み出すためのメモリ
20と、メモリ20に書込みアドレスを供給する書込み
アドレス発生回路21と、メモリ20に読出しアドレス
を供給する読出しアドレス発生回路22と、書込みアド
レス発生回路21と読出しアドレス発生回路22にアド
レス初期値を与える初期値発生回路23であってそのア
ドレス初期値を入力データ列の区切り目で更新するもの
とを備えたものである。
【0012】また本発明のチェック機能を持つメモリ回
路は、他の形態として、入力データ列を書き込んで入力
側と異なる位相で出力データ列を読み出すためのメモリ
と、このメモリへ入力される入力データ列の符号を反転
/非反転する入力反転回路と、このメモリから出力され
るデータ列の符号を反転/非反転して出力データ列とす
る出力反転回路と、この入力反転回路の反転/非反転を
ある間隔で切り換えるトグル回路と、このトグル回路の
トグル信号に基づき入力データ列と出力データ列の符号
が一致するように出力反転回路の反転/非反転を切り換
える切換え回路とを備えたものである。
路は、他の形態として、入力データ列を書き込んで入力
側と異なる位相で出力データ列を読み出すためのメモリ
と、このメモリへ入力される入力データ列の符号を反転
/非反転する入力反転回路と、このメモリから出力され
るデータ列の符号を反転/非反転して出力データ列とす
る出力反転回路と、この入力反転回路の反転/非反転を
ある間隔で切り換えるトグル回路と、このトグル回路の
トグル信号に基づき入力データ列と出力データ列の符号
が一致するように出力反転回路の反転/非反転を切り換
える切換え回路とを備えたものである。
【0013】また本発明のチェック機能を持つメモリ回
路は、また他の形態として、入力データ列を書き込んで
入力側と異なる位相で出力データ列を読み出すためのメ
モリと、このメモリへ入力される入力データ列の符号を
反転/非反転する入力反転回路と、このメモリから出力
されるデータ列の符号を反転/非反転して出力データ列
とする出力反転回路と、この入力反転回路の反転/非反
転をある間隔で切り換えるトグル回路とを備え、このト
グル回路のトグル信号を入力データ列とともに上記メモ
リに書き込み、その入力データ列を読み出すときにトグ
ル信号も読み出してそのトグル信号により入力データ列
と出力データ列の符号が一致するように上記出力反転回
路の反転/非反転を切り換えるようにしたものである。
路は、また他の形態として、入力データ列を書き込んで
入力側と異なる位相で出力データ列を読み出すためのメ
モリと、このメモリへ入力される入力データ列の符号を
反転/非反転する入力反転回路と、このメモリから出力
されるデータ列の符号を反転/非反転して出力データ列
とする出力反転回路と、この入力反転回路の反転/非反
転をある間隔で切り換えるトグル回路とを備え、このト
グル回路のトグル信号を入力データ列とともに上記メモ
リに書き込み、その入力データ列を読み出すときにトグ
ル信号も読み出してそのトグル信号により入力データ列
と出力データ列の符号が一致するように上記出力反転回
路の反転/非反転を切り換えるようにしたものである。
【0014】
【作用】上述の最初の形態のメモリ回路においては、初
期値発生回路から出力される初期値を書込みアドレス発
生回路21と読出しアドレス発生回路22の発生する書
込みアドレスと読出しアドレスの初期アドレスとし、そ
の書込みアドレスと読出しアドレスを用いて入力データ
をメモリ20に書き込み入力側と異なる位相で読み出し
出力データ列とする。そして、入力データ列の区切り目
で、初期値発生回路の初期値を更新する。これにより入
力データが書き込まれる先頭アドレスが常に変化するこ
とになるので、メモリ10の全アドレスについて故障の
有無のチェックが可能となる。
期値発生回路から出力される初期値を書込みアドレス発
生回路21と読出しアドレス発生回路22の発生する書
込みアドレスと読出しアドレスの初期アドレスとし、そ
の書込みアドレスと読出しアドレスを用いて入力データ
をメモリ20に書き込み入力側と異なる位相で読み出し
出力データ列とする。そして、入力データ列の区切り目
で、初期値発生回路の初期値を更新する。これにより入
力データが書き込まれる先頭アドレスが常に変化するこ
とになるので、メモリ10の全アドレスについて故障の
有無のチェックが可能となる。
【0015】上述の2番目の形態のメモリ回路において
は、入力反転回路と出力反転回路が反転動作を行わない
ときには、入力データ列をメモリに書き込んで出力側の
位相で読み出すものであるが、反転動作を行うときに
は、入力データの符号を入力反転回路で反転させてから
メモリに書き込み、出力側ではメモリから読み出したデ
ータを出力反転回路で再度反転して元の入力データを復
元する。この反転動作をある間隔で行うことにより、固
定データを固定のアドレスに書き込む場合でもビットの
“0”、“1”を変えることができるので、メモリの故
障の有無のチェックが可能となる。
は、入力反転回路と出力反転回路が反転動作を行わない
ときには、入力データ列をメモリに書き込んで出力側の
位相で読み出すものであるが、反転動作を行うときに
は、入力データの符号を入力反転回路で反転させてから
メモリに書き込み、出力側ではメモリから読み出したデ
ータを出力反転回路で再度反転して元の入力データを復
元する。この反転動作をある間隔で行うことにより、固
定データを固定のアドレスに書き込む場合でもビットの
“0”、“1”を変えることができるので、メモリの故
障の有無のチェックが可能となる。
【0016】上述の3番目の形態のメモリ回路において
は、出力反転回路の反転/非反転の切換えを、上述の2
番目のメモリ回路のように切換え回路で行うのではな
く、入力データ列と共にメモリに書き込まれたトグル信
号を用いて行っている。
は、出力反転回路の反転/非反転の切換えを、上述の2
番目のメモリ回路のように切換え回路で行うのではな
く、入力データ列と共にメモリに書き込まれたトグル信
号を用いて行っている。
【0017】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図2には本発明の一実施例としてのチェック機能
を持つメモリ回路が示される。図2において、入力デー
タDINはデュアルポートRAM1にフレーム単位で逐次
に書き込まれるデータ列である。書込みフレームパルス
WFPはこの入力データDINのフレームの先頭に同期し
て生成され、また書込みクロックWCKはデュアルポー
トRAM1への入力データDINの書込みタイミングを与
える。
する。図2には本発明の一実施例としてのチェック機能
を持つメモリ回路が示される。図2において、入力デー
タDINはデュアルポートRAM1にフレーム単位で逐次
に書き込まれるデータ列である。書込みフレームパルス
WFPはこの入力データDINのフレームの先頭に同期し
て生成され、また書込みクロックWCKはデュアルポー
トRAM1への入力データDINの書込みタイミングを与
える。
【0018】書込みアドレスカウンタ2はデュアルポー
トRAM1に対して入力データDINの書込みアドレスW
Aを供給する回路であり、書込みクロックWCKと逆相
のクロックによりインクリメントされる。また書込みフ
レームパルスWFPが入力されると、後述する初期値カ
ウンタ4から与えられる初期アドレス(あるいはオフセ
ットアドレスとも称する)がセットされてその初期アド
レスからカウントを開始して書込みアドレスWAを生成
する。
トRAM1に対して入力データDINの書込みアドレスW
Aを供給する回路であり、書込みクロックWCKと逆相
のクロックによりインクリメントされる。また書込みフ
レームパルスWFPが入力されると、後述する初期値カ
ウンタ4から与えられる初期アドレス(あるいはオフセ
ットアドレスとも称する)がセットされてその初期アド
レスからカウントを開始して書込みアドレスWAを生成
する。
【0019】出力データDOUT はデュアルポートRAM
1からフレーム単位で逐次に読み出されるデータ列であ
る。読出しフレームパルスRFPはこの出力データD
OUT のフレームの先頭に同期して生成され、また読出し
クロックRCKはデュアルポートRAM1からの出力デ
ータDOUT の読出しタイミングを与える。
1からフレーム単位で逐次に読み出されるデータ列であ
る。読出しフレームパルスRFPはこの出力データD
OUT のフレームの先頭に同期して生成され、また読出し
クロックRCKはデュアルポートRAM1からの出力デ
ータDOUT の読出しタイミングを与える。
【0020】読出しアドレスカウンタ3はデュアルポー
トRAM1に対して出力データDOUT の読出しアドレス
RAを供給する回路であり、読出しクロックRCKと逆
相のクロックによりインクリメントされる。また読出し
フレームパルスRFPが入力されると、初期値カウンタ
4から与えられる初期アドレスがセットされてその初期
アドレスからカウントを開始して読出しアドレスRAを
生成する。
トRAM1に対して出力データDOUT の読出しアドレス
RAを供給する回路であり、読出しクロックRCKと逆
相のクロックによりインクリメントされる。また読出し
フレームパルスRFPが入力されると、初期値カウンタ
4から与えられる初期アドレスがセットされてその初期
アドレスからカウントを開始して読出しアドレスRAを
生成する。
【0021】初期値カウンタ4は書込みアドレスカウン
タ2と読出しアドレスカウンタ3のカウント開始時の初
期アドレスを生成する回路であり、読出しフレームパル
スRFPの反転信号により逐次にインクリメントされ
る。
タ2と読出しアドレスカウンタ3のカウント開始時の初
期アドレスを生成する回路であり、読出しフレームパル
スRFPの反転信号により逐次にインクリメントされ
る。
【0022】この実施例回路の動作を図3を参照しつつ
以下に説明する。ここで図3は実施例回路の各部信号の
タイムチャートである。
以下に説明する。ここで図3は実施例回路の各部信号の
タイムチャートである。
【0023】いま、初期値カウンタ4から出力されてい
る初期アドレスが“0”であるものとする。入力データ
DINのフレームの先頭部分で書込みフレームパルスWF
Pが入力されると、書込みアドレスカウンタ2に初期値
カウンタ4からの初期アドレス“0”がセットされ、以
降、書込みアドレスカウンタ2はこの初期アドレス
“0”からカウントを開始して、書込みクロックWCK
と逆相のクロックが入力される度にアドレス値を一つず
つインクリメントして、それをデュアルポートRAM1
に書込みアドレスWAとして供給する。これにより、デ
ュアルポートRAM1にはアドレス“0”番地から順番
に入力データDINが書き込まれていく。
る初期アドレスが“0”であるものとする。入力データ
DINのフレームの先頭部分で書込みフレームパルスWF
Pが入力されると、書込みアドレスカウンタ2に初期値
カウンタ4からの初期アドレス“0”がセットされ、以
降、書込みアドレスカウンタ2はこの初期アドレス
“0”からカウントを開始して、書込みクロックWCK
と逆相のクロックが入力される度にアドレス値を一つず
つインクリメントして、それをデュアルポートRAM1
に書込みアドレスWAとして供給する。これにより、デ
ュアルポートRAM1にはアドレス“0”番地から順番
に入力データDINが書き込まれていく。
【0024】一方、出力側では、出力データDOUT の読
出しの先頭タイミングで読出しフレームパルスRFPが
入力され、これにより読出しアドレスカウンタ3に初期
値カウンタ4からの初期アドレス“0”がセットされ、
以降、読出しアドレスカウンタ3はこの初期アドレス
“0”からカウントを開始して、読出しクロックRCK
と逆相のクロックが入力される度にアドレス値を一つず
つインクリメントして、それをデュアルポートRAM1
に読出しアドレスRAとして供給する。これにより、デ
ュアルポートRAM1からはアドレス“0”番地から順
番に出力データDOUT が読み出されていく。
出しの先頭タイミングで読出しフレームパルスRFPが
入力され、これにより読出しアドレスカウンタ3に初期
値カウンタ4からの初期アドレス“0”がセットされ、
以降、読出しアドレスカウンタ3はこの初期アドレス
“0”からカウントを開始して、読出しクロックRCK
と逆相のクロックが入力される度にアドレス値を一つず
つインクリメントして、それをデュアルポートRAM1
に読出しアドレスRAとして供給する。これにより、デ
ュアルポートRAM1からはアドレス“0”番地から順
番に出力データDOUT が読み出されていく。
【0025】さて、読出しフレームパルスRFPが生成
されると、それを反転したパルスが初期値カウンタ4に
カウントアップ用の信号として供給される。したがっ
て、読出しアドレスカウンタ3に初期アドレス“0”が
セットされたタイミングから1タイミング遅れて初期値
カウンタ4はカウントアップされ、そのアドレス値が
“1”となる。このように、初期値カウンタ4は、読出
しフレームパルスRFPを反転したパルスでカウントア
ップされることで、図3の下側に示すようにアドレス禁
止区間を持ち、同一データに対する書込み/読出しの初
期アドレスの不一致を無くし、読出しアドレスカウンタ
3への初期アドレスのロードが確実に終了してからカウ
ントアップされるようになっている。
されると、それを反転したパルスが初期値カウンタ4に
カウントアップ用の信号として供給される。したがっ
て、読出しアドレスカウンタ3に初期アドレス“0”が
セットされたタイミングから1タイミング遅れて初期値
カウンタ4はカウントアップされ、そのアドレス値が
“1”となる。このように、初期値カウンタ4は、読出
しフレームパルスRFPを反転したパルスでカウントア
ップされることで、図3の下側に示すようにアドレス禁
止区間を持ち、同一データに対する書込み/読出しの初
期アドレスの不一致を無くし、読出しアドレスカウンタ
3への初期アドレスのロードが確実に終了してからカウ
ントアップされるようになっている。
【0026】以上の動作から分かるように、次の入力デ
ータDINのフレームが入力されると、この入力データD
INは次にはアドレス“1”から順次に書き込まれ、また
読出し側でもアドレス“1”から順次に読み出されるこ
とになる。以下、同様にしてデータの書込み/読出しの
初期アドレスが順次にインクリメントされていくことに
なるので、ある固定ビットデータが固定のアドレス位置
(例えば“0”番地)にだけ書き込まれるといったこと
がなくなり、よって読出しデータDOUT に基づいてデュ
アルポートRAM1の全アドレスについて障害の有無を
チェックすることが可能となる。
ータDINのフレームが入力されると、この入力データD
INは次にはアドレス“1”から順次に書き込まれ、また
読出し側でもアドレス“1”から順次に読み出されるこ
とになる。以下、同様にしてデータの書込み/読出しの
初期アドレスが順次にインクリメントされていくことに
なるので、ある固定ビットデータが固定のアドレス位置
(例えば“0”番地)にだけ書き込まれるといったこと
がなくなり、よって読出しデータDOUT に基づいてデュ
アルポートRAM1の全アドレスについて障害の有無を
チェックすることが可能となる。
【0027】図4には本発明の他の実施例としてのチェ
ック機能を持つメモリ回路が示される。図4において、
メモリ10は書込みリセットWR、読出しリセットRR
などで操作されるエラスティックストアメモリである。
入力データDINは排他的オアゲート11を介してこのメ
モリ10に入力される。トグルフリップフロップ12に
は書込みリセットWRが入力されており、このトグルフ
リップフロップ12は書込みリセットWRが入力される
毎にそのトグル信号を反転させる。このトグル信号は排
他的オアゲート11の他の入力端子とフリップフロップ
14のデータ入力端子に入力される。これにより排他的
オアゲート11はトグル信号が反転される毎に、入力デ
ータDINの符号を反転させてメモリ10に入力させるこ
とになる。
ック機能を持つメモリ回路が示される。図4において、
メモリ10は書込みリセットWR、読出しリセットRR
などで操作されるエラスティックストアメモリである。
入力データDINは排他的オアゲート11を介してこのメ
モリ10に入力される。トグルフリップフロップ12に
は書込みリセットWRが入力されており、このトグルフ
リップフロップ12は書込みリセットWRが入力される
毎にそのトグル信号を反転させる。このトグル信号は排
他的オアゲート11の他の入力端子とフリップフロップ
14のデータ入力端子に入力される。これにより排他的
オアゲート11はトグル信号が反転される毎に、入力デ
ータDINの符号を反転させてメモリ10に入力させるこ
とになる。
【0028】メモリ10から読み出された信号は排他的
オアゲート13を経て出力データDOUT として出力され
る。この排他的オアゲート13の他の入力端子にはフリ
ップフロップ14の出力信号Qが入力されており、した
がって排他的オアゲート13は出力信号Qが反転される
毎に、出力データDOUT の符号を反転させることにな
る。またフリップフロップ14には読出しリセットRR
がクロック入力されており、したがってフリップフロッ
プ14は読出しリセットRRが入力されたタイミングで
トグルフリップフロップ12からのトグル信号を内部に
取り込んで保持する。
オアゲート13を経て出力データDOUT として出力され
る。この排他的オアゲート13の他の入力端子にはフリ
ップフロップ14の出力信号Qが入力されており、した
がって排他的オアゲート13は出力信号Qが反転される
毎に、出力データDOUT の符号を反転させることにな
る。またフリップフロップ14には読出しリセットRR
がクロック入力されており、したがってフリップフロッ
プ14は読出しリセットRRが入力されたタイミングで
トグルフリップフロップ12からのトグル信号を内部に
取り込んで保持する。
【0029】この実施例回路の動作を図5を参照して以
下に説明する。ここで、図5は図4の実施例回路の各部
信号のタイムチャートである。
下に説明する。ここで、図5は図4の実施例回路の各部
信号のタイムチャートである。
【0030】データの書込み先頭を示す書込みリセット
WRが発生されると、この書込みリセットWRによって
トグルフリップフロップ12のトグル信号が状態反転
し、このトグル信号に応じて排他的オアゲート11は入
力データDINをそのまま通過させるか、あるいはその符
号を反転してメモリ10に入力させる。つまり、図5の
例では、トグル信号が“1”になると、入力データDIN
の符号を反転させる。図5ではこの排他的オアゲート1
1からの反転された入力データを斜線で表している。こ
の排他的オアゲート11の出力はメモリ10に逐次に書
き込まれる。
WRが発生されると、この書込みリセットWRによって
トグルフリップフロップ12のトグル信号が状態反転
し、このトグル信号に応じて排他的オアゲート11は入
力データDINをそのまま通過させるか、あるいはその符
号を反転してメモリ10に入力させる。つまり、図5の
例では、トグル信号が“1”になると、入力データDIN
の符号を反転させる。図5ではこの排他的オアゲート1
1からの反転された入力データを斜線で表している。こ
の排他的オアゲート11の出力はメモリ10に逐次に書
き込まれる。
【0031】一方、出力側において、データの読出し先
頭を示す読出しリセットRRが発生されると、この読出
しリセットRRによってフリップフロップ14はトグル
フリップフロップ12のトグル信号、ここでは“1”を
取り込んで排他的オアゲート13に出力する。これによ
りトグルフリップフロップ12のトグル信号は読出し側
の位相に乗り換えられる。排他的オアゲート13は
“1”が入力されることにより、メモリ10から読み出
したデータの符号を再度反転させ、元のデータを復元す
る。よって排他的オアゲート13からの出力データD
OUT は排他的オアゲート11に入力される入力データD
INと同じ符号になる。
頭を示す読出しリセットRRが発生されると、この読出
しリセットRRによってフリップフロップ14はトグル
フリップフロップ12のトグル信号、ここでは“1”を
取り込んで排他的オアゲート13に出力する。これによ
りトグルフリップフロップ12のトグル信号は読出し側
の位相に乗り換えられる。排他的オアゲート13は
“1”が入力されることにより、メモリ10から読み出
したデータの符号を再度反転させ、元のデータを復元す
る。よって排他的オアゲート13からの出力データD
OUT は排他的オアゲート11に入力される入力データD
INと同じ符号になる。
【0032】次に書込みリセットWRが発生されると、
トグルフリップフロップ12は今度は“0”のトグル信
号を出力するので、排他的オアゲート11は入力データ
DINをそのまま通過させてメモリ10に入力させる。読
出し側においても今度はフリップフロップ14は“0”
の出力信号Qを排他的オアゲート13に送るので、メモ
リ10から読み出されたデータは符号反転されることな
く出力データDOUT として送出される。
トグルフリップフロップ12は今度は“0”のトグル信
号を出力するので、排他的オアゲート11は入力データ
DINをそのまま通過させてメモリ10に入力させる。読
出し側においても今度はフリップフロップ14は“0”
の出力信号Qを排他的オアゲート13に送るので、メモ
リ10から読み出されたデータは符号反転されることな
く出力データDOUT として送出される。
【0033】このように、書込みリセットWRが発生さ
れる度に、メモリ10に入力されるデータの符号が反転
するので、オーバヘッドの固定データが常にある固定の
アドレスに書き込まれる場合でも、そのビットの
“0”、“1”が毎回変わることになり、それによりメ
モリの故障のチェックが可能となる。
れる度に、メモリ10に入力されるデータの符号が反転
するので、オーバヘッドの固定データが常にある固定の
アドレスに書き込まれる場合でも、そのビットの
“0”、“1”が毎回変わることになり、それによりメ
モリの故障のチェックが可能となる。
【0034】図6には本発明のまた他の実施例としての
チェック機能を持つメモリ回路が示される。図中、メモ
リ10、排他的オアゲート11、トグルフリップフロッ
プ12、排他的オアゲート13は前述の図4の実施例で
説明したものと同じである。相違点として、この実施例
ではトグルフリップフロップ12から出力されるトグル
信号を入力データDINと共にメモリ10に書き込むよう
にしている。
チェック機能を持つメモリ回路が示される。図中、メモ
リ10、排他的オアゲート11、トグルフリップフロッ
プ12、排他的オアゲート13は前述の図4の実施例で
説明したものと同じである。相違点として、この実施例
ではトグルフリップフロップ12から出力されるトグル
信号を入力データDINと共にメモリ10に書き込むよう
にしている。
【0035】読出し側では、メモリ10からデータを読
み出すにあたって、そのデータと共に書き込まれたトグ
ル信号も読み出し、このトグル信号を排他的オアゲート
13に入力させる。これにより排他的オアゲート13は
トグル信号に応じて、読出しデータをそのまま通過、あ
るいは符号反転して出力データDOUT とする。
み出すにあたって、そのデータと共に書き込まれたトグ
ル信号も読み出し、このトグル信号を排他的オアゲート
13に入力させる。これにより排他的オアゲート13は
トグル信号に応じて、読出しデータをそのまま通過、あ
るいは符号反転して出力データDOUT とする。
【0036】このように、この図6の実施例では、読出
し側におけるトグルフリップフロップ12のトグル信号
の位相乗換えを、フリップフロップ14によって行うの
ではなく、メモリ10を通過させることによって行って
いるものである。
し側におけるトグルフリップフロップ12のトグル信号
の位相乗換えを、フリップフロップ14によって行うの
ではなく、メモリ10を通過させることによって行って
いるものである。
【0037】本発明の実施にあたっては、上述の各実施
例の他にも種々の変形例が可能である。例えば、使用す
るメモリとしては、上述のエラスティックストアメモリ
の他に、デュアルポートRAM、あるいは通常のシング
ルポートRAMを用いることもできる。また上述の各実
施例では、入力データの1フレーム毎にアドレス初期値
を変えたり、符号を反転させたりしたが、本発明はこれ
に限らず、複数フレーム毎あるいはランダム数のフレー
ム毎にそれらを行ってもよい。
例の他にも種々の変形例が可能である。例えば、使用す
るメモリとしては、上述のエラスティックストアメモリ
の他に、デュアルポートRAM、あるいは通常のシング
ルポートRAMを用いることもできる。また上述の各実
施例では、入力データの1フレーム毎にアドレス初期値
を変えたり、符号を反転させたりしたが、本発明はこれ
に限らず、複数フレーム毎あるいはランダム数のフレー
ム毎にそれらを行ってもよい。
【0038】
【発明の効果】以上に説明したように、本発明によれ
ば、エラスティックストアなどのメモリ回路においてオ
ーバヘッド部分などの固定データを書き込む場合でも、
メモリの正常/異常を全てのアドレスについて常時チェ
ックできるようになる。
ば、エラスティックストアなどのメモリ回路においてオ
ーバヘッド部分などの固定データを書き込む場合でも、
メモリの正常/異常を全てのアドレスについて常時チェ
ックできるようになる。
【0039】よって、オーバヘッドのようにその変化時
には緊急の対処を要するデータに対しても、それが格納
されるメモリの障害の有無を事前にチェックしておくこ
とができ、よって障害時の影響を最小限に止めることが
できる。
には緊急の対処を要するデータに対しても、それが格納
されるメモリの障害の有無を事前にチェックしておくこ
とができ、よって障害時の影響を最小限に止めることが
できる。
【0040】またTSW盤のようなパス監視をする部分
に本発明のメモリ回路を使用した場合には、空タイムス
ロットチェックとRAMチェックを同時に行えることに
なり、個別にチェックするよりも手間が省け、本発明は
有効である。
に本発明のメモリ回路を使用した場合には、空タイムス
ロットチェックとRAMチェックを同時に行えることに
なり、個別にチェックするよりも手間が省け、本発明は
有効である。
【図1】本発明に係る原理説明図である。
【図2】本発明の一実施例としてのチェック機能を持つ
メモリ回路を示す図である。
メモリ回路を示す図である。
【図3】実施例回路の各部信号のタイムチャートであ
る。
る。
【図4】本発明の他の実施例としてのチェック機能を持
つメモリ回路を示す図である。
つメモリ回路を示す図である。
【図5】図4の実施例回路の各部信号のタイムチャート
である。
である。
【図6】本発明のまた他の実施例としてのチェック機能
を持つメモリ回路を示す図である。
を持つメモリ回路を示す図である。
【図7】従来の問題点を説明するための図である。
1 デュアルポートメモリ 2 書込みアドレスカウンタ 3 読出しアドレスカウンタ 4 初期値カウンタ 10 エラスティックストアメモリ 11、13 排他的オアゲート 12 トグルフリップフロップ 14 Dフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 奈良平 貞夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 伊東 敦裕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 菅原 孝顕 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (3)
- 【請求項1】 入力データ列を書き込んで入力側と異な
る位相で出力データ列を読み出すためのメモリ(20)
と、 該メモリに書込みアドレスを供給する書込みアドレス発
生回路(21)と、 該メモリに読出しアドレスを供給する読出しアドレス発
生回路(22)と、 該書込みアドレス発生回路と該読出しアドレス発生回路
にアドレス初期値を与える初期値発生回路(23)であ
ってそのアドレス初期値を入力データ列の区切り目で更
新するものとを備えたチェック機能を持つメモリ回路。 - 【請求項2】 入力データ列を書き込んで入力側と異
なる位相で出力データ列を読み出すためのメモリと、 該メモリへ入力される入力データ列の符号を反転/非反
転する入力反転回路と、 該メモリから出力されるデータ列の符号を反転/非反転
して出力データ列とする出力反転回路と、 該入力反転回路の反転/非反転をある間隔で切り換える
トグル回路と、 該トグル回路のトグル信号に基づき入力データ列と出力
データ列の符号が一致するように該出力反転回路の反転
/非反転を切り換える切換え回路とを備えたチェック機
能を持つメモリ回路。 - 【請求項3】 入力データ列を書き込んで入力側と異
なる位相で出力データ列を読み出すためのメモリと、 該メモリへ入力される入力データ列の符号を反転/非反
転する入力反転回路と、 該メモリから出力されるデータ列の符号を反転/非反転
して出力データ列とする出力反転回路と、 該入力反転回路の反転/非反転をある間隔で切り換える
トグル回路とを備え、 該トグル回路のトグル信号を入力データ列とともに該メ
モリに書き込み、その入力データ列を読み出すときに該
トグル信号も読み出してそのトグル信号により入力デー
タ列と出力データ列の符号が一致するように該出力反転
回路の反転/非反転を切り換えるようにしたチェック機
能を持つメモリ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206076A JPH0628265A (ja) | 1992-07-09 | 1992-07-09 | チェック機能を持つメモリ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206076A JPH0628265A (ja) | 1992-07-09 | 1992-07-09 | チェック機能を持つメモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0628265A true JPH0628265A (ja) | 1994-02-04 |
Family
ID=16517434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4206076A Withdrawn JPH0628265A (ja) | 1992-07-09 | 1992-07-09 | チェック機能を持つメモリ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0628265A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009026285A (ja) * | 2007-06-21 | 2009-02-05 | Mega Chips Corp | メモリコントローラ |
US8504897B2 (en) | 2007-06-21 | 2013-08-06 | Megachips Corporation | Memory controller |
-
1992
- 1992-07-09 JP JP4206076A patent/JPH0628265A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009026285A (ja) * | 2007-06-21 | 2009-02-05 | Mega Chips Corp | メモリコントローラ |
US8504897B2 (en) | 2007-06-21 | 2013-08-06 | Megachips Corporation | Memory controller |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |