JP5590077B2 - 回転電機制御装置、および、これを用いた電動パワーステアリング装置 - Google Patents

回転電機制御装置、および、これを用いた電動パワーステアリング装置 Download PDF

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Description

本発明は、回転電機制御装置、および、これを用いた電動パワーステアリング装置に関する。
従来、電力変換器のスイッチング素子のオンオフ作動を制御することにより、回転電機の駆動を制御する回転電機制御装置が知られている。例えば特許文献1の回転電機制御装置では、スイッチング素子のオンオフ作動を指令するための指令信号をCPUで生成し、当該指令信号に基づき、スイッチング素子のゲート信号をドライバICで生成している。ドライバICで生成されたゲート信号がスイッチング素子のゲートに出力されると、ゲート信号に従いスイッチング素子がオンオフ作動し、回転電機が回転駆動する。
特開2004−248466号公報
特許文献1の回転電機制御装置では、回転電機の巻線の1つの相あたり1組のスイッチング素子対、すなわち上下2つのスイッチング素子を設けている。そのため、CPUは、上下2つのスイッチング素子のそれぞれに対し指令信号を生成する必要がある。ここで、CPUは、1つの相あたり2つの指令信号を生成し、生成した2つの指令信号をそれぞれ別の出力端子、配線および入力端子を経由してドライバICに伝達する構成である。よって、CPUとドライバICとの間の出力端子、配線および入力端子は、巻線の相の倍の数必要となる。例えば巻線が3相の場合、出力端子、配線および入力端子は、それぞれ6つ必要である。
ところで、回転電機制御装置を特許文献1のように電動パワーステアリング装置に適用する場合、設置スペースの関係上、回転電機制御装置の小型化が求められる。回転電機制御装置を小型にするには、CPUおよびドライバICの体格、ならびに、CPUおよびドライバICを実装する基板の面積を小さくすることが考えられる。しかしながら、特許文献1の回転電機制御装置のようにCPUとドライバICとの間の出力端子、配線および入力端子の数が多い場合、CPUおよびドライバICの体格、ならびに、CPUおよびドライバICを実装する基板の面積を小さくするのにも限界がある。よって、特許文献1の回転電機制御装置では、回転電機制御装置の小型化の要請を十分に満足できないおそれがある。
本発明は、上述の問題に鑑みてなされたものであり、その目的は、CPUとドライバICとの間の端子数および配線数が少ない小型の回転電機制御装置、および、これを用いた電動パワーステアリング装置を提供することにある。
本発明は、複数の相または端子に対応する巻線から構成される巻線組を有する回転電機の駆動を制御する回転電機制御装置であって、電力変換器とCPUと配線とドライバICとを備えている。電力変換器は、巻線の各相または各端子に対応し電源の高電位側に配置された第1スイッチング素子、および、低電位側に配置された第2スイッチング素子によりスイッチング素子対をなす複数のスイッチング素子を有している。電力変換器は、第1スイッチング素子および第2スイッチング素子がオンオフ作動することにより、電源から回転電機へ供給する電力を変換する。
CPUは、指令信号生成部、合成信号生成部およびCPU出力端子を有している。指令信号生成部は、第1スイッチング素子のオン作動またはオフ作動を指令するための第1オン信号または第1オフ信号を含む第1指令信号、および、第2スイッチング素子のオン作動またはオフ作動を指令するための第2オン信号または第2オフ信号を含む第2指令信号を生成する。合成信号生成部は、巻線の各相または各端子に対応するよう複数設けられ、指令信号生成部により生成された第1指令信号および第2指令信号を合成して合成信号を生成する。CPU出力端子は、合成信号生成部に対応するよう複数設けられ、合成信号生成部により生成された合成信号を出力する。
配線は、CPU出力端子に対応して複数設けられ、一端がCPU出力端子のそれぞれに電気的に接続される。ドライバICは、IC入力端子、ゲート信号生成部、第1IC出力端子および第2IC出力端子を有している。IC入力端子は、CPU出力端子に対応して複数設けられ、複数の配線の他端のそれぞれが電気的に接続される。これにより、IC入力端子には、配線を経由して合成信号が入力される。ゲート信号生成部は、IC入力端子に入力された合成信号を分離して第1スイッチング素子のゲート信号である第1ゲート信号、および、第2スイッチング素子のゲート信号である第2ゲート信号を生成する。第1IC出力端子は、ゲート信号生成部により生成された第1ゲート信号を出力する。第2IC出力端子は、ゲート信号生成部により生成された第2ゲート信号を出力する。ドライバICは、第1IC出力端子から第1スイッチング素子に第1ゲート信号を出力することで第1スイッチング素子をオンオフ作動させ、第2IC出力端子から第2スイッチング素子に第2ゲート信号を出力することで第2スイッチング素子をオンオフ作動させる。
上述のように、本発明では、CPUの合成信号生成部で第1指令信号および第2指令信号を合成して合成信号を生成し、ドライバICのゲート信号生成部で前記合成信号を分離して第1ゲート信号および第2ゲート信号を生成し第1スイッチング素子および第2スイッチング素子をオンオフ作動させる。よって、第1スイッチング素子および第2スイッチング素子のオンオフ作動に関する信号をCPUからドライバICに伝達するにあたり、CPUとドライバICとの間のCPU出力端子、配線およびIC入力端子の数を、巻線の相または端子の数と同じにすることができる。これにより、巻線の1つの相あたり2つの出力端子、配線および入力端子を必要とする従来の回転電機制御装置と比べ、出力端子、配線および入力端子それぞれの数を削減することができる。したがって、CPUおよびドライバICの体格、ならびに、CPUおよびドライバICを実装する基板の面積を小さくすることができる。よって、回転電機制御装置の体格を小さくすることができる。
ところで指令信号生成部が生成する第1指令信号および第2指令信号に関し、第1オン信号または第1オフ信号と第2オン信号または第2オフ信号との組み合わせのパターンとしては、「第1オン信号と第2オン信号」、「第1オン信号と第2オフ信号」、「第1オフ信号と第2オン信号」、および、「第1オフ信号と第2オフ信号」の4つのパターンがある。本発明では、これらのパターンのうち、「第1オン信号と第2オフ信号」、「第1オフ信号と第2オン信号」、および、「第1オフ信号と第2オフ信号」の3パターンとなるよう第1指令信号および第2指令信号を生成しており、これにより、回転電機を高精度に制御することができる。ここで、指令信号生成部が、「第1オフ信号と第2オフ信号」の組み合わせのパターンの第1指令信号および第2指令信号を生成した場合、この期間中、第1スイッチング素子および第2スイッチング素子は共にオフ作動する(オフ状態となる)。このような第1スイッチング素子および第2スイッチング素子が共にオフとなる期間(デッドタイム)は、例えば電動パワーステアリング装置等の回転電機を制御する回転電機制御装置においては、回転電機のトルクリップルを抑制する観点で必要な期間である。よって、本発明の回転電機制御装置は、指令信号生成部が、「第1オフ信号と第2オフ信号」の組み合わせのパターンが所定期間中に含まれるよう第1指令信号および第2指令信号を生成する場合、電動パワーステアリング装置等の回転電機制御装置として好適に用いることができる。
本発明の第1実施形態による回転電機制御装置を示す模式図。 本発明の第1実施形態による回転電機制御装置を電動パワーステアリング装置に適用した状態を示す模式図。 本発明の第1実施形態による回転電機制御装置の作動を説明するための図であって、(A)は第1指令信号および第2指令信号と合成信号との関係を示す図、(B)は合成信号の時間の経過に伴う変化を示す図、(C)は第1ゲート信号の時間の経過に伴う変化を示す図、(D)は第2ゲート信号の時間の経過に伴う変化を示す図、(E)はデッドタイムを示す図。 本発明の比較例による回転電機制御装置を示す模式図。 本発明の比較例による回転電機制御装置の作動を説明するための図であって、(A)は第1指令信号と第1信号との関係および第2指令信号と第2信号との関係を示す図、(B)は第1信号の時間の経過に伴う変化を示す図、(C)は第1ゲート信号の時間の経過に伴う変化を示す図、(D)は第2信号の時間の経過に伴う変化を示す図、(E)は第2ゲート信号の時間の経過に伴う変化を示す図、(F)はデッドタイムを示す図。 (A)は本発明の第2実施形態による回転電機制御装置の一部を示す模式図、(B)は第1指令信号および第2指令信号と合成信号との関係を示す図。
以下、本発明の複数の実施形態による回転電機制御装置を図面に基づき説明する。なお、複数の実施形態において、実質的に同一の構成部位には同一の符号を付し、説明を省略する。
(第1実施形態)
本発明の第1実施形態による回転電機制御装置を図1に示す。回転電機制御装置1は、回転電機としてのモータ2に供給する電力を制御し、モータ2を駆動制御するものである。回転電機制御装置1は、モータ2とともに、例えば車両のステアリング操作をアシストするための電動パワーステアリング装置に採用される。
図2は、電動パワーステアリング装置109を備えたステアリングシステム100の全体構成を示すものである。電動パワーステアリング装置109には、ハンドル101に接続されたステアリングシャフト102にトルクセンサ104が設けられている。トルクセンサ104は、運転者からハンドル101を経由してステアリングシャフト102に入力される操舵トルクを検出する。
ステアリングシャフト102の先端にはピニオンギア106が設けられており、ピニオンギア106はラック軸107に噛み合っている。ラック軸107の両端には、タイロッド等を介して一対の車輪108が回転可能に連結されている。
これにより、運転者がハンドル101を回転させると、ハンドル101に接続されたステアリングシャフト102が回転し、ステアリングシャフト102の回転運動は、ピニオンギア106によってラック軸107の直線運動に変換され、ラック軸107の直線運動変位に応じた角度について一対の車輪108が操舵される。
電動パワーステアリング装置109は、操舵アシストトルクを発生するモータ2、当該モータ2を駆動制御する回転電機制御装置1、モータ2の回転を減速してステアリングシャフト102に伝える減速ギア103等を備える。モータ2は、例えば3相ブラシレスモータであり、図示しないロータおよびステータを有している。ロータは、円板状の部材であり、その表面に永久磁石が貼り付けられ、磁極を有している。ステータは、ロータを内部に収容するとともに、回転可能に支持している。ステータは、径方向内側へ所定角度毎に突出する突出部を有し、この突出部に図1に示すUコイル11、Vコイル12、および、Wコイル13が巻回されている。Uコイル11、Vコイル12、および、Wコイル13は、それぞれU相、V相、および、W相に対応する巻線であり、全体で巻線組14を構成している。
モータ2は、電源としてのバッテリ3から電力を供給されることにより駆動する。モータ2は、減速ギア103を正逆回転させる。電動パワーステアリング装置109は、上述のトルクセンサ104、および、車速を検出する車速センサ105を含む。
この構成により、電動パワーステアリング装置109は、トルクセンサ104および車速センサ105等からの信号に基づき、ハンドル101の操舵を補助するための操舵アシストトルクをモータ2から発生し、ステアリングシャフト102に伝達する。
次に、回転電機制御装置1について図1に基づき説明する。回転電機制御装置1は、電力変換器としてのインバータ部20、CPU30、配線51、52、53、ドライバIC60等を備えている。
インバータ部20は、スイッチング素子21〜26を有している。インバータ部20は、3相インバータであり、巻線組14のUコイル11、Vコイル12、Wコイル13のそれぞれへの通電を切り替えるべく、6つのスイッチング素子21〜26がブリッジ接続されている。スイッチング素子21〜26は、本実施形態においては、電界効果トランジスタの一種であるMOSFET(metal-oxide-semiconductor field-effect transistor)である。以下、スイッチング素子21〜26を、適宜、MOS21〜26という。
3つのMOS21〜23は、ドレインが、電源としてのバッテリ3の正極側に接続されている。また、MOS21〜23のソースが、それぞれMOS24〜26のドレインに接続されている。MOS24〜26のソースは、バッテリ3の負極側すなわちグランドに接続されている。
図1に示すように、対になっているMOS21とMOS24との接続点は、Uコイル11の一端に接続している。また対になっているMOS22とMOS25との接続点は、Vコイル12の一端に接続している。さらにまた、対になっているMOS23とMOS26との接続点は、Wコイル13の一端に接続している。
ここで、MOS21〜23がインバータ部20における「第1スイッチング素子」に対応している。また、MOS24〜26がインバータ部20における「第2スイッチング素子」に対応している。以下、適宜、「第1スイッチング素子」を「上MOS」といい、「第2スイッチング素子」を「下MOS」という。また、必要に応じて「U下MOS24」といった具合に、対応する相を併せて記載する。さらに、以下では、適宜、MOS21とMOS24との組み合わせを「スイッチング素子対27」、MOS22とMOS25との組み合わせを「スイッチング素子対28」、MOS23とMOS26との組み合わせを「スイッチング素子対29」という。
このように、本実施形態では、回転電機制御装置1は、1つの系統のインバータ(インバータ部20)を有している。インバータ部20は、後述するCPU30により、その作動が制御され、バッテリ3からモータ2へ供給する電力を、モータ2が回転可能なよう変換する。インバータ部20は、MOS21〜26がオンオフ作動することにより、バッテリ3からモータ2へ供給する電力を変換する。
CPU30は、演算手段、記憶手段、入出力手段等を有する半導体パッケージである。CPU30は、指令信号生成部31、合成信号生成部41、42、43、および、CPU出力端子32、33、34等を有している。
指令信号生成部31は、トルクセンサ104および車速センサ105等からの信号に基づき、モータ2を駆動するための指令電流を相毎に算出する。そして、当該指令電流に対応する電流がモータ2のUコイル11、Vコイル12、Wコイル13に流れるようMOS21〜26を駆動するために、第1スイッチング素子(MOS21〜23)のオン作動またはオフ作動を指令するための第1オン信号(ON)または第1オフ信号(OFF)を含む第1指令信号、および、第2スイッチング素子(MOS24〜26)のオン作動またはオフ作動を指令するための第2オン信号(ON)または第2オフ信号(OFF)を含む第2指令信号を相毎に生成する。
本実施形態では、指令信号生成部31は、第1オン信号または第1オフ信号と第2オン信号または第2オフ信号との組み合わせのパターンが、「第1オン信号(ON)と第2オフ信号(OFF)」、「第1オフ信号(OFF)と第2オン信号(ON)」、および、「第1オフ信号(OFF)と第2オフ信号(OFF)」の3パターンとなるよう第1指令信号および第2指令信号を生成する。つまり、本実施形態では、指令信号生成部31は、「第1オン信号(ON)と第2オン信号(ON)」の組み合わせパターンとなる第1指令信号および第2指令信号は生成しない。これは、各スイッチング素子対27、28、29において、上下のMOS(MOS21とMOS24、MOS22とMOS25、MOS23とMOS26)を同時にオン作動させることは無いためである。
以下、適宜、MOS21のオン作動またはオフ作動を指令するための第1指令信号を「U相上MOS指令信号」、MOS24のオン作動またはオフ作動を指令するための第2指令信号を「U相下MOS指令信号」、MOS22のオン作動またはオフ作動を指令するための第1指令信号を「V相上MOS指令信号」、MOS25のオン作動またはオフ作動を指令するための第2指令信号を「V相下MOS指令信号」、MOS23のオン作動またはオフ作動を指令するための第1指令信号を「W相上MOS指令信号」、MOS26のオン作動またはオフ作動を指令するための第2指令信号を「W相下MOS指令信号」という。
合成信号生成部41、42、43は、それぞれ、Uコイル11、Vコイル12、Wコイル13に対応するよう設けられ、指令信号生成部31により相毎に生成された第1指令信号および第2指令信号を合成して合成信号を相毎に生成する。
以下、合成信号生成部41、42、43について詳細に説明する。
合成信号生成部41は、フリップフロップ44、アナログスイッチ45およびOR回路46等を有している。
フリップフロップ44の入力Sには、指令信号生成部31で生成されたU相上MOS指令信号が入力される。フリップフロップ44の入力Rには、指令信号生成部31で生成されたU相下MOS指令信号が入力される。これにより、フリップフロップ44の出力Qから、図3(A)に示すとおりの信号(Hi、Lo、HiZ)が出力される。つまり、U相上MOS指令信号(第1指令信号)が第1オン信号(ON)、U相下MOS指令信号(第2指令信号)が第2オフ信号(OFF)のとき、出力QからHiが出力される。U相上MOS指令信号(第1指令信号)が第1オフ信号(OFF)、U相下MOS指令信号(第2指令信号)が第2オン信号(ON)のときは、出力QからLoが出力される。U相上MOS指令信号(第1指令信号)が第1オフ信号(OFF)、U相下MOS指令信号(第2指令信号)が第2オフ信号(OFF)のときは、出力QからHiZが出力される。ここで、Hiは例えば5V、Loは0V、HiZはオープン(接続先の電圧に依存)に対応している。
アナログスイッチ45は、フリップフロップ44の出力QとCPU出力端子32とを接続する信号線上に設けられている。アナログスイッチ45は、オン作動またはオフ作動することにより、フリップフロップ44の出力QとCPU出力端子32との電気的な接続を許容または遮断する。
OR回路46は、論理和回路であり、2つの入力がそれぞれ第1指令信号の信号線、第2指令信号の信号線に接続し、出力がアナログスイッチ45に接続している。そのため、OR回路46は、2つの入力(第1指令信号、第2指令信号)のうち少なくとも一方がオン信号(ON)のとき、オン信号(ON)を出力し、2つの入力のいずれもオフ信号(OFF)のとき、オフ信号(OFF)を出力する。
アナログスイッチ45は、OR回路46から出力される信号(オン信号またはオフ信号)により、オン作動またはオフ作動する。すなわち、OR回路46の出力がオン信号の場合、アナログスイッチ45はオン作動し、フリップフロップ44の出力QとCPU出力端子32との電気的な接続が許容される。一方、OR回路46の出力がオフ信号の場合、アナログスイッチ45はオフ作動し、フリップフロップ44の出力QとCPU出力端子32との電気的な接続が遮断される。
上記構成により、第1指令信号および第2指令信号に基づき、合成信号生成部41(アナログスイッチ45)から合成信号(Hi、Lo、HiZ)が出力される。すなわち、合成信号生成部41は、指令信号生成部31により生成された第1指令信号および第2指令信号を合成して合成信号を生成する。
合成信号生成部42、43は、合成信号生成部41と同様の構成のため、内部構成の図示および詳細な説明を省略する。合成信号生成部42、43は、それぞれ、合成信号生成部41と同様、フリップフロップ44、アナログスイッチ45およびOR回路46等を有している。合成信号生成部42には、指令信号生成部31で生成されたV相上MOS指令信号およびV相下MOS指令信号が入力され、合成信号(Hi、Lo、HiZ)が出力される。合成信号生成部43には、指令信号生成部31で生成されたW相上MOS指令信号およびW相下MOS指令信号が入力され、合成信号(Hi、Lo、HiZ)が出力される。
CPU出力端子32、33、34は、それぞれ、合成信号生成部41、42、43に対応するよう設けられている。CPU出力端子32、33、34は、それぞれ、合成信号生成部41、42、43により生成された合成信号(Hi、Lo、HiZ)を出力する。
配線51、52、53は、例えば銅等の金属導線であり、それぞれ、CPU出力端子32、33、34に対応するよう設けられている。配線51、52、53は、それぞれ、一端がCPU出力端子32、33、34のそれぞれに電気的に接続される。
ドライバIC60は、IC入力端子61、62、63、ゲート信号生成部71、72、73、第1IC出力端子91、93、95および第2IC出力端子92、94、96等を有している。
IC入力端子61、62、63は、CPU出力端子32、33、34に対応して設けられている。IC入力端子61、62、63には、配線51、52、53の他端のそれぞれが電気的に接続される。IC入力端子61、62、63には、それぞれ、配線51、52、53を経由してCPU出力端子32、33、34から合成信号(Hi、Lo、HiZ)が入力される。
ゲート信号生成部71、72、73は、それぞれ、IC入力端子61、62、63に入力された合成信号を分離して第1スイッチング素子(MOS21、22、23)のゲート信号である第1ゲート信号、および、第2スイッチング素子(MOS24、25、26)のゲート信号である第2ゲート信号を生成する。
以下、ゲート信号生成部71、72、73について詳細に説明する。
ゲート信号生成部71は、抵抗74〜78、コンパレータ81、82、レベルシフト回路83、84等を有している。
抵抗74と抵抗75とは、直列に接続され、抵抗74の抵抗75とは反対側には例えば5Vの電圧が印加されている。抵抗75の抵抗74とは反対側は、グランドに接続されている。
抵抗76、77、78は、この順番で直列に接続され、抵抗76の抵抗77とは反対側には例えば5Vの電圧が印加されている。抵抗78の抵抗77とは反対側は、グランドに接続されている。
コンパレータ81、82は、非反転入力(+)の電圧が反転入力(−)の電圧より高い場合、信号Hiを出力する。一方、非反転入力(+)の電圧が反転入力(−)の電圧より低い場合、信号Loを出力する。
コンパレータ81の非反転入力(+)とIC入力端子61とは、入力線85により電気的に接続されている。ここで、抵抗74と抵抗75との接続点は、入力線85に電気的に接続されている。また、抵抗76と抵抗77との接続点とコンパレータ81の反転入力(−)とは、入力線86により電気的に接続されている。また、抵抗77と抵抗78との接続点とコンパレータ82の非反転入力(+)とは、入力線87により電気的に接続されている。さらに、入力線85とコンパレータ82の反転入力(−)とは、入力線88により電気的に接続されている。
本実施形態では、抵抗74の抵抗値と抵抗75の抵抗値とは、同一に設定されている。そのため、抵抗74と抵抗75との接続点の電圧は、2.5Vとなる。
また、抵抗76、77、78それぞれの抵抗値は、抵抗76と抵抗77との接続点の電圧が例えば4.5V、抵抗77と抵抗78との接続点の電圧が例えば1.5Vとなるよう設定されている。
レベルシフト回路83、84は、それぞれ、コンパレータ81、82の出力に接続するよう設けられている。レベルシフト回路83は、コンパレータ81から入力された信号(Hi、Lo)に基づき、第1スイッチング素子(U上MOS21)のゲート信号である第1ゲート信号(ON、OFF)を出力する。例えば、レベルシフト回路83は、コンパレータ81から信号Hiが入力されると第1ゲート信号ONを出力し、信号Loが入力されると第1ゲート信号OFFを出力する。一方、レベルシフト回路84は、コンパレータ82から入力された信号(Hi、Lo)に基づき、第2スイッチング素子(U下MOS24)のゲート信号である第2ゲート信号(ON、OFF)を出力する。例えば、レベルシフト回路84は、コンパレータ82から信号Hiが入力されると第2ゲート信号ONを出力し、信号Loが入力されると第2ゲート信号OFFを出力する。
上記構成により、CPU出力端子32から配線51を経由してIC入力端子61に合成信号(Hi:5V)が入力されると、ゲート信号生成部71のコンパレータ81の出力から信号Hiが出力されてレベルシフト回路83から第1ゲート信号ONが出力され、コンパレータ82の出力から信号Loが出力されてレベルシフト回路84から第2ゲート信号OFFが出力される。
また、CPU出力端子32から配線51を経由してIC入力端子61に合成信号(Lo:0V)が入力されると、ゲート信号生成部71のコンパレータ81の出力から信号Loが出力されてレベルシフト回路83から第1ゲート信号OFFが出力され、コンパレータ82の出力から信号Hiが出力されてレベルシフト回路84から第2ゲート信号ONが出力される。
また、CPU出力端子32から配線51を経由してIC入力端子61に合成信号(HiZ:2.5V)が入力されると、ゲート信号生成部71のコンパレータ81の出力から信号Loが出力されてレベルシフト回路83から第1ゲート信号OFFが出力され、コンパレータ82の出力から信号Loが出力されてレベルシフト回路84から第2ゲート信号OFFが出力される。
ゲート信号生成部72、73は、ゲート信号生成部71と同様の構成のため、内部構成の図示および詳細な説明を省略する。ゲート信号生成部72、73は、それぞれ、ゲート信号生成部71と同様、抵抗74〜78、コンパレータ81、82、レベルシフト回路83、84等を有している。ゲート信号生成部72には、IC入力端子62から合成信号(Hi、Lo、HiZ)が入力され、第1スイッチング素子(V上MOS22)の第1ゲート信号(ON、OFF)、および、第2スイッチング素子(V下MOS25)の第2ゲート信号(ON、OFF)が出力される。ゲート信号生成部73には、IC入力端子63から合成信号(Hi、Lo、HiZ)が入力され、第1スイッチング素子(W上MOS23)の第1ゲート信号(ON、OFF)、および、第2スイッチング素子(W下MOS26)の第2ゲート信号(ON、OFF)が出力される。
第1IC出力端子91、93、95は、それぞれ、ゲート信号生成部71、72、73のレベルシフト回路83に電気的に接続されるようにして設けられている。これにより、第1IC出力端子91、93、95は、それぞれ、ゲート信号生成部71、72、73により生成された第1ゲート信号(ON、OFF)を出力する。
第2IC出力端子92、94、96は、それぞれ、ゲート信号生成部71、72、73のレベルシフト回路84に電気的に接続されるようにして設けられている。これにより、第2IC出力端子92、94、96は、それぞれ、ゲート信号生成部71、72、73により生成された第2ゲート信号(ON、OFF)を出力する。
ドライバIC60は、第1IC出力端子91、93、95のそれぞれから第1スイッチング素子(U上MOS21、V上MOS22、W上MOS23)のゲートに対し第1ゲート信号(ON、OFF)を出力することで第1スイッチング素子(U上MOS21、V上MOS22、W上MOS23)をオンオフ作動させる。また、ドライバIC60は、第2IC出力端子92、94、96から第2スイッチング素子(U下MOS24、V下MOS25、W下MOS26)のゲートに対し第2ゲート信号(ON、OFF)を出力することで第2スイッチング素子(U下MOS24、V下MOS25、W下MOS26)をオンオフ作動させる。
次に、回転電機制御装置1の一作動例について図3に基づき説明する。
図3(B)は、ドライバIC60のIC入力端子61に印加される電圧すなわち合成信号の時間の経過に伴う変化を示したものである。図3(C)は、ドライバIC60のIC出力端子91から出力されU上MOS21のゲートに入力される第1ゲート信号の時間の経過に伴う変化を示したものである。図3(D)は、ドライバIC60のIC出力端子92から出力されU下MOS24のゲートに入力される第2ゲート信号の時間の経過に伴う変化を示したものである。
時刻t1まで、時刻t4〜t5の期間、時刻t8以降は、合成信号がLo(0V)のため、第1ゲート信号はOFF、第2ゲート信号はONとなる。そのため、U上MOS21はオフ作動し(オフ状態となり)、U下MOS24はオン作動する(オン状態となる)。
時刻t1〜t2、t3〜t4、t5〜t6、t7〜t8の期間は、合成信号がHiZ(2.5V)のため、第1ゲート信号および第2ゲート信号は共にOFFとなる。そのため、U上MOS21およびU下MOS24は共にオフ作動する(オフ状態となる)。なお、この期間を「デッドタイム」という(図3(E)参照)。
時刻t2〜t3、t6〜t7の期間は、合成信号がHi(5V)のため、第1ゲート信号はON、第2ゲート信号はOFFとなる。そのため、U上MOS21はオン作動し(オン状態となり)、U下MOS24はオフ作動する(オフ状態となる)。
以上、U相のスイッチング素子(U上MOS21、U下MOS24)の作動について説明したが、他の相のスイッチング素子(V上MOS22、V下MOS25、W上MOS23、W下MOS26)の作動についても同様である。
上述のように、本実施形態では、スイッチング素子(MOS21〜26)の作動に関し、スイッチング素子対27、28、29毎にデッドタイムを設定している。これにより、モータ2のトルクリップルを抑制しつつ、モータ2を高精度に制御することができる。
次に、本発明に関する比較例を示すことで、比較例に対する第1実施形態の有利な点を明らかにする。当該比較例による回転電機制御装置を図4に示す。
比較例による回転電機制御装置は、上述の第1実施形態と同様、インバータ部20、CPU30、ドライバIC60等を備えている。しかしながら、比較例では、第1実施形態と異なり、CPU30は、合成信号生成部41、42、43を有していない。また、ドライバIC60はゲート信号生成部71、72、73を有するものの、ゲート信号生成部71、72、73は、抵抗74〜78、コンパレータ81、82を有していない。
一方、比較例のCPU30は、第1実施形態と異なり、6つのCPU出力端子(32〜37)を有している。また、比較例のドライバIC60は、第1実施形態と異なり、6つのIC入力端子(61〜66)を有している。また、CPU出力端子32〜37のそれぞれとIC入力端子61〜66のそれぞれとは、6つの配線(51〜56)により電気的に接続されている。
比較例では、指令信号生成部31で生成されたU相上MOS指令信号(第1指令信号:ON、OFF)、U相下MOS指令信号(第2指令信号:ON、OFF)は、それぞれ、そのままCPU出力端子32、33から出力される。CPU出力端子32、33から出力されたU相上MOS指令信号(第1指令信号)、U相下MOS指令信号(第2指令信号)は、それぞれ、配線51、52を経由してIC入力端子61、62に入力される。ここで、IC入力端子61、62に入力される信号をそれぞれ第1信号、第2信号とすると、図5(A)に示すように、第1信号、第2信号は、それぞれ、第1指令信号(ON、OFF)、第2指令信号(ON、OFF)に応じてHi(例えば5V)またはLo(例えば0V)となる。
ゲート信号生成部71のレベルシフト回路83は、IC入力端子61から第1信号(Hi、Lo)が入力されるとIC出力端子91に第1ゲート信号(ON、OFF)を出力する。当該第1ゲート信号(ON、OFF)がIC出力端子91からU上MOS21のゲートに出力されると、U上MOS21がオンオフ作動する。また、ゲート信号生成部71のレベルシフト回路84は、IC入力端子62から第2信号(Hi、Lo)が入力されるとIC出力端子92に第2ゲート信号(ON、OFF)を出力する。当該第2ゲート信号(ON、OFF)がIC出力端子92からU下MOS24のゲートに出力されると、U下MOS24がオンオフ作動する。
同様に、指令信号生成部31でV相上MOS指令信号(ON、OFF)、V相下MOS指令信号(ON、OFF)が生成されると、V上MOS22のゲートに第1ゲート信号(ON、OFF)が出力されてV上MOS22がオンオフ作動し、V下MOS25のゲートに第2ゲート信号(ON、OFF)が出力されてV下MOS25がオンオフ作動する。また、指令信号生成部31でW相上MOS指令信号(ON、OFF)、W相下MOS指令信号(ON、OFF)が生成されると、W上MOS23のゲートに第1ゲート信号(ON、OFF)が出力されてW上MOS23がオンオフ作動し、W下MOS26のゲートに第2ゲート信号(ON、OFF)が出力されてW下MOS26がオンオフ作動する。
次に、比較例による回転電機制御装置の一作動例について図5に基づき説明する。
図5(B)は、ドライバIC60のIC入力端子61に印加される電圧すなわち第1信号の時間の経過に伴う変化を示したものである。図5(C)は、ドライバIC60のIC出力端子91から出力されU上MOS21のゲートに入力される第1ゲート信号の時間の経過に伴う変化を示したものである。図5(D)は、ドライバIC60のIC入力端子62に印加される電圧すなわち第2信号の時間の経過に伴う変化を示したものである。図5(E)は、ドライバIC60のIC出力端子92から出力されU下MOS24のゲートに入力される第2ゲート信号の時間の経過に伴う変化を示したものである。
時刻t1まで、時刻t4〜t5の期間、時刻t8以降は、第1信号がLo(0V)、第2信号がHi(5V)のため、第1ゲート信号はOFF、第2ゲート信号はONとなる。そのため、U上MOS21はオフ作動し(オフ状態となり)、U下MOS24はオン作動する(オン状態となる)。
時刻t1〜t2、t3〜t4、t5〜t6、t7〜t8の期間は、第1信号および第2信号が共にLo(0V)のため、第1ゲート信号および第2ゲート信号は共にOFFとなる。そのため、U上MOS21およびU下MOS24は共にオフ作動する(オフ状態となる)。つまり、この期間は「デッドタイム」である(図5(F)参照)。
時刻t2〜t3、t6〜t7の期間は、第1信号がHi(5V)、第2信号がLo(0V)のため、第1ゲート信号はON、第2ゲート信号はOFFとなる。そのため、U上MOS21はオン作動し(オン状態となり)、U下MOS24はオフ作動する(オフ状態となる)。
以上、比較例におけるU相のスイッチング素子(U上MOS21、U下MOS24)の作動について説明したが、他の相のスイッチング素子(V上MOS22、V下MOS25、W上MOS23、W下MOS26)の作動についても同様である。
このように、比較例では、第1スイッチング素子(MOS21〜23)および第2スイッチング素子(MOS24〜26)のオンオフ作動に関する信号をCPU30からドライバIC60に伝達するにあたり、CPU30とドライバIC60との間のCPU出力端子(32〜37)、配線(51〜56)およびIC入力端子(61〜66)はそれぞれ6つ、すなわち1相あたり2つ必要となる。一方、上述した第1実施形態では、CPU30とドライバIC60との間のCPU出力端子(32〜34)、配線(51〜53)およびIC入力端子(61〜63)はそれぞれ3つ、すなわち1相あたり1つで足りる。よって、第1実施形態は、比較例に対し、CPU30およびドライバIC60の体格、ならびに、CPU30およびドライバIC60を実装する基板の面積を小さくできる点で有利である。
以上説明したように、本実施形態では、CPU30の合成信号生成部41、42、43で第1指令信号(ON、OFF)および第2指令信号(ON、OFF)を合成して合成信号(Hi、Lo、HiZ)を生成し、ドライバIC60のゲート信号生成部71、72、73で前記合成信号を分離して第1ゲート信号(ON、OFF)および第2ゲート信号(ON、OFF)を生成し第1スイッチング素子(MOS21〜23)および第2スイッチング素子(MOS24〜26)をオンオフ作動させる。よって、第1スイッチング素子および第2スイッチング素子のオンオフ作動に関する信号をCPU30からドライバIC60に伝達するにあたり、CPU30とドライバIC60との間のCPU出力端子(32、33、34)、配線(51、52、53)およびIC入力端子(61、62、63)の数を、それぞれ巻線の相の数と同じにすることができる。これにより、巻線の1つの相あたり2つの入力端子、配線および出力端子を必要とする従来の回転電機制御装置や比較例の回転電機制御装置と比べ、出力端子、配線および入力端子の数を削減することができる。したがって、CPU30およびドライバIC60の体格、ならびに、CPU30およびドライバIC60を実装する基板の面積を小さくすることができる。よって、回転電機制御装置1の体格を小さくすることができる。
また、(2)本実施形態では、指令信号生成部31は、第1オン信号(ON)または第1オフ信号(OFF)と第2オン信号(ON)または第2オフ信号(OFF)との組み合わせのパターンのうち、「第1オフ信号(OFF)と第2オフ信号(OFF)」の組み合わせのパターンが所定期間中に含まれるよう第1指令信号および第2指令信号を生成する。つまり、本実施形態では、スイッチング素子(MOS21〜26)の作動に関し、スイッチング素子対27、28、29毎にデッドタイムを設定している。これにより、モータ2のトルクリップルを抑制しつつ、モータ2を高精度に制御することができる。
また、(3)本実施形態では、指令信号生成部31は、第1オン信号または第1オフ信号と第2オン信号または第2オフ信号との組み合わせのパターンが、「第1オン信号(ON)と第2オフ信号(OFF)」、「第1オフ信号(OFF)と第2オン信号(ON)」、および、「第1オフ信号(OFF)と第2オフ信号(OFF)」の3パターンとなるよう第1指令信号および第2指令信号を生成する。つまり、指令信号生成部31は、「第1オン信号(ON)と第2オン信号(ON)」の組み合わせパターンとなる第1指令信号および第2指令信号は生成しない。これは、各スイッチング素子対27、28、29において、上下のMOS(MOS21とMOS24、MOS22とMOS25、MOS23とMOS26)を同時にオン作動させることは無いためである。
また、(4)本実施形態では、指令信号生成部31が、「第1オフ信号(OFF)と第2オフ信号(OFF)」の組み合わせのパターンの第1指令信号および第2指令信号を生成することで、第1スイッチング素子(MOS21〜23)および第2スイッチング素子(MOS24〜26)の作動に関し「デッドタイム」を設定することができる。当該「デッドタイム」は、電動パワーステアリング装置109のモータ2を制御する回転電機制御装置1においては、モータ2のトルクリップルを抑制する観点で必要な期間である。よって、本実施形態の回転電機制御装置1は、指令信号生成部31が、「第1オフ信号(OFF)と第2オフ信号(OFF)」の組み合わせのパターンが所定期間中に含まれるよう第1指令信号および第2指令信号を生成するため、電動パワーステアリング装置109の回転電機制御装置1として好適に用いることができる。
(第2実施形態)
本発明の第2実施形態による回転電機制御装置について、図6に基づき説明する。第2実施形態は、CPU30の内部構成が第1実施形態と異なる。
図6(A)に示すように、第2実施形態では、CPU30の合成信号生成部41は、フリップフロップ44、アナログスイッチ45およびXOR回路47を有している。すなわち、第2実施形態は、第1実施形態における合成信号生成部41のOR回路46をXOR回路47に置き換えた構成である。合成信号生成部42、43も、同様に、フリップフロップ44、アナログスイッチ45およびXOR回路47を有している。
XOR回路47は、排他的論理和回路であり、2つの入力(第1指令信号、第2指令信号)のうちいずれか一方がオン信号(ON)のとき、オン信号(ON)を出力し、2つの入力のいずれもオン信号(ON)またはオフ信号(OFF)のとき、オフ信号(OFF)を出力する。
本実施形態では、指令信号生成部31は、第1オン信号または第1オフ信号と第2オン信号または第2オフ信号との組み合わせのパターンが、「第1オン信号(ON)と第2オン信号(ON)」、「第1オン信号(ON)と第2オフ信号(OFF)」、「第1オフ信号(OFF)と第2オン信号(ON)」、および、「第1オフ信号(OFF)と第2オフ信号(OFF)」の4パターンとなるよう第1指令信号および第2指令信号を生成する。つまり、指令信号生成部31は、第1実施形態とは異なり、「第1オン信号(ON)と第2オン信号(ON)」の組み合わせパターンとなる第1指令信号および第2指令信号についても生成する。
しかしながら、本実施形態では合成信号生成部41、42、43がXOR回路47を有しているため、指令信号生成部31が「第1オン信号(ON)と第2オン信号(ON)」の組み合わせパターンとなる第1指令信号および第2指令信号を生成した場合、合成信号生成部41、42、43から合成信号HiZ(オープン)が出力される(図6(B)参照)。そのため、指令信号生成部31が、「第1オン信号(ON)と第2オン信号(ON)」の組み合わせパターンとなる第1指令信号および第2指令信号を生成した場合、第1スイッチング素子(MOS21〜23)と第2スイッチング素子(MOS24〜26)とは、共にオフ作動する(オフ状態となる)。つまり、この期間は「デッドタイム」となる。
以上説明したように、指令信号生成部31が、第1オン信号または第1オフ信号と第2オン信号または第2オフ信号との組み合わせのパターンが「第1オン信号(ON)と第2オン信号(ON)」、「第1オン信号(ON)と第2オフ信号(OFF)」、「第1オフ信号(OFF)と第2オン信号(ON)」、および、「第1オフ信号(OFF)と第2オフ信号(OFF)」の4パターンとなるよう第1指令信号および第2指令信号を生成する場合であっても、合成信号生成部41、42、43がXOR回路47を有することにより、第1実施形態と同様の機能(スイッチング素子を高精度に制御する機能)を有する回転電機制御装置を実現できるとともに、第1実施形態と同様の効果(出力端子、配線および入力端子の数の削減、CPU30およびドライバIC60の小型化等)を奏することができる。
(他の実施形態)
上述の実施形態では、3相ブラシレスモータに回転電機制御装置を適用する例を示した。これに対し、本発明の他の実施形態では、2つの相、または、4つ以上の相に対応する巻線を有するブラシレスモータに回転電機制御装置を適用してもよい。この場合、CPUとドライバICとの間のCPU出力端子、配線およびIC入力端子の数を、それぞれ巻線の相の数と同じにすることができる。
また、本発明の他の実施形態では、複数の端子に対応する巻線を有するブラシ付きモータに回転電機制御装置を適用してもよい。この場合も、CPUとドライバICとの間のCPU出力端子、配線およびIC入力端子の数を、それぞれ巻線の端子の数と同じにすることができる。
また、本発明は、電動パワーステアリング装置用の回転電機以外の回転電機(電動機および発電機)を制御する回転電機制御装置として適用することもできる。
このように、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の形態に適用可能である。
1 ・・・・回転電機制御装置
20 ・・・インバータ部(電力変換器)
21、22、23 ・・・MOS(第1スイッチング素子)
24、25、26 ・・・MOS(第2スイッチング素子)
27、28、29 ・・・スイッチング素子対
30 ・・・CPU
31 ・・・指令信号生成部
32、33、34 ・・・CPU出力端子
41、42、43 ・・・合成信号生成部
51、52、53 ・・・配線
60 ・・・ドライバIC
61、62、63 ・・・IC入力端子
71、72、73 ・・・ゲート信号生成部
91、93、95 ・・・第1IC出力端子
92、94、96 ・・・第2IC出力端子

Claims (3)

  1. 複数の相または端子に対応する巻線(11、12、13)から構成される巻線組(14)を有する回転電機(2)の駆動を制御する回転電機制御装置(1)であって、
    前記巻線の各相または各端子に対応し電源(3)の高電位側に配置された第1スイッチング素子(21、22、23)および低電位側に配置された第2スイッチング素子(24、25、26)によりスイッチング素子対(27、28、29)をなす複数のスイッチング素子(21、22、23、24、25、26)を有し、前記第1スイッチング素子および前記第2スイッチング素子がオンオフ作動することにより、前記電源から前記回転電機へ供給する電力を変換する電力変換器(20)と、
    前記第1スイッチング素子のオン作動またはオフ作動を指令するための第1オン信号または第1オフ信号を含む第1指令信号、および、前記第2スイッチング素子のオン作動またはオフ作動を指令するための第2オン信号または第2オフ信号を含む第2指令信号を生成する指令信号生成部(31)、
    前記巻線の各相または各端子に対応するよう複数設けられ前記指令信号生成部により生成された前記第1指令信号および前記第2指令信号を合成して合成信号を生成する合成信号生成部(41、42、43)、ならびに、
    前記合成信号生成部に対応するよう複数設けられ前記合成信号生成部により生成された前記合成信号を出力するCPU出力端子(32、33、34)を有するCPU(30)と、
    一端が前記CPU出力端子のそれぞれに電気的に接続されるよう前記CPU出力端子に対応して複数設けられる配線(51、52、53)と、
    前記CPU出力端子に対応して複数設けられ、複数の前記配線の他端のそれぞれが電気的に接続され、前記合成信号が入力されるIC入力端子(61、62、63)、
    前記IC入力端子に入力された前記合成信号を分離して前記第1スイッチング素子のゲート信号である第1ゲート信号、および、前記第2スイッチング素子のゲート信号である第2ゲート信号を生成するゲート信号生成部(71、72、73)、
    前記ゲート信号生成部により生成された前記第1ゲート信号を出力する第1IC出力端子(91、93、95)、ならびに、
    前記ゲート信号生成部により生成された前記第2ゲート信号を出力する第2IC出力端子(92、94、96)を有し、
    前記第1IC出力端子から前記第1スイッチング素子に前記第1ゲート信号を出力することで前記第1スイッチング素子をオンオフ作動させ、前記第2IC出力端子から前記第2スイッチング素子に前記第2ゲート信号を出力することで前記第2スイッチング素子をオンオフ作動させるドライバIC(60)と、
    を備え
    前記指令信号生成部は、前記第1オン信号または前記第1オフ信号と前記第2オン信号または前記第2オフ信号との組み合わせのパターンが、「前記第1オン信号と前記第2オフ信号」、「前記第1オフ信号と前記第2オン信号」、および、「前記第1オフ信号と前記第2オフ信号」の3パターンとなるよう前記第1指令信号および前記第2指令信号を生成することを特徴とする回転電機制御装置。
  2. 前記指令信号生成部は、前記第1オン信号または前記第1オフ信号と前記第2オン信号または前記第2オフ信号との組み合わせのパターンのうち、「前記第1オフ信号と前記第2オフ信号」の組み合わせのパターンが所定期間中に含まれるよう前記第1指令信号および前記第2指令信号を生成することを特徴とする請求項1に記載の回転電機制御装置。
  3. 請求項1または2に記載の回転電機制御装置と、
    操舵に関するアシストトルクを出力する前記回転電機と、
    を備える電動パワーステアリング装置(109)。
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