JP5581147B2 - 電子回路の作動の監視 - Google Patents

電子回路の作動の監視 Download PDF

Info

Publication number
JP5581147B2
JP5581147B2 JP2010180256A JP2010180256A JP5581147B2 JP 5581147 B2 JP5581147 B2 JP 5581147B2 JP 2010180256 A JP2010180256 A JP 2010180256A JP 2010180256 A JP2010180256 A JP 2010180256A JP 5581147 B2 JP5581147 B2 JP 5581147B2
Authority
JP
Japan
Prior art keywords
channel mos
branch
circuit
mos transistor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010180256A
Other languages
English (en)
Other versions
JP2011041280A (ja
Inventor
ワイダルト シルヴィエ
Original Assignee
エス テ マイクロエレクトロニクス（ローセット）エス アー エス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エス テ マイクロエレクトロニクス（ローセット）エス アー エス filed Critical エス テ マイクロエレクトロニクス（ローセット）エス アー エス
Publication of JP2011041280A publication Critical patent/JP2011041280A/ja
Application granted granted Critical
Publication of JP5581147B2 publication Critical patent/JP5581147B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/002—Countermeasures against attacks on cryptographic mechanisms
    • H04L9/003—Countermeasures against attacks on cryptographic mechanisms for power analysis, e.g. differential power analysis [DPA] or simple power analysis [SPA]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Storage Device Security (AREA)

Description

本発明は、一般的には電子回路に関し、具体的には回路若しくは要素の起動又は電子回路の機能の作動の経時的な監視に関する。
本発明は、より具体的にはハッキング行為の影響による回路の誤動作の検出に適用される。
米国特許出願公開第２００８／３０９３９６号明細書
機密性の点で重要とみなされるデータを処理するほとんどの回路又は要素では、このようなデータをハッキングしようとする行為に対する対策が望まれている。
特に一般的な攻撃は、いわゆるサイドチャネル攻撃であり、サイドチャネル攻撃では、集積回路が機密データを処理する動作を行っている間に、前記集積回路の電力消費が分析される（DPA −差分電力解析）。
サイドチャネル攻撃の検出は、一般的には、重要なアルゴリズムの実行回数を監視することにより行なわれる。実際には、アタッカは、データ及び／又は鍵に関して多くの仮定を作成し、作成した多くの仮定に基づき、アルゴリズムの実行を何回も引き起こして集積回路の電力消費を分析する。
従って、通常の技術は、動作の実行回数が余りにも多いときを検出して、その後適切な対策を講じるために、動作が新たに実行される度に増大又は減少されるカウンタを用いている。カウンタを用いてカウントされた動作の実行回数が、集積回路の不揮発性記憶領域（EEPROM）に記憶される。実際には、集積回路は通常、連続攻撃の攻撃と攻撃との間でリセットされるが、データは消去されるべきではない。様々なタイプの対策があり得るが、最もよく用いられている対策は、集積回路の動作を無効化することである。
この技術の欠点は、攻撃された場合に重要である時間的要因を考慮に入れていないことである。実際には、同一のアルゴリズムの多数回の実行は、攻撃が行われているかもしれないという徴候を示すが、高頻度に亘り繰り返される攻撃は、攻撃のより確かな徴候である。
集積回路（電子回路）の所与の機能又は動作の実行を監視するための解決策が望まれている。
特に、電子回路のデータに対するハッキング行為を意味する短時間内に繰り返される動作を、同数の動作であるが正常な使用に相当する時間内で十分に間隔が置かれている動作から区別するために、時間的要因を考慮することが更に望まれている。
従って、本発明の目的は、公知のハッキング行為の検出技術の欠点の全て又は一部を克服することである。
本発明の別の目的は、実施が簡単であるように小型化という解決策を提供することである。
本発明の別の目的は、同一の電子回路の異なる機能又は動作のために実行され得る解決策を提供することである。
より一般的には、本発明は、経時的な実行回数の点から、電子回路（集積回路）の機能又は動作の作動を監視することを目的とする。
これらの目的及び他の目的の全て又は一部を達成するために、本発明は、デジタル信号を監視する方法において、
第１のP チャネルMOS トランジスタを、監視されるべきデジタル信号が第１の状態にある期間に負バイアス温度不安定性(NBTI)タイプの劣化状態に置くステップと、
前記第１のP チャネルMOS トランジスタの飽和電流を表す第１の量を、監視されるべき前記デジタル信号が第２の状態に切り替わるとき測定するステップと、
前記第１の量が閾値を超えるとき、監視結果を示す検出信号を与えるステップと
を備えていることを特徴とする方法
を提供する。
本発明によれば、前記第１の量は、少なくとも前記第１のP チャネルMOS トランジスタと抵抗素子とを直列に備える第１のブランチの中間点における電圧である。
本発明によれば、前記第１の量を、第２のトランジスタの飽和電流を表す第２の量と比較するステップを更に備えており、前記検出信号は、前記第１の量と前記第２の量との差が閾値を超えるとき与えられる。
本発明によれば、監視されるべき前記デジタル信号は、暗号化動作の状態を示す信号である。
本発明は、更に、デジタル信号を監視するための回路において、
供給電圧が印加される２つの端子間に、
第１のP チャネルMOS トランジスタ、第１のスイッチ及び第１の抵抗素子を直列に含む第１のブランチと、
第２のP チャネルMOS トランジスタ、第２のスイッチ、第３のスイッチ及び第２の抵抗素子を直列に含む第２のブランチと、
前記第１及び第２のブランチの第１及び第２のP チャネルMOS トランジスタにバイアスを印加することが可能な第３のブランチと、
前記第１のブランチの第１の抵抗素子の電圧と、前記第２のブランチの第２の抵抗素子の電圧とを比較する比較器と、
監視されるべきデジタル信号が第１の状態にあるとき、前記第１のブランチの第１のP チャネルMOS トランジスタのソース及びドレインを短絡させて、前記第１のP チャネルMOS トランジスタを負バイアス温度不安定性(NBTI)タイプの劣化状態に置くことが可能な要素と
を備えていることを特徴とする回路
を提供する。
本発明によれば、前記第１及び第３のスイッチはN チャネルMOS トランジスタである。
本発明によれば、監視されるべき前記デジタル信号は、インバータを介して、前記第１のブランチ及び第２のブランチのN チャネルMOS トランジスタの夫々のゲートと、前記要素を構成するP チャネルMOS トランジスタのゲートとに夫々与えられる。
本発明によれば、前記第３のブランチは、供給電圧が印加される前記端子間に、第４のスイッチ、P チャネルMOS トランジスタ及び電流源を直列に含んでいる。
本発明によれば、前記第２及び第４のスイッチはP チャネルMOS トランジスタである。
本発明は、更に、暗号化機能を実行する少なくとも１つの暗号化部と、
前記機能の状態を示す信号を監視するための上記の少なくとも１つの回路と
を備えていることを特徴とする電子回路
を提供する。
本発明の前述及び他の目的、特徴及び利点を、本発明を限定するものではない具体的な実施形態について添付図面を参照して以下に詳細に説明する。
本発明が一例として適用されるタイプの電子回路を示すブロック図である。 図１に示された電子回路の機能の起動に関する信号の通常の動作状態及び攻撃が存在する状態での夫々の形状の例を示すタイミング図である。 本発明の実施形態を示すブロック図である。 図３に示された監視回路を詳細に示す図である。 図４に示された監視回路の動作を示すタイミング図である。
同一の要素は、異なる図面において同一の参照番号で示されている。
明瞭にするために、本発明の理解に有用なステップ及び要素のみが示され、説明されている。特に、説明されている実施形態に係る監視回路及び又は監視方法によって監視される機能又は動作は詳述されておらず、本発明は、デジタル信号により起動されて電子回路（集積回路）によって実行され得るあらゆる機能又は動作と適合し、該機能又は動作に関して、閾値に対する実行頻度の変化を監視することが望まれている。更に、起こり得る攻撃を監視する適用例では、対策が詳述されておらず、本発明はここでもまた、攻撃行為が検出されたときに講じられるあらゆる通常の対策と適合する。
図１は、本発明が適用されるタイプの集積回路（電子回路）1 の実施形態を示すブロック図である。このような電子回路1 は、一般的に、処理部11(PU)と一又は複数のメモリ12,13,14とを備えており、例えば、メモリ12はRAM 又は処理レジスタであり、メモリ13は一又は複数の書き換え可能な不揮発性メモリ(NVM) であり、メモリ14は一又は複数の書き換え不可能な不揮発性メモリ(ROM) である。電子回路1 は、異なる要素が相互に通信可能であるための一又は複数の制御バス、アドレスバス及びデータバス15と、電子回路1 の外部と通信するための入出力インタフェース16(I/O) とを更に備えている。本発明が意図される適用例によれば、電子回路1 は、他の機能を実行するための他の要素又は回路17(FCT) を備えている。（例えば、スマートカードタイプの）要素を保護する好ましい適用例では、回路1 は、例えば、暗号化し、復号し、スクランブルする署名演算機能等の秘密量（鍵）を実行する機能を行なうための暗号化プロセッサ18(CP)を特に備えている。別の適用例によれば、作動の監視が望まれる電子回路は、メモリと（中央処理部を備えていない）暗号化プロセッサとを備えている。
本発明は、起こり得る攻撃を検出するために回路の暗号化機能の作動を監視する適用例と関連して以下に説明される。しかしながら、本発明は、より一般的には、動作の実行頻度が閾値に照らし合わせて検査されることが望まれるあらゆる要素又は回路の作動の監視に適用される。例えば、適切な適用例が、必要であれば、メモリに対する負荷を減少してメモリの寿命を向上すべく複数の削除／プログラミング動作を後回しにするために、不揮発性メモリにおける削除／プログラミング動作の頻度を検査することであってもよい。
図２(a) 及び(b) は、監視されるべき信号ENの（任意に状態１として示されている）有効化期間と（任意に状態０として示されている）休止期間とを示すタイミング図である。例えば、信号ENは暗号化機能のイネーブル信号である。変形例として、信号ENはこのような機能がアクティブであることを示す状態信号であってもよい。
図２(a) は、動作が比較的長い休止期間を介して一回又は複数回実行される通常の動作状態を示す。実際には、休止期間は作動期間より長く、残りの時間は、このような機能によって与えられるデータを利用するために電子回路の残りの要素によって用いられる。
図２(b) は、（例えば、攻撃が存在する状態である）異常動作がある場合の信号ENの形状を示す。暗号化動作が繰り返される頻度が非常に高く、特に動作が休止期間によって分離されていない。これは、ハッカーがデータ及び／又は鍵に関する連続的な仮定で暗号化動作を実行し、データが更に処理されるのを待たずに電子回路をリセットするためである。実際には、攻撃は、鍵に関する情報を導き出すために暗号化処理の実行中に電子回路の電力消費を監視することを含んでいる。他のデータ又は仮定で電子回路を実行するために電子回路を即座にリセットするということは、対策が起動されることを回避するためでもある。
図３は、本発明の実施形態を示すブロック図である。例えば図１に示された暗号化プロセッサ18によって実行される動作の監視が望まれていると仮定する。監視されるべき動作は、イネーブル信号ENの受信であると仮定する。このイネーブル信号ENはサンプリングされて監視回路2 に送られて、監視回路2 は、起こり得る異常動作を示す検出信号DET を与える。変形例として、状態信号ENが、機能内からサンプリングされる。監視回路2 は、異常動作を検出するために、信号ENの有効化期間の頻度を閾値に照らし合わせて分析する。
上記の実施形態では、P チャネルMOS トランジスタの寄生効果、すなわち負バイアス温度不安定性(NBTI)を利用する。特定のバイアスを印加した状態では、電荷はトランジスタのゲートに捕捉される。これは、トランジスタの閾値電圧(VT)、従って飽和電流を変更することを意味する。このような劣化が時間の関数になる。NBTI現象を受けたトランジスタの劣化又は負荷が、トランジスタのドレイン、ソース及びバルクがアースされている一方、ゲートに負の電圧をバイアスとして印加することにより、又は、トランジスタのドレイン、ソース及びバルクが正の供給電圧を印加されている一方、ゲートに零電圧を印加することにより生じる。このNBTI現象は、通常、電子回路でトランジスタを切り替える段階で生じるが、一時的なものに過ぎない。NBTI現象は公知であり、CMOS技術におけるトランジスタの通常の動作では回避されることが一般的に望まれている。
このNBTI現象は、ここでは、監視されるべき機能がアクティブである期間にトランジスタの検出の劣化を引き起こすために用いられる。従って、特に劣化の程度によって決まるある時間の後、トランジスタが正常な（劣化していない）状態に戻るということが利用される。
NBTI現象は当技術で公知である。NBTI現象は、例えば、ダイエター ケー．シュローダー（Dieter K. Schroder）及びジェフ エー．バブコック（Jeff A. Babcock ）著，論文「負バイアス温度不安定性：深いサブミクロンのシリコン半導体製造で組み合わせるための手段（Negative bias temperature instability:Road to cross in deep submicron silicon semiconductor manufacturing）」，応用物理学会誌（Journal of Applied Physics），2003年７月，94巻，ｐ．1-18、及び、エム．アラム（M. Alam ）及びエス．マハパトラ（S. Mahapatra）著，「PMOSのNBTI劣化の包括的なモデル（A comprehensive model of PMOS NBTI degradation）」，マイクロ電子工学の信頼性（Microelectronic Reliability），2005年１月，45巻，第１号，ｐ．71−81に述べられている。
図４は、図３に示されている監視回路2 の詳細な電気回路図である。
原理は、監視されるべき機能が有効である期間にNBTIタイプの劣化を受けるP チャネルMOS トランジスタP1の挙動を、このような期間に劣化を受けていないP チャネルMOS トランジスタP2と比較することである。このために、第１のブランチ21及び第２のブランチ22の２つブランチが、正の供給電圧Vdd が印加される２つの端子23,24 間に並列して設けられており、第１及び第２のブランチ21,22 は、トランジスタP1,P2 、スイッチ（例えば、N チャネルMOS トランジスタ）N1,N2 及び抵抗素子R1,R2 を夫々直列に含んでいる。第２のブランチ22は、トランジスタP2と端子23との間に、監視対象の機能をイネーブルにするための信号ENによって制御されるスイッチ（例えば、P チャネルMOS トランジスタP5）を更に含んでいる。トランジスタN1,N2 のゲートは、監視対象の機能をイネーブルにするための信号ENのインバータ25を介した逆特性を受ける。トランジスタN1と抵抗素子R1との間の相互接続ノード26、トランジスタN2と抵抗素子R2との間の相互接続ノード27、従ってトランジスタN1,N2 のソースが、検出結果（監視結果）を示す検出信号DET を与える比較器28(COMP)の入力に接続されている。実際には、比較器28は、トランジスタP1,P2 の飽和電流に関するデータを間接的に比較する。
トランジスタP1,P2 は第３のブランチ29によって確実にバイアスを印加され、第３のブランチ29は、端子23と端子24との間に、信号ENによって制御されるスイッチ（例えばP チャネルMOS トランジスタP6）、P チャネルMOS トランジスタP3及び電流源30を直列に含んでおり、トランジスタP3は（ゲート及びドレインが相互に接続されている）ダイオードとして組み立てられており、トランジスタP3のゲートはトランジスタP1,P2 の夫々のゲートに接続されている。
バイアスを印加するための第３のブランチ29は、（電流源30に接続されている）トランジスタP3のドレインをアース24に接続するN チャネルMOS トランジスタN3によって制御可能である。トランジスタN3のゲートはイネーブル信号ENを受信する。更に、ゲートがイネーブル信号ENを受信するトランジスタN4が、トランジスタP2のドレインを接地する。
測定用のトランジスタP1は、信号ENが高状態にあるときトランジスタP1のソース及びドレインを短絡させるP チャネルMOS トランジスタP4により劣化段階に置かれる。このために、トランジスタP4のゲートはインバータ25の出力に接続されている。組立体の全てのP チャネルトランジスタのバルクに加えてトランジスタP2のバルクが、構成によりソース（従って電圧Vdd ）に接続されている。
図５(a),(b),(c) 及び(d) は、図４に示された監視回路の動作を示すタイミング図である。図５(a) は、監視されるべき信号ENの形状の一例を示す。図５(b) 及び(c) は、トランジスタP1のドレインの電圧VMES、及びトランジスタP2のドレインの電圧VREFの夫々の形状を示す。図５(d) は、比較器28によって与えられる検出信号DET の形状を示す。
測定用のトランジスタP1は最初は負荷を受けていないと仮定される。信号ENの最初の有効化（時間t1、図５(a) ）で、トランジスタN3,N4 がオンされる。このため、トランジスタP2のドレインに加えてトランジスタP1,P2 のゲートが接地されることになる。夫々のゲートで信号ENを受信するトランジスタP5,P6 はオフされる。従って、電圧VREFは、（オン状態にあるトランジスタN4の電圧降下を無視して）零である。更に、インバータ25はトランジスタN1,N2 を遮断する。従って、第１のブランチ21及び第２のブランチ22 の両方がオフされる。測定用のトランジスタP1の側では、トランジスタP4がインバータ25によってオンされる。従って、トランジスタP1のゲートが接地されている一方、トランジスタP1のソース、バルク及びドレインは、（オン状態にあるトランジスタP4の電圧降下を無視して）電圧Vdd を印加される。そのため、トランジスタP1はNBTI劣化状態に置かれて、電荷がトランジスタP1のゲート酸化膜で増大する。
時間t2で、イネーブル信号ENが無効化されると、この負荷はトランジスタP4をオフすることにより消える。同時に、トランジスタN1,N2 及びトランジスタP5,P6 はオンされて、トランジスタN3,N4 はオフされる。その後、測定段階が開始されて、第１のブランチ21及び第２のブランチ22 の両方が有効になる。比較器28は、測定段階では（オン状態にあるトランジスタN1,N2 の電圧降下を無視した）電圧VMES,VREF のレベルに夫々相当するノード26,27 における電圧レベルを比較する。バイアスを印加するための第３のブランチ29はトランジスタN3をオフすることにより有効になる。従って、トランジスタP1,P2 はオンされる。図５(b) のタイミング図に示されているように、トランジスタP1がオフされている間に生じた電荷の増大がトランジスタP1のより低い電流として変換されて、この結果、（抵抗素子R1の値が固定されている状態で）公称値V1より小さい電圧VMESになる。第２のブランチ22の側では、電圧VREFが、抵抗素子R2の値によって調整される値V2になる。値V1,V2 は必ずしも同一ではない。これらは、切替閾値、すなわち、比較器28の電圧VMESと電圧VREFとの間のレベル差（又はその逆数）が、比較器28内のオフセット又は抵抗素子R1,R2 の値によって設定されているか否かにより決まる。電圧VREFが測定期間の間変わらないので、閾値は電圧VMESの値THに相当し、電圧VMESの値TH未満で、トランジスタP1は、異常動作を検討すべく十分な劣化が累積されているとみなされる。
タイミング図の左側部分では、NBTI寄生効果が時間t3から消えていると仮定されて、時間t3で、トランジスタP1,P2 は、再度同一になり、電圧VMESは値V1になる。
タイミング図の右側部分は、電子回路の異常動作（例えばハッキング行為）を示す。このような場合、信号ENの有効化期間が互いに非常に近い。その結果、トランジスタP1は公称状態に戻る時間がない。トランジスタP1のゲート酸化膜における電荷の増大が、電圧VMESが閾値TH未満になるとき（時間t4）、比較器28は検出信号DET を切り替える（図５(d) ）。
検出信号DET は、電子回路のブロッキング、制御の作動、（例えば、不揮発性メモリに書き込む場合の）別の動作の後回し等のために利用されてもよい。
上記の実施形態の利点は、電子回路の起動期間の頻度を考慮することが可能であり、起動期間の回数のみを考慮するのではないことである。
別の利点は、トランジスタP1の劣化が、電源供給電圧のあらゆるノイズ又は妨害とは無関係である（トランジスタP1の２つの導電性端子−ドレイン及びソース−が劣化期間に同一の電圧になる）ことである。更に、この劣化は、異なる性質の起こり得る攻撃、例えばレーザー攻撃に反応しない。
別の利点は、EEPROMへの連続的な書込み動作を行う必要がなくなり、これによりEEPROMに対する負荷が減少することである。
別の利点は、監視回路がスペースをほとんどとらないことである。従って、複数の監視回路2 が、同一の電子回路内で、適用例に応じて異なるイネーブル信号の監視に割り当てられてもよい。
本発明の様々な実施形態が説明されており、様々な変更及び調整が当業者に想起される。特に、本発明の実施形態の実際的な実施、特には検出信号を起動させるための閾値の選択は、適用例に応じて決まり、上記の機能に関する表示に基づく当業者の技能の範囲内である。更に、本発明の実施形態が、暗号化機能の起動に関する信号を監視する例に関連して説明されているが、本発明はより一般的には、デジタル信号の有効化期間の頻度の変化を監視することが望まれる場合に適用される。更に、他の測定回路が想起されてもよい。例えば、所与の回路では、比較器28によって用いられる基準値が、抵抗性分割ブリッジによって与えられてもよい。しかしながら、トランジスタP1のブランチと同様のブランチを用いる利点は、起こり得る分散を回避することである。
1 電子回路
2 監視回路
18 暗号化部，暗号化プロセッサ
21 第１のブランチ
22 第２のブランチ
23 端子
24 端子
25 インバータ
26 ノード，中間点
28 比較器
29 第３のブランチ
30 電流源
N1 第１のスイッチ，N チャネルMOS トランジスタ
N2 第３のスイッチ，N チャネルMOS トランジスタ
P1 第１のP チャネルMOS トランジスタ
P2 第２のP チャネルMOS トランジスタ
P3 P チャネルMOS トランジスタ
P4 P チャネルMOS トランジスタ
P5 第２のスイッチ，P チャネルMOS トランジスタ
P6 第４のスイッチ，P チャネルMOS トランジスタ
R1 第１の抵抗素子
R2 第２の抵抗素子

Claims (10)

  1. デジタル信号を監視する方法において、
    第１のP チャネルMOS トランジスタを、監視されるべきデジタル信号が第１の状態にある期間に負バイアス温度不安定性(NBTI)タイプの劣化状態に置くステップと、
    前記第１のP チャネルMOS トランジスタの飽和電流を表す第１の量を、監視されるべき前記デジタル信号が第２の状態に切り替わるとき測定するステップと、
    前記第１の量が閾値を超えるとき、監視結果を示す検出信号を与えるステップと
    を備えていることを特徴とする方法。
  2. 前記第１の量は、少なくとも前記第１のP チャネルMOS トランジスタと抵抗素子とを直列に備える第１のブランチの中間点における電圧であることを特徴とする請求項１に記載の方法。
  3. 前記第１の量を、第２のトランジスタの飽和電流を表す第２の量と比較するステップを更に備えており、
    前記検出信号は、前記第１の量と前記第２の量との差が閾値を超えるとき与えられることを特徴とする請求項１又は２に記載の方法。
  4. 監視されるべき前記デジタル信号は、暗号化動作の状態を示す信号であることを特徴とする請求項１乃至３のいずれかに記載の方法。
  5. デジタル信号を監視するための回路において、
    供給電圧が印加される２つの端子間に、
    第１のP チャネルMOS トランジスタ、第１のスイッチ及び第１の抵抗素子を直列に含む第１のブランチと、
    第２のP チャネルMOS トランジスタ、第２のスイッチ、第３のスイッチ及び第２の抵抗素子を直列に含む第２のブランチと、
    前記第１及び第２のブランチの第１及び第２のP チャネルMOS トランジスタにバイアスを印加することが可能な第３のブランチと、
    前記第１のブランチの第１の抵抗素子の電圧と、前記第２のブランチの第２の抵抗素子の電圧とを比較する比較器と、
    監視されるべきデジタル信号が第１の状態にあるとき、前記第１のブランチの第１のP チャネルMOS トランジスタのソース及びドレインを短絡させて、前記第１のP チャネルMOS トランジスタを負バイアス温度不安定性(NBTI)タイプの劣化状態に置くことが可能な要素と
    を備えていることを特徴とする回路。
  6. 前記第１及び第３のスイッチはN チャネルMOS トランジスタであることを特徴とする請求項５に記載の回路。
  7. 監視されるべき前記デジタル信号は、インバータを介して、前記第１のブランチ及び第２のブランチのN チャネルMOS トランジスタの夫々のゲートと、前記要素を構成するP チャネルMOS トランジスタのゲートとに夫々与えられることを特徴とする請求項６に記載の回路。
  8. 前記第３のブランチは、供給電圧が印加される前記端子間に、第４のスイッチ、P チャネルMOS トランジスタ及び電流源を直列に含んでいることを特徴とする請求項５乃至７のいずれかに記載の回路。
  9. 前記第２及び第４のスイッチはP チャネルMOS トランジスタであることを特徴とする請求項８に記載の回路。
  10. 暗号化機能を実行する少なくとも１つの暗号化部と、
    前記暗号化機能の状態を示す信号を監視するための請求項５乃至９のいずれかに記載の少なくとも１つの回路と
    を備えていることを特徴とする電子回路。
JP2010180256A 2009-08-12 2010-08-11 電子回路の作動の監視 Active JP5581147B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0955634 2009-08-12
FR0955634A FR2949163B1 (fr) 2009-08-12 2009-08-12 Surveillance de l'activite d'un circuit electronique

Publications (2)

Publication Number Publication Date
JP2011041280A JP2011041280A (ja) 2011-02-24
JP5581147B2 true JP5581147B2 (ja) 2014-08-27

Family

ID=42194807

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010180256A Active JP5581147B2 (ja) 2009-08-12 2010-08-11 電子回路の作動の監視

Country Status (5)

Country Link
US (1) US8564324B2 (ja)
EP (1) EP2285038B1 (ja)
JP (1) JP5581147B2 (ja)
CN (1) CN101996125B (ja)
FR (1) FR2949163B1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8892903B1 (en) * 2012-12-06 2014-11-18 Xilinx, Inc. Detection of power analysis attacks
CN103197717B (zh) * 2013-02-28 2015-11-25 华为技术有限公司 自适应电压调整方法、芯片以及系统
KR102341264B1 (ko) * 2015-02-02 2021-12-20 삼성전자주식회사 래치를 이용한 레이저 검출기 및 이를 포함하는 반도체 장치
KR20170061418A (ko) 2015-11-26 2017-06-05 삼성전자주식회사 스트레스 인가 모드를 갖는 캘리브레이션 회로 및 이를 포함하는 메모리 장치
FR3045184B1 (fr) * 2015-12-15 2018-07-20 Idemia France Procede d’ecriture dans une memoire non-volatile d’une entite electronique et entite electronique associee
CN105759190B (zh) * 2016-02-23 2018-09-28 工业和信息化部电子第五研究所 Mos管参数退化的检测电路
US10255462B2 (en) 2016-06-17 2019-04-09 Arm Limited Apparatus and method for obfuscating power consumption of a processor
US10725089B1 (en) * 2019-08-26 2020-07-28 Nanya Technology Corporation Semiconductor device and operating method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5950139B2 (ja) * 1978-12-20 1984-12-06 三菱電機株式会社 頻度計数回路
DE10044837C1 (de) * 2000-09-11 2001-09-13 Infineon Technologies Ag Schaltungsanordnung und Verfahren zum Detektieren eines unerwünschten Angriffs auf eine integrierte Schaltung
FR2813972B1 (fr) 2000-09-14 2003-12-12 St Microelectronics Sa Procede de brouillage de la consommation electrique d'un circuit integre
JP2003078018A (ja) * 2001-08-31 2003-03-14 Sony Corp 半導体装置
FR2835947A1 (fr) * 2002-02-11 2003-08-15 St Microelectronics Sa Extraction d'un code binaire a partir de parametres physiques d'un circuit integre
JP2006054499A (ja) * 2002-07-09 2006-02-23 Renesas Technology Corp 半導体集積回路装置及びそれを用いた半導体システム
WO2006046300A1 (ja) * 2004-10-29 2006-05-04 Spansion Llc 半導体装置及び半導体装置の制御方法
JP4437541B2 (ja) * 2004-11-17 2010-03-24 富士通マイクロエレクトロニクス株式会社 リセット制御回路及びリセット制御方法
JP4646615B2 (ja) * 2004-12-14 2011-03-09 株式会社リコー 半導体装置
JP2008028833A (ja) * 2006-07-24 2008-02-07 Sharp Corp 半導体集積回路
JP2009157536A (ja) * 2007-12-25 2009-07-16 Toshiba Corp 情報処理装置

Also Published As

Publication number Publication date
JP2011041280A (ja) 2011-02-24
FR2949163A1 (fr) 2011-02-18
CN101996125B (zh) 2015-10-14
EP2285038A2 (fr) 2011-02-16
EP2285038B1 (fr) 2014-10-15
US20110128030A1 (en) 2011-06-02
CN101996125A (zh) 2011-03-30
US8564324B2 (en) 2013-10-22
EP2285038A3 (fr) 2011-05-18
FR2949163B1 (fr) 2011-12-09

Similar Documents

Publication Publication Date Title
JP5581147B2 (ja) 電子回路の作動の監視
US8525549B1 (en) Physical unclonable function cell and array
US10677839B2 (en) Circuit and method for detecting a fault attack
US6419159B1 (en) Integrated circuit device with power analysis protection circuitry
US8339875B2 (en) Method of reducing the occurrence of burn-in due to negative bias temperature instability
KR101359783B1 (ko) 부정합 부하 저항 소자 기반 물리적 복제 불가 함수 시스템
CN110647063B (zh) 微型控制器及eft事件防护方法
US20210336536A1 (en) Techniques to improve current regulator capability to protect the secured circuit from power side channel attack
WO2015197853A1 (en) Device and method for calibrating a digital sensor
EP2704063B1 (en) Detection arrangement
JP2018098717A (ja) 電圧監視回路および半導体装置
US20200285780A1 (en) Cross domain voltage glitch detection circuit for enhancing chip security
KR20100079071A (ko) 파워 온 회로
US6580370B2 (en) Integrated circuit with protection device
TWI565954B (zh) 偵測電源電壓突波方法以及單晶片積體電路裝置
CN109388956B (zh) 对集成电路的保护
US8848459B2 (en) Semiconductor device
JP5262981B2 (ja) ラッチ装置及びラッチ方法
KR101730638B1 (ko) 모놀리틱 집적 회로 디바이스에서 공급 전압 글리치를 검출하는 방법 및 장치
US20090302883A1 (en) Device forming a logic gate for detecting a logic error
CN118212950A (zh) 存储器功率控制单元
JPH06140897A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140422

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140619

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140708

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140714

R150 Certificate of patent or registration of utility model

Ref document number: 5581147

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250