JP5542768B2 - 情報処理装置及び情報処理方法 - Google Patents

Description

本発明は、情報処理装置及び情報処理方法に関し、詳しくは、２つのＣＰＵが共通して利用するメモリのメモリ領域を分断すること無く有効利用することが可能な情報処理装置及び情報処理方法に関する。

従来より、一台の装置が複数のオペレーティングシステムを保持し、当該オペレーティングシステムを切り替えて処理を行う技術が存在する。例えば、複数のオペレーティングシステムを保持した装置において、各オペレーティングシステムのカーネル（基本機能のソフトウェア）を主記憶手段に常駐させておくことにより、オペレーティングシステムの切り替え処理の高速化を図る。更に、前記装置は、前記切り替え処理時に、それまで動作していた状態を２次記憶に記憶させることにより、復帰した時、切り替え処理前の状態から継続した処理を行うことを可能にする。

しかしながら、前記従来技術は、前記主記憶手段を共通して使用するため、各オペレーティングシステムが所有している情報が他のオペレーティングシステムから保護されているとは言えず、一のオペレーティングシステムの動作が、他のオペレーティングシステムの動作を妨害したり、他のオペレーティングシステムが所有している情報を破壊したりする問題がある。

このような問題を解決するために、例えば、特開２００５−１１３３６号公報（特許文献１）には、第１のＯＳ及び第２のＯＳの管理に従い動作する情報処理装置が開示されている。当該情報処理装置は、第１のＯＳが管理するデータを記憶している第１領域と、第２のＯＳの復帰命令と第２のＯＳへの分岐命令とを含むリセットハンドラを記憶している第２領域と、第１領域に対する外部からのアクセスの遮断及び開放を切り替えるアクセス遮断機構とから構成される記憶手段を備える。又、前記情報処理装置は、前記リセットハンドラの第２領域における位置を示す位置情報を格納しているテーブル格納手段と、第１のＯＳの管理下で動作中に、第１のＯＳから第２のＯＳへの切替指示を受け付けると、前記アクセス遮断機構に対して第１領域の遮断を指示し、ＣＰＵに対してリセットを指示する切替管理手段と、プログラムカウンタを備える。そして、前記情報処理装置は、プログラムカウンタにセットされた位置情報が示す位置の命令を実行し、切替管理手段からリセットの指示を受けると、内部を初期化し、プログラムカウンタに前記リセットハンドラの位置を示す位置情報をセットするＣＰＵを備える。

これにより、前記情報処理装置は、当該情報処理装置の動作を管理するオペレーティングシステムを、第１のＯＳから第２のＯＳへ切り替えるとき、第１領域に対する外部からのアクセスを遮断するので、第１のＯＳが管理するデータを保護することが出来るとしている。又、前記ＣＰＵが内部を初期化することにより、第１のＯＳの管理により当該情報処理装置が動作していたときのＣＰＵ内部のデータを破棄し、ＣＰＵ内部のデータにおいても、第１のＯＳが管理するデータを第２のＯＳから保護することが出来るとしている。更に、前記切替管理手段が切替指示を受けるとＣＰＵをリセットするので、切替指示を受けた後に確実に第２のＯＳのリセットハンドラを実行させることが出来るとしている。

特開２００５−１１３３６号公報

ところで、前記２つのＣＰＵが、所定のメモリを共通して利用する場合、当該メモリに、前記２つのＣＰＵに対応するブートコードを予め記憶させておく。又、前記ＣＰＵは、通常、起動時において特定のアドレス（例えば、最下位のアドレス）から上位のアドレスに向かう順番でブートコードを読み取るよう予め設計されている。そのため、前記２つのＣＰＵが一つのメモリを共通して利用する場合、従来技術では、第一のＣＰＵから第二のＣＰＵに切り替える際に、当該第二のＣＰＵが指定する最下位のアドレスを、当該第二のＣＰＵに対応するブートコードが記憶されたアドレスに変換して、当該第二のＣＰＵに当該ブートコードを適切に読み取らせる構成を採用していた。

図７は、従来技術において２つのＣＰＵで共通のメモリのメモリ領域にブートコードを記憶させた場合を説明する図である。尚、前記メモリ領域のメモリ容量は、１０２４ＭＢ（バイト）であり、当該メモリ領域は、１２８Ｂ単位で区分されている場合を想定する。

例えば、従来技術のメモリのメモリ領域７００では、図７に示すように、最下位のアドレス（１６進数表示で０ｘ０００とする）を含むメモリ領域、例えば、アドレスが１６進数表示で０ｘ０００−０ｘ０８０であるメモリ領域７０１に、前記第一のＣＰＵ７０１ａに対応する第一のブートコード７０１ｂが最下位のアドレス（０ｘ０００）から上位のアドレスに向かう順番で記憶される。又、最上位のアドレス（例えば、１６進数表示で０ｘ４００とする）を含むメモリ領域、例えば、アドレスが１６進数表示で０ｘ３８０−０ｘ４００のメモリ領域７０２に、前記第二のＣＰＵ７０２ａに対応する第二のブートコード７０２ｂが所定のアドレス（０ｘ３８０）から上位のアドレスに向かう順番で記憶される。

そして、前記第一のＣＰＵ７０１ａが起動する際には、上述した設定により、前記最下位のアドレス（０ｘ０００）から上位のアドレスに向かう順番でブートコードを読み取るため、当該第一のＣＰＵ７０１ａは前記第一のブートコード７０１ａを適切に読み取る。一方、前記第二のＣＰＵ７０２ａが起動する際には、当該第二のＣＰＵ７０２ａが指定するアドレスに対して、前記第二のブートコード７０２ｂが記憶されたメモリ領域の所定のアドレス（０ｘ３８０）に対応するオフセット値（０ｘ３８０）を加える。これにより、前記第二のＣＰＵ７０２ａが、上述した設定により、最下位のアドレス（０ｘ０００）から上位のアドレスに向かう順番で所定のメモリ領域７０１を指定しているにも関わらず、所定のアドレス（０ｘ３８０）から上位のアドレスに向かう順番で所定のメモリ領域７０２を指定することになる。その結果、前記第二のＣＰＵ７０２ａは前記第二のブートコード７０２ｂを適切に読み取ることが可能となるのである。

ここで、前記第二のブートコード７０２ｂのデータ量は、通常、所定のデータ量に限られており、更に、前記ブートコードを読み取る順番は所定のアドレスから上位のアドレスに向かう順番である。そのため、前記第二のブートコード７０２ｂを、前記所定のアドレス（０ｘ３８０）から上位のアドレスに向かう順番で前記メモリ領域７０２に記憶させたとしても、図７に示すように、当該メモリ領域７０２の最上位のアドレス（０ｘ４００）近傍には、何も記憶されないメモリ領域７０３が生じる。このメモリ領域７０３は、前記２つのＣＰＵ７０１ａ、７０２ａが共通して利用することが出来るメモリ領域であるとともに、前記第二のブートコード７０２ａが改良された際に、当該第二のブートコード７０２ａのデータ量が変動することがあるので、その変動に対応するためのメモリ領域でもある。そして、この何も記憶されていないメモリ領域７０３と、前記第一のブートコード７０１ｂと前記第二のブートコード７０２ｂとの間の何も記憶されていないメモリ領域７０４とが、前記２つのＣＰＵ７０１ａ、７０２ａが共通して利用可能な共通メモリ領域となる。

このように、前記共通メモリ領域が、前記メモリ領域内で２つ存在する場合、つまり、前記第二のブートコード７０２ｂを介して分断して存在する場合、前記２つのＣＰＵ７０１ａ、７０２ａが当該共通メモリ領域に対してデータの読み取りや書き込みをすると、アドレスが飛んでいるので、当該読み取り又は書き込みが失敗する可能性がある。又、前記最上位のアドレスを含む共通メモリ領域７０３は、前記２つのＣＰＵ７０１ａ、７０２ａに利用され難く、当該共通メモリ領域を全体として効率よく利用することが出来ないという問題がある。前記特許文献１に記載の技術では、前記共通メモリ領域を有効利用する方法についての開示が無い。

そこで、本発明は、前記問題を解決するためになされたものであり、２つのＣＰＵが共通して利用するメモリのメモリ領域を分断すること無く有効利用することが可能な情報処理装置及び情報処理方法を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る情報処理装置は、起動時に最下位のアドレスから上位のアドレスに向かう順番でブートコードを読み取る２つのＣＰＵが、両者のブートコードを記憶する記憶手段を共通して利用する場合に、一方のＣＰＵの指定する最下位のアドレスを所定のアドレスに変換して、当該一方のＣＰＵに、対応するブートコードを読み取らせる情報処理装置を前提とし、以下の構成を採用する。

即ち、前記記憶手段は、第一のＣＰＵのための第一のブートコードを、最下位のアドレスから上位のアドレスに向かう順番で記憶するとともに、第二のＣＰＵのための第二のブートコードを、最上位のアドレスから下位のアドレスに向かう順番で記憶する。又、前記情報処理装置は、前記第一のＣＰＵから前記第二のＣＰＵに切り替える際に、当該第二のＣＰＵが指定する最下位のアドレスを前記最上位のアドレスに変換するとともに、前記ブートコードを読み取る順番を上位のアドレスに向かう順番から下位のアドレスに向かう順番に変換するアドレス変換手段を備える。

これにより、前記２つのＣＰＵに対応するブートコードを前記記憶手段の最下位のアドレス及び最上位のアドレスからそれぞれ詰めて記憶させることが可能となるとともに、前記第二のＣＰＵに前記第二のブートコードを適切に読み取らせることが可能となる。そのため、前記２つのＣＰＵが共通して利用する共通メモリ領域を分断することなく一体として前記記憶手段に設けることが可能となる。又、前記２つのＣＰＵが前記共通メモリ領域を利用する場合に、当該共通メモリ領域に対するデータ読み取り又は書き込みの失敗を回避するとともに、当該共通メモリ領域を効率よく利用することが可能となる。

又、前記アドレス変換手段は、前記第二のＣＰＵが指定するアドレスに対して反転処理を施すことにより、当該第二のＣＰＵが指定する最下位のアドレスを最上位のアドレスに変換するとともに、前記第二のブートコードを読み取る順番を前記上位のアドレスに向かう順番から下位のアドレスに向かう順番に変換するよう構成することが出来る。

又、前記第一のＣＰＵ、前記第二のＣＰＵのいずれか一方のＣＰＵが、通常の電力で動作するＣＰＵとし、他方のＣＰＵが、前記通常の電力よりも低い電力で動作するＣＰＵとするよう構成することが出来る。

又、前記情報処理装置は、画像形成装置に適用することが出来る。

尚、本発明は、起動時に最下位のアドレスから上位のアドレスに向かう順番でブートコードを読み取る２つのＣＰＵが、両者のブートコードを記憶する記憶手段を共通して利用する場合に、一方のＣＰＵの指定する最下位のアドレスを所定のアドレスに変換して、当該一方のＣＰＵに、対応するブートコードを読み取らせる情報処理装置の情報処理方法として提供することが出来る。

即ち、前記情報処理方法は、前記記憶手段に、第一のＣＰＵのための第一のブートコードを、最下位のアドレスから上位のアドレスに向かう順番で記憶させるとともに、第二のＣＰＵのための第二のブートコードを、最上位のアドレスから下位のアドレスに向かう順番で記憶させるステップを備える。又、前記情報処理方法は、前記第一のＣＰＵから前記第二のＣＰＵに切り替える際に、当該第二のＣＰＵが指定する最下位のアドレスを前記最上位のアドレスに変換するとともに、前記ブートコードを読み取る順番を上位のアドレスに向かう順番から下位のアドレスに向かう順番に変換するアドレス変換ステップを備える。当該構成としても、上述と同様の効果を得ることが可能となる。

又、本発明は、電気通信回線などを介して個別に流通する、コンピュータに実行させるためのプログラムとして提供することができる。この場合、中央演算処理装置（ＣＰＵ）が、本発明のプログラムに従ってＣＰＵ以外の各回路と協働して制御動作を実現する。

又、前記プログラム及びＣＰＵを用いて実現される各手段は、専用のハードウェアを用いて構成することもできる。又、当該プログラムは、ＣＤ−ＲＯＭなどのコンピュータ読み取り可能な記録媒体に記録された状態で流通させることも可能である。

本発明の情報処理装置及び情報処理方法によれば、２つのＣＰＵが共通して利用するメモリのメモリ領域を分断すること無く有効利用することが可能となる。

本発明に係る情報処理部を備えた複合機の内部の全体構成を示す概念図である。 本発明に係る複合機及び情報処理部の制御系ハードウェアの構成を示す図である。 本発明の複合機及び情報処理部の機能ブロック図である。 本発明の実行手順を示すためのフローチャートである。 本発明に係る変換対象テーブルの一例を示す図である。 本発明に係るメモリ領域とアドレス変換の一例を示す図である。 従来技術におけるメモリ領域とアドレス変換の一例を示す図である。

以下に、添付図面を参照して、本発明の情報処理装置を備えた画像形成装置の実施形態について説明し、本発明の理解に供する。尚、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定する性格のものではない。また、フローチャートにおける数字の前に付されたアルファベット「Ｓ」はステップを意味する。

＜画像形成装置及び情報処理装置＞
以下に、本発明に係る情報処理装置を備えた画像形成装置について説明する。

図１は、本発明に係る情報処理装置を備えた画像形成装置の概略模式図である。ただし、本発明に直接には関係しない各部の詳細は省略している。

尚、本発明の画像形成装置は、例えば、プリンタやスキャナ単体、或いはプリンタ、コピー、複写機、ファックス等を備えた複合機等が該当し、コピーサービス、スキャナサービス、ファクシミリサービス、プリンタサービス等を備えた画像形成装置として機能する。以下に、例えばコピーサービスを利用する場合の複合機１００（ＭＦＰ：Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎ Ｐｅｒｉｐｈｅｒａｌ）の動作を簡単に説明する。

ユーザが複合機１００を使用してコピー機能を実行する場合、原稿を複合機１００の上面に備えられている原稿台に載置する。続いて、ユーザが、前記複合機１００に備えられた操作部１０１（タッチパネルを含む）に触れると、当該複合機１００が、省電力状態から画像形成可能状態へ移行する。

この際に、前記複合機１００に備えられた情報処理装置（情報処理部１００ａ）が、省電力状態で起動する一方のＣＰＵから画像形成可能状態で起動する他方のＣＰＵに切り替える。切り替えられた他方のＣＰＵは、所定のメモリから自身のブートコードを読み取り、前記複合機１００を画像形成可能状態に移行することになる。

又、上述とは逆の場合、例えば、前記複合機１００が、画像形成可能状態から省電力状態へ移行する場合には、前記情報処理部１００ａが、前記他方のＣＰＵから前記一方のＣＰＵに切り替え、当該一方のＣＰＵが、前記メモリから自身のブートコードを読み取ることになる（後述する）。

さて、前記複合機１００が画像形成可能状態に移行すると、前記操作部１０１が、ユーザからコピー機能に関連する設定条件を入力可能な状態となる。そこで、ユーザは、所定の設定条件を前記操作部１０１から入力し、当該操作部１０１に設けられたスタートキーを押下して、前記複合機１００が印刷処理を開始する。

複合機１００が印刷処理を開始すると、画像読取部１０２において、光源１０３から照射された光が、前記原稿台に置かれた原稿によって反射される。反射された光は、ミラー１０４、１０５、１０６によって撮像素子１０７に導かれる。導かれた光は前記撮像素子１０７により光電変換されて、前記原稿に対応する画像データが生成される。

さて、前記画像データをトナー像に変換する部分が画像形成部１０８である。前記画像形成部１０８には感光体ドラム１０９が備えられている。前記感光体ドラム１０９は、一定速度で所定の方向に回転し、その周囲には、感光体ドラム１０９の回転方向の上流側から順に、帯電器１１０、露光ユニット１１１、現像器１１２、転写器１１３、クリーニングユニット１１４などが感光体ドラム１０９に作用するように配置されている。

前記帯電器１１０は、前記感光体ドラム１０９の表面を一様に帯電させる。前記露光ユニット１１１は、帯電された前記感光体ドラム１０９の表面に、前記画像データに基づいてレーザーを照射し、静電潜像を形成する。前記現像器１１２は、形成された静電潜像を、トナーを用いてトナー像に変換する。形成されたトナー像は、前記転写器１１３により、記録媒体（例えば、シート）に転写される。前記クリーニングユニット１１４は、前記感光体ドラム１０９の表面に残された余分なトナーを取り除く。これらの一連のプロセスは、前記感光体ドラム１０９が回転することにより実行される。

前記シートは、前記複合機１００に備えられた複数の給紙カセット１１５から搬送される。搬送される時は、前記シートはピックアップローラ１１６により何れか１つの前記給紙カセット１１５から搬送路へ引き出される。前記各給紙カセット１１５には、それぞれ異なる紙種のシートが収容されており、前記画像形成に関する設定に基づいてシートが給紙される。

搬送路に引き出された前記シートは、搬送ローラ対１１７やレジストローラ対１１８により感光体ドラム１０９と転写器１１３の間に送り込まれる。送り込まれると、前記シートは前記転写器１１３により前記トナー像が転写され、定着装置１２０に搬送される。また、搬送ローラ対１１７に搬送されるシートは、複合機１００の側面に備えられた手差しトレイ１１９から搬送される場合もある。

前記トナー像が転写されたシートが前記定着装置１２０に備えられた加熱ローラ１２１と加圧ローラ１２２の間を通過すると、前記トナー像に熱と圧力が印加されて、トナー像（可視像）がシートに定着される。前記加熱ローラ１２１の熱量は、当該加熱ローラ１２１の回転軸の外周に設けられ、当該加熱ローラ１２１を加熱する定着ヒータ１２４を介し、紙種に応じて最適に設定され、前記定着が適切に行われる。

前記可視像がシートに定着されて画像形成が終了し、当該シートは印刷物として複合機１００の側壁に設けられた排紙トレイ１２３に積載され、収容される。

前記手順により、複合機１００はコピー機能をユーザに提供する。又、複合機１００が他の機能を提供する場合は、前記画像読取部１０２と前記画像形成部１０８とが駆動して提供する。

次に、図２を用いて、複合機１００及び情報処理部１００ａの制御系ハードウェアの構成を説明する。図２は、本発明に係る複合機及び情報処理部の制御系ハードウェアの構成を示す図である。ただし、本発明に直接には関係しない各部の詳細は省略している。

複合機１００の制御回路は、第一のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２０１、第二のＣＰＵ２０２、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２０３、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２０４、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）２０５、各駆動部に対応するドライバ２０６を内部バス２０７によって接続している。前記第一のＣＰＵ２０１、前記第二のＣＰＵ２０２は、例えば、ＲＡＭ２０４を作業領域として利用し、前記ＲＯＭ２０３、ＨＤＤ２０５等に記憶されているプログラムを実行し、当該実行結果に基づいて前記ドライバ２０６からのデータや指示を授受し、上記図１に示した各駆動部の動作を制御する。又、前記第一のＣＰＵ２０１、前記第二のＣＰＵ２０２が、前記プログラムを実行することで後述する各手段（図３）を実現する。

又、制御回路の内部バス２０７には、内部インターフェイス２０８も接続されており、当該内部インターフェイス２０８は、情報処理部１００ａの制御回路と複合機１００の制御回路とを接続する。前記第一のＣＰＵ２０１、前記第二のＣＰＵ２０２は、前記内部インターフェイス２０８を介して前記情報処理部１００ａの制御回路からの指示や命令を受信したりする。

又、情報処理部１００ａの制御回路には、内部バス２１２に、ＣＰＵ２０９、ＲＯＭ２１０、ＲＡＭ２１１、内部インターフェイス２１３を備える。前記情報処理部１００ａのＣＰＵ２０９、ＲＯＭ２１０、ＲＡＭ２１１の機能も上記と同様であり、後述する各手段（図３）についても、前記ＣＰＵ２０９がプログラムを実行することで当該各手段を実現する。前記情報処理部１００ａのＣＰＵ２０９は、前記複合機１００の第一のＣＰＵ２０１、第二のＣＰＵ２０２の起動時に指定するアドレスを変換する。前記ＲＯＭ２１０、ＲＡＭ２１１には、以下に説明する各手段を実現するプログラムやデータが記憶されている。

＜本発明の実施形態＞
次に、図３、図４を参照しながら、本発明の実施形態に係る構成及び実行手順について説明する。図３は、本発明の複合機及び情報処理部の機能ブロック図である。図４は、本発明の実行手順を示すためのフローチャートである。

先ず、ユーザが、複合機１００の電源を投入すると、当該複合機１００のＣＰＵ切替手段３０１が、前記複合機１００に搭載された２つのＣＰＵ（第一のＣＰＵ２０１、第二のＣＰＵ２０２）のうち、画像形成に関するプログラムを実行する第一のＣＰＵ２０１の起動を開始させるとともに（図４：Ｓ１０１）、その旨を情報処理部１００ａのアドレス変換手段３０２（アドレスデコーダ、アドレスコントローラともいう）に通知する。当該通知を受けたアドレス変換手段３０２は、前記第一のＣＰＵ２０１が起動時にアドレス変換が必要か否かを判定する（図４：Ｓ１０２）。

前記第一のＣＰＵ２０１が起動時にアドレス変換が必要か否かを判定する方法は、どのような方法でも構わないが、例えば、以下の方法によりなされる。

即ち、前記アドレス変換手段３０２が、変換対象記憶手段３０３に予め記憶された変換対象テーブルを参照する。

前記変換対象テーブル５００には、図５に示すように、起動対象のＣＰＵの識別情報５０１（例えば、第一のＣＰＵ２０１、第二のＣＰＵ２０２など）と、当該ＣＰＵが起動時にアドレス変換が必要か否かを示す必要性情報５０２（例えば、アドレス変換が必要である場合には「１」、アドレス変換が不要である場合には「０」など）とが関連付けて記憶されている。

前記変換対象テーブル５００を参照したアドレス変換手段３０２は、当該変換対象テーブルにおける起動対象のＣＰＵの識別情報５０１から、起動させる第一のＣＰＵ２０１を検索し、検索した第一のＣＰＵ２０１に対応する必要性情報５０２を参照する。

ここで、前記第一のＣＰＵに対応する必要性情報５０２は「０」であるため、前記アドレス変換手段３０２は、前記アドレス変換が不要であると判定し（図４：Ｓ１０２ＮＯ）、当該第一のＣＰＵが指定するアドレスを変換することなく、処理を終了する。

一方、前記ＣＰＵ切替手段３０１により起動を開始した第一のＣＰＵ２０１は、前記アドレス変換手段３０２を介して、所定の記憶手段３０４から当該第一のＣＰＵ２０１に対応する第一のブートコードの読み取りを開始する。

ここで、前記記憶手段３０４のメモリ領域は、メモリ容量を１０２４ＭＢとし、１２８Ｂ単位で区分されているとする。当該メモリ領域６００では、図６に示すように、最下位のアドレス（例えば、０ｘ０００）を含むメモリ領域、例えば、アドレスが１６進数表示で０ｘ０００−０ｘ０８０のメモリ領域６０１に、前記第一のＣＰＵ２０１に対応する第一のブートコード６０１ａが最下位のアドレス（０ｘ０００）から上位のアドレスに向かう順番で記憶される。又、最上位のアドレス（０ｘ４００）を含むメモリ領域、例えば、アドレスが１６進数表示で０ｘ３８０−０ｘ４００のメモリ領域６０２に、前記第二のＣＰＵ２０２に対応する第二のブートコード６０２ａが最上位のアドレス（０ｘ４００）から下位のアドレスに向かう順番で記憶される。つまり、前記メモリ領域の最下位のアドレス及び最上位のアドレスからそれぞれ詰めて２つのブートコード６０１ａ、６０２ａが記憶される。すると、前記第一のブートコード６０１ａと前記第二のブートコード６０２ａとが記憶されるメモリ領域以外のメモリ領域６０３が、前記第一のＣＰＵ２０１と前記第二のＣＰＵ２０２が共通して利用可能な共通メモリ領域となり、分断されることなく一体となったメモリ領域となる。

又、前記第一のＣＰＵ２０１、前記第二のＣＰＵ２０２は、いずれのＣＰＵであっても、通常、起動時において、最下位のアドレス（０ｘ０００）から上位のアドレスに向かう順番でブートコードを読み取るよう予め設計されている。

そのため、前記第一のＣＰＵ２０１が、起動時に、最下位のアドレスから上位のアドレスに向かう順番でブートコードを読み取ると（図４：Ｓ１０３）、前記アドレス変換手段３０２がアドレス変換しなくても、当該第一のＣＰＵ２０１が、前記最下位のアドレスから上位のアドレスに向かう順番で前記記憶手段３０４に記憶された第一のブートコード６０１ａを自動的に読み取ることになる（図４：Ｓ１０４）。その結果、前記第一のＣＰＵ２０１は、対応する第一のブートコード６０１ａを適切に読み取り、前記画像形成に関するプログラムを実行する（図４：Ｓ１０５）。

尚、前記第一のＣＰＵ２０１が、前記プログラムの実行中に、前記記憶手段３０４の共通メモリ領域６０３にデータを書き込んだり、読み取ったりする場合に、前記共通メモリ領域６０３は、分断することなく一体として設けられるため、アドレスを飛び飛びで指定することがなく、当該共通メモリ領域６０３に対するデータ読み取り又は書き込みの失敗を回避することが可能となる。又、前記共通メモリ領域６０３を指定する場合に、順番でアドレス指定することが可能となるから、前記共通メモリ領域６０３を全体として効率よく利用することが可能となる。

ところで、前記２つのＣＰＵ２０１、２０２のうち、前記第一のＣＰＵ２０１から前記第二のＣＰＵ２０２に切り替える場合には、以下のようになる。

即ち、前記第一のＣＰＵ２０１が前記画像形成に関するプログラムを実行している最中に、ユーザにより所定の省電力指示（省電力モードへの変更指示）が前記複合機１００に入力されると、前記ＣＰＵ切替手段３０１が、当該指示を受け付けて、当該第一のＣＰＵ２０１の稼動を停止させるとともに、省電力に関するプログラムを実行する第二のＣＰＵ２０２の起動を開始させる（図４：Ｓ１０１）。そして、前記ＣＰＵ切替手段３０１は、その旨を前記アドレス変換手段３０２に通知し、当該通知を受けたアドレス変換手段３０２は、前記第二のＣＰＵ２０２の起動時にアドレス変換が必要か否かを判定する（図４：Ｓ１０２）。

前記アドレス変換手段３０２は、上述のように、前記変換対象テーブル５００における起動対象のＣＰＵの識別情報５０１から、起動させる第二のＣＰＵ２０２を検索し、検索した第二のＣＰＵ２０２に対応する必要性情報５０２を参照する。

ここで、前記第二のＣＰＵ２０２に対応する必要性情報５０２は「１」であるため、前記アドレス変換手段３０２は、前記アドレス変換が必要であると判定し（図４：Ｓ１０２ＹＥＳ）、前記第二のＣＰＵ２０２が起動時に指定するアドレスを変換する（図４：１０６）。

具体的には、前記第二のＣＰＵ２０２が、前記アドレス変換手段３０２を介して、最下位のアドレスから上位のアドレスに向かう順番で前記記憶手段３０４から第二のブートコード６０２ａを読み取る場合、当該アドレス変換手段３０２が、当該第二のＣＰＵ２０２が指定する最下位のアドレス（０ｘ０００）を最上位のアドレス（０ｘ４００）に変換するとともに、上位のアドレスに向かう順番を下位のアドレスに向かう順番に変換する（図４：Ｓ１０６）。

すると、前記記憶手段３０４のメモリ領域６０２には、図６に示すように、最上位のアドレス（０ｘ４００）から下位のアドレスに向かう順番で、前記第二のブートコード６０２ａが記憶されているため、前記第二のＣＰＵ２０２は、変換後のアドレス、つまり、最上位のアドレスから下位のアドレスに向かう順番でブートコードを読み取ると（図４：Ｓ１０７）、自動的に第二のブートコード６０２ａを読み取ることになる（図４：Ｓ１０４）。

これにより、前記第二のＣＰＵ２０２に前記第二のブートコード６０２ａを適切に読み取らせることが可能となる。

又、前記第二のブートコード６０２ａを前記記憶手段３０４の最上位のアドレスから下位のアドレスに向かう順番で記憶させることで、当該第二のブートコード６０２ａが改良されて、当該第二のブートコード６０２ａのデータ量が変動したとしても、何のデータも記憶されていないメモリ領域を、予備メモリ領域として、当該第二のブートコード６０２ａの上位に予め設ける必要がなくなり、前記共通メモリ領域６０３でその変動に対応することが可能となる。

ここで、前記アドレス変換手段３０２がアドレスを変換する方法は、どのような方法でも構わないが、例えば、以下の方法によりなされる。

即ち、前記アドレス変換手段３０２が、前記第二のＣＰＵ２０２が起動時に指定するアドレスに対して反転処理を施すことにより、当該第二のＣＰＵ２０２が指定する最下位のアドレスを最上位のアドレスに変換するとともに、前記第二のブートコード６０２ａを読み取る順番を前記上位のアドレスに向かう順番から下位のアドレスに向かう順番に変換する。

例えば、前記第二のＣＰＵ２０２が起動時に最初に指定する最下位のアドレス、つまり、１６進数表示で０ｘ０００（２進数表示でｂ００＿００００＿００００）に反転処理を施すと、当該最下位のアドレスは、１６進数表示で０ｘ３ＦＦ（２進数表示でｂ１１＿１１１１＿１１１１）、つまり、最上位のアドレスに変換される。

又、前記最上位のアドレスから上位のアドレス、例えば、当該最上位のアドレスの直上位のアドレス、つまり、１６進数表示で０ｘ００１（２進数表示でｂ００＿００００＿０００１）に反転処理を施すと、当該直上位のアドレスは、１６進数表示で０ｘ３ＦＥ（２進数表示でｂ１１＿１１１１＿１１１０）、つまり、最上位のアドレスの直下位のアドレスに変換される。

これにより、前記第二のＣＰＵ２０２が起動時に指定するアドレスに対して複雑な変換処理を施すことなく、簡単な反転処理により所望のアドレスに変換することが可能となる。

さて、前記第二のＣＰＵ２０２が、前記アドレス変換手段３０２により、前記第二のブートコード６０２ａの読み取りを適切に完了すると、前記省電力に関するプログラムを実行する（図４：Ｓ１０５）。これにより、前記第二のＣＰＵ２０２への切り替えが適切になされ、省電力モードへ移行する。

尚、前記第二のＣＰＵ２０２が、前記プログラムの実行中に、前記記憶手段３０４のメモリ領域を利用する場合には、前記第一のＣＰＵ２０１と同様に、前記共通メモリ領域６０３にデータを書き込んだり、読み取ったりする。ここで、前記共通メモリ領域６０３は、図６に示すように、一体として設けられるため、上述したように、当該共通メモリ領域６０３に対するデータ読み取り又は書き込みの失敗を出来るだけ回避し、当該共通メモリ領域６０３を全体として効率よく利用することが可能となる。

このように、本発明に係る情報処理部１００ａでは、前記記憶手段３０４は、前記第一のＣＰＵ２０１のための第一のブートコード６０１ａを、最下位のアドレスから上位のアドレスに向かう順番で記憶するとともに、前記第二のＣＰＵ２０２のための第二のブートコード６０２ａを、最上位のアドレスから下位のアドレスに向かう順番で記憶する。又、前記情報処理部１００ａは、第一のＣＰＵ２０１から第二のＣＰＵ２０２に切り替える際に、当該第二のＣＰＵ２０２が指定する最下位のアドレスを前記最上位のアドレスに変換するとともに、上位のアドレスに向かう順番を下位のアドレスに向かう順番に変換するアドレス変換手段３０２を備える。

これにより、前記２つのＣＰＵ２０１、２０２に対応するブートコード６０１ａ、６０２ａを前記記憶手段３０４の最下位のアドレス及び最上位のアドレスからそれぞれ詰めて記憶させることが可能となるとともに、前記第二のＣＰＵ２０２に前記第二のブートコード６０２ａを適切に読み取らせることが可能となる。そのため、前記２つのＣＰＵ２０１、２０２が共通して利用する共通メモリ領域６０３を分断することなく一体として前記記憶手段３０４に設けることが可能となる。又、前記２つのＣＰＵ２０１、２０２が前記共通メモリ領域６０３を利用する場合に、当該共通メモリ領域６０３に対するデータ読み取り又は書き込みの失敗を回避するとともに、当該共通メモリ領域６０３を効率よく利用することが可能となる。

尚、一般的に、前記記憶手段３０４に対応するメモリは高価であり、前記ＣＰＵは、種類によるものの安価である場合がある。ここで、例えば、上述のように、画像形成に関するプログラム（通常モード、画像形成可能状態）と、省電力に関するプログラム（提供機能を限定した省電力モード、省電力状態）とを複合機１００に設ける場合、それぞれのプログラムを記憶するメモリを追加するよりも、それぞれのプログラムを実行するＣＰＵを追加する方が、コスト的に優れる場合がある。その場合に、本発明を採用すれば、コストパフォーマンスを向上させることが可能となる。

又、前記ＣＰＵには、様々な種類が存在し、２つのＣＰＵを搭載する場合、一方のＣＰＵは、通常の電力で動作（起動）するＣＰＵとし、他方のＣＰＵは、通常の電力よりも低い電力で動作するＣＰＵとすると、前記ＣＰＵが実行する機能に拠るものの、前記ＣＰＵの切り替えにより、システム全体の消費電力を低下させることが出来る場合がある。その場合に、本発明を採用すれば、コストパフォーマンス及び省電力効果を得ることが可能となる。

又、本発明では、前記ＣＰＵの初期の設定、つまり、起動時に最下位のアドレスから上位のアドレスに向かう順番でブートコードを読み取る初期設定を変更することなく実現することが出来る。そのため、前記ＣＰＵを１つ追加して取り付ける場合には、その取り付け方法が非常に簡単になる。

又、本発明の実施形態では、前記アドレス変換手段３０２は、前記第一のＣＰＵ２０１及び前記第二のＣＰＵ２０２が前記ブートコードの読み取りを開始する時点で上述した処理を実行するよう構成したが、他の時点、例えば、前記第一のＣＰＵ２０１及び前記第二のＣＰＵ２０２が所定のプログラムを実行している時点では特に処理を実行する必要は無い。

又、本発明の実施形態では、前記記憶手段３０４に、２つのＣＰＵに対応するブートコードが予め記憶されるため、前記第一のＣＰＵ２０１が、自己のブートコード６０１ａと関係ない第二のブートコード６０２ａを読み取ることがないように、当該第一のＣＰＵ２０１には、当該第二のブートコード６０２ａのメモリ領域に対応するアドレス（最上位のアドレス、例えば、０ｘ４００から所定の下位のアドレス）にアクセスすることを禁止する処理がなされる。前記第二のＣＰＵ２０２であっても、同様に、前記第一のブートコード６０１ａのメモリ領域に対応するアドレス（最下位のアドレスから所定の上位のアドレス）にアクセスすることを禁止する処理がなされる。

又、本発明の実施形態に係る記憶手段３０４は、どのような記憶媒体でもよく、上述したＲＯＭ、ＲＡＭ、ＨＨＤなどでも構わない。

又、本発明の実施形態では、前記アドレス変換手段３０２が、ハードウェア資源とソフトウェアとを協働して制御動作するよう構成しているが、他の構成でも構わない。例えば、前記アドレス変換手段３０２に、前記第二のＣＰＵが起動時に指定するアドレスに対して反転処理を施す論理回路を適用しても、上述の作用効果を奏する。

又、本発明の実施形態に係る情報処理部１００ａでは、複合機１００の画像形成（コピーサービス）に関するプログラムと、省電力に関するプログラムとの処理について採用したが、例えば、ファクシミリ送受信サービス、プリントサービス、スキャナサービス等に対しても採用できる。

又、本発明の実施形態では、情報処理部１００ａを複合機１００に適用した場合について説明したが、当該情報処理部１００ａ（情報処理装置）を備えた各種画像形成装置、各種画像処理装置、各種画像加工装置、各種画像表示装置等に適用しても、同一の作用効果を奏する。

又、本発明の実施形態では、情報処理部１００ａが各手段を備えるよう構成したが、当該各手段を実現するプログラムを記憶媒体に記憶させ、当該記憶媒体を提供するよう構成しても構わない。当該構成では、前記プログラムを所定の情報処理部１００ａ或いは複合機１００に読み出させ、その情報処理部１００ａ或いは複合機１００が前記各手段を実現する。その場合、前記記録媒体から読み出されたプログラム自体が本発明の作用効果を奏する。さらに、各手段が実行するステップをハードディスクに記憶させる方法として提供することも可能である。

以上のように、本発明に係る情報処理装置及び情報処理方法は、複合機はもちろん、複写機、プリンタ等に有用であり、２つのＣＰＵが共通して利用するメモリのメモリ領域を分断すること無く有効利用することが可能な情報処理装置及び情報処理方法として有効である。

１００ 複合機
１００ａ 情報処理部
２０１ 第一のＣＰＵ
２０２ 第二のＣＰＵ
３０１ ＣＰＵ切替手段
３０２ アドレス変換手段
３０３ 変換対象記憶手段
３０４ 記憶手段

Claims (7)

1. 起動時に最下位のアドレスから上位のアドレスに向かう順番でブートコードを読み取る２つのＣＰＵが、両者のブートコードを記憶する記憶手段を共通して利用する場合に、一方のＣＰＵの指定する最下位のアドレスを所定のアドレスに変換して、当該一方のＣＰＵに、対応するブートコードを読み取らせる情報処理装置において、
   前記記憶手段は、第一のＣＰＵのための第一のブートコードを、最下位のアドレスから上位のアドレスに向かう順番で記憶するとともに、第二のＣＰＵのための第二のブートコードを、最上位のアドレスから下位のアドレスに向かう順番で記憶し、
   前記第一のＣＰＵから前記第二のＣＰＵに切り替える際に、当該第二のＣＰＵが指定する最下位のアドレスを前記最上位のアドレスに変換するとともに、前記ブートコードを読み取る順番を上位のアドレスに向かう順番から下位のアドレスに向かう順番に変換するアドレス変換手段
   を備えることを特徴とする情報処理装置。
2. 前記アドレス変換手段は、前記第二のＣＰＵが指定するアドレスに対して反転処理を施すことにより、当該第二のＣＰＵが指定する最下位のアドレスを最上位のアドレスに変換するとともに、前記第二のブートコードを読み取る順番を前記上位のアドレスに向かう順番から下位のアドレスに向かう順番に変換する
   請求項１に記載の情報処理装置。
3. 前記第一のＣＰＵ、前記第二のＣＰＵのいずれか一方のＣＰＵが、通常の電力で動作するＣＰＵとし、他方のＣＰＵが、前記通常の電力よりも低い電力で動作するＣＰＵとする
   請求項１又は２に記載の情報処理装置。
4. 請求項１−３のいずれか一項に記載の情報処理装置を備えた画像形成装置。
5. 起動時に最下位のアドレスから上位のアドレスに向かう順番でブートコードを読み取る２つのＣＰＵが、両者のブートコードを記憶する記憶手段を共通して利用する場合に、一方のＣＰＵの指定する最下位のアドレスを所定のアドレスに変換して、当該一方のＣＰＵに、対応するブートコードを読み取らせる情報処理装置の情報処理方法において、
   前記記憶手段に、第一のＣＰＵのための第一のブートコードを、最下位のアドレスから上位のアドレスに向かう順番で記憶させるとともに、第二のＣＰＵのための第二のブートコードを、最上位のアドレスから下位のアドレスに向かう順番で記憶させるステップと、
   前記第一のＣＰＵから前記第二のＣＰＵに切り替える際に、当該第二のＣＰＵが指定する最下位のアドレスを前記最上位のアドレスに変換するとともに、前記ブートコードを読み取る順番を上位のアドレスに向かう順番から下位のアドレスに向かう順番に変換するアドレス変換ステップと
   を備えることを特徴とする情報処理方法。
6. 請求項５に記載の情報処理方法をコンピュータに実行させるためのプログラム。
7. 請求項６に記載のプログラムを記憶したコンピュータに読み取り可能な記憶媒体。
   

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