JP2011039715A - 画像形成装置 - Google Patents

Abstract

【課題】画像形成装置において、不揮発性メモリを２つのＣＰＵで共有させると共に、２つのＣＰＵから不揮発性メモリへのアクセスを簡単な回路で調整できるようにする。
【解決手段】画像形成プロセス制御を行う第１ＣＰＵ１と、通信制御を行う第２ＣＰＵ２と、第１ＣＰＵ１及び第２ＣＰＵ２で共有するＥＥＰＲＯＭ４と、第１ＣＰＵ１及び第２ＣＰＵ２の一方を不揮発性メモリ４に直接アクセス可能とするセレクタ３とを設ける。そして、第１ＣＰＵ１と第２ＣＰＵ２との間で通信可能とし、通常状態では、第１ＣＰＵ１がＥＥＰＲＯＭ４に直接アクセス可能とするとともに、第２ＣＰＵ２は、第１ＣＰＵ１を介してＥＥＰＲＯＭ４にアクセス可能とする。一方、第１ＣＰＵ１が作動を停止した省電力状態又は第１ＣＰＵ１が動作異常状態では、セレクタ３によって第２ＣＰＵがＥＥＰＲＯＭ４に直接アクセス可能となるようする。
【選択図】図２

Description

本発明は画像形成装置に関し、より詳細には、通信制御を行うＣＰＵと画像形成プロセス制御を行うＣＰＵとを備えた画像形成装置に関するものである。

プリンタやファクシミリ、複写機などの画像形成装置の多くは、現像バイアス電圧値や露光量、定着温度などの画像形成プロセスを制御する第１ＣＰＵと、ネットワーク通信やＵＳＢ通信、操作パネル制御、ＦＡＸ通信、画像読取り、画像データを変換して第１ＣＰＵへ出力する等を制御する第２ＣＰＵとを、制御基板に備えている。これは、装置の動作制御を２つのＣＰＵに分担させることによって、一方のＣＰＵの変更だけで、低価格プリンタや高機能プリンタ、複合機(ファクシミリ、複写、画像読取り、プリント)を構成できるようなるからである。また、動作制御を２つのＣＰＵに分担させることによって、プリント指示やＦＡＸ受信などの動作指示が無い待機状態において、プリント指示受信、ＦＡＸ受信、操作パネルの監視などを行う第２ＣＰＵのみを作動させ、画像形成プロセスを制御する第１ＣＰＵの電源を切って省電力状態(以下、「スリープ状態」と記すことがある)にできるようにもなるからである。

これまでの画像形成装置では、第１ＣＰＵ及び第２ＣＰＵはそれぞれに不揮発性メモリを有していたが、製造コストの低減等の観点から不揮発性メモリの共有化が望まれていた。

例えば、特許文献１では、複数の回路が共通のメモリに対して同時にアクセスすることを前提として、リードアクセスとライトアクセスとをそれぞれ選択的にまとめて、まとめた連続リードアクセスと連続ライトアクセスとを交互に繰り返すことで、リードとライトの切り換え回数を減らして、高速アクセスを図る技術が提案されている。

特開2006-154910号公報

プログラムを格納するＲＯＭや、プログラムを実行するためのデータを格納するＲＡＭを共有メモリにする場合は、前記提案技術のように、専用のメモリ調停回路を設けて、複数のＣＰＵからの同時アクセスに対する優先順位とメモリライト・メモリリードの管理を行う必要があるが、前記の画像形成装置の第１ＣＰＵ及び第２ＣＰＵで共有する不揮発性メモリは、画像形成装置の寿命カウンタや画像安定化結果、操作パネルからのユーザ設定情報などを記憶するものであり、プログラムからのアクセスは頻繁にはなく、高速アクセスを図る必要はない。また、前記提案技術のＲＯＭやＲＡＭを共有メモリとした場合と同様のメモリ調停回路を設けると複雑かつ高価となる。

そこで本発明の目的は、不揮発性メモリを２つのＣＰＵで共有させると共に、２つのＣＰＵから不揮発性メモリへのアクセスを簡単な回路で調整できるようにすることにある。

本発明者等は、前記目的を達成すべく鋭意検討を重ねた結果、２つのＣＰＵで不揮発性メモリを共有する場合、どちらか一方のＣＰＵに不揮発性メモリを接続し、もう一方のＣＰＵは、不揮発性メモリを接続したＣＰＵを介して不揮発性メモリヘアクセスすればよいとの着想を得た。しかし、この着想では、つぎのような新たな問題が生じる。

まず、通信制御を行うＣＰＵ側に不揮発性メモリを接続した場合、主電源をオンした時、通信制御を行うＣＰＵは、ＯＳのダウンロードや初期化を行うのに３０秒ほどの時間がかかり、この間、不揮発性メモリの読み込みが行えない。画像形成プロセス制御を行うＣＰＵは、主電源がオンされると直ちに画像安定化を実行して、最適な現像バイアス値、レーザ光量などを決定して保存したり、機械の販売地域などの仕向け応じた定着温調を行う必要があるが、前記のようの主電源がオンされてから３０秒間ほどの間、この動作ができなくなる。

一方、画像形成プロセス制御を行う第２ＣＰＵ側に不揮発性メモリを接続した場合、消費電力の削減のために、第２ＣＰＵが、電源を切ったスリープ状態となったときに、第１ＣＰＵから不揮発性メモリへアクセスできなくなる。

また、不揮発性メモリを接続したＣＰＵが暴走した場合、もう一方のＣＰＵが正常に動作していても不揮発性メモリにアクセスできなくなる。

そこで本発明に係る画像形成装置では、画像形成プロセス制御を行う第１ＣＰＵと、通信制御を行う第２ＣＰＵと、第１ＣＰＵ及び第２ＣＰＵで共有する不揮発性メモリと、第１ＣＰＵ及び第２ＣＰＵの一方を前記不揮発性メモリに直接アクセス可能とする切換部とを設け、第１ＣＰＵと第２ＣＰＵとの間で通信可能とし、通常状態では、第１ＣＰＵが前記不揮発性メモリに直接アクセス可能とするとともに、第２ＣＰＵは、第１ＣＰＵを介して前記不揮発性メモリにアクセス可能とし、第１ＣＰＵが作動を停止した省電力状態又は第１ＣＰＵが動作異常状態では、前記切換部によって第２ＣＰＵが前記不揮発性メモリに直接アクセス可能となるようにした。

本発明の画像形成装置では、主電源がオンされると第１ＣＰＵは不揮発性メモリに直ちにアクセスして初期設定等を読み出すことができ、また第１ＣＰＵが省電力状態又は第１ＣＰＵが動作異常状態となったときでも、第２ＣＰＵは不揮発性メモリに直接アクセスできるようになる。

本発明に係る画像形成装置のメモリ制御部の一例を示すブロック図である。 第１ＣＰＵと第２ＣＰＵ、セレクタ、不揮発性メモリとの信号通信関係を示すブロック図である。 第２ＣＰＵが第１ＣＰＵを介してＥＥＰＲＯＭからデータを読み込む場合の通信例である。 第２ＣＰＵが第１ＣＰＵを介してＥＥＰＲＯＭにデータを書き込む場合の通信例である。 通常状態における第１ＣＰＵの動作制御例を示すフローチャートである。 第２ＣＰＵにおけるデータ読み込みの動作制御例を示すフローチャートである。 第２ＣＰＵにおけるデータ書き込みの動作制御例を示すフローチャートである。

以下、本発明に係る画像形成装置について図に基づいてより詳細に説明するが、本発明はこれらの実施形態に何ら限定されるものではない。

図１は、本発明に係る画像形成装置のメモリ制御部の一例を示すブロック図である。この図に示すメモリ制御部は、第１ＣＰＵ１、第２ＣＰＵ２、セレクタ（切換部）３、不揮発性メモリとしてのＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）４とを備える。第１ＣＰＵ１は、ＲＯＭ１１と、ＲＡＭ１２とを備え、画像形成装置の定着装置や露光装置、搬送等の駆動モータなどと接続している。また、第２ＣＰＵ２は、ＲＯＭ２１と、ＲＡＭ２２と、ＮＩＣ（Network Interface Card）２３と、ＵＳＢ（Universal Serial Bus）２４とを備え、ＮＩＣ２３によってネットワークを介して他の機器と接続し、ＵＳＢ２４によって周辺機器と接続し、画像形成装置の操作パネルとも接続している。そして、第１ＣＰＵ１と第２ＣＰＵ２とは、セレクタ３を介して不揮発性メモリ４と接続している。また、第１ＣＰＵ１と第２ＣＰＵ２とはシリアル通信可能に接続している。

このシリアル通信では、後述する第２ＣＰＵ２から第１ＣＰＵ１を介してのＥＥＰＲＯＭ４への書き込み及び読み出し要求の他、第２ＣＰＵ２から第１ＣＰＵ１ヘ、プリント指示(ユーザから指定された給紙口、排紙口、印字色、用紙メディアなどを指示)や画像安定化指示(画像安定化処理を開始する指示)、スリープ指示(スリープ状態に移行する指示)などが行われ、反対に、第１ＣＰＵ１から第２ＣＰＵ２ヘ、エンジン状態の通知(印字中、ウォームアップ中、画像安定化中、クリーニング中)やエンジンのエラー状態(カバー開、ＪＡＭ、サービスコール)、エンジンの消耗品状態(エンプティ、ニアエンプティ、消耗量)などの状態通知が行われる。

ＥＥＰＲＯＭ４には、第１ＣＰＵ１に関係するデータとして、画像安定化を実行して、最適な現像バイアス値、レーザ光量などの画像形成条件や仕向け値による定着温調制御、トナーカートリッジ・ドラムカートリッジ・中間転写ベルト・定着装置・２次転写ローラなどの寿命カウント等が記憶され、第２ＣＰＵ２に関係するデータとして、JＯＢカウントやＪＡＭ発生回数、エラー発生回数、操作パネルに表示する言語設定、ネットワーク設定などが記憶されている。

図２に、第１ＣＰＵ１と第２ＣＰＵ２、セレクタ３、不揮発性メモリ４との信号通信関係を示すブロック図を示す。第１ＣＰＵ１と第２ＣＰＵ２とは、セレクタ３を介してＥＥＰＲＯＭ４に対して信号を入出力するためのＣＳ（Chip Select）端子、ＴＸＤ（Trancemit Data）端子、ＲＸＤ（Recieve Data）端子をそれぞれ有する。セレクタ３は、第１ＣＰＵ１及び第２ＣＰＵ２の一方を選択し、そのアクセス信号をＥＥＰＲＯＭ４へ送信し、ＥＥＰＲＯＭ４からの出力データを前記選択したＣＰＵに送信する。セレクタ３におけるＣＰＵの選択切換は、ＯＲ回路５から送られるＳＥＬ信号によって行われる。ＯＲ回路５へは、第１ＣＰＵ１からのＷＤＴ（Watch Dog Timer）信号と、第２ＣＰＵ２からのスリープ信号とが送られ、これらの信号の論理和としてＳＥＬ信号が形成される。なお、ＷＤＴは、プログラムが異常動作していないかを監視する番犬の機能を果たすものであり、監視対象であるプログラムからはクリアすることはできるが、止めることができないタイマである。このタイマがオーバフローすると、動作異常と判断されＷＤＴ信号が発生する。下記表１に、ＷＤＴ信号とスリープ信号とによるＳＥＬ信号の状態変化を示す。

表１から理解されるように、通常状態では、スリープ信号は「Ｌ」、ＷＤＴ信号は「Ｌ」であるので、ＳＥＬ信号は「Ｌ」となって、セレクタ３は第１ＣＰＵ１からＥＥＰＲＯＭ４へのアクセスを選択する。このとき、第２ＣＰＵ２からＥＥＰＲＯＭ４への書き込み及び読み出し要求は、シリアル通信により第１ＣＰＵ１へ転送され、第１ＣＰＵ１からセレクタ３を経てＥＥＰＲＯＭ４へアクセスされる。なお、第２ＣＰＵ２の、第１ＣＰＵ１を介してのＥＥＰＲＯＭ４へのアクセスについては後述する。

一方、画像形成装置に画像形成信号が入力されずに所定時間(例えば１５分)経過すると、第１ＣＰＵ１はスリープ状態に移行する。第１ＣＰＵ１がスリープ状態になると、第１ＣＰＵ１への供給電力が遮断され、第１ＣＰＵ１からＥＥＰＲＯＭ４へのアクセスができなくなる。このとき、セレクタ３によって、ＥＥＰＲＯＭ４への直接アクセス可能なＣＰＵが第１ＣＰＵ１から第２ＣＰＵ２に切り換えられ、第２ＣＰＵ２がＥＥＰＲＯＭ４へ直接アクセス可能とされる。すなわち、表１において、スリープ信号が「Ｈ」となり、ＷＤＴ信号は「Ｌ」を維持するので、ＯＲ回路５から出力されるＳＥＬ信号は「Ｈ」となり、セレクタ３は第２ＣＰＵ２からＥＥＰＲＯＭ４への直接アクセスを可能とする。

また、第１ＣＰＵ１がソフトウェアの暴走などにより動作異常になると、ＷＤＴ異常が検知される。このＷＤＴ異常が検知されると、表１において、スリープ信号は「Ｌ」を維持し、ＷＤＴ信号が「Ｈ」となるので、ＯＲ回路５から出力されるＳＥＬ信号は「Ｈ」となり、前記と同様に、セレクタ３は第２ＣＰＵ２からＥＥＰＲＯＭ３への直接アクセスを可能とする。

次に、通常状態における、第２ＣＰＵ２の、第１ＣＰＵ１を介してのＥＥＰＲＯＭ４へのアクセスについて説明する。図３に、第２ＣＰＵ２がＥＥＰＲＯＭ４に対してデータを読込む場合の通信の流れを示す。まず、第２ＣＰＵ２から第１ＣＰＵ１に「ＥＥＰＲＯＭ読込み指示」がなされる。第１ＣＰＵ１はこれを受信すると、指定されたアドレスのＥＥＰＲＯＭデータを読込んで、「ＥＥＰＲＯＭ読込みレポート」を第２ＣＰＵ２に送信する。

「ＥＥＰＲＯＭ読込み指示」及び「ＥＥＰＲＯＭ読込みレポート」の通信フォーマット例を表２及び表３に示す。表２の「ＥＥＰＲＯＭ読込み指示」の通信フォーマットでは、１バイト目の「０ｘ１１」が通信データの種類、すなわち「ＥＥＰＲＯＭ読込み指示」であることを示している。そして、２バイト目でＥＥＰＲＯＭの読込みアドレスを指定している。具体的には、本例ではＥＥＰＲＯＭの容量が２５６バイトなので、「０ｘ００」〜「０ｘｆｆ」がセットされる。

一方、表３の「ＥＥＰＲＯＭ読込みレポート」の通信フォーマットでは、１バイト目の「０ｘ１１」が、前記と同様に、通信データの種類、すなわち「ＥＥＰＲＯＭ読込みレポート」であることを示している。そして、２バイト目にＥＥＰＲＯＭからの読込みデータがセットされる。

図４に、第２ＣＰＵ２がＥＥＰＲＯＭ４に対してデータを書き込む場合の通信の流れを示す。まず、第２ＣＰＵ２から第１ＣＰＵ１に「ＥＥＰＲＯＭ書き込み指示」データが送信される。第１ＣＰＵ１はこれを受信すると、指定されたアドレスのデータを書き込むとともに、同じアドレスからデータを読み込んで、「ＥＥＰＲＯＭ書き込みレポート」を第２ＣＰＵ２に送信する。

「ＥＥＰＲＯＭ書き込み指示」及び「ＥＥＰＲＯＭ書き込みレポート」の通信フォーマット例を表４及び表５に示す。表４の「ＥＥＰＲＯＭ書き込み指示」の通信フォーマットでは、１バイト目の「０ｘ１２」が通信データの種類、すなわち「ＥＥＰＲＯＭ書き込み指示」であることを示している。そして、２バイト目でＥＥＰＲＯＭの書き込みアドレスを指定している。具体的には、本例ではＥＥＰＲＯＭの容量が２５６バイトなので、「０ｘ００」〜「０ｘｆｆ」がセットされる。３バイト目に、書き込みデータがセットされる。

一方、表５の「ＥＥＰＲＯＭ書き込みレポート」の通信フォーマットでは、１バイト目の「０ｘ１２」が、前記と同様に、通信データの種類、すなわち「ＥＥＰＲＯＭ書き込みレポート」であることを示している。そして、２バイト目に、ＥＥＰＲＯＭの指定アドレスにデータを書き込んだ後、同じアドレスから読み込んだデータがセットされる。第２ＣＰＵ２は、「ＥＥＰＲＯＭ書き込みレポート」にセットされたこのデータと、書き込み指示したデータとが一致しているかどうかを判定し、書き込みエラーを検出する。

図５〜図７に、以上説明した画像形成装置のメモリ制御についてのフローチャートを示す。図５は、通常状態における第１ＣＰＵ１の動作制御例である。まず、第２ＣＰＵ２から第１ＣＰＵ１にＥＥＰＲＯＭ４への読み込み指示があるかどうかを判定する（ステップＳ１０１）。第２ＣＰＵ２からの読み込み指示がない場合はステップＳ１０４に進む。一方、第２ＣＰＵ２からの読み込み指示があると、第１ＣＰＵ１は、指定されたＥＥＰＲＯＭのアドレスからデータを読み込み（ステップＳ１０２）、読み込んだデータを「ＥＥＰＲＯＭ読み込みレポート」として第２ＣＰＵ２に送信する（ステップＳ１０３）。

次に、第２ＣＰＵ２から第１ＣＰＵ１にＥＥＰＲＯＭ４への書き込み指示があるかどうかを判定する（ステップＳ１０４）。第２ＣＰＵ２からの書き込み指示がない場合は制御を終了する。一方、第２ＣＰＵ２からの書き込み指示があると、第１ＣＰＵ１は、指定されたＥＥＰＲＯＭ４のアドレスにデータを書き込む（ステップＳ１０５）。次いで、指定されたＥＥＰＲＯＭのアドレスからデータを読み込む（ステップＳ１０６）。そして、読み込んだデータを「ＥＥＰＲＯＭ書き込みレポート」として第２ＣＰＵ２に送信し（ステップＳ１０７）、制御を終了する。

図６は、第２ＣＰＵ２の読み込み動作の制御例である。まず、第１ＣＰＵ１がＷＤＴ異常が発生したかどうか（ステップＳ２０１）、第１ＣＰＵ１がスリープ状態かどうか（ステップＳ２０２）を判定する。第１ＣＰＵ１がＷＤＴ異常でなく且つスリープ状態でない場合は、第２ＣＰＵ２は第１ＣＰＵ１にＥＥＰＲＯＭ４からの読み込み要求をする（ステップＳ２０３）。そして、第２ＣＰＵ２は第１ＣＰＵ１から「ＥＥＰＲＯＭ読み込みレポート」を受け取り（ステップＳ２０４）、制御を終了する。一方、第１ＣＰＵ１がＷＤＴ異常又はスリープ状態の場合は、第２ＣＰＵ２はＥＥＰＲＯＭ４に直接アクセスしてデータを読み込み（ステップＳ２０５）、制御を終了する。

図７は、第２ＣＰＵ２の書き込み動作の制御例である。まず、第１ＣＰＵ１がＷＤＴ異常が発生したかどうか（ステップＳ３０１）、第１ＣＰＵ１がスリープ状態かどうか（ステップＳ３０２）を判定する。第１ＣＰＵ１がＷＤＴ異常でなく且つスリープ状態でない場合は、第２ＣＰＵ２は第１ＣＰＵ１にＥＥＰＲＯＭ４への書き込み要求をする（ステップＳ３０３）。そして、第２ＣＰＵ２は第１ＣＰＵ１から「ＥＥＰＲＯＭ書き込みレポート」を受け取る（ステップＳ３０４）。一方、第１ＣＰＵ１がＷＤＴ異常又はスリープ状態の場合は、第２ＣＰＵ２はＥＥＰＲＯＭ４に直接アクセスしてデータを書き込む（ステップＳ３０５）。そして、書き込んだアドレスからデータを読み込む（ステップＳ３０６）。

次いで、ＥＥＰＲＯＭ４に書き込んだデータと、書き込んだアドレスから読み込んだデータとが一致するかどうかを判定する（ステップＳ３０７）。書き込んだデータと読み込んだデータとが一致すれば制御を終了する。一方、書き込んだデータと読み込んだデータとが一致しなければ、上記動作を繰り返し行い、３回連続してデータが一致しなければ（ステップＳ３０８）、ＥＥＰＲＯＭ４への書き込み異常と判断してそれを報知し（ステップＳ３０９）、制御を終了する。

本発明に係る画像形成装置は、主電源がオンされると第１ＣＰＵ１が不揮発性メモリ４に直ちにアクセスして初期設定等を読み出すことができ、また第１ＣＰＵ１が省電力状態又は第１ＣＰＵ１が動作異常状態となったときでも、第２ＣＰＵ２が不揮発性メモリ４に直接アクセスできるので、不具合を生じさせることなく、２つのＣＰＵで不揮発性メモリ４を共有させることができるようになる。

１ 第１ＣＰＵ
２ 第２ＣＰＵ
３ セレクタ（切換部）
４ ＥＥＰＲＯＭ（不揮発性メモリ）

Claims (1)

1. 画像形成プロセス制御を行う第１ＣＰＵと、通信制御を行う第２ＣＰＵと、第１ＣＰＵ及び第２ＣＰＵで共有する不揮発性メモリと、第１ＣＰＵ及び第２ＣＰＵの一方を前記不揮発性メモリに直接アクセス可能とする切換部とを有し、
   第１ＣＰＵと第２ＣＰＵとの間で通信可能であり、
   通常状態では、第１ＣＰＵが前記不揮発性メモリに直接アクセス可能とされるとともに、第２ＣＰＵは、第１ＣＰＵを介して前記不揮発性メモリにアクセス可能とされ、
   第１ＣＰＵが作動を停止した省電力状態又は第１ＣＰＵが動作異常状態では、前記切換部によって第２ＣＰＵが前記不揮発性メモリに直接アクセス可能とされることを特徴とする画像形成装置。