JP5526220B2 - エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法 - Google Patents

エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法 Download PDF

Info

Publication number
JP5526220B2
JP5526220B2 JP2012502022A JP2012502022A JP5526220B2 JP 5526220 B2 JP5526220 B2 JP 5526220B2 JP 2012502022 A JP2012502022 A JP 2012502022A JP 2012502022 A JP2012502022 A JP 2012502022A JP 5526220 B2 JP5526220 B2 JP 5526220B2
Authority
JP
Japan
Prior art keywords
region
semiconductor layer
terminal
well
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012502022A
Other languages
English (en)
Other versions
JP2012522372A (ja
Inventor
アダム ハル、ブレッド
チャン、チンチェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wolfspeed Inc
Original Assignee
Cree Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cree Inc filed Critical Cree Inc
Publication of JP2012522372A publication Critical patent/JP2012522372A/ja
Application granted granted Critical
Publication of JP5526220B2 publication Critical patent/JP5526220B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

（政府の権利に関する記述）
米国政府は、本発明において、一括払ライセンスおよび米国陸軍研究所によって授与された米国陸軍契約番号Ｗ９１１ＮＦ−０４−２−００２１の条件によって規定されるような妥当な条件で、特許権者が他人にライセンスを与えることを求める権利を、限られた状況で有する。
（発明の分野）
本発明はエレクトロニクスに関し、より詳細には、半導体デバイスおよび関連する構造を製造する方法に関する。
（背景）
大電流を送り、高電圧を保持するために、半導体パワーデバイスが広く使用されている。最新の半導体パワーデバイスは一般に単結晶のシリコン半導体材料から製造されている。広く使用されている１つのパワーデバイスとして、パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）がある。このパワーＭＯＳＦＥＴでは、二酸化シリコンにすることができるが、必ずしもこれに限定されるものではない介在絶縁体により半導体表面から隔離されたゲート電極に制御信号が供給される。バイポーラトランジスタの作動で使用される少数キャリアの注入が存在しない状態で、多数キャリアのトランスポートにより電流の伝導が生じる。パワーＭＯＳＦＥＴは、優れた安全な作動エリアを提供でき、１つのユニットセル構造内に並列にすることができる。
当業者に周知のように、パワーＭＯＳＦＥＴは、横方向構造または縦型構造を含むことができる。横方向構造では、基板の同じ表面にドレインターミナル、ゲートターミナル、およびソースターミナルが存在する。これと対照的に、縦型構造では基板の対向する表面にソースとドレインが位置する。
パワーデバイスにおける最近の開発努力は、パワーデバイス用のシリコンカーバイド（ＳｉＣ）デバイスを使用することの研究にも向けられている。シリコンカーバイドは、シリコンと比較して広いバンドギャップ、より低い誘電率、高いブレークダウン電界強度、高い熱伝導率および高い飽和電子ドリフト速度を有する。これらの特性によって、シリコンカーバイドパワーデバイスは、従来のシリコンをベースとするパワーデバイスよりも高い温度、高いパワーレベル、および／または低い固有オン抵抗で作動することが可能となっている。非特許文献１に、シリコンカーバイドデバイスのシリコンデバイスに対する優位性についての理論的分析が記載されている。本発明の譲受人に譲渡されたパルモア（Ｐａｌｍｏｕｒ）による米国特許の特許文献１には、シリコンカーバイドで製造されたパワーＭＯＳＦＥＴが記載されている。
これまで、文献には、シリコンカーバイドパワーＭＯＳＦＥＴ構造が多数記載されている。例えば、特許文献１、および非特許文献２乃至１３である。
広く使用されているシリコンパワーＭＯＳＦＥＴとして、二重拡散プロセスを使用して製造される二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）がある。図５には、シリコン製の従来のＤＭＯＳＦＥＴ５１０が示されている。図５のデバイスでは、マスク内の共通開口部を通して基板５１２内にｐ−ベース領域５１４およびｎ＋ソース領域５１６が拡散されている。ｐ−ベース領域５１４は、ｎ＋ソース領域５１６よりも深く打ち込まれている。ｐ−ベース領域５１４とｎ＋ソース領域５１６の間の横方向の拡散の差により表面チャンネル領域が形成されている。基板５１２の上には、ゲート酸化膜５１８が設けられ、このゲート酸化膜５１８上にはゲート電極５２０が設けられている。基板５１２の上で、ｎ＋ソース領域５１６の上およびこれら領域の間に、ソースコンタクト５２２が設けられている。基板５１２上の、ソースコンタクト５２２と反対側にはドレインコンタクト５２４が設けられている。非特許文献１５の教科書、特に「パワーＭＯＳＦＥＴ（Ｐｏｗｅｒ ＭＯＳＦＥＴ）」なる名称のついた第７章には、ＤＭＯＳＦＥＴを含むパワーＭＯＳＦＥＴの概略が記載されており、その開示内容を参照により本明細書に援用する。ＤＭＯＳＦＥＴ構造は、シリコンカーバイドでも製造されている。しかしながら、シリコンカーバイド内でのドーパントの拡散が弱いことにより、シリコンカーバイドでＤＭＯＳＦＥＴを製造する際には、他のドーピング技術、例えばイオン注入方法が使用されてきた。したがって、本明細書では、この構造を製造する際に使用される方法にかかわらず、ベースまたはウェル領域、およびこのベースまたはウェル領域内にソース領域を有する図５の構造と類似した構造を示すのに、「ＤＭＯＳＦＥＴ」なる用語を使用する。
米国特許第５，５０６，４２１号「シリコンカーバイドでのパワーＭＯＳＦＥＴ（Ｐｏｗｅｒ ＭＯＳＦＥＴ ｉｎ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）」明細書 米国特許第７，０７４，６４３号「自己整合されたソースおよびウェル領域を有するシリコンカーバイドパワーデバイスおよびその製造方法（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ Ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｏｕｒｃｅ ａｎｄ Ｗｅｌｌ Ｒｅｇｉｏｎｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｏｎ Ｓａｍｅ）」明細書 米国特許第７，３８１，９９２号「自己整合されたソースおよびウェル領域を有するシリコンカーバイドのパワーデバイス（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ Ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｏｕｒｃｅ Ａｎｄ Ｗｅｌｌ Ｒｅｇｉｏｎｓ）」明細書 米国特許第６，６５３，６５９号「シリコンカーバイドインバージョンチャンネルＭＯＳＦＥＴ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ ＭＯＳＦＥＴｓ）」明細書 米国特許第６，９５６，２３８号「短絡したチャンネルを有するシリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび短絡したチャンネルを有するシリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｈａｖｉｎｇ Ａ Ｓｈｏｒｔｉｎｇ Ｃｈａｎｎｅｌ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ Ｈａｖｉｎｇ Ａ Ｓｈｏｒｔｉｎｇ Ｃｈａｎｎｅｌ）」明細書 米国特許出願公開第２００８／０１０５９４９号「ハイパワー絶縁ゲートバイポーラトランジスタ（Ｈｉｇｈ Ｐｏｗｅｒ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ）」明細書
バットナーガー（Ｂｈａｔｎａｇａｒ）他による刊行物、名称「パワーデバイス用の６Ｈ−−ＳｉＣ、３Ｃ−−ＳｉＣおよびＳｉの比較（Ｃｏｍｐａｒｉｓｏｎ ｏｆ ６Ｈ−ＳｉＣ， ３Ｃ−ＳｉＣ ａｎｄ Ｓｉ ｆｏｒ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ）」（エレクトロンデバイスに関するＩＥＥＥトランザクション（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、第４０巻、１９９３年、６４５〜６５５ページ） Ａ．Ｋ．アガーワル（Ａｇａｒｗａｌ）、Ｊ．Ｂ．キャサディ（Ｃａｓａｄｙ）、Ｌ．Ｂ．ローランド（Ｒｏｗｌａｎｄ）、Ｗ．Ｆ．ヴァレク（Ｖａｌｅｋ）、Ｍ．Ｈ．ホワイト（Ｗｈｉｔｅ）、およびＣ．Ｄ．ブラント（Ｂｒａｎｄｔ）著「１．１ｋＶの４Ｈ−−ＳｉＣパワーＵＭＯＳＦＥＴ（１．１ ｋＶ ４Ｈ−−ＳｉＣ Ｐｏｗｅｒ ＵＭＯＳＦＥＴ’ｓ）」（ＩＥＥＥエレクトロンデバイスレターズ（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、第１８巻、第１２号、５８６〜５８８ページ、１９９７年１２月） Ａ．Ｋ．アガーワル（Ａｇａｒｗａｌ）、Ｊ．Ｂ．キャサディ（Ｃａｓａｄｙ）、Ｌ．Ｂ．ローランド（Ｒｏｗｌａｎｄ）、Ｗ．Ｆ．ヴァレク（Ｖａｌｅｋ）、およびＣ．Ｄ．ブラント（Ｂｒａｎｄｔ）著「１４００Ｖの４Ｈ−−ＳｉＣパワーＭＯＳＦＥＴ（１４００ Ｖ ４Ｈ−−ＳｉＣ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ）」（マテリアルズサイエンスフォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）第２６４〜２６８巻、９８９〜９９２ページ、１９９８年） Ｊ．タン（Ｔａｎ）、Ｊ．Ａ．クーパー（Ｃｏｏｐｅｒ），Ｊｒ、およびＭ．Ｒ．メロック（Ｍｅｌｌｏｃｈ）著「４Ｈ−−ＳｉＣでの高電圧アキュムレータ層のＵＭＯＳＦＥＴ（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ａｃｃｕｍｕｌａｔｉｏｎ−Ｌａｙｅｒ ＵＭＯＳＦＥＴｓ ｉｎ ４Ｈ−−ＳｉＣ）」、ＩＥＥＥエレクトロンデバイスレターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、第１９巻、第１２号、４８７〜４８９ページ、１９９８年１２月） Ｊ．Ｎ．シェノイ（Ｓｈｅｎｏｙ）、Ｊ．Ａ．クーパー（Ｃｏｏｐｅｒ）、およびＭ．Ｒ．メロック（Ｍｅｌｌｏｃｈ）著「６Ｈ−−ＳｉＣでの高電圧ダブル注入パワーＭＯＳＦＥＴ（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｄｏｕｂｌｅ−Ｉｍｐｌａｎｔｅｄ Ｐｏｗｅｒ ＭＯＳＦＥＴ’ｓ ｉｎ ６Ｈ−ＳｉＣ）」、ＩＥＥＥエレクトロンデバイスレターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、第１８巻、第３号、９３〜９５ページ、１９９７年３月） Ｊ．Ｂ．キャサディ（Ｃａｓａｄｙ）、Ａ．Ｋ．アガーワル（Ａｇａｒｗａｌ）、Ｌ．Ｂ．ローランド（Ｒｏｗｌａｎｄ）、Ｗ．Ｆ．ヴァレク（Ｖａｌｅｋ）、およびＣ．Ｄ．ブラント（Ｂｒａｎｄｔ）著「９００ＶのＤＭＯＳおよび１１００ＶのＵＭＯＳ ４Ｈ−−ＳｉＣパワーＦＥＴ（９００ Ｖ ＤＭＯＳ ａｎｄ １１００ Ｖ ＵＭＯＳ ４Ｈ−−ＳｉＣ Ｐｏｗｅｒ ＦＥＴｓ）」（ＩＥＥＥデバイス研究会議（ＩＥＥＥ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ）、フォートコリンズ、コロラド州、１９９７年６月２３〜２５日） Ｒ．ショーナー（Ｓｃｈｏｒｎｅｒ）、Ｐ．フレデリックス（Ｆｒｉｅｄｒｉｃｈｓ）、Ｄ．ピーター（Ｐｅｔｅｒｓ）、Ｈ．ミットレーナー（Ｍｉｔｌｅｈｎｅｒ）、Ｂ．ヴァイス（Ｗｅｉｓ）、およびＤ．ステファニー（Ｓｔｅｐｈａｎｉ）著「１８００Ｖまでのブロッキング能力を有する６Ｈ−−ＳｉＣでの頑丈なパワーＭＯＳＦＥＴ（Ｒｕｇｇｅｄ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ ｉｎ ６Ｈ−ＳｉＣ ｗｉｔｈ Ｂｌｏｃｋｉｎｇ Ｃａｐａｂｉｌｉｔｙ ｕｐ ｔｏ １８００ Ｖ）」（マテリアルサイエンスフォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、第３３８〜３４２巻、１２９５〜１２９８ページ、２０００年） Ｖ．Ｒ．ヴァシュリア（Ｖａｔｈｕｌｙａ）およびＭ．Ｈ．ホワイト（Ｗｈｉｔｅ）著「パワーＤＩＭＯＳ構造のためのポリタイプの適性を判断するための、注入されたＳｉＣ上のチャンネル移動度の特性化（Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｏｎ Ｉｍｐｌａｎｔｅｄ ＳｉＣ ｔｏ ｄｅｔｅｒｍｉｎｅ Ｐｏｌｙｔｙｐｅ ｓｕｉｔａｂｉｌｉｔｙ ｆｏｒ ｔｈｅ Ｐｏｗｅｒ ＤＩＭＯＳ ｓｔｒｕｃｔｕｒｅ）」（電子材料会議（Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ Ｃｏｎｆｅｒｅｎｃｅ）、サンタバーバラ、カリフォルニア州、１９９９年６月３０日〜７月２日） Ａ．Ｖ．スヴォロフ（Ｓｕｖｏｒｏｖ）、Ｌ．Ａ．リプキン（Ｌｉｐｋｉｎ）、Ｇ．Ｍ．ジョンソン（Ｊｏｈｎｓｏｎ）、Ｒ．シン（Ｓｉｎｇｈ）、およびＪ．Ｗ．パルモア（Ｐａｌｍｏｕｒ）著「パワーＤＭＯＳＦＥＴのための注入拡散された４Ｈ−−ＳｉＣの自己整合構造（４Ｈ−−ＳｉＣ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｉｍｐｌａｎｔ−Ｄｉｆｆｕｓｅｄ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｐｏｗｅｒ ＤＭＯＳＦＥＴｓ）」、マテリアルサイエンスフォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、第３３８〜３４２巻、１２７５〜１２７８ページ、２０００年） Ｐ．Ｍ．シェノイ（Ｓｈｅｎｏｙ）およびＰ．Ｊ．ヴァリガ（Ｂａｌｉｇａ）著、「プレーナーの６Ｈ−−ＳｉＣ ＡＣＣＵＦＥＴ：新しい高電圧パワーＭＯＳＦＥＴ構造（Ｔｈｅ Ｐｌａｎａｒ ６Ｈ−ＳｉＣ ＡＣＣＵＦＥＴ： Ａ Ｎｅｗ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅ）」（ＩＥＥＥエレクトロンデバイスレターズ（ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）第１８巻、第１２号、５８９〜５９１ページ、１９９７年１２月） ランビエール シン（Ｒａｎｂｉｒ Ｓｉｎｇｈ）、セイ−ヒュン−リュー（Ｓｅｉ−Ｈｙｕｎｇ Ｒｙｕ）、およびジョン Ｗ．パルマー（Ｊｏｈｎ Ｗ．Ｐａｌｍｏｕｒ）著「高温度、大電流、４Ｈ−−ＳｉＣアキュＤＭＯＳＦＥＴ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ， Ｈｉｇｈ Ｃｕｒｒｅｎｔ， ４Ｈ−ＳｉＣ Ａｃｃｕ−ＤＭＯＳＦＥＴ）」（マテリアルサイエンスフォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、第３３８〜３４２巻、１２７１〜１２７４ページ、２０００年） Ｙ．ワン（Ｗａｎｇ）、Ｃ．ヴァイツェル（Ｗｅｉｔｚｅｌ）、およびＭ．バットナガー（Ｂｈａｔｎａｇａｒ）著「アキュムレーションモードのＳｉＣパワーＭＯＳＦＥＴの設計問題（Ａｃｃｕｍｕｌａｔｉｏｎ−Ｍｏｄｅ ＳｉＣ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｄｅｓｉｇｎ Ｉｓｓｕｅｓ）」（マテリアルサイエンスフォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）、第３３８〜３４２巻、１２８７〜１２９０ページ、２０００年） Ａ．Ｋ．アガーワル（Ａｇａｒｗａｌ）、Ｎ．Ｓ．サックス（Ｓａｋｓ）、Ｓ．Ｓ．マーニ（Ｍａｎｉ）、Ｖ．Ｓ．ヘッジ（Ｈｅｇｄｅ）、およびＰ．Ａ．サンガー（Ｓａｎｇｅｒ）著「ラテラルＲＥＳＵＲＦ、６Ｈ−−ＳｉＣＭＯＳＦＥＴの研究（Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ ＲＥＳＵＲＦ， ６Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ）」（マテリアルサイエンスフォーラム（Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ）第３３８〜３４２巻、１３０７〜１３１０ページ、２０００年） シェノイ（Ｓｈｅｎｏｙ）他著「６Ｈ−−ＳｉＣでの高電圧二重注入パワーＭＯＳＦＥＴ（Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｄｏｕｂｌｅ−Ｉｍｐｌａｎｔｅｄ Ｐｏｗｅｒ ＭＯＳＦＥＴ’ｓ ｉｎ ６Ｈ−ＳｉＣ）」ＩＥＥＥエレクトロンデバイスレターズ（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）、第１８巻、第３号、１９９７年３月、９３〜９５ページ） Ｂ．Ｊ．バリガ（Ｂａｌｉｇａ）著「パワー半導体デバイス（Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）」ＰＷＳ出版社（ＰＷＳ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ）、１９９６年
シリコンカーバイドの潜在的な利点にかかわらず、パワーＭＯＳＦＥＴを含むパワーデバイスをシリコンカーバイドで製造することは、困難となる場合がある。例えば上記のように、ＤＭＯＳＦＥＴは、ｐ−ベース領域をｎ＋ソースよりも深く打ち込む二重拡散プロセスを使用して、シリコン内に一般に製造される。残念なことに、シリコンカーバイドでは、従来のｐタイプおよびｎタイプのドーパントの拡散係数は、シリコンと比較して小さいので、許容できる拡散時間および温度を使用してｐ−ベース領域およびｎ＋ソース領域を必要な深さにすることが困難となる場合がある。ｐ−ベースおよびｎ＋ソースを注入するのに、イオン注入法を使用してもよい。例えば非特許文献１４を参考されたい。
（概要）
本発明の一部の実施形態によれば、半導体デバイスを形成する方法は、第１の導電タイプの半導体層内に前記第１の導電タイプのターミナル領域を形成するステップと、前記半導体層内に第２の導電タイプのウェル領域を形成するステップとを含むことができる。前記ウェル領域は、前記半導体層内の前記ターミナル領域の少なくとも一部に隣接してよく、前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深くすることができ、前記第１と第２の導電タイプとは異なっていてもよい。前記半導体層上にエピタキシャル半導体層を形成してよく、前記ターミナル領域と電気的な接触を設けている、前記第１の導電タイプのターミナルコンタクト領域を前記エピタキシャル半導体層内に形成してよい。さらに、前記ターミナルコンタクト領域上にオーミックコンタクトを形成してよい。
前記ターミナル領域と前記ウェル領域の外周部との間の、前記半導体層の表面に隣接する前記ウェル領域の部分がチャンネルを定めており、前記エピタキシャル半導体層上に、前記チャンネルと反対側に、ゲート絶縁層を形成してよく、前記ゲート絶縁層の上に、前記チャンネルと反対側に、ゲート電極を形成してよい。前記エピタキシャル半導体層を形成した後に、前記ターミナルコンタクト領域の中心部および前記ターミナル領域の中心部を通して、前記第２の導電タイプのウェルコンタクト領域を、前記ウェル領域との電気的な接触を設けるように、形成してよい。前記オーミックコンタクトは、前記ターミナルコンタクト領域および前記ウェルコンタクト領域の上の第１の金属層と、前記第１の金属層の部分の上の、前記ウェルコンタクト領域と反対側の第２の金属層と、前記第１の金属層の部分の上の、前記ターミナルコンタクト領域と反対側の、前記第２の金属層を囲むシリコン層とを含むことができる。
前記エピタキシャル半導体層は、エピタキシャルシリコンカーバイド層を含むことができ、前記エピタキシャルシリコンカーバイド層は、約１２００オングストローム（１２０ナノメータ）から約１８００オングストローム（１８０ナノメータ）の範囲内の厚さを有することができる。さらに、前記第１の導電タイプをｎタイプとし、前記第２の導電タイプをｐタイプとしてよい。
前記エピタキシャル半導体層を形成するステップは、第１のドーパント濃度で前記第１の導電タイプを有する前記エピタキシャル半導体層を形成するステップを含むことができ、前記ターミナルコンタクト領域を形成するステップは、第２のドーパント濃度で前記第１の導電タイプを有する前記ターミナルコンタクト領域を形成するステップを含むことができ、前記第２のドーパント濃度は、前記第１のドーパント濃度よりも、少なくとも２桁高くし得る。前記ターミナルコンタクト領域の外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから後退させることができる。より詳細には、前記ターミナルコンタクト領域の外側エッジを、前記ターミナル領域の外側エッジから少なくとも約０．１マイクロメータだけ後退させることができる。
本発明の別の実施形態によれば、半導体デバイスは、第１の導電タイプの半導体層と、前記半導体層内の、第１の導電タイプのターミナル領域と、前記半導体層内の、第２の導電タイプのウェル領域とを備えることができる。前記ウェル領域は、前記半導体層内の前記ターミナル領域の少なくとも一部に隣接でき、前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深くでき、前記第１と第２の導電タイプとは異なってよい。前記ターミナル領域および前記ウェル領域を含む前記半導体層上にエピタキシャル半導体層を設けることができ、前記エピタキシャル半導体層は、内部に前記第１の導電タイプのターミナルコンタクト領域を含むことができ、前記ターミナルコンタクト領域は、前記ターミナル領域との電気的な接触を設けることができる。さらに、前記ターミナルコンタクト領域上にオーミックコンタクトを設けることができる。
前記ターミナルコンタクト領域の外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから後退させることができる。より詳細には、前記ターミナルコンタクト領域の外側エッジを、前記ターミナル領域の外側エッジから少なくとも約０．１マイクロメータだけ後退させることができる。前記ターミナル領域と前記ウェル領域の外周部との間の、前記半導体層の表面に隣接する前記ウェル領域の部分がチャンネルを定めることができ、前記エピタキシャル半導体層上に、前記チャンネルと反対側に、ゲート絶縁層を設けてもよく、前記ゲート絶縁層の上に、前記チャンネルと反対側に、ゲート電極を設けてもよい。
前記ターミナルコンタクト領域の中心部および前記ターミナル領域の中心部を通して、前記第２の導電タイプのウェルコンタクト領域を、前記ウェル領域との電気的な接触を提供するように、設けることができる。さらに、前記オーミックコンタクトは、前記ターミナルコンタクト領域および前記ウェルコンタクト領域の上の第１の金属層と、前記第１の金属層の部分の上の、前記ウェルコンタクト領域と反対側の第２の金属層と、前記第１の金属層の部分の上の、前記ターミナルコンタクト領域と反対側の、前記第２の金属層を囲むシリコン層とを含むことができる。
前記エピタキシャル半導体層は、エピタキシャルシリコンカーバイド層を含むことができ、このエピタキシャルシリコンカーバイド層は、約１２００オングストローム（１２０ナノメータ）から約１８００オングストローム（１８０ナノメータ）の範囲内の厚さを有することができる。前記第１の導電タイプをｎタイプとし、前記第２の導電タイプをｐタイプとすることができる。前記エピタキシャル半導体層の前記ウェル領域の外側の部分は、第１のドーパント濃度での前記第１の導電タイプを有し、前記ターミナルコンタクト領域は、第２のドーパント濃度での前記第１の導電タイプを有し、前記第２のドーパント濃度は、前記第１のドーパント濃度よりも、少なくとも２桁高くすることができる。
本発明のさらに別の実施形態によれば、半導体デバイスを形成する方法は、第１の導電タイプの半導体層内に上記第１の導電タイプのターミナル領域を形成するステップと、前記半導体層内に第２の導電タイプのウェル領域を形成するステップとを含むことができる。前記ウェル領域は、前記半導体層内の前記ターミナル領域の少なくとも一部に隣接してよく、前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深くすることができ、前記第１と第２の導電タイプは異なっていてよい。前記ターミナル領域および前記ウェル領域を含む前記半導体層上にエピタキシャル半導体層を形成でき、前記エピタキシャル半導体層は、内部に前記第１の導電タイプのターミナルコンタクト領域を含み、前記ターミナルコンタクト領域は、前記ターミナル領域との電気的な接触を設けることができる。さらに、前記ターミナルコンタクト領域上にオーミックコンタクトを形成してよい。
前記ターミナルコンタクト領域の外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから後退させることができる。より詳細には、前記ターミナルコンタクト領域の外側エッジを、前記ターミナル領域の外側エッジから少なくとも約０．１マイクロメータだけ後退させることができる。
前記ターミナル領域と前記ウェル領域の外周部との間の、前記半導体層の表面に隣接する前記ウェル領域の部分がチャンネルを定めることができ、前記エピタキシャル半導体層上に、前記チャンネルと反対側に、ゲート絶縁層を形成でき、前記ゲート絶縁層の上に、前記チャンネルと反対側に、ゲート電極を形成できる。前記オーミックコンタクトは、前記ターミナルコンタクト領域の上の金属層を含むことができる。前記ターミナルコンタクト領域の中心部および前記ターミナル領域の中心部を通して、前記第２の導電タイプのウェルコンタクト領域を、前記ウェル領域との電気的な接触を設けるよう、形成できる。前記エピタキシャル半導体層は、エピタキシャルシリコンカーバイド層を含むことができ、このエピタキシャルシリコンカーバイド層は、約１２００オングストローム（１２０ナノメータ）から約１８００オングストローム（１８０ナノメータ）の範囲内の厚さを有することができる。
本発明のさらに別の実施形態によれば、半導体デバイスを形成する方法は、第１の導電タイプの半導体層を設けるステップを含むことができる。前記半導体層は、この半導体層内に第１の導電タイプのターミナル領域およびこの半導体層内に第２の導電タイプのウェル領域を含むことができ、前記ウェル領域は、前記半導体層内の前記ターミナル領域の少なくとも一部に隣接し得る。前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深くでき、前記第１と第２の導電タイプは異なっていてよい。前記半導体層上にエピタキシャル半導体層を形成でき、前記エピタキシャル層を通して前記第１の導電タイプのターミナルコンタクト領域を、前記ターミナル領域との電気的な接触を設けるよう、形成してよい。さらに、前記ターミナルコンタクト領域上にオーミックコンタクトを形成できる。
前記ターミナル領域と前記ウェル領域の外周部との間の、前記半導体層の表面に隣接する前記ウェル領域の部分がチャンネルを定めることができ、前記エピタキシャル半導体層上に、前記チャンネルと反対側に、ゲート絶縁層を形成でき、前記ゲート絶縁層の上に、前記チャンネルと反対側に、ゲート電極を形成できる。さらに、前記エピタキシャル半導体層は、エピタキシャルシリコンカーバイド層を含むことができる。
前記エピタキシャル半導体層を形成するステップは、第１のドーパント濃度で前記第１の導電タイプを有する前記エピタキシャル半導体層を形成するステップを含むことができ、前記ターミナルコンタクト領域を形成するステップは、第２のドーパント濃度で前記第１の導電タイプを有する前記ターミナルコンタクト領域を形成するステップを含むことができ、前記第２のドーパント濃度は、前記第１のドーパント濃度よりも、少なくとも２桁高くできる。前記ターミナルコンタクト領域の外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから後退させることができる。
本発明の一部の実施形態に係る、半導体デバイスを形成する作業を示す断面図。 図１Ａの断面が切断線１−１’に沿ったものとなるような、図１Ａに対応する平面図。 本発明の一部の実施形態に係る、半導体デバイスを形成する作業を示す断面図。 本発明の一部の実施形態に係る、半導体デバイスを形成する作業を示す断面図。 図３Ａの断面が切断線３−３’に沿ったものとなるような、図３Ａに対応する平面図。 本発明の一部の実施形態に係る、半導体デバイスを形成する作業を示す断面図。 図４Ａの断面が切断線４−４’に沿ったものとなるような、図４Ａに対応する平面図。 図４Ａおよび４Ｂのオーミックコンタクトの拡大断面図。 従来のＤＭＯＳＦＥＴの断面図。
（詳細な説明）
さまざまな実施形態を示す添付図面を参照して、本発明についてさらに完全に説明する。しかしながら、本発明は、多くの異なる形式で実施することが可能であり、ここに提示されている実施例に限定されると解釈されるべきではない。むしろ、これらの実施例はこの開示が十分でかつ完全となり、本発明の範囲を当業者に完全に伝達するために提供されている。図中において、大きさ、および層や領域の相対的な大きさは、明確にするために強調されていることがある。全体を通して同じ構成要素には同じ番号が付けられている。
ここで使用されている用語は特定の実施例を説明する目的にのみ使用されており、本発明を制限することを意図していない。ここで使用されているように、単数形の「１つ」（ａ、ａｎ）および「その」（ｔｈｅ）は、文脈により明確に表れていない限り、複数形も同様に含むことを意図している。さらに、「備えている」（ｃｏｍｐｒｉｓｉｎｇ）、「含んでいる」（ｉｎｃｌｕｄｉｎｇ）、「有している」（ｈａｖｉｎｇ）、およびこれらの変形の用語は、本明細書で使用される場合、言及されている機能、ステップ、操作、構成要素、および／または構成部品が存在することを示しているが、１つまたは複数のその他の機能、ステップ、操作、構成要素、構成部品、および／またはそれらのグループの存在または付加を除外するものではない事は理解されよう。対照的に、「のみからなる」（ｃｏｎｓｉｓｔｉｎｇ ｏｆ）の用語は、本明細書で使用される場合、言及されている機能、ステップ、操作、構成要素、および／または構成部品を特定し、かつ、その他の機能、ステップ、操作、構成要素、および／または構成部品を除外する。
層、領域、または基板のようなある構成要素が他の構成要素の「上（ｏｎ）」にあるとき、これはその他の構成要素の上に直接載っていることも可能であるし、または間に介在する構成要素があってもかまわないことは理解されよう。さらに、「下に（ｂｅｎｅａｔｈ）」あるいは「上に横たわっている（ｏｖｅｒｌｉｅｓ）」のような相対的な用語は、ある層あるいは領域の、別の層あるいは領域に対する、図に示されているような基板あるいは下地層との相対的な関係を記述している場合がある。これらの用語は、図に示されている方向に加えて、デバイスの異なる方向をも包含する意図があると理解されよう。最後に、「直接に（ｄｉｒｅｃｔｌｙ）」の用語は、介在する構成要素が存在しないことを意味する。ここで使用されているように、用語「および／または（ａｎｄ／ｏｒ）」は、関連して列挙されている１つまたは複数の項目のいずれかおよび全ての組み合わせを含み、「／」と簡略されることがある。
ここでは種々の構成要素、構成部品、領域、層、および／または部分を記述するために第１、第２などの用語が使用されているが、これらの構成要素、構成部品、領域、層、および／または部分はこれらの用語で制限されるべきではないことは理解されよう。これらの用語は、１つの構成要素、構成部品、領域、層、または部分を、他の領域、層、または部分から区別するためにのみ使用されている。したがって、以下で議論されている第１の構成要素、構成部品、領域、層、または部分は、本発明の教示から逸脱することなく、第２の構成要素、構成部品、領域、層、または部分と呼ぶことが可能である。
本発明の理想化された実施形態の略図である断面図および／または他の図を参照して、本発明の実施形態についてここで説明する。このように、例えば製造技術および／または許容誤差の結果としての図の形状からのずれを予想すべきである。したがって、本発明の実施形態は、ここに示された領域の特定形状だけに限定されるものとみなすべきでなく、例えば製造の結果生じる形状のずれも含むべきものである。例えば、四角形として示されるかまたは記述される領域は、通常の製造公差によって、丸くなるか、または曲がった特徴を一般に有する。したがって、図に示された領域は、もともと略図であり、それらの形状は、デバイスの領域の精密な形状を示す意図ではなく、ここに特に明記しない限り、本発明の範囲を限定する意図ではない。
ここで異なるように定義されない限り、ここで使用される（技術用語および科学用語を含む）すべての用語は、本発明が属する技術の通常の技量を有する者によって共通して理解される意味と同じ意味を有する。共通して使用される辞書に定義されているような用語は、対応する技術および本明細書の文脈における意味と一貫性のある意味を有するものと解釈すべきであり、特にここで明示的に定義しない限り、理想化されたか、または過度に形式的な意味で解釈すべきでない。
図４Ａは、本発明の一部の実施形態に係るＤＭＯＳＦＥＴ（二重拡散金属酸化膜半導体電界効果トランジスタ）を示す断面図であり、図４Ｂは、図４Ａの断面図が図４Ｂの切断線４−４’に沿ったものとなるような平面図である。図示するように、図４Ａおよび４ＢのＤＭＯＳＦＥＴは、第１の導電タイプ（例えばｎタイプの導電性）を有する半導体層１０１（例えば、シリコンカーバイド層および／または基板）と、対向する表面１０３および１０５を含むことができる。半導体層１０１の表面１０３の上／内部に、第１の導電タイプのソース／ドレインターミナル領域１０７を形成してもよく、第２の導電タイプ（例えばｐタイプの導電性）のウェル領域１０９を、ウェル領域１０９が半導体層１０１の表面１０３においてソース／ドレインターミナル領域１０７をそれぞれ囲むように、半導体層１０１の表面１０３の上／内部に、形成してもよい。図示するように、半導体層１０１内へのウェル領域１０９の深さを、半導体層１０１内へのソース／ドレインターミナル領域１０７の深さよりも深くしてもよく、第１の導電タイプと第２の導電タイプとは異なっている。例えば層１０１内へのソース／ドレインターミナル領域１０７の深さを、約２０００オングストローム（２００ナノメータ）またはそれ以下としてよい。
ソース／ドレインターミナル領域１０７とウェル領域１０９とを含む半導体層１０１の表面１０３上にエピタキシャル半導体層１１１（例えばエピタキシャルシリコンカーバイド層）を設けてもよい。さらに、エピタキシャル半導体層１１１は、この層を貫通する第１の導電タイプのソース／ドレインターミナルコンタクト領域１１５を含んでもよく、ターミナルコンタクト領域１１５は、ソース／ドレインターミナル領域１０７と電気的な接触を提供することができる。ソース／ドレインターミナル領域１０７の周辺にて、ソース／ドレインターミナル領域１０７の外側エッジからターミナルコンタクト領域１１５の外側エッジを後退させてもよい。さらに、ターミナルコンタクト領域１１５の上にオーミックコンタクト１１７（例えば金属コンタクト）を設けてもよく、エピタキシャル半導体層１１１の上にゲート絶縁層１１９（例えばシリコン酸化膜）を設けてもよく、ゲート絶縁層１１９の上にゲート電極１２１（例えば縮退的にドープされたポリシリコンゲート電極）を設けてもよい。したがって、半導体層１０１の表面１０３に隣接するウェル領域１０９の、ソース／ドレインターミナル領域１０７とウェル領域１０９の外周の間の部分が、ＤＭＯＳＦＥＴデバイスのチャンネルを構成することができる。
図４Ａおよび４Ｂにさらに示されるように、層１０１の両側にあるオーミックコンタクト１１７と１２３との間に電流が流れるように縦型トランジスタ構造を定めるよう、半導体層１０１の表面１０５上にオーミックコンタクト１２３を設けてもよい。さらに、オーミックコンタクト１１７とウェル領域１０９との間に電気的な接触を提供するように、ターミナルコンタクト領域１１５の中心部とソース／ドレインターミナル領域１０７の中心部とを貫通して、第２の導電タイプのウェルコンタクト領域１２５を設けてもよい。したがって、オーミックコンタクト１１７が、反対の導電タイプの、ターミナルコンタクト領域１１５とウェルコンタクト領域１２５とのオーミック接触を提供するように構成してよい。
図４Ｃに示されるように、例えばオーミックコンタクト１１７は、第１の導電タイプのターミナルコンタクト領域１１５の部分の上、および第２の導電タイプのウェルコンタクト領域１２５の上に、金属層１１７ａ（例えばニッケル層）を含むことができる。ｎタイプのターミナルコンタクト領域１１５については、ターミナルコンタクト領域１１５と反対側の、金属層１１７ａの部分の上に、半導体層１１７ｂ（例えばシリコン層）を設けてもよい。ｐタイプのウェルコンタクト領域１２５については、金属層１１７ａおよび１１７ｃが異なる金属を備えるように、ウェル領域１２５と反対側の、金属層１１７ａの部分の上に、金属層１１７ｃ（例えばアルミ層）を設けてもよい。図４Ｃのオーミックコンタクト構造が例として設けられているが、本発明の他の実施形態においては、別のオーミックコンタクト合金部および／または構造を使用してもよい。
図４Ａおよび４ＢのＤＭＯＳＦＥＴでは、ターミナル領域１０７とウェル領域１０９の外周部との間の半導体層１０１の表面１０３に隣接するウェル領域１０９の部分によって、ゲート電極１２１によって導電度を制御できるチャンネルを定めることができる。したがって、ＤＭＯＳＦＥＴがオン状態になると、ターミナルコンタクト領域１１５、ターミナル領域１０７、ウェル領域１０９のチャンネル、エピタキシャル半導体層１１１、および層１０１を通って、オーミックコンタクト１１７と１２３との間で電流が流れることができる。エピタキシャル半導体層１１１は、エピタキシャル半導体層１１１が第１の導電タイプである場合でも、ＤＭＯＳＦＥＴがターンオフされたとき（例えばゲート電極１２１にゼロ電圧ゲートバイアスが印加されたとき）、ウェル領域１０９に隣接するその部分が完全にキャリアの空乏状態となり得るよう、十分薄くできる。とりわけ、ゲート電極１２１から生じる電界がない場合に、ウェル領域１０９に隣接する（第１の導電タイプの）エピタキシャル半導体層１１１の部分が空乏状態となるよう、第２の導電タイプのウェル領域１０９のドーパント濃度を十分高くすることができる。したがって、エピタキシャル半導体層１１１は、これに隣接するウェル領域１０９の部分からキャリア（例えば電子）の流れを隔離する比較的高品位の導電チャンネルを提供することができる。
図４Ａにさらに示されるように、半導体層１０１の表面１０３に対して平行な方向に、ターミナル領域１０７の外側エッジからターミナルコンタクト領域１１５の外側エッジを後退させてもよい。これにより、デバイスがターンオフされるときに、チャンネルのまわり／チャンネルを通るブレークダウンの可能性を低くすることができる。ターミナルコンタクト領域１１５の外側エッジはターミナル領域１０７の外側エッジから少なくとも約０．１マイクロメータ後退させることができ、特に、ターミナル領域１０７の外側エッジに対するターミナルコンタクト領域１１５の外側エッジの後退を少なくとも約０．２マイクロメータ、さらにとりわけ少なくとも約０．４マイクロメータとしてよい。例えば、ターミナルコンタクト領域１１５の外側エッジをターミナル領域の外側エッジに対して約０．４マイクロメータから約０．５マイクロメータの範囲内で後退させることができる。
層１０１をｎタイプの導電性のシリコンカーバイド（ＳｉＣ）層および／または基板とし、エピタキシャル半導体層１１１をｎタイプの導電性のエピタキシャルシリコンカーバイド層としてよい。とりわけ、エピタキシャル半導体層１１１を約１２００オングストローム（１２０ナノメータ）から約１８００オングストローム（１８０ナノメータ）の範囲内の厚さ、さらにとりわけ、約１４００オングストローム（１４０ナノメータ）から約１６００オングストローム（１６０ナノメータ）の範囲内の厚さのエピタキシャルシリコンカーバイド層とすることができる。例えばエピタキシャル半導体層１１１を約１５００オングストローム（１５０ナノメータ）の厚さを有するエピタキシャルシリコンカーバイド層とすることができる。ここで用いられるように、エピタキシャルなる用語は、その上にエピタキシャル層が形成される、下に横たわっている半導体層／基板の結晶格子構造と実質的に適合した結晶格子構造を有する、実質的に単結晶の結晶半導体層を意味する。
本発明の一部の実施例によれば、層１０１をシリコンカーバイド層および／または基板とし、エピタキシャル半導体層１１１をシリコンカーバイド層とし、（ソース／ドレインターミナル領域１０７、ターミナルコンタクト領域１１５、層１０１、およびエピタキシャル層１１１の）第１の導電タイプをｎタイプとし、（ウェル領域１０９およびウェルコンタクト領域１２５の）第２の導電タイプをｐタイプとしてよい。したがって、図４Ａおよび４ＢのＤＭＯＳＦＥＴをシリコンカーバイドのｎチャンネルＤＭＯＳＦＥＴとしてよい。さらに、ウェル領域１０９の外側のエピタキシャル半導体層１１１の部分は、第１のドーパント濃度の第１の導電タイプ（例えばｎタイプ）を有することができ、エピタキシャル層１１１を貫通するターミナルコンタクト領域１１５は、第２のドーパント濃度の第１の導電タイプ（例えばｎタイプ）を有することができ、この場合、第２のドーパント濃度は、第１のドーパント濃度よりも少なくとも２桁高くすることができる。
ｎチャンネルデバイスでは、ソース／ドレインターミナル領域１０７、ターミナルコンタクト領域１１５、層１０１、およびエピタキシャル半導体層１１１を、周期律表のＶ列（Ｃｏｌｕｍｎ Ｖ）からのｎタイプの元素（例えば窒素、リンなど）でドープしてよく、ウェル領域１０９およびウェルコンタクト領域１２５を周期律表のＩＩＩ列（Ｃｏｌｕｍｎ ＩＩＩ）からのｐタイプの元素（例えばホウ素、アルミなど）でドープしてよい。さらに、ソース／ドレインターミナル領域１０７とウェル領域１０９の下方エッジの間に、第２の導電タイプ（例えばｐタイプ）の随意の高濃度にドープされた領域１２９を設けてもよい。高濃度にドープされた領域１２９のドーパント濃度は、ウェル領域１０９のドーパント濃度よりもかなり高く（例えば少なくとも２桁高い濃度）にすることができる。同様に、ウェルコンタクト領域１２５のドーパント濃度をウェル領域１０９のドーパント濃度よりもかなり高く（例えば少なくとも２桁高い濃度）にしてよい。さらに、ターミナルコンタクト領域１１５のドーパント濃度を、（コンタクト領域１２５および１１７の外部の）ソース／ドレインターミナル領域１０７および／またはエピタキシャル半導体層１１１のドーパント濃度よりもかなり高く（例えば少なくとも２桁高い濃度）にしてよい。例えば、ウェル領域１０９から離間したエピタキシャル半導体層１１１の部分は約１×１０１７ｃｍ−３以下（例えば約３×１０１６ｃｍ−３）のドーパント濃度を有することができ、（エピタキシャル半導体層１１１を貫通する）ターミナルコンタクト領域１１５は、約１×１０１９ｃｍ−３以上のドーパント濃度を有することができる。さらに、ウェル領域１０９から離間したエピタキシャル半導体層１１１の部分は、半導体層１０１のドーパント濃度よりも高いドーパント濃度を有することができる。例えばエピタキシャル半導体層１１１は、半導体層１０１のドーパント濃度の少なくとも約５倍の高さのドーパント濃度、とりわけ、半導体層１０１のドーパント濃度よりも少なくとも約１桁高いドーパント濃度を有することができる。
図４Ａに示されるように、ターミナルコンタクト領域１１５およびウェルコンタクト領域１２５は、エピタキシャル半導体層１１１を越え、層１０１のウェル領域１０９および／またはソース／ドレインターミナル領域１０７の中に伸びていてもよい。点線により、ターミナルコンタクト領域１１５およびウェルコンタクト領域１２５の、エピタキシャル半導体層１１１内および層１０１のウェル領域１０９および／またはソース／ドレインターミナル領域１０７内の部分が示されている。
次に、図１Ａ、２、３Ａ、および４Ａの断面によって、さらに図１Ｂ、３Ｂ、および４Ｂの対応する平面図によって、本発明の一部の実施形態に係るシリコンカーバイドＤＭＯＳＦＥＴのような半導体デバイスを形成する作業について説明する。図１Ａおよび１Ｂに示されるように、第１の導電タイプ（例えばｎタイプ）のソース／ドレインターミナル領域１０７、第２ドレインタイプ（例えばｐタイプ）の埋設領域１２９、および第２の導電タイプ（例えばｐタイプ）のウェル領域１０９を、第１の導電タイプ（例えばｎタイプ）の単結晶半導体層１０１（例えばシリコンカーバイド層および／または基板）の表面１０３内に注入することができる。とりわけ、逆の導電タイプのソース／ドレインターミナル領域１０７および埋設領域１２９に注入を行うために、表面１０３の部分を選択的に露出させるのに、ソース／ドレイン注入マスクを使用できる。例えばこのソース／ドレイン注入マスクは、ソース／ドレインターミナル領域１０７を形成すべき部分を除いた表面１０３のすべての部分を覆うことができる。例えば、係るソース／ドレイン注入マスクは、１０７と表示された部分を露出させながら、１０３および１０９と表示された図１Ｂの部分を覆うことになる。例えばウェル領域１０９の外側の半導体層１０１の部分は、約１×１０１６ｃｍ−３未満、特に、約５×１０１５ｃｍ−３未満、さらにとりわけ、約５×１０１４ｃｍ−３未満のドーパント濃度を有することができる。
同じ注入マスクを使用し、ターミナル領域１０７および埋設領域１２９の異なる深さに注入を行うのに、異なる注入エネルギーを使用できる。例えばリュウ（Ｒｙｕ）に付与された米国特許の特許文献２には、ｎタイプのソース領域とｐタイプの埋設領域とを形成することが記載されている。注入することについては、さらに、非特許文献１４に論じられている。上記参考文献の開示内容全体を、参照により、ここに援用する。
ソース／ドレインターミナル領域１０７および埋設領域１２９を形成した後に、（第２のフォトリソグラフィパターニングを必要としない）時間エッチングをソース／ドレイン注入マスクに施し、前もってソース／ドレインターミナル領域のために定めていた開口部を広くすることができる。これにより、結果としてのウェル注入マスクは、１０７および１０９と表示された部分を露出させながら、１０３と表示された図１Ｂの部分を覆うように（ソース／ドレイン注入マスクに対して）広げられた開口部を有することができる。このようにして、ソース／ドレインターミナル領域１０７を囲むウェル領域１０９に注入を行うのに、ウェル注入マスクを使用でき、ウェル注入マスクを通して第２の導電タイプのドーパントを層１０１内に注入することにより、ウェル領域１０９を形成できる。ソース／ドレインターミナル領域１０７内に第２の導電タイプのドーパントを注入することになるかもしれないが、ソース／ドレインターミナル領域１０７内の第１の導電タイプのドーパント濃度は十分高いので、第１の導電タイプをソース／ドレインターミナル領域１０７内に維持することができる。したがって、ソース／ドレイン注入マスクに対してウェル注入マスクを自己整合でき、よって同じマスク層を使用し、１回だけのフォトリソグラフィパターニング作業を使用するだけで、双方のマスクを設けることができる。自己整合されたソースおよびウェル領域の形成が例えば特許文献２に記載されており、この米国特許の開示内容全体を、参照により、ここに援用する。
ソース／ドレインターミナル領域１０７、埋設領域１２９、およびウェル領域１０９が一旦注入されると、ウェル注入マスクを除くことができ、注入されたドーパントを活性化し、および／または層１０１の表面１０３における注入損傷をアニールするために熱アニールを実行することができる。あるいは、その後の熱的作業（例えばエピタキシャル半導体層の成長）により十分なアニーリングを行うことができ、別の熱アニールが不要となるかもしれない。
周期律表のＶ列からのｎタイプの元素（例えば窒素、リンなど）を、ソース／ドレインターミナル１０７および層１０１にドープし、周期律表のＩＩＩ列からのｐタイプの元素（例えばホウ素、アルミなど）を、ウェル領域１０９および埋設領域１２９にドープしてよい。層１０１の表面１０３における結晶の損傷を低減するために、例えばソース／ドレインターミナル領域１０７に窒素をドープし、埋設領域１２９およびウェル領域１０９にアルミをドープすることができる。
図２に示されるように、ソース／ドレインターミナル領域１０７とウェル領域１０９とを含む層１０１の表面１０３の上に（例えば化学的気相法を使って）比較的薄いエピタキシャル半導体層１１１（例えばシリコンカーバイド層）を形成できる。エピタキシャル半導体層１１１は、例えば、約１２００オングストローム（１２０ナノメータ）から約１８００オングストローム（１８０ナノメータ）の範囲内にある厚さを有することができ、より詳細には、エピタキシャル半導体層は、約１４００オングストローム（１４０ナノメータ）から約１６００オングストローム（１６０ナノメータ）の範囲内の厚さを有することができる。エピタキシャル半導体層１１１は、例えば、約１×１０１７ｃｍ−３未満のドーパント濃度を有するｎタイプの導電性を有することができる。このエピタキシャル半導体層１１１は、例えば、約１５００オングストローム（１５０ナノメータ）の厚さと、約３×１０１６ｃｍ−３のドーパント濃度を有する、窒素をドープされたエピタキシャルシリコンカーバイド層として形成できる。上記のように、エピタキシャル半導体層１１１は、この層に隣接するウェル領域１０９の部分からキャリア（電子）の流れを隔離する比較的高品位の導電チャンネルを提供できる。したがって、エピタキシャル半導体層１１１は、（ウェル領域１０９の外部の）半導体層１０１の部分のドーパント濃度の少なくとも約５倍の大きさのドーパント濃度、とりわけ（ウェル領域１０９の外部の）半導体層１０１の部分のドーパント濃度よりも少なくとも約１桁高いドーパント濃度を有することができる。
図３Ａおよび３Ｂに示されるように、第１の導電タイプ（例えば、ｎタイプ）のターミナルコンタクト領域１１５および第２の導電タイプ（ｐタイプ）のウェルコンタクト領域１２５を、エピタキシャル半導体層１１１を通して注入し、ソース／ドレインターミナル領域１０７およびウェル領域１０９とそれぞれ電気的な接触を供給されるようにしてもよい。ターミナルコンタクト領域１１５に、周期律表のＶ列から選択された元素（例えば窒素、リンなど）をドープすることができ、ウェルコンタクト領域１２５に周期律表のＩＩＩ列から選択された元素（例えばホウ素、アルミなど）をドープできる。とりわけ、抵抗を小さくし、および／またはその後形成される金属層との接触を向上させるために、ターミナルコンタクト領域１１５にリンをドープすることができる。さらに、ターミナルコンタクト領域１１５のドーパント濃度を、ターミナル領域１０７および／またはエピタキシャル半導体層１１１のドーパント濃度よりも著しく高く（例えば２桁高く）することができ、ウェルコンタクト領域１２５のドーパント濃度をウェル領域１０９のドーパント濃度よりも著しく高く（例えば２桁高く）できる。
このようにして、注入されたコンタクト領域１１５および１２５は、ソース／ドレインターミナル領域１０７およびウェル領域１０９を露出させるようにエピタキシャル半導体層１１１の部分を除去する代わりに、エピタキシャル半導体層１１１を介して電気的な接触を提供することができる。したがって、（制御が困難となり得る）エピタキシャル半導体層１１１をエッチングする作業を省略でき、および／またはソース／ドレインターミナル領域１０７および／またはウェル領域１０９との改良された電気的接触を設けることができる。
図３Ａにさらに示されるように、ターミナルコンタクト領域１１５の外側エッジを、ソース／ドレインターミナル領域１０７の周辺部のまわりにて、ソース／ドレインターミナル領域１０７の外側エッジから距離ｄだけ後退させてよい。ターミナルコンタクト領域１１５の外側エッジを、例えば、ターミナル領域１０７の外側エッジから（層１０１の表面１０３に対して平行な方向に）少なくとも約０．１マイクロメータの距離ｄだけ、特に、少なくとも約０．２マイクロメータの距離ｄだけ、さらにとりわけ、少なくとも約０．４マイクロメータの距離ｄだけ後退させてよい。例えば、ターミナルコンタクト領域１１５の外側エッジをターミナル領域１０７の外側エッジに対して約０．４マイクロメータから約０．５マイクロメータの範囲内にある距離ｄだけ後退させてよい。十分な後退を設けることにより、比較的高濃度にドープされたターミナルコンタクト領域１１５とチャンネル領域との間の距離ｄを広げ、よってトランジスタの性能を改善できる。
トランジスタの活性接合領域を設けるのに、ターミナルコンタクト領域１１５を使用していないので、結晶の破壊の懸念が低減されている。したがって、リンが他のｎタイプのドーパントよりも大きな結晶破壊を生じさせる可能性がある場合でも、リンのような元素により、ターミナルコンタクト領域１１５に比較的高いドーパント濃度で注入し、低抵抗および／または改善されたオーミックコンタクトを設けることができる。ターミナルコンタクト領域１１５およびウェルコンタクト領域１２５の注入を行った後で、コンタクト領域１１５および１２５のドーパントを活性化するのに、第２の熱アニールを実行してもよい。
次に、図４Ａ、４Ｂ、および４Ｃに示されるように、ゲート絶縁層１１９、ゲート電極１２１、およびオーミックコンタクト１１７および１２３を形成してよい。ゲート絶縁層１１９をシリコン酸化膜とし、ゲート電極１２１を縮退的にドープされたポリシリコンの層とすることができる。上述のように、各オーミックコンタクト１１７は、金属層１１７ａ（例えばニッケル層）と、ターミナルコンタクト領域１１５と反対側の金属層１１７ａの部分の上のドープされたシリコン層１１７ｂと、金属層１１７ｃ（例えばアルミ層）とを含むことができる。オーミックコンタクト１２３を層１０１の表面１０５上の金属層とすることができる。図４Ａには示されていないが、層１０１は、オーミックコンタクト１２３との電気的接触を改善するために、表面１０５に隣接する第１の導電タイプの比較的高濃度にドープされた領域を含むことができる。ゲート絶縁層、ゲート電極、および／またはオーミックコンタクトを形成する作業は、例えば、特許文献２、リュウ（Ｒｙｕ）に付与された米国特許の特許文献３、リュウ（Ｒｙｕ）他に付与された米国特許の特許文献４、リュウ（Ｒｙｕ）他に付与された米国特許の特許文献５に記載されている。上記に参考とした特許の各々の開示全体を、参照により、ここで援用する。
エピタキシャルシリコンカーバイド層１１１を通した注入を使用し、比較的高いドーパント濃度のターミナルコンタクト領域１１５およびウェルコンタクト領域１２５を形成することにより、エピタキシャルシリコンカーバイド層１１１のエッチング／パターニングを必要とすることなく、著しい処理コスト／複雑性を増すことなく、オーミックコンタクト１１７との改善された電気的接続を設けることができる。さらに、（例えば酸化中の消費、エピタキシャル層の除去中の消費などに起因する）ソース／ドレインターミナル領域の望ましくない消失／厚さの減少を低減／解消できるので、下に横たわっているソース／ドレインターミナルおよび／またはウェル領域を露出するためにエピタキシャルシリコンカーバイド層をエッチング／パターニングする構造と比較して、プロセスの再現性および／またはデバイス性能を改善することができる。
上述のように、本発明の一部の実施形態によれば、シリコンカーバイドＤＭＯＳＦＥＴを提供できる。しかしながら、本発明の他の実施形態に係る他の電子デバイス構造に、エピタキシャル層を通して高濃度にドープされたターミナルコンタクト領域を使用してもよい。例えば、表面１０５に隣接する、層１０１のコレクター領域を追加することにより、図４Ａ〜Ｃの構造を絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）として実現してよい。より詳細には、第１の導電タイプ（例えばｎタイプ）のターミナル領域１０７により、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域を提供することができ、第２の導電タイプ（例えばｐタイプ）を有する、表面１０５に隣接する、層１０１の高濃度にドープされた部分によって、ＩＧＢＴのコレクター領域を提供することができる。ＩＧＢＴの構造は、例えば、チャン（Ｚｈａｎｇ）他の米国特許出願による特許文献６で論じられている。より一般的には、上述のように電気的接触をしているターミナルコンタクト領域を有するエピタキシャル半導体層の下に埋め込まれたターミナル領域は、任意の半導体電子デバイスのターミナル領域として実現できる。例えば、ターミナル領域１０７をバイポーラ接合トランジスタ（ＢＪＴ）のベース、エミッタ、またはコレクターとすることができ、ターミナル領域１０７をＩＧＢＴのエミッタまたはコレクターとすることができ、ターミナル領域１０７を金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のソースまたはドレインとすることができ、ターミナル領域１０７をダイオードのアノードまたはカソードとすることができ、ターミナル領域１０７をゲートターンオフ（ＧＴＯ）サイリスタのアノード、カソード、またはゲートとすることができる、等々である。図４Ａのデバイスは、ターミナル領域１０７がｎタイプのソース領域となるように、例えばｎタイプのＤＭＯＳＦＥＴとして実現してよい。
さらに、例えばｎチャンネルデバイスについて論じたが、本発明の別の実施形態によれば、他のタイプのデバイスにも実施できる。例えば、本発明の別の実施形態によれば、上述の異なる半導体領域、層、コンタクト、および基板の導電タイプを反転することにより、ｐチャンネルのデバイスを設けることができる。上述のように、半導体層１０１、ソース／ドレインターミナル領域１０７、ソース／ドレインターミナルコンタクト領域１１５、およびエピタキシャル層１１１が、ｎタイプの導電性を有するように、ｎタイプとして第１の導電タイプを設け、ウェル領域１０９およびウェル領域コンタクト１２５がｐタイプの導電性を有するように、ｐタイプとして第２の導電タイプを設けることにより、ｎチャンネルのＤＭＯＳＦＥＴを設けることができる。本発明の別の実施形態によれば、上述のように、半導体層１０１、ソース／ドレインターミナル領域１０７、ソース／ドレインターミナルコンタクト領域１１５、およびエピタキシャル層１１１が、ｐタイプの導電性を有するように、ｐタイプとして第１の導電タイプを設け、ウェル領域１０９およびウェル領域コンタクト１２５がｎタイプの導電性を有するように、ｎタイプとして第２の導電タイプを設けることにより、ｐチャンネルのＤＭＯＳＦＥＴを設けることができる。加えて、本発明のさらに別の実施形態によれば、ｎチャンネルの、およびｐチャンネルのＩＧＢＴを設けることができる。
以上で、例としてシリコンカーバイドの層／基板およびシリコンカーバイドのエピタキシャル層について論じたが、本発明の別の実施形態によれば、他の半導体材料（例えばシリコン、窒化ガリウム、ガリウムヒ素など）を使用してもよい。加えて、本発明のさらに別の実施形態によれば、半導体層１０１の同じ表面上にすべてのターミナル領域およびコンタクトを設けることにより、水平デバイスを設けることができる。
図および明細書において本発明の実施形態について開示した。特定の用語を使用したが、これら用語は、包括的でかつ説明のためにのみ使用したものであって限定することを意図としたものではなく、発明の範囲は、以下の請求項に記載されている。

Claims (18)

  1. 第１の導電タイプの半導体層内に第１の導電タイプのターミナル領域を形成するステップと、
    前記半導体層内に第２の導電タイプのウェル領域を形成するステップであって、
    前記ウェル領域は、前記半導体層内の前記ターミナル領域の少なくとも一部に隣接し、
    前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深く、
    前記第１の導電タイプと前記第２の導電タイプとは異なっている、
    ステップと、
    前記半導体層上に連続的なエピタキシャル半導体層を形成するステップであって、前記連続的なエピタキシャル半導体層は前記半導体層の表面において前記ウェル領域と前記ターミナル領域との全体を横切って延びているステップと、
    前記連続的なエピタキシャル半導体層を形成した後に、前記第１の導電タイプのターミナルコンタクト領域を前記連続的なエピタキシャル半導体層を貫いて形成するステップであって、
    前記ターミナルコンタクト領域は、前記ターミナル領域との電気的な接触を設けており、
    前記連続的なエピタキシャル半導体層の、前記半導体層と反対側の表面に隣接する前記ターミナルコンタクト領域の外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから前記半導体層の表面に平行な方向に後退している、
    ステップと、
    前記ターミナルコンタクト領域上にオーミックコンタクトを形成するステップと、
    前記半導体層の表面において前記ウェル領域と前記ターミナル領域との全体を横切っている前記連続的なエピタキシャル半導体層を維持しつつ、前記連続的なエピタキシャル半導体層が、前記半導体層の表面において前記ターミナル領域を取り囲む前記ウェル領域の一部とゲート電極との間になるように、前記連続的なエピタキシャル半導体層上にゲート電極を形成するステップと
    を備える、半導体デバイスを形成する方法。
  2. 前記連続的なエピタキシャル半導体層を形成するステップは、前記ターミナル領域を形成した後に、前記連続的なエピタキシャル半導体層を形成するステップを備える、請求項１に記載の方法。
  3. 前記連続的なエピタキシャル半導体層を形成した後に、前記ターミナルコンタクト領域の中心部および前記ターミナル領域の中心部を通して、前記第２の導電タイプのウェルコンタクト領域を形成するステップであって、
    前記ウェルコンタクト領域は、前記ウェル領域との電気的な接触を設けている、
    ステップをさらに備え、
    前記オーミックコンタクトは、
    前記ターミナルコンタクト領域および前記ウェルコンタクト領域の上の第１の金属層と、
    前記第１の金属層の部分の上の、前記ウェルコンタクト領域と反対側の第２の金属層と、
    前記第１の金属層の部分の上の、前記ターミナルコンタクト領域と反対側の、前記第２の金属層を囲むシリコン層と
    を備える、請求項２に記載の方法。
  4. 第１の導電タイプの半導体層と、
    前記半導体層の表面において、前記半導体層の内側にある、前記第１の導電タイプのターミナル領域と、
    前記半導体層内の、第２の導電タイプのウェル領域であって、
    前記ウェル領域は、前記半導体層の前記表面において前記ターミナル領域を取り囲み、
    前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深く、
    前記第１の導電タイプと前記第２の導電タイプとは異なっている、
    ウェル領域と、
    前記ターミナル領域および前記ウェル領域を含む前記半導体層上のエピタキシャル半導体層であって、前記半導体層の前記表面において前記ウェル領域と前記ターミナル領域との全体を横切って延びているエピタキシャル半導体層と、
    前記エピタキシャル半導体層を貫いて延びる、前記第１の導電タイプのターミナルコンタクト領域であって、
    前記ターミナル領域との電気的な接触を設け、
    前記エピタキシャル半導体層の、前記半導体層と反対側の表面に隣接する、その外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから前記半導体層の表面に平行な方向に後退している、
    ターミナルコンタクト領域と、
    前記ターミナルコンタクト領域上のオーミックコンタクトであって、前記ターミナルコンタクト領域が当該オーミックコンタクトと前記ターミナル領域との間にあり、当該オーミックコンタクトと前記ターミナルコンタクト領域との界面により定義される表面が、前記エピタキシャル半導体層の、前記半導体層と反対側の前記表面とそろっているオーミックコンタクトと、
    前記エピタキシャル半導体層が、当該ゲート電極と、前記半導体層の表面において前記ターミナル領域を取り囲む前記ウェル領域の一部との間にある、前記エピタキシャル半導体層上のゲート電極と
    を備える、半導体デバイス。
  5. 前記ターミナルコンタクト領域の中心部および前記ターミナル領域の中心部を貫通する、前記第２の導電タイプのウェルコンタクト領域をさらに備え、前記ウェルコンタクト領域は、前記ウェル領域との電気的な接触を設けており、
    前記オーミックコンタクトは、
    前記ターミナルコンタクト領域および前記ウェルコンタクト領域の上の第１の金属層と、
    前記第１の金属層の部分の上の、前記ウェルコンタクト領域と反対側の第２の金属層と、
    前記第１の金属層の部分の上の、前記ターミナルコンタクト領域と反対側の、前記第２の金属層を囲むシリコン層と
    を備える、請求項４に記載の半導体デバイス。
  6. 第１の導電タイプの半導体層内の、その半導体層の表面における内側に、前記第１の導電タイプのターミナル領域を形成するステップと、
    前記半導体層内に第２の導電タイプのウェル領域を形成するステップであって、
    前記ウェル領域は、前記半導体層の前記表面において前記ターミナル領域を取り囲み、
    前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深く、
    前記第１の導電タイプと前記第２の導電タイプとは異なっている、
    ステップと、
    前記ターミナル領域および前記ウェル領域を含む前記半導体層上に連続的なエピタキシャル半導体層を形成するステップであって、
    前記連続的なエピタキシャル半導体層は前記半導体層の表面において前記ウェル領域と前記ターミナル領域との全体を横切って延びており、
    前記連続的なエピタキシャル半導体層は、内部に前記第１の導電タイプのターミナルコンタクト領域を含み、
    前記ターミナルコンタクト領域は、前記ターミナル領域との電気的な接触を設けており、
    前記連続的なエピタキシャル半導体層の、前記半導体層と反対側の表面に隣接する前記ターミナルコンタクト領域の外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから前記半導体層の表面に平行な方向に後退している、
    ステップと、
    前記ターミナルコンタクト領域上にオーミックコンタクトを形成するステップと、
    前記半導体層の表面において前記ウェル領域と前記ターミナル領域との全体を横切っている前記連続的なエピタキシャル半導体層を維持しつつ、前記連続的なエピタキシャル半導体層が、前記半導体層の表面において前記ターミナル領域を取り囲む前記ウェル領域の一部とゲート電極との間になるように、前記連続的なエピタキシャル半導体層上にゲート電極を形成するステップと
    を備える、半導体デバイスを形成する方法。
  7. 前記ターミナルコンタクト領域を含む前記連続的なエピタキシャル半導体層を形成するステップは、前記ターミナル領域を形成した後に、前記ターミナルコンタクト領域を含む前記連続的なエピタキシャル半導体層を形成するステップを備える、請求項６に記載の方法。
  8. 第１の導電タイプの半導体層を設けるステップであって、
    前記半導体層は、この半導体層内に第１の導電タイプのターミナル領域と、この半導体層内に第２の導電タイプのウェル領域とを含み、
    前記ウェル領域は、前記半導体層の表面において前記ターミナル領域を取り囲み、
    前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深く、
    前記第１の導電タイプと前記第２の導電タイプとは異なっている、
    ステップと、
    前記ターミナル領域および前記ウェル領域を含む前記半導体層上に連続的なエピタキシャル半導体層を形成するステップであって、
    前記連続的なエピタキシャル半導体層は前記半導体層の前記表面において前記ウェル領域と前記ターミナル領域との全体を横切って延びている、
    ステップと、
    前記連続的なエピタキシャル層を通して前記第１の導電タイプのターミナルコンタクト領域を形成するステップであって、
    前記ターミナルコンタクト領域は、前記ターミナル領域との電気的な接触を設けており、
    前記連続的なエピタキシャル半導体層の、前記半導体層と反対側の表面に隣接する前記ターミナルコンタクト領域の外側エッジは、前記ターミナル領域の周辺部まわりにて、前記ターミナル領域の外側エッジから前記半導体層の表面に平行な方向に後退している、
    ステップと、
    前記ターミナルコンタクト領域上にオーミックコンタクトを形成するステップと、
    前記連続的なエピタキシャル半導体層が、前記半導体層の前記表面において前記ターミナル領域を取り囲む前記ウェル領域の一部とゲート電極との間になるように、前記連続的なエピタキシャル半導体層上にゲート電極を形成するステップと
    を備える、半導体デバイスを形成する方法。
  9. 前記連続的エピタキシャル半導体層を形成するステップは、前記ターミナル領域を含む前記半導体層を設けた後に、前記連続的エピタキシャル半導体層を形成するステップを備え、
    前記ターミナルコンタクト領域を形成するステップは、前記連続的エピタキシャル半導体層を形成した後に、前記ターミナルコンタクト領域を形成するステップを備える、
    請求項８に記載の方法。
  10. 前記ターミナルコンタクト領域の中心部および前記ターミナル領域の中心部を通して、前記第２の導電タイプのウェルコンタクト領域を形成するステップであって、
    前記ウェルコンタクト領域は、前記ウェル領域との電気的な接触を設けている、
    ステップをさらに備え、
    前記オーミックコンタクトは、
    前記ターミナルコンタクト領域および前記ウェルコンタクト領域の上の第１の金属層と、
    前記第１の金属層の部分の上の、前記ウェルコンタクト領域と反対側の第２の金属層と、
    前記第１の金属層の部分の上の、前記ターミナルコンタクト領域と反対側の、前記第２の金属層を囲むシリコン層と
    を備える、請求項７に記載の方法。
  11. 前記ターミナルコンタクト領域の中心部および前記ターミナル領域の中心部を通して、前記第２の導電タイプのウェルコンタクト領域を形成するステップであって、
    前記ウェルコンタクト領域は、前記ウェル領域との電気的な接触を設けている、
    ステップをさらに備え、
    前記オーミックコンタクトは、
    前記ターミナルコンタクト領域および前記ウェルコンタクト領域の上の第１の金属層と、
    前記第１の金属層の部分の上の、前記ウェルコンタクト領域と反対側の第２の金属層と、
    前記第１の金属層の部分の上の、前記ターミナルコンタクト領域と反対側の、前記第２の金属層を囲むシリコン層と
    を備える、請求項９に記載の方法。
  12. 前記ウェル領域は、前記半導体層の前記表面において前記ターミナル領域を取り囲み、
    前記半導体層内への前記ウェル領域の深さは、前記半導体層内への前記ターミナル領域の深さよりも深く、
    前記第１の導電タイプと前記第２の導電タイプとは異なっている、
    請求項１に記載の方法。
  13. 前記ウェル領域を形成するステップは、前記ターミナル領域を形成した後に、前記ウェル領域を形成するステップを備える、請求項１２に記載の方法。
  14. 前記エピタキシャル半導体層と前記ターミナルコンタクト領域とは、併せて、前記ウェル領域と前記ターミナル領域との全体を覆っている、請求項４に記載の半導体デバイス。
  15. 前記ウェル領域のドーパント濃度よりもはるかに高いドーパント濃度を有する、前記第２の導電タイプの埋め込み領域であって、前記ターミナル領域の部分と前記ウェル領域の部分との間に存在する埋め込み領域をさらに備える、請求項４に記載の半導体デバイス。
  16. 前記ゲート電極と前記エピタキシャル半導体層との間のゲート絶縁層をさらに備え、
    前記オーミックコンタクトは、当該ゲート絶縁層に直接接している、
    請求項４に記載の半導体デバイス。
  17. 前記ターミナルコンタクト領域は、前記エピタキシャル半導体領域を貫き、前記半導体層の内部に延びていて、前記ターミナルコンタクト領域の部分が前記エピタキシャル半導体層内にあり、前記ターミナルコンタクト領域の部分が前記エピタキシャル半導体層の下の前記半導体層内にある、請求項４に記載の半導体デバイス。
  18. 前記ターミナルコンタクト領域は、前記エピタキシャル半導体層を貫き、前記半導体層の前記表面に延びている請求項４に記載の半導体デバイス。
JP2012502022A 2009-03-27 2010-01-05 エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法 Active JP5526220B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/412,448 2009-03-27
US12/412,448 US8288220B2 (en) 2009-03-27 2009-03-27 Methods of forming semiconductor devices including epitaxial layers and related structures
PCT/US2010/020071 WO2010110928A1 (en) 2009-03-27 2010-01-05 Methods of forming semiconductor devices including epitaxial layers and related structures

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014083009A Division JP5774747B2 (ja) 2009-03-27 2014-04-14 エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法

Publications (2)

Publication Number Publication Date
JP2012522372A JP2012522372A (ja) 2012-09-20
JP5526220B2 true JP5526220B2 (ja) 2014-06-18

Family

ID=41804843

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012502022A Active JP5526220B2 (ja) 2009-03-27 2010-01-05 エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法
JP2014083009A Active JP5774747B2 (ja) 2009-03-27 2014-04-14 エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014083009A Active JP5774747B2 (ja) 2009-03-27 2014-04-14 エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法

Country Status (6)

Country Link
US (2) US8288220B2 (ja)
EP (1) EP2412024B1 (ja)
JP (2) JP5526220B2 (ja)
KR (1) KR101630899B1 (ja)
CN (1) CN102449768B (ja)
WO (1) WO2010110928A1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
CN101501859B (zh) 2006-08-17 2011-05-25 克里公司 高功率绝缘栅双极晶体管
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8314462B2 (en) 2009-07-28 2012-11-20 Cree, Inc. Semiconductor devices including electrodes with integrated resistances
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
JP5601848B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
JP2014531752A (ja) 2011-09-11 2014-11-27 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 改善したレイアウトを有するトランジスタを備える高電流密度電力モジュール
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
US9054183B2 (en) * 2012-07-13 2015-06-09 United Silicon Carbide, Inc. Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor
WO2015026575A1 (en) * 2013-08-21 2015-02-26 Siva Power, Inc. Hermetically sealed glass photovoltaic module
JP6197995B2 (ja) * 2013-08-23 2017-09-20 富士電機株式会社 ワイドバンドギャップ絶縁ゲート型半導体装置
US9966449B2 (en) * 2013-10-31 2018-05-08 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a contact including an alkaline earth metal on a semiconductor layer, and related devices
WO2016080322A1 (ja) * 2014-11-18 2016-05-26 ローム株式会社 半導体装置および半導体装置の製造方法
US10680067B2 (en) * 2015-09-10 2020-06-09 Institute of Microelectronics, Chinese Academy of Sciences Silicon carbide MOSFET device and method for manufacturing the same
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
US10967450B2 (en) * 2018-05-04 2021-04-06 Infineon Technologies Ag Slicing SiC material by wire electrical discharge machining
CN111170264A (zh) * 2018-11-12 2020-05-19 中国科学院微电子研究所 半导体器件与其制作方法
US10576585B1 (en) 2018-12-29 2020-03-03 Cree, Inc. Laser-assisted method for parting crystalline material
US10562130B1 (en) 2018-12-29 2020-02-18 Cree, Inc. Laser-assisted method for parting crystalline material
US11024501B2 (en) 2018-12-29 2021-06-01 Cree, Inc. Carrier-assisted method for parting crystalline material along laser damage region
US10867797B2 (en) 2019-02-07 2020-12-15 Cree, Inc. Methods and apparatuses related to shaping wafers fabricated by ion implantation
US10611052B1 (en) 2019-05-17 2020-04-07 Cree, Inc. Silicon carbide wafers with relaxed positive bow and related methods
US11222782B2 (en) 2020-01-17 2022-01-11 Microchip Technology Inc. Self-aligned implants for silicon carbide (SiC) technologies and fabrication method
US11004940B1 (en) * 2020-07-31 2021-05-11 Genesic Semiconductor Inc. Manufacture of power devices having increased cross over current

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3629011A (en) 1967-09-11 1971-12-21 Matsushita Electric Ind Co Ltd Method for diffusing an impurity substance into silicon carbide
US3924024A (en) 1973-04-02 1975-12-02 Ncr Co Process for fabricating MNOS non-volatile memories
US4466172A (en) 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
US4811065A (en) 1987-06-11 1989-03-07 Siliconix Incorporated Power DMOS transistor with high speed body diode
US4875083A (en) 1987-10-26 1989-10-17 North Carolina State University Metal-insulator-semiconductor capacitor formed on silicon carbide
JPH01117363A (ja) 1987-10-30 1989-05-10 Nec Corp 縦型絶縁ゲート電界効果トランジスタ
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
JPH0766971B2 (ja) 1989-06-07 1995-07-19 シャープ株式会社 炭化珪素半導体装置
JPH0334466A (ja) 1989-06-30 1991-02-14 Nippon Telegr & Teleph Corp <Ntt> 縦形二重拡散ｍｏｓｆｅｔ
JPH03157974A (ja) 1989-11-15 1991-07-05 Nec Corp 縦型電界効果トランジスタ
JP2542448B2 (ja) 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5270554A (en) 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
US5170455A (en) 1991-10-30 1992-12-08 At&T Bell Laboratories Optical connective device
US5242841A (en) 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
US5612260A (en) 1992-06-05 1997-03-18 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US5459107A (en) 1992-06-05 1995-10-17 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US6344663B1 (en) 1992-06-05 2002-02-05 Cree, Inc. Silicon carbide CMOS devices
US5726463A (en) 1992-08-07 1998-03-10 General Electric Company Silicon carbide MOSFET having self-aligned gate structure
US5587870A (en) 1992-09-17 1996-12-24 Research Foundation Of State University Of New York Nanocrystalline layer thin film capacitors
JP3146694B2 (ja) 1992-11-12 2001-03-19 富士電機株式会社 炭化けい素ｍｏｓｆｅｔおよび炭化けい素ｍｏｓｆｅｔの製造方法
US5506421A (en) 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
KR100305123B1 (ko) 1992-12-11 2001-11-22 비센트 비.인그라시아, 알크 엠 아헨 정적랜덤액세스메모리셀및이를포함하는반도체장치
JPH0799312A (ja) 1993-02-22 1995-04-11 Texas Instr Inc <Ti> 半導体装置とその製法
US5479316A (en) 1993-08-24 1995-12-26 Analog Devices, Inc. Integrated circuit metal-oxide-metal capacitor and method of making same
US5510630A (en) 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5385855A (en) 1994-02-24 1995-01-31 General Electric Company Fabrication of silicon carbide integrated circuits
JPH08213607A (ja) 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US5510281A (en) 1995-03-20 1996-04-23 General Electric Company Method of fabricating a self-aligned DMOS transistor device using SiC and spacers
JP3521246B2 (ja) 1995-03-27 2004-04-19 沖電気工業株式会社 電界効果トランジスタおよびその製造方法
SE9501310D0 (sv) 1995-04-10 1995-04-10 Abb Research Ltd A method for introduction of an impurity dopant in SiC, a semiconductor device formed by the mehtod and a use of a highly doped amorphous layer as a source for dopant diffusion into SiC
US5734180A (en) 1995-06-02 1998-03-31 Texas Instruments Incorporated High-performance high-voltage device structures
US5967795A (en) 1995-08-30 1999-10-19 Asea Brown Boveri Ab SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US6573534B1 (en) 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
JPH11261061A (ja) 1998-03-11 1999-09-24 Denso Corp 炭化珪素半導体装置及びその製造方法
FR2738394B1 (fr) 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
JP4001960B2 (ja) 1995-11-03 2007-10-31 フリースケール セミコンダクター インコーポレイテッド 窒化酸化物誘電体層を有する半導体素子の製造方法
US5972801A (en) 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
US6136728A (en) 1996-01-05 2000-10-24 Yale University Water vapor annealing process
US6133587A (en) 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JPH09205202A (ja) 1996-01-26 1997-08-05 Matsushita Electric Works Ltd 半導体装置
SE9601174D0 (sv) 1996-03-27 1996-03-27 Abb Research Ltd A method for producing a semiconductor device having a semiconductor layer of SiC and such a device
US5877045A (en) 1996-04-10 1999-03-02 Lsi Logic Corporation Method of forming a planar surface during multi-layer interconnect formation by a laser-assisted dielectric deposition
US5763905A (en) 1996-07-09 1998-06-09 Abb Research Ltd. Semiconductor device having a passivation layer
SE9602745D0 (sv) 1996-07-11 1996-07-11 Abb Research Ltd A method for producing a channel region layer in a SiC-layer for a voltage controlled semiconductor device
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5917203A (en) 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
US5939763A (en) 1996-09-05 1999-08-17 Advanced Micro Devices, Inc. Ultrathin oxynitride structure and process for VLSI applications
US6028012A (en) 1996-12-04 2000-02-22 Yale University Process for forming a gate-quality insulating layer on a silicon carbide substrate
US5837572A (en) 1997-01-10 1998-11-17 Advanced Micro Devices, Inc. CMOS integrated circuit formed by using removable spacers to produce asymmetrical NMOS junctions before asymmetrical PMOS junctions for optimizing thermal diffusivity of dopants implanted therein
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
JP3206727B2 (ja) 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
DE19809554B4 (de) 1997-03-05 2008-04-03 Denso Corp., Kariya Siliziumkarbidhalbleitervorrichtung
US6063698A (en) 1997-06-30 2000-05-16 Motorola, Inc. Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits
US5877041A (en) 1997-06-30 1999-03-02 Harris Corporation Self-aligned power field effect transistor in silicon carbide
DE19832329A1 (de) 1997-07-31 1999-02-04 Siemens Ag Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit
JP3180895B2 (ja) 1997-08-18 2001-06-25 富士電機株式会社 炭化けい素半導体装置の製造方法
EP1010204A1 (de) 1997-08-20 2000-06-21 Siemens Aktiengesellschaft Halbleiterstruktur mit einem alpha-siliziumcarbidbereich sowie verwendung dieser halbleiterstruktur
US6239463B1 (en) 1997-08-28 2001-05-29 Siliconix Incorporated Low resistance power MOSFET or other device containing silicon-germanium layer
SE9704150D0 (sv) 1997-11-13 1997-11-13 Abb Research Ltd Semiconductor device of SiC with insulating layer a refractory metal nitride layer
JPH11191559A (ja) 1997-12-26 1999-07-13 Matsushita Electric Works Ltd Ｍｏｓｆｅｔの製造方法
JPH11251592A (ja) 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP3216804B2 (ja) 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
JPH11266017A (ja) 1998-01-14 1999-09-28 Denso Corp 炭化珪素半導体装置及びその製造方法
JPH11238742A (ja) 1998-02-23 1999-08-31 Denso Corp 炭化珪素半導体装置の製造方法
JP3893725B2 (ja) 1998-03-25 2007-03-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US6627539B1 (en) 1998-05-29 2003-09-30 Newport Fab, Llc Method of forming dual-damascene interconnect structures employing low-k dielectric materials
US6107142A (en) 1998-06-08 2000-08-22 Cree Research, Inc. Self-aligned methods of fabricating silicon carbide power devices by implantation and lateral diffusion
US6100169A (en) 1998-06-08 2000-08-08 Cree, Inc. Methods of fabricating silicon carbide power devices by controlled annealing
JP4123636B2 (ja) 1998-06-22 2008-07-23 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US5960289A (en) 1998-06-22 1999-09-28 Motorola, Inc. Method for making a dual-thickness gate oxide layer using a nitride/oxide composite region
JP2000106371A (ja) 1998-07-31 2000-04-11 Denso Corp 炭化珪素半導体装置の製造方法
US6221700B1 (en) 1998-07-31 2001-04-24 Denso Corporation Method of manufacturing silicon carbide semiconductor device with high activation rate of impurities
JP3959856B2 (ja) 1998-07-31 2007-08-15 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6972436B2 (en) 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
US6246076B1 (en) 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
ATE533178T1 (de) 1998-09-09 2011-11-15 Texas Instruments Inc Integrierter schaltkreis mit kondensator und diesbezügliches herstellungsverfahren
JP4186337B2 (ja) 1998-09-30 2008-11-26 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6048766A (en) 1998-10-14 2000-04-11 Advanced Micro Devices Flash memory device having high permittivity stacked dielectric and fabrication thereof
US6204203B1 (en) 1998-10-14 2001-03-20 Applied Materials, Inc. Post deposition treatment of dielectric films for interface control
US6190973B1 (en) 1998-12-18 2001-02-20 Zilog Inc. Method of fabricating a high quality thin oxide
US6228720B1 (en) 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
JP3443589B2 (ja) 1999-03-01 2003-09-02 独立行政法人産業技術総合研究所 半導体装置の製造方法
US6448160B1 (en) 1999-04-01 2002-09-10 Apd Semiconductor, Inc. Method of fabricating power rectifier device to vary operating parameters and resulting device
US6420225B1 (en) 1999-04-01 2002-07-16 Apd Semiconductor, Inc. Method of fabricating power rectifier device
US6399996B1 (en) 1999-04-01 2002-06-04 Apd Semiconductor, Inc. Schottky diode having increased active surface area and method of fabrication
US6238967B1 (en) 1999-04-12 2001-05-29 Motorola, Inc. Method of forming embedded DRAM structure
US6137139A (en) 1999-06-03 2000-10-24 Intersil Corporation Low voltage dual-well MOS device having high ruggedness, low on-resistance, and improved body diode reverse recovery
JP2000349081A (ja) 1999-06-07 2000-12-15 Sony Corp 酸化膜形成方法
JP4192353B2 (ja) 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6303508B1 (en) 1999-12-16 2001-10-16 Philips Electronics North America Corporation Superior silicon carbide integrated circuits and method of fabricating
US6429041B1 (en) 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
DE10036208B4 (de) 2000-07-25 2007-04-19 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit vergrabenem Inselgebiet und Konaktgebiet
US7067176B2 (en) 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6767843B2 (en) 2000-10-03 2004-07-27 Cree, Inc. Method of N2O growth of an oxide layer on a silicon carbide layer
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US6610366B2 (en) 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
US6593620B1 (en) 2000-10-06 2003-07-15 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP3881840B2 (ja) 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 半導体装置
JP4802378B2 (ja) * 2001-03-12 2011-10-26 株式会社デンソー 炭化珪素半導体装置の製造方法
DE10214150B4 (de) 2001-03-30 2009-06-18 Denso Corporation, Kariya Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US7217954B2 (en) 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7074643B2 (en) 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
US7407837B2 (en) * 2004-01-27 2008-08-05 Fuji Electric Holdings Co., Ltd. Method of manufacturing silicon carbide semiconductor device
US20050215041A1 (en) * 2004-03-23 2005-09-29 Seng William F Low temperature, long term annealing of nickel contacts to lower interfacial resistance
JP2005347680A (ja) * 2004-06-07 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP4842527B2 (ja) * 2004-08-24 2011-12-21 パナソニック株式会社 半導体装置の製造方法
JP4431105B2 (ja) 2005-12-01 2010-03-10 株式会社リード・レックス 生産管理システムにおける引当実行プログラム、引当実行システム、及び引当実行方法
CN101501859B (zh) 2006-08-17 2011-05-25 克里公司 高功率绝缘栅双极晶体管
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4539684B2 (ja) 2007-06-21 2010-09-08 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7687825B2 (en) * 2007-09-18 2010-03-30 Cree, Inc. Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication
WO2009050871A1 (ja) * 2007-10-15 2009-04-23 Panasonic Corporation 半導体装置およびその製造方法
JP2010040899A (ja) * 2008-08-07 2010-02-18 Panasonic Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP5774747B2 (ja) 2015-09-09
EP2412024B1 (en) 2019-10-02
US9640652B2 (en) 2017-05-02
US20100244047A1 (en) 2010-09-30
KR101630899B1 (ko) 2016-06-15
JP2014146839A (ja) 2014-08-14
US20130009221A1 (en) 2013-01-10
US8288220B2 (en) 2012-10-16
JP2012522372A (ja) 2012-09-20
CN102449768A (zh) 2012-05-09
EP2412024A1 (en) 2012-02-01
WO2010110928A1 (en) 2010-09-30
KR20110132597A (ko) 2011-12-08
CN102449768B (zh) 2015-08-19

Similar Documents

Publication Publication Date Title
JP5774747B2 (ja) エピタキシャル層およびそれに関連する構造を含む半導体デバイスを形成する方法
JP6095417B2 (ja) 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法
US6979863B2 (en) Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7381992B2 (en) Silicon carbide power devices with self-aligned source and well regions
US7705362B2 (en) Silicon carbide devices with hybrid well regions
US8314462B2 (en) Semiconductor devices including electrodes with integrated resistances
JP3502371B2 (ja) 半導体素子
JP2018206873A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015032614A (ja) 炭化珪素半導体装置およびその製造方法
JP6862782B2 (ja) 半導体装置および半導体装置の製造方法
Singh et al. Development of high-current 4H-SiC ACCUFET

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130614

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130917

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130925

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20131015

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20131022

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140414

R150 Certificate of patent or registration of utility model

Ref document number: 5526220

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250