JP5525013B2

JP5525013B2 - 電界効果型トランジスタ構造の製造方法

Info

Publication number: JP5525013B2
Application number: JP2012172837A
Authority: JP
Inventors: 弘樹杉山
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2012-08-03
Filing date: 2012-08-03
Publication date: 2014-06-18
Anticipated expiration: 2032-08-03
Also published as: JP2014033080A

Description

本発明は、化合物半導体からなる電界効果型トランジスタの構造と製造方法に関する。

ＩｎＰ基板上に形成されるヘテロ接合型電界効果型トランジスタ（InP-based heterostructure field effect transistor:ＩｎＰ系ＨＦＥＴ）は、優れた高速性および低雑音性から、所謂サブテラヘルツおよびテラヘルツ帯で動作する超高周波集積回路への応用が期待されている。集積回路は、分子線エピタキシー（Molecular Beam Epitaxy:MBE）法や、有機金属気相成長法（Metal-Organic Vapor-Phase Epitaxy:MOVPE，あるいは Metal-Organic Chemical Vapor Deposition:MOCVD）法のような結晶成長法を用いて作製されたエピタキシャル結晶基板上に形成される。サブテラヘルツおよびテラヘルツ帯のような非常に高い周波数領域での素子動作を実現させるためには、チャネル層を走行する電子の高移動度化が重要である。ＩｎＰ系ＨＦＥＴでは、一般的に基板に格子整合するＩｎＧａＡｓがチャネル層として用いられるが、例えば非特許文献１に記載されているように、ＩｎＧａＡｓのＩｎ組成を高めることによって高移動度化する方法がある。さらに、非特許文献２，３に記載されているように、ＩｎＰ格子整合ＩｎＧａＡｓ層の中に高Ｉｎ組成ＩｎＧａＡｓ、もしくはＩｎＡｓ層を挿入した、所謂コンポジットチャネル（Composite Channel:CC）を形成し、高Ｉｎ組成ＩｎＧａＡｓ、もしくはＩｎＡｓ層に電子を閉じ込めることによって高移動度を実現する方法が知られている。

高Ｉｎ組成ＩｎＧａＡｓやＩｎＡｓをチャネルとして挿入する場合、ＩｎＰ基板との格子整合に伴う格子緩和、結晶欠陥の形成を防ぐために臨界膜厚以下の厚さを有する層を形成する必要がある。結晶欠陥の形成を抑制し、高品質のエピタキシャル膜を得るためには、結晶成長中の基板温度を下げて、原料原子の基板上での移動を抑制しながらＩｎＡｓやＩｎＧａＡｓを形成する方法が有効である。実際、非特許文献４に記載されているように、低基板温度のＭＢＥ成長で形成されたＩｎＧａＡｓ／ＩｎＡｓＣＣを有するＩｎＰ系ＨＦＥＴによって高移動度が実現されており、非特許文献５に記載されているように、サブミリ波帯で動作する集積回路に応用されている。ＭＢＥ法では、エピタキシャル層の原料であるＩＩＩ族およびＶ族原子は、超高真空中下でセルと呼ばれる坩堝から蒸発して基板上に堆積して結晶膜が形成されるため、低基板温度で堆積を行なっても、不要な不純物の取り込みを抑制可能であり、高品質の結晶が得られる。

一方、ＭＯＶＰＥ法では、エピタキシャル膜を構成するＩＩＩ族およびＶ族原子の原料は、有機金属化合物、あるいは水素化物である。これらは水素等のキャリアガスと共に反応炉内に供給され、基板上で分解した後、堆積する。そのため、ＭＯＶＰＥ法では、原料が十分に分解し、分解時に生成する有機物等がエピタキシャル膜に取り込まれないようなある程度高い基板温度が通常用いられている。非特許文献６に記載されているように、ＩｎＰ基板上に形成する電界効果トランジスタのバッファ層、スペーサ層、電子供給層、障壁層として用いられるＩｎＡｌＡｓについては、６００℃以下の基板温度で成長した場合、不純物である酸素の取り込みが増加し、バックグラウンドキャリア濃度が増加する等、結晶品質が低下することが知られている。そのため、ＭＯＶＰＥ法によってＩｎＰ基板上にＩｎＡｌＡｓをバッファ層とするＨＦＥＴ構造を成長する際は、一般に６００℃以上の高い基板温度が用いられる。ＩｎＰ基板に格子整合するＩｎＧａＡｓ等、Ｉｎ組成が比較的高くないＩｎＧａＡｓをチャネルとする場合は、６００℃以上の基板温度でも成長可能であるため、ＨＦＥＴ構造全てを一定の高温でＭＯＶＰＥ成長することが可能である。

Y. Sugiyama, Y. Takeuchi and M. Tacano, "High electron mobility pseudomorphic In0.52Al0.48As/In0.8Ga0.2As heterostructure on InP grown by flux-stabilized MBE", Journal of Crystal Growth 115(1991), p. 509-514 H. Sugiyama, H. Matsuzaki, H. Yokoyama and T. Enoki, "HIGH-ELECTRON-MOBILITY In0.53Ga0.47As/In0.8Ga0.2As COMPOSITE-CHANNEL MODULATION-DOPED STRUCTURES GROWN BY METAL-ORGANIC VAPOR-PHASE EPITAXY", International Conference on Indium Phosphide and Related Materials, 2010, p. 477-480 T. Akazaki, K. Arai, T. Enoki and Y. Ishii, "Improved InAlAs/InGaAs HEMT Characteristics by Inserting an InAs Layer into the InGaAs Channel", IEEE Electron Device Letters, 1992, Vol. 13, No. 6, p. 325-327 T. Nakayama and H. Miyamoto, "Modulation doped structure with thick strained InAs channel beyond the critical thickness", Journal of Crystal Growth 201/202(1999), p. 782-785 W. Deal, X. B. Mei, K. M. K. H. Leong, V. Radisic, S. Sarkozy and R. Lai, "THz Monolithic Integrated Circuits Using InP High Electron Mobility Transistors", IEEE Transactions on Terahertz science and Technology, 2011, Vol. 1, No. 1, p. 25-32 T. Tanaka, K. Tokudome and Y. Miyamoto, "Effects of Low-Oxygen-Content Metalorganic Precursors on AlInAs and High Electron Mobility Transistor Structures with the Thick AlInAs Buffer Layer", Japanese Journal of Applied Physics, 2003, Vol. 42, No. 8B, p. L993-L995 M. Shinohara and N. Inoue, "Behavior and mechanism of step bunching during metalorganic vapor phase epitaxy of GaAs", Applied Physics Letters, 1995, Vol. 66, No. 15, p. 1936-1938

しかしながら、Ｉｎ組成が１に近いＩｎＧａＡｓやＩｎＡｓを含むＣＣを有するＨＦＥＴ構造を一定の基板温度以下のＭＯＶＰＥ成長で形成することは困難であり、これまで実現されていなかった。ＭＯＶＰＥ法はＭＢＥ法のように結晶成長装置を常時高真空に排気する必要がなく、装置の大規模化や、装置維持の低コスト化に有利であり、ウエハの量産性に優れている。そのため、ＭＯＶＰＥ法によって高Ｉｎ組成ＩｎＧａＡｓやＩｎＡｓチャネルを含むＨＦＥＴ構造を形成する技術が望まれていた。

本発明は、上記に鑑みてなされたものであり、ＭＯＶＰＥ法を用いて、高Ｉｎ組成のＩｎＧａＡｓやＩｎＡｓチャネルを含む高移動度のＩｎＰ系ＨＦＥＴ構造を形成することを目的とする。

本発明に係る電界効果型トランジスタ構造の製造方法は、有機金属気相成長法による電界効果型トランジスタ構造の製造方法であって、ＩｎＰからなる基板上に、基板温度を６００℃以上にして、ＩｎＡｌＡｓからなるバッファ層と、Ｉｎ組成ｘがｘ≦０．８のＩｎＧａＡｓからなる第１チャネル層を、順に形成するステップと、基板温度を４３０℃以上４６０℃以下に降温した後、前記第１チャネル層上にＩｎ組成ｘが０．８＜ｘ≦１のＩｎＧａＡｓあるいはＩｎＡｓからなる第２チャネル層と、Ｉｎ組成ｘがｘ≦０．８のＩｎＧａＡｓからなる第３チャネル層を、順に形成するステップと、基板温度を６００℃以上に昇温した後、一定時間基板温度を安定化させることにより、前記第３チャネル層の表面に分布していた微小な２次元島を崩壊させて規則的な１分子層高さのステップ列に変化させてから、前記第３チャネル層上にＩｎＡｌＡｓからなるスペーサ層、障壁層を順に形成するステップと、を有することを特徴とする。

本発明によれば、ＭＯＶＰＥ法を用いて、高Ｉｎ組成のＩｎＧａＡｓやＩｎＡｓチャネルを含む高移動度のＩｎＰ系ＨＦＥＴ構造を形成することができる。

本実施の形態におけるＩｎＧａＡｓ／ＩｎＡｓＣＣを有するＩｎＰ系ＨＦＥＴの層構造を示す図である。本実施の形態におけるＩｎＰ系ＨＦＥＴを製造する際の基板温度の時間変化を示す図である。本実施の形態における第１チャネル層と第２、第３チャネル層の断面の凹凸を示す模式図である。本実施の形態における第３チャネル層形成直後の表面の原子間力顕微鏡像である。本実施の形態における第３チャネル層形成後に昇温を施した表面の原子間力顕微鏡像である。本実施の形態におけるエッチング停止層の表面の原子間力顕微鏡像である。比較例の第３チャネル層形成直後の表面の原子間力顕微鏡像である。比較例の第３チャネル層形成後に昇温を施した表面の原子間力顕微鏡像である。比較例のエッチング停止層の表面の原子間力顕微鏡像である。

以下、本発明の実施の形態について図面を用いて説明する。

図１は、本実施の形態におけるＩｎＧａＡｓ／ＩｎＡｓＣＣを有するＩｎＰ系ＨＦＥＴの層構造を示す図である。図１（ａ）は、高Ｉｎ組成ＩｎＧａＡｓを用いたＣＣを有する場合の層構造の例を示し、図１（ｂ）は、ＩｎＡｓを用いたＣＣを有する場合の層構造の例を示す。

図１に示すＨＦＥＴの層構造は、基板側から順に、半絶縁性のＩｎＰ基板１０１、ＩｎＡｌＡｓからなる半絶縁性のバッファ層１０２、ＩｎＧａＡｓからなる第１チャネル層１０３、高Ｉｎ組成ＩｎＧａＡｓあるいはＩｎＡｓからなる第２チャネル層１０４、ＩｎＧａＡｓからなる第３チャネル層１０５、ＩｎＡｌＡｓからなるスペーサ層１０６、プレーナードープされたＳｉからなる電子供給層１０７、ＩｎＡｌＡｓからなる障壁層１０８、ＩｎＰからなるエッチング停止層１０９、ｎ型の導電性を有するＩｎＡｌＡｓからなるオーミックコンタクト層１１０、ｎ型の導電性を有するＩｎＧａＡｓからなるオーミックコンタクト層１１１で構成される。

第１チャネル層１０３を構成するＩｎＧａＡｓのＩｎ組成ｘは、ＩｎＰ基板１０１に格子整合するｘ＝０．５３より大きく、かつ基板温度６００℃以上で成長可能なｘ＝０．８以下を満たせばよい。図１（ａ）の第２チャネル層１０４を構成するＩｎＧａＡｓのＩｎ組成ｘは、第１チャネル層１０３、第３チャネル層１０５よりも伝導帯端が低くなる０．８＜ｘ≦１を満たせばよい。また、第３チャネル層１０５を構成するＩｎＧａＡｓのＩｎ組成ｘは、ＩｎＰ基板１０１に格子整合するｘ＝０．５３より大きく、基板温度６００℃以上に昇温しても結晶品質の劣化が無いｘ＝０．８以下を満たせばよい。

なお、バッファ層１０２の厚さは２００ｎｍ程度、第１チャネル層１０３の厚さは４ｎｍ程度、第２チャネル層１０４の厚さは３ｎｍ程度、第３チャネル層１０５の厚さは２ｎｍ程度、スペーサ層１０６の厚さは３ｎｍ程度、障壁層１０８の厚さは６ｎｍ程度、エッチング停止層１０９の厚さは５ｎｍ程度、オーミックコンタクト層１１０の厚さは２０ｎｍ程度、オーミックコンタクト層１１１の厚さは１５ｎｍ程度あればよい。

また、電子供給層１０７のＳｉのシート濃度は、例えば５×１０¹²ｃｍ^-2程度等、所望のトランジスタの閾値電圧を得るために適宜調整する。また、オーミックコンタクト層１１０のドーピング濃度は、５×１０¹⁸ｃｍ^-3程度、オーミックコンタクト層１１１のドーピング濃度は、１×１０¹⁹ｃｍ^-3程度であればよい。

次に、本実施の形態におけるＩｎＰ系ＨＦＥＴの製造方法について説明する。

図１に示した層構造をＭＯＶＰＥ法で形成するために、例えば、次に示す材料ガスを用いる。ＩＩＩ族原子材料としてトリメチルインジウム、トリエチルガリウム、トリメチルアルミニウム、Ｖ族原子材料としてアルシン、ホスフィン、ドーピング材料としてジシラン等を用いる。また、キャリアガスは例えば水素とし、例えば約０．１気圧程度の圧力下において、ＭＯＶＰＥ反応炉内で基板上に上記の材料ガスを供給する。

図２に、本実施の形態におけるＩｎＰ系ＨＦＥＴを製造する際の基板温度の時間変化を示す。

工程Ｓ１０１で、反応炉内において、ＩｎＰ基板１０１上にホスフィンを供給しながら室温からバッファ層１０２の成長温度として例えば６５０℃まで昇温し、ＩｎＰ基板１０１表面の酸化膜を除去する。このとき、基板のオフ角は、昇温によるアニール中にステップバンチングを起こさない角度、例えば、非特許文献７に記載されているように０．１度以下とする。

工程Ｓ１０２で、一定時間基板温度を安定化させた後、原料を供給し、結晶成長を開始し、バッファ層１０２、第１チャネル層１０３を形成する。このとき、図３に示すように、第１チャネル層の結晶表面には、基板のオフ角度に応じた１分子層高さのステップが周期的に配列する。

第１チャネル層１０３を形成後、工程Ｓ１０３で、基板温度を例えば４５０℃まで降温し、一定時間基板温度を安定化させ、工程Ｓ１０４で、第２チャネル層１０４、第３チャネル層１０５を形成する。工程Ｓ１０４のときの基板温度は、原料の分解が可能であり、不純物の取り込みを抑制でき、かつ後述の表面モフォロジを得るために４３０℃以上、４６０℃以下とする。また、成長速度は、毎秒１分子層以上であればよい。図３に示すように、下地の第１チャネル層１０３の表面には、基板のオフ角度で決まるテラス幅を有する周期的な１分子層高さのステップ列が形成されているが、テラス内の凹凸が±１分子層以下となるテラス列を形成できるよう、ＩＩＩ族およびＶ族原子原料ガスの供給比を調整し、第２チャネル層１０４、第３チャネル層１０５の成長速度を各々、例えば毎秒０．３５分子層、毎秒０．７分子層で形成する。第２チャネル層１０４、第３チャネル層１０５の成長速度は各々、毎秒０．３分子層以上、毎秒１分子層以下であればよい。

第２チャネル層１０４、第３チャネル層１０５を形成する際の基板温度が低いことにより、原料原子の結晶表面上の拡散距離が短くなり、図３に示すように、成長表面は微小な２次元島がランダムに分布した擬似平坦面となる。図４に、実際に原子間力顕微鏡（ＡＦＭ）で観察した擬似平坦面の表面形態を示す。このときの表面平均二乗粗さ（ＲＭＳ）は０．１３ｎｍ、最大高低差（Ｒ_max）は１．１ｎｍである。図４（ａ）に示す５μｍ角の低倍率像では、基板のオフ角度で決定されるテラス幅を有する周期的なステップ構造が見られる。

続いて、工程Ｓ１０５で、アルシンを供給しながら基板温度をバッファ層生成時と同じ温度である６５０℃まで昇温し、一定時間基板温度を安定化させる。このとき、表面に分布していた微小な２次元島はステップエネルギーを解消し、エネルギー的に安定化するために崩壊し、生成したアドアトムは基板のオフ角度で決まるテラス幅を有する規則的な１分子層高さのステップ列に変化する。図５に、実際にＡＦＭで観察した昇温後の表面形態を示す。

そして、工程Ｓ１０６で、スペーサ層１０６以上の層を順次積層する。これによって、例えば、エッチング停止層１０９の表面にも規則的な１分子層高さのステップ列を形成することができる。このように形成されたエッチング停止層１０９は、リセスエッチングの選択性を劣化させる結晶欠陥を含まない。図６に、実際にＡＦＭでエッチング停止層１０９の表面を観察した結果を示す。

次に、第２、第３チャネル層を４８０℃で形成した比較例について説明する。

第２チャネル層１０４、第３チャネル層１０５を４８０℃で形成した場合は、４５０℃で形成した場合と比較して成長中の結晶表面における原料原子のマイグレーションが容易なため、表面の凹凸が大きくなり、段差が２分子層以上のステップを有する表面が形成される。図７に、実際にＡＦＭで観察した比較例の表面形態を示す。このときの表面平均二乗粗さ（ＲＭＳ）は０．３４ｎｍ、最大高低差（Ｒ_max）は２．８ｎｍであった。比較例の表面は、４５０℃の場合と比較して、２次元島のサイズが大きくなるのに伴い、島のステップの曲率半径は大きくなり、成長後の昇温および温度安定化アニール中に島が崩壊しにくくなる。そのため、表面上を動き回るアドアトムの濃度は成長温度が４５０℃以下の場合より低くなり、ステップの再配列が遅くなる。

さらに、２分子層高さ以上のステップは、ステップ端でアドアトムを取り込まないために、所謂ステップバンチングが起きやすくなり、多段ステップが発達してしまう。図８に、実際にＡＦＭで観察した比較例の昇温後の表面形態を示す。図８に示す表面形態では多段ステップが形成されており、本実施例の図５と比較して表面の平坦性が劣化していることがわかる。このような場合、スペーサ層１０６以上の層に多段ステップが引き継がれ、エッチング停止層１０９上に結晶欠陥が生成しやすくなることを発明者は実験的に見出した。図９に、実際にＡＦＭで比較例のエッチング停止層１０９の表面を観察した結果を示す。多段ステップ形成により、表面凹凸が大きくなり、表面欠陥が形成されていることがわかる。

サブテラヘルツ帯、テラヘルツ帯で動作するＩｎＰ系ＨＦＥＴ構造を実現するためには、チャネル層とゲート電極間の距離を短くすること、つまり、スペーサ層１０６、電子供給層１０７、エッチング停止層１０９の全厚さを薄層化する必要がある。このとき、厚さの均一性、ヘテロ界面の平坦性、結晶欠陥の低減は重要であり、本実施の形態による手順に従って層構造を形成することで、原子レベルで平坦なヘテロ界面を有する高品質のＨＦＥＴ構造を得ることができる。電子のド・ブロイ波長よりも十分に長いテラス幅を有する電子レベルで平坦なヘテロ界面は、界面に沿って走行する電子の散乱を抑制することが可能であり、優れたトランジスタ特性を実現することが可能となる。

以上説明したように、本実施の形態によれば、ＩｎＰ基板１０１上に、６００℃以上の基板温度でバッファ層１０２、第１チャネル層１０３を形成した後、基板温度を４３０℃以上、４６０℃以下として第２チャネル層１０４、第３チャネル層１０５を形成し、基板温度を６００℃以上に昇温してスペーサ層１０６以上の層を順次積層することにより、量産性に優れたＭＯＶＰＥ法によって高移動度を有するチャネル層と高品質のエッチング停止層を有するＩｎＰ系ＨＦＥＴ構造を形成することが可能となる。

バッファ層１０２と第１チャネル層１０３を共に高温で形成することによって、バッファ層／チャネル層ヘテロ界面を低温で成長雰囲気に曝すことがなく、不純物の取り込みや酸化の影響を受けやすいＩｎＡｌＡｓの結晶品質やヘテロ界面の品質劣化を抑制することができる。また、第１チャネル層１０３であるＩｎＧａＡｓを６００℃以上の高温で形成することによって、第１チャネル層１０３と第２チャネル層１０４のヘテロ界面を平坦化し、第２チャネル層１０４、第３チャネル層１０５の低温成長前に平坦な下地を形成することが可能となる。

また、４３０〜４６０℃で第２チャネル層１０４を形成することによって、歪の大きい第２チャネル層１０４の格子緩和に伴う劣化や、３次元成長化を抑制することができる。さらに、第２チャネル層１０４よりもＩｎ組成の低いＩｎＧａＡｓからなる第３チャネル層１０５を低温で形成した後に昇温することによって、昇温中の第２チャネル層１０４の格子緩和、結晶品質の劣化を防止することができ、第３チャネル層１０５の表面を１分子層高さのステップが周期的に配列した平坦性の良い界面に変化させることができる。これにより、引き続き成長させるスペーサ層１０６、障壁層１０８、エッチング停止層１０９においても、成長表面では周期的に配列した１分子層高さのステップ列が維持され、エッチング停止層１０９において、リセスエッチングの選択性を劣化させる結晶欠陥の形成を防止することができる。

１０１…ＩｎＰ基板
１０２…バッファ層
１０３…第１チャネル層
１０４…第２チャネル層
１０５…第３チャネル層
１０６…スペーサ層
１０７…電子供給層
１０８…障壁層
１０９…エッチング停止層
１１０…オーミックコンタクト層
１１１…オーミックコンタクト層

Claims

有機金属気相成長法による電界効果型トランジスタ構造の製造方法であって、
ＩｎＰからなる基板上に、基板温度を６００℃以上にして、ＩｎＡｌＡｓからなるバッファ層と、Ｉｎ組成ｘがｘ≦０．８のＩｎＧａＡｓからなる第１チャネル層を、順に形成するステップと、
基板温度を４３０℃以上４６０℃以下に降温した後、前記第１チャネル層上にＩｎ組成ｘが０．８＜ｘ≦１のＩｎＧａＡｓあるいはＩｎＡｓからなる第２チャネル層と、Ｉｎ組成ｘがｘ≦０．８のＩｎＧａＡｓからなる第３チャネル層を、順に形成するステップと、
基板温度を６００℃以上に昇温した後、一定時間基板温度を安定化させることにより、前記第３チャネル層の表面に分布していた微小な２次元島を崩壊させて規則的な１分子層高さのステップ列に変化させてから、前記第３チャネル層上にＩｎＡｌＡｓからなるスペーサ層、障壁層を順に形成するステップと、
を有することを特徴とする電界効果型トランジスタ構造の製造方法。