JP6373015B2 - 半導体エピタキシャルウエハおよび半導体装置 - Google Patents

半導体エピタキシャルウエハおよび半導体装置 Download PDF

Info

Publication number
JP6373015B2
JP6373015B2 JP2014033626A JP2014033626A JP6373015B2 JP 6373015 B2 JP6373015 B2 JP 6373015B2 JP 2014033626 A JP2014033626 A JP 2014033626A JP 2014033626 A JP2014033626 A JP 2014033626A JP 6373015 B2 JP6373015 B2 JP 6373015B2
Authority
JP
Japan
Prior art keywords
layer
gas
epitaxial wafer
inaln
semiconductor epitaxial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014033626A
Other languages
English (en)
Other versions
JP2015159207A (ja
Inventor
丈士 田中
丈士 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Chemical Co Ltd
Original Assignee
Sumitomo Chemical Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co Ltd filed Critical Sumitomo Chemical Co Ltd
Priority to JP2014033626A priority Critical patent/JP6373015B2/ja
Publication of JP2015159207A publication Critical patent/JP2015159207A/ja
Application granted granted Critical
Publication of JP6373015B2 publication Critical patent/JP6373015B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Chemical Vapour Deposition (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、半導体エピタキシャルウエハおよび半導体装置に関する。
一般に、電界効果型トランジスタ等の半導体装置は、半導体エピタキシャルウエハを用いて形成される。半導体エピタキシャルウエハは、基板上にバッファ層(緩衝層)を介してチャネル層(電子走行層)が積層され、さらにその上にバリア層(電子供給層、障壁層)が積層されてなるものである。
このような半導体エピタキシャルウエハにおいて、バッファ層には、高い絶縁性が求められる。バッファ層部分にリーク電流が生じてしまうと、イオン注入法による素子間の分離が困難になる、または電界効果型トランジスタを形成した場合にピンチオフしない等の障害が発生し得るからである。
このことから、電界効果型トランジスタ用の半導体エピタキシャルウエハについては、例えば、窒化ガリウム(GaN)系の窒化物半導体でチャネル層を形成するのに対して、組成式InAl1−xN(0<x<1)で表される窒化物半導体(以下「InAlN」ともいう。)を用いてバッファ層を形成することが提案されている(例えば、特許文献1,2参照)。これは、InAlNが、特にIn組成比が少ない場合においてGaNよりもバンドギャップが大きく高抵抗化し易く、またGaNとの格子整合にも適しているからである。具体的には、その一例として、基板上に形成されたバッファ層がInAlNバッファ層とAlNバッファ層の積層構造からなり、さらにその上にGaNからなるチャネル層を形成した半導体エピタキシャルウエハがある(例えば、特許文献1参照)。また、他の例として、基板上に形成されたバッファ層がInAlNバッファ層とGaNバッファ層の積層構造からなり、さらにその上にGaNからなるチャネル層を形成した半導体エピタキシャルウエハがある(例えば、特許文献2参照)。
特開2006−114653号公報 特開2006−114654号公報
しかしながら、上述した構成の半導体エピタキシャルウエハは、基板の直上にInAlN層を形成するため、電界効果型トランジスタ等の半導体装置を形成した場合に、必ずしも良好なデバイス特性(例えばピンチオフ特性)が得られるとは限らない。それは、高品質のInAlN層を基板上に直接形成することが困難だからである。
さらに詳しく説明すると、InAlN層は、例えば1100〜1200℃程度の比較的高温で形成すると、In組成が優先的に昇華してしまい、In組成が欠損した結晶となるため、適切な組成比が得られなくなる。そのため、InAlN層は、例えば600〜800℃程度の比較的低温で形成することが一般的である。ところが、比較的低温で形成すると、比較的高温で形成する場合のようなサーマルクリーニング効果等が期待できず、InAlN層に導電性不純物が混入してしまうおそれがある。InAlN層に導電性不純物が混入すると、バッファ層の絶縁性が損なわれることになるから、結果として良好なデバイス特性(例えばピンチオフ特性)を有する半導体装置を得ることが難しくなる。
そこで、本発明の目的は、高い絶縁性を確保しつつチャネル層との格子整合を確実に行えるバッファ層を有した半導体エピタキシャルウエハを提供するとともに、その半導体エピタキシャルウエハを用いて形成することで良好なデバイス特性を得ることが可能な半導体装置を提供することにある。
上記目的を達成するために、本発明は、次のように構成されている。
本発明の第1の態様は、
基板上にバッファ層とチャネル層とを積層した半導体エピタキシャルウエハにおいて、
前記バッファ層は、
AlNを主成分として形成され前記基板に面して設けられた絶縁性層と、
InAl1−xNを主成分として形成され前記チャネル層に面して設けられた格子整合層と、を備える
ことを特徴とする半導体エピタキシャルウエハである。
本発明の第2の態様は、第1の態様に記載の半導体エピタキシャルウエハにおいて、
前記バッファ層は、前記絶縁性層と前記格子整合層との間に、GaNからなる中間層を備える
ことを特徴とする。
本発明の第3の態様は、第2の態様に記載の半導体エピタキシャルウエハにおいて、
前記中間層は、鉄または炭素がドーピングされている
ことを特徴とする。
本発明の第4の態様は、第1から第3のいずれか1態様に記載の半導体エピタキシャルウエハにおいて、
前記格子整合層は、InAl1−xNのIn組成xが0.12≦x≦0.25である
ことを特徴とする。
本発明の第5の態様は、第1から第4のいずれか1態様に記載の半導体エピタキシャルウエハにおいて、
前記チャネル層の層厚が90nm以下である
ことを特徴とする。
本発明の第6の態様は、第1から第7のいずれか1態様に記載の半導体エピタキシャルウエハを用いて形成されたことを特徴とする半導体装置である。
本発明によれば、高い絶縁性を確保しつつチャネル層との格子整合を確実に行えるバッファ層を有した半導体エピタキシャルウエハを提供することができる。また、その半導体エピタキシャルウエハを用いて形成することで、良好なデバイス特性を得ることが可能な半導体装置を提供することができる。
本発明の第1の実施の形態における半導体エピタキシャルウエハの概略構成例を示す側断面図である。 本発明の第1の実施の形態における半導体装置の概略構成例を示す側断面図である。 本発明の第2の実施の形態における半導体エピタキシャルウエハの概略構成例を示す側断面図である。 本発明の一実施例および比較例について、チャネル層における電子移動度の具体例を示すグラフ図である。
以下、図面に基づき本発明に係る半導体エピタキシャルウエハおよび半導体装置について説明する。
<第1の実施の形態>
先ず、本発明の第1の実施の形態について、窒化物半導体エピタキシャルウエハおよび電界効果型トランジスタを例に挙げて説明する。
(1)窒化物半導体エピタキシャルウエハの構成
図1は、本発明の第1の実施の形態における窒化物半導体エピタキシャルウエハの概略構成例を示す側断面図である。
図例のように、第1の実施の形態における窒化物半導体エピタキシャルウエハ1は、基板2上にバッファ層3を介してチャネル層4が積層され、さらにその上にバリア層5が積層されてなる。
(基板)
基板2は、例えばシリコン(Si)、炭化ケイ素(SiC)等で形成されている。さらに具体的には、基板2として、例えばポリタイプ4Hあるいはポリタイプ6Hの半絶縁性SiC基板等が用いられる。
(バッファ層)
バッファ層3は、基板2のいずれかの主面上に形成され、基板2とチャネル層4との格子定数差を緩衝する緩衝層として機能するものである。ただし、本実施形態において、バッファ層3は、AlN層3aとInAlN層3bとが積層された二層構造となっている。
AlN層3aは、AlNを主成分として形成された層であり、基板2に面して位置するように設けられている。このAlN層3aは、詳細を後述するように、主としてバッファ層3の高絶縁性を確保するための絶縁性層として機能するものである。なお、AlN層3aは、必ずしも基板2上に一様の膜厚で形成されている必要はなく、例えば上面側(基板2と接する側とは反対側)に所定形状の核(凸部)が形成されていてもよいし、また基板2上に島状に形成されていてもよい。核(凸部)が形成され、または島状に形成されている場合には、その上にInAlN層3bを形成する際、結晶中の転位同士を会合させて、消滅させることができる。つまり、InAlN層3bの歪みを緩和することができ、その結果としてInAlN層3bの膜厚を薄くすることができる。
InAlN層3bは、組成式InAl1−xN(0<x<1)で表される窒化物半導体を主成分として形成された層であり、チャネル層4に面して位置するように設けられている。このInAlN層3bは、詳細を後述するように、バッファ層3の絶縁性を確保しつつ、主としてチャネル層4との格子整合を確実に行うための格子整合層として機能するものである。このことから、InAlN層3bは、チャネル層4と格子整合するように、In組成xを制御して構成されている。ここで、格子整合するとは、InAlN層3bの上面とチャネル層4の下面との格子定数が略一致すること、さらに詳しくは格子不整合率が0.5%以下、好ましくは0.4%以下となるように形成されていることをいう。具体的には、InAlN層3bにおけるIn組成xは、0.12≦x≦0.25、好ましくは0.15≦x≦0.21、より好ましくはx=0.18程度であるとよい。
(チャネル層)
チャネル層4は、バッファ層3上に窒化ガリウム(GaN)で形成され、電子が走行する電子走行層として機能するものである。このチャネル層4は、InAlN層3bと格子整合することから、結晶中に歪みを有さず、無歪みとなるように形成されている。したがって、チャネル層4は、従来構成(例えば特許文献1,2参照)に比べて薄膜化が可能であり、層厚(平均膜厚)が例えば90nm以下となるように形成されている。
(バリア層)
バリア層5は、チャネル層4上に当該チャネル層4の形成材料より電子親和力の小さい窒化アルミニウムガリウム(AlGaN)で形成され、チャネル層4に電子を供給する電子供給層として機能するとともに、二次元電子ガス(Two Dimentional Electorn Gas)を空間的に閉じ込める障壁層として機能するものである。このバリア層5によって、チャネル層4におけるバリア層5との界面近傍には、バリア層5のピエゾ効果によって誘起される二次元電子ガスが存在することになる。なお、バリア層5は、その形成材料が必ずしもAlGaNに限られることはなく、AlNの単層またはAlNとAlGaNとを組み合わせた複合層であってもよく、その場合であってもピエゾ効果によって二次元電子ガスが誘起される。また、バリア層5は、InAlNの単層であってもよく、その場合にはバリア層5の自発分極によって二次元電子ガスが誘起されることになる。
(2)窒化物半導体エピタキシャルウエハの製造方法
次に、上述した構成の窒化物半導体エピタキシャルウエハ1の製造方法の一例について説明する。ここでは、有機金属気相成長装置、別名MOCVD(Metal Organic Chemical Vapor Deposition)装置を用い、バッファ層3、チャネル層4およびバリア層5をエピタキシャル成長法により形成させる場合を例に挙げて説明する。
(基板搬入・前処理工程)
窒化物半導体エピタキシャルウエハ1の製造にあたっては、先ず、基板2として、例えばポリタイプ4Hまたはポリタイプ6Hの半絶縁性SiC基板を用意して、MOCVD装置が備える処理室内に搬入する。そして、前処理工程として、基板2を搬入した処理室内を、アンモニア(NH)を含まないH/N混合ガスフロー雰囲気とし、所定設定温度(例えば1175℃)で所定時間(例えば5分間)加熱処理をする。この加熱処理により、処理室内の基板2は、その表面が清浄化される。このとき、加熱処理は、基板2に対して直接的に(何らかの層が成膜されていない状態で)行うため、後述するAlN層3aの形成に適した1100〜1200℃程度の比較的高温(例えば上述した所定設定温度である1175℃)で行うことができ、サーマルクリーニング効果等により基板2の表面に対する清浄化を確実なものとすることができる。
(バッファ層形成工程)
前処理工程の終了後は、MOCVD装置の処理室内にアンモニア(NH)ガスを例えばH/NH比≦4となる条件で所定時間(例えば25秒間)導入する。このNHガスフローにより、バッファ層形成工程でAlN層3aを形成する際の窒素原子の脱離を防ぎ、AlN層3aの高品質化を図ることができる。
その後は、処理室内が所定設定温度(例えば1175℃)の状態で、AlN層3aを形成する原料ガスの処理室内への供給を開始する。AlN層3aを形成する原料ガスとしては、例えばNHガスとTMA(Tri Methyl Aluminium)ガスとの混合ガスを用いることができる。そして、基板2のいずれかの主面上にバッファ層3の一部として、所定厚さ(例えば平均膜厚30nm)のAlN層3aを形成する。このようにして形成するAlN層3aは、基板2の表面が確実に清浄化されており不純物混入を未然に回避することができ、またAlN層3aを形成する際の窒素原子の脱離が防止されるので、高品質なものとなる。
AlN層3aを形成したら、次いで、MOCVD装置の処理室内を上述した所定設定温度より低温の所定設定温度となるまで冷却する。冷却後の所定設定温度は、後述するInAlN層3bの形成に適した600〜800℃程度の比較的低温(例えば700℃)であればよい。また、冷却と同時に、処理室内の炉内キャリアガス雰囲気をH/N混合のものからNがメインのものへと移行させる。そして、処理室内が低温の所定設定温度(例えば700℃)の状態で、InAlN層3bを形成する原料ガスの処理室内への供給を開始する。InAlN層3bを形成する原料ガスとしては、例えばNHガスとTMAガスとTMI(Tri Methyl Indium)ガスとの混合ガスを用いることができる。これにより、AlN層3a上に、バッファ層3の一部として、所定厚さ(例えば平均膜厚500nm)のIn0.17Al0.83N層3bを形成する。InAlNの組成比はTMAガスとTMIガスとの流量を調整することで制御する。
このようにして、バッファ層形成工程では、AlN層3a上にInAlN層3bが積層されてなる二層構造のバッファ層3を形成する。したがって、AlN層3aの形成後にInAlN層3bを形成することになるので、InAlN層3bの形成後に比較的高温での処理を行う必要がない。つまり、InAlN層3bについては、In組成が昇華して欠損した結晶となってしまうことがなく、適切な組成比が得られるので、後述するチャネル層4との格子整合を確実なものとすることができる。
(チャネル層形成工程)
バッファ層形成工程の終了後は、TMAガスおよびTMIガスの処理室内への供給を停止するとともに、例えばTMG(Tri Methyl Gallium)ガスの処理室内への供給を開始する。このとき、NHガスの処理室内への供給は続いているため、TMGガスの供給開始により、チャネル層4としてのGaN層の形成が開始される。そして、バッファ層3の上面に、チャネル層4として、所定厚さ(例えば平均膜厚が30nm)のGaN層を形成する。
(バリア層形成工程)
チャネル層形成工程の終了後は、TMAガスの処理室内への供給を再開する。このとき、NHガスおよびTMGガスの処理室内への供給は続いているため、TMAガスの処理室内への供給再開により、バリア層5としてのAlGaN層の形成が開始される。そして、チャネル層4の上面に、バリア層5として、所定厚さ(例えば平均膜厚が20nm)のAl0.29Ga0.71N層を形成する。AlGaNの組成比はTMAガスとTMGガスとの流量を調整することで制御する。
(基板搬出工程)
バリア層形成工程の終了後は、基板2を処理室内から搬出し、本実施形態にかかる窒化物半導体エピタキシャルウエハ1の製造工程を終了する。
(3)電界効果型トランジスタの構成
次に、上述した構成の窒化物半導体エピタキシャルウエハ1を用いて構成される電界効果型トランジスタについて説明する。
電界効果型トランジスタ(Field Effect Transistor:FET)は、窒化物半導体エピタキシャルウエハ1を用いて構成される半導体装置の一例であり、ゲート電極から生じる電界によって電流の流れを制御する方式のトランジスタ構造を有したものである。この電界効果型トランジスタには、半導体ヘテロ接合に誘起された高移動度の二次元電子ガスをチャネルとした高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)が含まれる。
図2は、本発明の第1の実施の形態における電界効果型トランジスタの概略構成例を示す側断面図である。
図例のように、第1の実施の形態における電界効果型トランジスタ10は、窒化物半導体エピタキシャルウエハ1の上面、すなわちつまりバリア層5の上面に設けられる電極11を備えている。電極11としては、ゲート電極11aと、ソース電極11bと、ドレイン電極11cとが設けられている。また、バリア層5の上面と電極11との間には、中間層12として例えばGaN層が設けられていてもよい。
(4)本実施形態の効果
本実施形態によれば、以下に述べる1つまたは複数の効果を奏する。
(a)本実施形態によれば、バッファ層3が、基板2に面して設けられたAlN層3aと、チャネル層4に面して設けられたInAlN層3bとの二層構造となっている。そのため、バッファ層3の形成にあたり、AlN層3aを比較的高温で形成した後にInAlN層3bを比較的低温で形成することになるので、AlN層3aとInAlN層3bのそれぞれがいずれも高品質なものとなる。つまり、AlN層3aについては、基板2の表面が確実に清浄化されており不純物混入を未然に回避できるので、高品質なものとなる。また、InAlN層3bについては、In組成が昇華して欠損した結晶となってしまうことがなく、適切な組成比が得られるので、高品質なものとなる。
AlN層3aとInAlN層3bのそれぞれがいずれも高品質なものであれば、これらが積層されて構成されるバッファ層3は、高い絶縁性を確保しつつチャネル層4との格子整合を確実に行えるものとなる。つまり、高品質のAlN層3aは、不純物の混入等がなく、高い絶縁性が得られるため、高絶縁性を確保するための絶縁性層として機能することになり、電界効果型トランジスタ10等の半導体装置を構成した場合に良好なデバイス特性(例えばピンチオフ特性)を得ることを可能にする。また、高品質のInAlN層3bは、チャネル層4を構成するGaNよりもバンドギャップが大きく高抵抗化し易いため、バッファ層3の高絶縁性確保に寄与する。さらに、高品質のInAlN層3bは、適切な組成比が確実に得られるようになるので、チャネル層4と確実に格子整合することを可能にする。
このように、本実施形態におけるバッファ層3は、高い絶縁性の確保と、チャネル層との確実な格子整合とについて、これらを両立させることを実現可能にする。
(b)本実施形態によれば、InAlN層3bのIn組成xが0.12≦x≦0.25であるので、バッファ層3とチャネル層4を確実に格子整合することができ、具体的にはバッファ層3とチャネル層4との格子不整合率を0.5%以下にできる。特に、InAlN層3bのIn組成xがx=0.18程度であると、バッファ層3とチャネル層4との格子不整合率を略0%にできる。
(c)本実施形態によれば、上述したようにバッファ層3とチャネル層4を確実に格子整合することができるので、チャネル層4の薄膜化が実現可能となる。格子不整合が生じると結晶中に生じる結晶歪みを緩和させるためにチャネル層4の膜厚を厚くする必要があるが、確実に格子整合できればその必要がないからである。具体的には、従来構成(例えば特許文献1,2参照)であれば、少なくとも例えば200nm以上の層厚(平均膜厚)が必要であるところ、本実施形態によれば、チャネル層4の層厚(平均膜厚)を例えば90nm以下にすることができ、その場合であってもチャネル層4の電子移動度等につき良好な特性が得られる。
(d)本実施形態によれば、チャネル層4の薄膜化が実現可能となるため、二次元電子ガスが走行するための領域が、従来構成(例えば特許文献1,2参照)の場合に比べると、極めて狭いものとなる。つまり、チャネル層4の薄膜化によって、二次元電子ガスの極めて狭い領域への閉じ込め効果を得ることができる。そのため、チャネル層4を移動する二次元電子ガス中の電子の移動度(電子移動度)の低下を抑制でき、電界効果型トランジスタ10を構成した場合の電気特性を向上させることができる。具体的には、電界効果型トランジスタ10を高出力で作動させることができる。また、チャネル層4の薄膜化によって、ショートチャネル効果を抑制してゲート電極長を短くでき、電界効果型トランジスタ10を構成した場合の高周波特性を向上させることができる。
<第2の実施の形態>
次に、本発明の第2の実施の形態について説明する。ただし、ここでは、上述した第1の実施の形態との相違点のみを説明する。
図3は、本発明の第2の実施の形態における窒化物半導体エピタキシャルウエハの概略構成例を示す側断面図である。
図例のように、第2の実施の形態における窒化物半導体エピタキシャルウエハ1は、バッファ層3がAlN層3aとInAlN層3bとの間に中間層としてのGaN層3cを備えた三層構造となっている点で、上述した第1の実施の形態の場合とは異なる。このGaN層3cには、鉄(Fe)または炭素(C)がドーピングされていてもよい。
このような三層構造のバッファ層3は、第1の実施の形態の場合と同様にAlN層3aの形成後、InAlN層3bの形成に先立ち、TMAガスに代えてTMGガスを処理室内へ供給し、中間層としてのGaN層3cを所定厚さ(例えば平均膜厚500nm)で形成し、その後に第1の実施の形態の場合と同様にInAlN層3bの形成することで、得ることが可能である。
本実施形態においても、バッファ層3は、基板2に面して設けられたAlN層3aと、チャネル層4に面して設けられたInAlN層3bとを備えている。そのため、本実施形態のバッファ層3においても、第1の実施の形態の場合と同様に、高い絶縁性の確保と、チャネル層との確実な格子整合とについて、これらを両立させることを実現可能にする。
しかも、本実施形態によれば、バッファ層3がAlN層3a、GaN層3cおよびInAlN層3bの三層構造であることから、第1の実施の形態の場合と比べて、より低い転位密度のバッファ層3を得ることができる。このことは、特にGaN層3cにFeまたはCをドーピングした場合に顕著となる。
<変形例等>
以上に、本発明の第1の実施の形態および第2の実施の形態を説明したが、上記の開示内容は、本発明の例示的な実施形態を示すものである。すなわち、本発明の技術的範囲は、上記の例示的な実施形態に限定されるものではない。
例えば、第1の実施の形態では、本発明に係る半導体装置の一例として、高電子移動度トランジスタ(HEMT)を含む電界効果型トランジスタ(FET)を例に挙げて説明したが、本発明がこれに限定されることはなく、半導体レーザ等の他の半導体装置についても本発明を適用することが可能である。
次に、実施例を挙げて、本発明を具体的に説明する。ただし、本発明が、以下の実施例に限定されないことは勿論である。
(実施例)
本発明の実施例では、第1の実施の形態で説明した製造方法の手順に従い、ポリタイプ4Hまたはポリタイプ6Hの半絶縁性SiC基板からなる基板2上に、平均膜厚30nmのAlN層3aと平均膜厚500nmのInAlN層3bとがその順で積層されてなるバッファ層3を形成し、その上にチャネル層4としてのGaN層を平均膜厚30nmで形成し、さらにその上にバリア層5としてのAlGaN層を平均膜厚が20nmで形成して、窒化物半導体エピタキシャルウエハ1を構成した。
(比較例1)
続いて、上述した実施例との比較のために構成した比較例1について説明する。比較例1における窒化物半導体エピタキシャルウエハは、例えば特許文献1に開示された積層構造のものである。
比較例1では、基板として例えばポリタイプ4Hあるいはポリタイプ6Hの半絶縁性SiC基板を用意して、MOCVD装置が備える処理室内に搬入する。そして、処理室内を、NHを含まないH/N混合ガスフロー雰囲気とし、例えば1175℃で例えば5分間加熱処理をする。
その後は、MOCVD装置の処理室内を例えば700℃まで冷却する。また、冷却と同時に、処理室内の炉内キャリアガス雰囲気をH/N混合のものからNがメインのものへと移行させる。そして、処理室内に対して、NHガスとTMAガスとTMIガスとの混合ガスを供給する。これにより、SiC基板上に、バッファ層として、例えば平均膜厚500nmのIn0.17Al0.83N層を形成する。InAlNの組成比はTMAガスとTMIガスとの流量を調整することで制御する。
バッファ層を形成したら、その後は、TMAガスおよびTMIガスの処理室内への供給を停止するとともに、TMGガスの処理室内への供給を開始する。このとき、NHガスの処理室内への供給は続いているため、TMGガスの供給開始によりGaN層の形成が開始される。そして、バッファ層の上面に、チャネル層として、例えば平均膜厚が60nmのGaN層を形成する。
チャネル層を形成したら、その後は、TMAガスの処理室内への供給を再開する。このとき、NHガスおよびTMGガスの処理室内への供給は続いているため、TMAガスの処理室内への供給再開によりAlGaN層の形成が開始される。そして、チャネル層の上面に、バリア層として、例えば平均膜厚が20nmのAl0.29Ga0.71N層を形成する。AlGaNの組成比はTMAガスとTMGガスとの流量を調整することで制御する。
以上の手順を経ることで、比較例1における窒化物半導体エピタキシャルウエハを構成した。
(比較例2)
続いて、上述した実施例との比較のために構成した比較例2について説明する。比較例2における窒化物半導体エピタキシャルウエハは、例えば特許文献2に開示された積層構造のものである。
比較例2では、基板として例えばポリタイプ4Hあるいはポリタイプ6Hの半絶縁性SiC基板を用意して、MOCVD装置が備える処理室内に搬入する。そして、処理室内を、NHを含まないH/N混合ガスフロー雰囲気とし、例えば1175℃で例えば5分間加熱処理をする。
その後は、MOCVD装置の処理室内を例えば700℃まで冷却する。また、冷却と同時に、処理室内の炉内キャリアガス雰囲気をH/N混合のものからNがメインのものへと移行させる。そして、処理室内に対して、NHガスとTMAガスとTMIガスとの混合ガスを供給する。これにより、SiC基板上に、バッファ層の一部として、例えば平均膜厚500nmのIn0.17Al0.83N層を形成する。InAlNの組成比はTMAガスとTMIガスとの流量を調整することで制御する。
InAlN層を形成したら、次いで、TMIガスの処理室内への供給を停止する。このとき、NHガスおよびTMAガスの処理室内への供給は続いているため、TMIガスの供給停止によりAlN層の形成が開始される。そして、InAlN層の上面に、バッファ層の一部として、例えば平均膜厚が300nmのAlN層を形成する。
このようにして、InAlN層上にAlN層が積層されてなる二層構造のバッファ層を形成する。
バッファ層を形成したら、その後は、TMAガスの処理室内への供給を停止するとともに、TMGガスの処理室内への供給を開始する。このとき、NHガスの処理室内への供給は続いているため、TMGガスの供給開始によりGaN層の形成が開始される。そして、バッファ層の上面に、チャネル層として、例えば平均膜厚が200nmのGaN層を形成する。
チャネル層を形成したら、その後は、TMAガスの処理室内への供給を再開する。このとき、NHガスおよびTMGガスの処理室内への供給は続いているため、TMAガスの処理室内への供給再開によりAlGaN層の形成が開始される。そして、チャネル層の上面に、バリア層として、例えば平均膜厚が20nmのAl0.29Ga0.71N層を形成する。AlGaNの組成比はTMAガスとTMGガスとの流量を調整することで制御する。
以上の手順を経ることで、比較例2における窒化物半導体エピタキシャルウエハを構成した。
(電気的特性の評価)
以上のように構成した実施例および比較例1,2について、その電気的特性として、チャネル層における電子移動度の評価を行った。
図4は、実施例および比較例1,2について、チャネル層における電子移動度の具体例を示すグラフ図である。
図例によれば、実施例は、比較例1,2に比べて、有意に高い電子移動度が得られており、高品質な窒化物半導体エピタキシャルウエハ1となっていることがわかる。これは、比較例1,2の場合は不純物の混入等によりバッファ層の絶縁性が損なわれるおそれがあるのに対して、実施例の構成であればAlN層3aの存在によりバッファ層3が高い絶縁性を確保できるからと考えられる。さらには、InAlN層3bの存在によりチャネル層4との格子整合を確実に行えるようになり、そのためにチャネル層4の層厚(平均膜厚)を例えば90nm以下としても、結晶歪み等のない高品質のチャネル層4を形成でき、その結果として電子移動度等につき良好な特性が得られるからと考えられる。
1…窒化物半導体エピタキシャルウエハ、2…基板、3…バッファ層、3a…AlN層、3b…InAlN層、3c…GaN層、4…チャネル層、5…バリア層、10…電界効果型トランジスタ、11…電極、11a…ゲート電極、11b…ソース電極、11c…ドレイン電極、12…中間層

Claims (4)

  1. 基板上にバッファ層とGaNからなるチャネル層とを積層した半導体エピタキシャルウエハにおいて、
    前記バッファ層は、
    AlNを主成分として形成され前記基板に面して設けられた絶縁性層と、
    InxAl1−xNを主成分として形成され前記チャネル層に面して設けられた格子整合層と、
    前記絶縁性層と前記格子整合層との間に形成されたGaNからなる中間層と、を備え、
    前記チャネル層の層厚が90nm以下である
    ことを特徴とする半導体エピタキシャルウエハ。
  2. 前記中間層は、鉄または炭素がドーピングされている
    ことを特徴とする請求項記載の半導体エピタキシャルウエハ。
  3. 前記格子整合層は、InxAl1−xNのIn組成xが0.12≦x≦0.25である
    ことを特徴とする請求項1または2に記載の半導体エピタキシャルウエハ。
  4. 請求項1からのいずれか1項に記載の半導体エピタキシャルウエハを用いて形成されたことを特徴とする半導体装置。
JP2014033626A 2014-02-25 2014-02-25 半導体エピタキシャルウエハおよび半導体装置 Active JP6373015B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014033626A JP6373015B2 (ja) 2014-02-25 2014-02-25 半導体エピタキシャルウエハおよび半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014033626A JP6373015B2 (ja) 2014-02-25 2014-02-25 半導体エピタキシャルウエハおよび半導体装置

Publications (2)

Publication Number Publication Date
JP2015159207A JP2015159207A (ja) 2015-09-03
JP6373015B2 true JP6373015B2 (ja) 2018-08-15

Family

ID=54183002

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014033626A Active JP6373015B2 (ja) 2014-02-25 2014-02-25 半導体エピタキシャルウエハおよび半導体装置

Country Status (1)

Country Link
JP (1) JP6373015B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108389894A (zh) * 2018-03-29 2018-08-10 南昌大学 一种高电子迁移率晶体管外延结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3393602B2 (ja) * 2000-01-13 2003-04-07 松下電器産業株式会社 半導体装置
JP4908886B2 (ja) * 2006-03-23 2012-04-04 日本電信電話株式会社 半導体装置
JP5551730B2 (ja) * 2012-03-28 2014-07-16 日本電信電話株式会社 半導体薄膜の製造方法
JP5525013B2 (ja) * 2012-08-03 2014-06-18 日本電信電話株式会社 電界効果型トランジスタ構造の製造方法

Also Published As

Publication number Publication date
JP2015159207A (ja) 2015-09-03

Similar Documents

Publication Publication Date Title
JP5634681B2 (ja) 半導体素子
US9123534B2 (en) Semiconductor device and method of manufacturing the same
JP4381380B2 (ja) 半導体装置及びその製造方法
TWI487036B (zh) 化合物半導體裝置及其製造方法
JP3733420B2 (ja) 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
JP2002076329A (ja) 半導体装置
US10833184B2 (en) Semiconductor device substrate, semiconductor device, and method for manufacturing semiconductor device substrate
JP6731584B2 (ja) 窒化物半導体装置および窒化物半導体基板
US20130207078A1 (en) InGaN-Based Double Heterostructure Field Effect Transistor and Method of Forming the Same
JP2009071061A (ja) 半導体装置
US20150069409A1 (en) Heterostructure with carrier concentration enhanced by single crystal reo induced strains
JP2016207748A (ja) 半導体装置の製造方法および半導体装置
JP4517077B2 (ja) 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ
WO2019194042A1 (ja) トランジスタの製造方法
Xue et al. Effects of AlN interlayer on the transport properties of nearly lattice-matched InAlN/GaN heterostructures grown on sapphire by pulsed metal organic chemical vapor deposition
JP6305137B2 (ja) 窒化物半導体積層物および半導体装置
JP5914999B2 (ja) 半導体装置の製造方法
JP6084254B2 (ja) 化合物半導体基板
JP6373015B2 (ja) 半導体エピタキシャルウエハおよび半導体装置
JP6917798B2 (ja) 窒化物半導体エピタキシャル基板および半導体装置
JP2013038157A (ja) 化合物半導体基板
JP2016219590A (ja) 半導体基板の製造方法、及び半導体装置の製造方法
US20230360911A1 (en) Semiconductor multilayer structure and manufacturing method therefor, and manufacturing method for semiconductor device
JP6486510B2 (ja) 窒化物半導体積層物及び窒化物半導体装置
JP6205497B2 (ja) 窒化物半導体の製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20151009

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20151120

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180523

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180703

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180717

R150 Certificate of patent or registration of utility model

Ref document number: 6373015

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350