JP5523748B2 - 画像データ補償装置を含む表示装置 - Google Patents

Description

本発明は、画像データ補償方法、これを行うための補償装置、及びこの補償装置を含む表示装置に関し、より詳細には電力消耗を減少させるための画像データ補償方法、これを行うための補償装置、及びこのデータ補償装置を含む表示装置に関する。

一般に、液晶表示装置は、液晶の光透過率を用いて画像を表示する液晶表示パネル及び液晶表示パネルの下部に配置されて液晶表示パネルに光を提供するバックライトアセンブリを含む。

液晶表示パネルは、画素電極及び画素電極と電気的に接続された薄膜トランジスタを有するアレイ基板、共通電極、及びカラーフィルタを有するカラーフィルタ基板、及びアレイ基板及びカラーフィルタ基板の間に介在された液晶層を含む。液晶層は、画素電極及び共通電極間に形成された電界によってその配列が変更され、これによって液晶層を透過する光の透過率が変更される。ここで、光の透過率が最大まで増加すると、液晶表示パネルは輝度が高いホワイト画像を表示することができ、反面、光の透過率が最小まで減少すると、液晶表示パネルは輝度が低いブラック画像を表示することができる。

液晶表示装置は、画質改善のための適応型色補正（Ａｄａｐｔｉｖｅ Ｃｏｌｏｒ Ｃｏｒｒｅｃｔｉｏｎ：以下、ＡＣＣと称する）技術と、液晶の応答速度改善のための応答速度補償（Ｄｙｎａｍｉｃ Ｃａｐａｃｉｔａｎｃｅ Ｃｏｍｐｅｎｓａｔｉｏｎ：以下、ＤＣＣと称する）技術とを使用している。ＡＣＣ技術やＤＣＣ技術において、ＲＯＭ又はＲＡＭといったメモリに、入力データと１：１マッピングされる補償データがルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ＬＵＴ）形態で格納されている。即ち、外部から入力データを受信すると、ルックアップテーブルに既に保存された入力データに対応する補償データが出力される。補償データは、色補償及び液晶の応答速度を改善するためのデータである。

入力データは、液晶表示装置が駆動される間にリアルタイムで受信され、これによって補償データが格納されたメモリは、入力データに対応する補償データを読み出すためにリアルタイムで継続して動作することになる。即ち、液晶表示装置が駆動される間、メモリは殆ど休まず動作することになる。従って、液晶表示装置が携帯用端末機に採用される場合、メモリで消費される電力量は相対的に大きい比重を占めることになる。

本発明の解決しようとする技術的課題は、このような従来の問題点を解決するためのもので、本発明の目的は、消費電力を減少させるための画像データ補償方法を提供することにある。

本発明の他の目的は、前記画像データ補償方法を行うための補償装置を提供することにある。

本発明の更に他の目的は、前記補償装置を含む表示装置を提供することにある。

上述の本発明の目的を達成するための一実施形態による画像データ補償方法は、受信した画像データが、キャッシュメモリに保存された前記受信した画像データより前に受信した前の画像データと同じである場合、前記受信した画像データに対応する補償データが保存されたルックアップテーブルメモリをディセイブル（disable）させ、キャッシュメモリに保存された前の画像データに対応する補償データを受信した画像データの補償データとして出力する。キャッシュメモリに保存された前の画像データ及び補償データは、維持される。

前記した本発明の他の目的を達成するための一実施形態による補償装置は、ルックアップテーブルメモリ、キャッシュメモリ、及びメモリ制御部を含む。ルックアップテーブルメモリは、受信した画像データに対応する補償データを保存する。キャッシュメモリは、前記受信した画像データより前に受信した前の画像データと前の画像データに対応する補償データを保存する。メモリ制御部は、受信した画像データとキャッシュメモリに保存された前の画像データとが同じであれば、ルックアップテーブルメモリをディセイブルさせ、キャッシュメモリに保存された前の画像データに対応する補償データを受信した画像データの補償データとして出力する。

前記した本発明の更に他の目的を達成するための一実施形態による表示装置は、タイミング制御部、表示パネル、データ駆動部、及びゲート駆動部を含む。タイミング制御部は、受信した画像データに対応する補償データが保存されたルックアップテーブルメモリ、前記受信した画像データより前に受信した前の画像データと前の画像データに対応する補償データとが保存されたキャッシュメモリ、及び受信した画像データとキャッシュメモリに保存された前の画像データとが同じであれば、ルックアップテーブルメモリをディセイブルさせ、キャッシュメモリに保存された前の画像データに対応する補償データを受信した画像データの補償データとして出力するメモリ制御部を含むデータ補償部を含む。表示パネルは、データ配線とデータ配線と交差するゲート配線とを含む。データ駆動部は、補償データをアナログのデータ電圧に変換してデータ配線に出力する。ゲート駆動部は、ゲート配線にゲート信号を出力する。

本発明によると、タイミング制御部のキャッシュメモリを用いて、ルックアップテーブルメモリの使用頻度を減少させることにより、メモリの消費電力を減少させることができる。

本発明の実施形態１による表示装置のブロック図である。 図１に図示されたタイミング制御部のブロック図である。 図２に図示された補償部の駆動方法を説明するためのフローチャートである。 図２に図示されたメモリ制御部の詳細なブロック図である。 図４に図示されたメモリ制御部の入出力信号に対するタイミング図である。 本発明の実施形態２によるタイミング制御部のブロック図である。 図６に図示された補償部の駆動方法を説明するためのフローチャートである。

以下に図面を参照して本発明の好適な実施形態について詳細に説明する。本発明は多様に変更することができ、多様な形態を有することができることを特定の実施形態を図面に例示して本文に詳細に説明する。しかし、これは、本発明を特定の開示形態に限定するのではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、乃至代替物を含むことを理解すべきである。各図面を説明しながら類似の参照符号を類似の構成要素に対して付与した。図面において、構造物の寸法は本発明の明確性のために実際より拡大して示した。第１、第２等の用語は、多様な構成要素を説明するために使用することができるが、構成要素は用語によって限定されない。用語は一つの構成要素を他の構成要素から区別する目的としてのみ使用される。例えば、本発明の権利範囲から逸脱することなしに、第１構成要素は第２構成要素と称されてもよく、同様に第２構成要素も第１構成要素に称されてもよい。単数の表現は、文脈上、明白に相違が示されない限り、複数の表現を含む。

本出願において、「含む」または「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを意図するものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたもの等の存在または付加の可能性を予め排除しないことを理解しなければならない。なお、異なるものとして定義しない限り、技術的または科学的な用語を含むここで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一の意味を有している。一般的に用いられる辞典に定義されているもののような用語は、関連技術の文脈上で有する意味と一致する意味を有することと解釈すべきであり、本出願で明白に定義されない限り、異常的または過度に形式的な意味に解釈されない。

図１は、本発明の実施形態１による表示装置のブロック図である。

図１を参照すると、表示装置は、表示パネル１００、タイミング制御部２００、データ駆動部３１０、及びゲート駆動部３３０を含む。

表示パネル１００は、アレイ基板、対向基板、及び基板間に介在された液晶層を有する。表示パネル１００は、複数のデータ配線ＤＬと、データ配線ＤＬと交差する複数のゲート配線ＧＬと、データ配線ＤＬ及びゲート配線ＧＬに電気的に接続された複数の画素Ｐとを含む。各画素Ｐは、スイッチング素子ＴＲ、液晶キャパシタＣＬＣ、及びストレージキャパシタＣＳＴを含む。

タイミング制御部２００は、外部から同期信号２０１及び画像データ２０２を受信する。画像データ２０２は、画像の階調に対応するデジタルデータである。タイミング制御部２００は、同期信号２０１を用いて表示装置を駆動するための複数のタイミング信号を生成する。例えば、データ駆動部３１０の駆動を制御する水平同期信号、ロード信号、反転信号、データクロック信号などを含むデータ制御信号２１０ｄを生成する。また、ゲート駆動部３３０の駆動を制御する垂直同期信号、ゲートクロック信号、ゲートイネイブル信号などを含むゲート制御信号２１０ｇを生成する。

タイミング制御部２００は、受信した画像データ２０２に対応する補償データ２０２’を出力する。タイミング制御部２００は、画像データ２０２に対応する補償データがルックアップテーブル形態で保存されたルックアップテーブルメモリを含み、複数のキャッシュメモリを用いてルックアップテーブルメモリの使用頻度を減少させて消費電力を減少させる。タイミング制御部２００に対する詳細な説明は後述する。

データ駆動部３１０は、データ制御信号２１０ｄに基づいて補償データをアナログのデータ電圧に変換する。データ駆動部３１０は、ガンマ電圧（Ｖｇａｍｍａ）を用いてデータ電圧に変換して、データ電圧を表示パネル１００のデータ配線ＤＬに出力する。

ゲート駆動部３３０は、ゲート制御信号２１０ｇに基づいてゲート信号を生成する。ゲート駆動部３３０は、オン電圧Ｖｏｎ及びオフ電圧Ｖｏｆｆを用いてゲート信号を生成して、表示パネル１００のゲート配線ＧＬに出力する。

図２は、図１に図示されたタイミング制御部のブロック図である。

図１及び図２を参照すると、タイミング制御部２００は、タイミング信号生成部２１０、第１データ補償部２３０Ｒ、第２データ補償部２５０Ｇ、及び第３データ補償部２７０Ｂを含む。

タイミング信号生成部２１０は、同期信号２０１を用いてデータ制御信号２１０ｄ、ゲート制御信号２１０ｇ、及びメモリ制御信号２１０ｍを生成する。データ制御信号２１０ｄは、データ駆動部３１０の駆動を制御する水平同期信号、ロード信号、反転信号、データクロック信号などを含む。ゲート制御信号２１０ｇは、ゲート駆動部３３０の駆動を制御する垂直同期信号、ゲートクロック信号、ゲートイネイブル信号などを含む。メモリ制御信号２１０ｍは、第１、第２、及び第３データ補償部２３０Ｒ、２５０Ｇ、２７０Ｂのメモリをそれぞれ制御するクロック信号、リードイネイブル信号などを含む。

第１データ補償部２３０Ｒは赤色のデータ２０２Ｒを補償して赤色の補償データ２０２’Ｒを出力し、第２データ補償部２５０Ｇは緑色のデータ２０２Ｇを補償して緑色の補償データ２０２’Ｇを出力し、第３データ補償部２７０Ｂは青色のデータ２０２Ｂを補償して青色の補償データ２０２’Ｂを出力する。

第１データ補償部２３０Ｒは、メモリ制御部２３０、ルックアップテーブルメモリ２３１、第１キャッシュメモリ２３４、第２キャッシュメモリ２３５、及びディザリング部２３６を含む。第２及び第３データ補償部２５０Ｇ、２７０Ｂは、第１データ補償部２３０Ｒと同じ構成要素を含むので、第２及び第３データ補償部２５０Ｇ、２７０Ｂの詳細な説明は、第１データ補償部２３０Ｒの説明と同様である。

メモリ制御部２３０は、ルックアップテーブルメモリ２３１、第１キャッシュメモリ２３４、及び第２キャッシュメモリ２３５の動作を制御する。

ルックアップテーブルメモリ２３１は、受信したｍビットの画像データと、前記受信した画像データに対応してビットが拡張された補償データとが１次元ルックアップテーブル（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ＬＵＴ）形態で保存される。例えば、８ビット画像データに対応して２ビット拡張された１０ビット補償データが保存される。ルックアップテーブルメモリ２３１は、ＲＯＭ又はＲＡＭであってもよい。

第１及び第２キャッシュメモリ２３４、２３５には、それぞれにつき、受信した画像データより前に受信した前の画像データと前の画像データに対応する前の補償データとが保存される。

ディザリング部２３６は、拡張されたビットの補償データを本来のビットにディザリングする。例えば、１０ビットの補償データを８ビットの補償データに変換する。ここでは、第１データ補償部２３０Ｒがディザリング部を含むことを例としたが、第１データ補償部２３０Ｒがディザリング部を具備しない代わり、データ駆動部３１０が非線形デジタルアナログ変換器を具備して、ｎビットの補償データをｍビットの補償データに対応するデータ電圧に変換してもよい。

メモリ制御部２３０は、受信した画像データと第１及び第２キャッシュメモリ２３４、２３５に保存された画像データとを比較する。メモリ制御部２３０は、前記受信した画像データが第１又は第２キャッシュメモリ（２３４又は２３５）に保存された画像データと同じである場合、ルックアップテーブルメモリ２３１の動作をディセイブル状態に転換させる。この場合、メモリ制御部２３０は、第１及び第２キャッシュメモリ２３４、２３５に保存された補償データを前記受信した画像データの補償データとして出力する。

一方、メモリ制御部２３０は、受信した画像データが第１又は第２キャッシュメモリ（２３４又は２３５）に保存された画像データと異なる場合、ルックアップテーブルメモリ２３１の動作をイネイブル状態に転換する。この場合、ルックアップテーブルメモリ２３１は、受信した画像データに対応する補償データを出力する。メモリ制御部２３０は、前記受信した画像データ及びこの画像データに対応してルックアップテーブルメモリ２３１から出力された補償データを第１又は第２キャッシュメモリ（２３４又は２３５）にアップデートする。

図３は、図２に図示された補償部の駆動方法を説明するための流れ図である。

図２及び図３を参照すると、メモリ制御部２３０にｉ番目の画像データＤｉが入力される（ステップＳ１０１）。メモリ制御部２３０は、第１及び第２キャッシュメモリ２３４、２３５に保存された画像データとｉ番目の画像データＤｉとを比較する（ステップＳ１０３）。例えば、第１キャッシュメモリ２３４には、ｊ（ｊ＜ｉである自然数）番目の画像データＤｊとｊ番目の画像データＤｊに対応するｊ番目の補償データＤ’ｊが保存されており、第２キャッシュメモリ２４５はｋ（ｋ＜ｉ、ｋ≠ｊ）番目の画像データＤｋとｋ番目画像データＤｋに対応するｋ番目の補償データＤ’ｋとが保存されている。

メモリ制御部２３０は、受信したｉ番目の画像データＤｉがｊ番目又はｋ番目の画像データ（Ｄｊ又はＤｋ）と同じであれば、メモリ制御部２３０はルックアップテーブルメモリ２３１の動作をディセイブルにする（ステップＳ１１１）。

この場合、メモリ制御部２３０は、第１又は第２キャッシュメモリ２３４、２３５に保存されたｊ番目又はｋ番目の補償データ（Ｄ’ｊ又はＤ’ｋ）をｉ番目の画像データＤｉの補償データＤ’ｉとして出力する(ステップＳ１１３)。

メモリ制御部２３０は、第１及び第２キャッシュメモリ２３４、２３５に保存されたデータを維持する（ステップＳ１１５）。

一方、メモリ制御部２３０は、ｉ番目の画像データＤｉがｊ番目又はｋ番目の画像データ（Ｄｊ又はＤｋ）とは異なる場合、ルックアップテーブルメモリ２３１の動作をイネイブルにする（ステップＳ１２１）。

メモリ制御部２３０は、ルックアップテーブルメモリ２３１に格納されたされているｉ番目の画像データＤｉに対応する補償データＤ’ｉをｉ番目の画像データＤｉの補償データＤ’ｉとして出力する（ステップＳ１２３）。

メモリ制御部２３０は、第１及び第２キャッシュメモリ２３４、２３５のフラグ（ｆｌａｇ）を判断する（ステップＳ１２４）。フラグが「０」であれば、メモリ制御部２３０は、ｉ番目の画像データＤｉとその補償データＤ’ｉとを第１キャッシュメモリ２３４にアップデートする。第２キャッシュメモリ２３５はアップデートされず、保存されているｋ番目の画像データＤｋ及びｋ番目の補償データＤ’ｋが維持される（ステップＳ１２５）。その後、メモリ制御部２３０は、フラグを「１」に設定する（ステップＳ１２７）。

フラグは、第１及び第２キャッシュメモリ２３４、２３５の動作状態を示すデータであって、フラグ値に応じて第１又は第２キャッシュメモリ２３４、２３５がアップデートされる。例えば、フラグが「０」であれば、第１キャッシュメモリ２３４がアップデートされ、フラグが「１」であれば、第２キャッシュメモリ２３５がアップデートされる。

したがって、ステップＳ１２４でフラグが「１」であれば、メモリ制御部２３０は、ｉ番目の画像データＤｉとその補償データＤ’ｉとを第２キャッシュメモリ２３５にアップデートする。第１キャッシュメモリ２３４は、保存されているｊ番目の画像データＤｊ及びｊ番目補償データＤ’ｊを維持する（ステップＳ１２８）。続いて、メモリ制御部２３０は、フラグを「０」に設定する（ステップＳ１２９）。

図４は、図２に図示されたメモリ制御部の詳細なブロック図である。図５は、図４に図示されたメモリ制御部の入出力信号に対するタイミング図である。

図４及び図５を参照すると、メモリ制御部２３０は、比較部２０１、制御部２０３、及び演算部２０５を含む。比較部２０１は、第１及び第２キャッシュメモリ２３４、２３５に保存されているデータと入力された画像データとを比較する。

制御部２０３は、前記比較結果に応じて、ルックアップテーブルメモリ２３１の動作を制御するクロック信号Ｃｌｋとリードイネイブル信号ＲＥを制御するクロック制御信号Ｃｌｋ_Ｃとリード制御信号ＲＥ_Ｃとを生成する。

演算部２０５は、ＡＮＤゲート（ＡＮＤ）とＯＲゲート（ＯＲ）とを含む。ＡＮＤゲート（ＡＮＤ）は、クロック信号Ｃｌｋとクロック制御信号Ｃｌｋ_Ｃとを演算して変更されたクロック信号Ｃｌｋ’をルックアップテーブルメモリ２３１に出力する。ＯＲゲート（ＯＲ）は、リードイネイブル信号ＲＥとリード制御信号ＲＥ_Ｃをと演算して変更されたリードイネイブル信号ＲＥ’をルックアップテーブルメモリ２３１に出力する。

例えば、図５に示すように、第１キャッシュメモリ２３４には前の画像データＤ１と前記前の画像データＤ１に対応する補償データＤ’１とが保存され、第２キャッシュメモリ２３５には前の画像データＤ３と前記前の画像データＤ３に対応する補償データＤ’３とが保存される。現在の画像データＤ４を受信し、受信した画像データＤ４と前の画像データＤ３とが互いに同じ場合を例として説明する。

比較部２０１は、受信した画像データＤ４と第１及び第２キャッシュメモリ２３４、２３５に保存された前の画像データＤ１及びＤ３とを比較する。制御部２０３は、比較の結果、受信した画像データＤ４が第２キャッシュメモリ２３５に保存された前の画像データＤ３と同じであると判定する。これによって、制御部２０３は、クロック制御信号Ｃｌｋ_Ｃとリード制御信号ＲＥ_Ｃとを生成して演算部２０５に出力する。受信した画像データＤ４に対応して、クロック制御信号Ｃｌｋ_Ｃはローレベルを出力して、リード制御信号ＲＥ_Ｃはハイレベルを出力する。

ＡＮＤゲート（ＡＮＤ）は、クロック信号Ｃｌｋとクロック制御信号Ｃｌｋ_Ｃとが両方ハイレベルである場合、ハイレベルを出力し、少なくとも１つがローレベルである場合には、ローレベルを出力する。このように、ＡＮＤゲート（ＡＮＤ）は、受信した画像データＤ４に対応してローレベルに変更されたクロック信号Ｃｌｋ’を出力する。

一方、ＯＲゲート（ＯＲ）は、リードイネイブル信号ＲＥとリード制御信号（ＲＥ_Ｃ）とが両方ローレベルである場合、ローレベルを出力し、少なくとも１つがハイレベルである場合、ハイレベルを出力する。ここで、リードイネイブル信号ＲＥはローレベルを有する場合を例とする。従って、ＯＲゲート（ＯＲ）は、受信した画像データＤ４に対応してハイレベルに変更されたリードイネイブル信号ＲＥ’を出力する。

従って、ルックアップテーブルメモリ２３１は、変更されたクロック信号Ｃｌｋ’とリードイネイブル信号ＲＥ’とによって、受信した画像データＤ４に対応する補償データが求められる間ディセイブルされる。

結果的に、受信した画像データが第１又は第２キャッシュメモリ２３４、２３５に保存された前の画像データと同じ場合には、ルックアップテーブルメモリ２３１は動作しないので、消費電力を減少させることができる。

一般的に、ＲＡＭやＲＯＭのようなメモリがリードディセイブル状態では、クロック信号がロー状態である待機モード（Ｓｔａｎｄ Ｂｙ Ｍｏｄｅ）時の電力消耗は全体メモリ消費電力の５％である一方、正常なメモリ動作（リードイネイブル、クロックハイ状態）時の電力消耗は、全体メモリ消費電力の９５％である。従って、電力消耗が大きいＲＡＭ又はＲＯＭのようなメモリの使用を最小化すると全体消費電力を減少させることができる。特に、限定されたバッテリーを使用する携帯用表示装置でより効率的であり得る。

図６は、本発明の実施形態２によるタイミング制御部のブロック図である。

図１及び図６を参照すると、タイミング制御部４００はタイミング信号生成部４１０及びデータ補償部４３０Ｄを含む。

タイミング信号生成部４１０は、同期信号２０１を用いて、データ制御信号２１０ｄ、ゲート制御信号２１０ｇ、及びメモリ制御信号２１０ｍを生成する。データ制御信号２１０ｄは、データ駆動部３１０の駆動を制御する水平同期信号、ロード信号、反転信号、データクロック信号などを含む。ゲート制御信号２１０ｇは、ゲート駆動部３３０の駆動を制御する垂直同期信号、ゲートクロック信号、ゲートイネイブル信号などを含む。メモリ制御信号２１０ｍは、データ補償部４３０Ｄのメモリを制御するクロック信号、リードイネイブル信号などを含む。

データ補償部４３０Ｄは、受信した画像データ２０２Ｄを前のフレームの画像データを用いて補償データ２０２’Ｄとして出力する。

例えば、データ補償部４３０Ｄは、メモリ制御部４３０、フレームメモリ４３１、ルックアップテーブルメモリ４３２、第１キャッシュメモリ４３４、第２キャッシュメモリ４３５、及び補間部４３６を含む。

メモリ制御部４３０は、ルックアップテーブルメモリ４３２、第１キャッシュメモリ４３４、及び第２キャッシュメモリ４３５の動作を制御する。

フレームメモリ４３１は、前のフレーム画像データＰＤを保存する。

ルックアップテーブルメモリ４３２には、現在フレームの画像データＣＤと、前のフレームの画像データＰＤ、及び現在フレームの画像データＣＤの補償データＣＤ’が２次元ルックアップテーブル形態で保存される。例えば、受信したｍビットの画像データのうち、上位ｎ（ｍ＞ｎである自然数）ビットデータと前のフレームの受信したｎビットデータに対応するｎビット補償データとが保存される。ルックアップテーブルメモリ４３２は、ＲＯＭ又はＲＡＭであってもよい。

第１及び第２キャッシュメモリ４３４、４３５は、現在フレームの画像データと、前フレームの画像データに対応する現在フレームの補償データとがそれぞれ保存される。例えば、第１キャッシュメモリ４３４は、現在フレームＦのｊ番目に入力されたｍビット画像データのうち、上位ｎ（ｎ＜ｍである自然数）ビットデータＣＤｊと、前フレーム（Ｆ−１）のｊ番目に入力されたｍビットの画像データＰＤのうち、上位ｎビットデータＰＤｊに対応する前記現在フレームＦのｊ番目の補償データＣＤ’ｊとが保存される。ｊ番目の補償データＣＤ’ｊは、ｎビットの補償データＣＤ’である。結果的に第１キャッシュメモリ４３４には、３ｎビットのデータが保存されてもよい。

補間部４３６は、減縮されたビットの補償データを、補間方式を用いて本来のビットの補償データを補間する。即ち、前記ｍビットの入力データＣＤに対応する前記ｎビットの補償データＣＤ’を前記ｍビットの補償データＣＤ’に補間する。

メモリ制御部４３０は、受信した現在フレームの画像データＣＤと前フレームの画像データＰＤとで構成された入力データを、第１及び第２キャッシュメモリ４３４、４３５にそれぞれ保存されたデータと比較する。メモリ制御部４３０は、入力データが第１及び第２キャッシュメモリ４３４、４３５に保存されたデータと同じであれば、ルックアップテーブルメモリ４３２の動作をディセイブルさせる。メモリ制御部４３０は、第１及び第２キャッシュメモリ４３４、４３５に保存された補償データを現在フレームの受信したデータに対応する補償データＣＤ’として出力する。

一方、メモリ制御部４３０は、入力データが第１及び第２キャッシュメモリ４３４、４３５に保存されたデータと異なる場合、ルックアップテーブルメモリ４３２の動作をイネイブルさせる。ルックアップテーブルメモリ４３２は、現在フレームの受信した画像データＣＤに対応する補償データを出力する。メモリ制御部４３０は、現在フレームの受信した画像データＣＤ及びルックアップテーブルメモリ４３２から出力された補償データＣＤ’を第１又は第２キャッシュメモリ（４３４又は４３５）にアップデートする。

図７は、図６に図示された補償部の駆動方法を説明するための流れ図である。

図６及び図７を参照すると、メモリ制御部４３０に現在フレームＦのｉ番目の画像データＣＤｉと前フレーム（Ｆ−１）のｉ番目の画像データＰＤｉとが入力データ（｛ＣＤｉ、ＰＤｉ｝）として入力される（ステップＳ２０１）。メモリ制御部２３０は、入力データ（｛ＣＤｉ、ＰＤｉ｝）を第１及び第２キャッシュメモリ４３４、４３５に保存されたデータと比較する（ステップＳ２０３）。例えば、第１キャッシュメモリ４３４には、現在フレームＦのｊ（ｊ＜ｉ）番目の画像データＣＤｊと前フレーム（Ｆ−１）のｊ番目の画像データＰＤｊに対応するｊ番目の補償データＣＤ’ｊが保存される（｛ＣＤｊ、ＰＤｊ｝、ＣＤ’ｊ）。第２キャッシュメモリ４３５には、現在フレームＦのｋ（ｋ＜ｉ、ｋ≠ｊである自然数）番目の画像データＣＤｋと前フレーム（Ｆ−１）のｋ番目の画像データＰＤｋに対応するｋ番目の補償データＣＤ’ｋとが保存される（｛ＣＤｋ、ＰＤｋ｝、ＣＤ’ｋ）。

メモリ制御部４３０は、入力データ（｛ＣＤｉ、ＰＤｉ｝）が第１又は第２キャッシュメモリ（４３４又は４３５）に保存されたデータと同じであれば、ルックアップテーブルメモリ４３２の動作をディセイブルさせる（ステップＳ２１１）。

メモリ制御部４３０は、第１又は第２キャッシュメモリ（４３４又は４３５）に保存されたｊ番目又はｋ番目の補償データ（ＣＤ’ｊ又はＣＤ’ｋ）を現在フレームＦのｉ番目の画像データＣＤｉの補償データＣＤ’ｉとして出力する（ステップＳ２１３）。

メモリ制御部４３０は、第１及び第２キャッシュメモリ４３４、４３５に保存されたデータを維持させる（ステップＳ２１５）。

一方、メモリ制御部４３０は、入力データ（｛ＣＤｉ、ＰＤｉ｝）が第１又は第２キャッシュメモリ（４３４又は４３５）に保存されたデータと同じでなければ、ルックアップテーブルメモリ４３２の動作をイネイブルさせる（ステップＳ２２１）。

メモリ制御部４３０は、ルックアップテーブルメモリ４３２に既に保存された入力データ（｛ＣＤｉ、ＰＤｉ｝）に対応する補償データＣＤ’ｉを現在フレームＦの画像データＣＤｉの補償データＣＤ’ｉとして出力する（ステップＳ２２３）。

メモリ制御部４３０は、第１及び第２キャッシュメモリ４３４、４３５のフラグ（ｆｌａｇ）を判断する（ステップＳ２２４）。フラグが「０」であれば、メモリ制御部４３０は、入力データ（｛ＣＤｉ、ＰＤｉ｝）と補償データＣＤ’ｉとを第１キャッシュメモリ４３４にアップデートし、第２キャッシュメモリ４３５は既に保存されているデータ（｛ＣＤｋ、ＰＤｋ｝、ＣＤ’ｋ）を維持する（ステップＳ２２５）。続いて、メモリ制御部２３０は、フラグを「１」に設定する（ステップＳ２２７）。

一方、段階Ｓ２２４でフラグが「１」であれば、メモリ制御部４３０は入力データ（｛ＣＤｉ、ＰＤｉ｝）と補償データＣＤ’ｉとを第２キャッシュメモリ４３５にアップデートし、第１キャッシュメモリ４３４は既に保存されているデータ（｛ＣＤｊ、ＰＤｊ｝、ＣＤ’ｊ）を維持する（ステップＳ２２８）。続いて、メモリ制御部４３０は、フラグを「０」に設定する（ステップＳ２２９）。

以上の実施形態では、２つのキャッシュメモリを使用することを例として説明したが、キャッシュメモリの個数はタイミング制御部のロジックの増加による電力消耗及びキャッシュの的中率を考慮して多様に決定することができる。

本発明の実施形態によると、画像データと一対一マッピングされた補償データとが保存されたルックアップテーブルメモリを用いる場合、キャッシュメモリにデータ及び補償データを保存するキャッシュメモリを用いて、同じ画像データに対する反復的なメモリリード動作を除去することにより消費電力を減少させることができる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

１００ 表示パネル
２００、４００ タイミング制御部
３１０ データ駆動部
３３０ ゲート駆動部
２１０、４１０ タイミング信号生成部
４３０Ｄ データ補償部
２３０Ｒ、２５０Ｇ、２７０Ｂ 第１、第２、第３データ補償部
２３０ メモリ制御部
２０１ 比較部
２０３ 制御部
２０５ 演算部
２３１、４３２ ルックアップテーブルメモリ
２３４、４３４ 第１キャッシュメモリ
２３５、４３５ 第２キャッシュメモリ
４３１ フレームメモリ

Claims (10)

1. 受信した画像データに対応する補償データが保存されたルックアップテーブルメモリと、前記受信した画像データより前に受信した前の画像データと前記前の画像データに対応する補償データとが保存されたキャッシュメモリと、前記受信した画像データと前記キャッシュメモリに保存された前の画像データとが同じであれば、前記ルックアップテーブルメモリを非動作にし、前記キャッシュメモリに保存された補償データを前記受信した画像データの補償データとして出力するメモリ制御部とを含むデータ補償部を含むタイミング制御部と、
   データ配線、及び前記データ配線と交差するゲート配線を含む表示パネルと、
   前記補償データをアナログのデータ電圧に変換して前記データ配線に出力するデータ駆動部と、
   前記ゲート配線にゲート信号を出力するゲート駆動部と、
   を含む表示装置。
2. 前記データ補償部は、
   赤色、緑色、及び青色データのうち１つの画像データを受信し、受信した画像データに対応する補償データを出力し、
   ｍビットの画像データを受信し、前記ｍビットより拡張されたビットの補償データを出力し、
   前記拡張されたビットの補償データを前記ｍビットの補償データに変換するディザリング部を更に含むことを特徴とする請求項１記載の表示装置。
3. 前記キャッシュメモリは、
   現在フレームのｉ番目の画像データが受信される場合、ｊ（ｊ＜ｉである自然数）番目の画像データと前記ｊ番目画像データに対応するｊ番目の補償データとが保存された第１キャッシュメモリと、
   ｋ（ｋ＜ｉ、ｋ≠ｊである自然数）番目の画像データと前記ｋ番目の画像データに対応するｋ番目の補償データとが保存された第２キャッシュメモリと、を含むことを特徴とする請求項２記載の表示装置。
4. 前記メモリ制御部は、前記ｉ番目の画像データが前記第１又は第２キャッシュメモリに保存されたデータと同じである場合、前記ｊ番目又はｋ番目の補償データを前記ｉ番目の画像データの補償データとして出力し、
   前記第１及び第２キャッシュメモリに保存されたデータを維持することを特徴とする請求項３記載の表示装置。
5. 前記メモリ制御部は、前記ｉ番目の画像データが前記ｊ番目又はｋ番目の画像データと同じでない場合、前記ルックアップテーブルメモリに保存された前記ｉ番目の画像データに対応する補償データを前記ｉ番目の画像データの補償データとして出力し、
   前記ｉ番目の画像データと前記ルックアップテーブルメモリから得た前記ｉ番目の画像データの補償データとを前記第１又は第２キャッシュメモリにアップデートすることを特徴とする請求項３記載の表示装置。
6. 前記データ補償部は、
   現在フレームＦのｍビットの画像データのうち上位ｎ（ｎ＜ｍである自然数）ビットのデータと、前のフレーム（Ｆ−１）のｍビットの画像データのうち上位ｎビットのデータを受信し、前記現在フレームＦのｎビットのデータに対応するｎビットの補償データを出力することを特徴とする請求項１記載の表示装置。
7. 前記データ補償部は、前記ｎビットの補償データを前記ｍビットの補償データに変換する補間部を更に含むことを特徴とする請求項６記載の表示装置。
8. 前記キャッシュメモリは、
   現在フレームＦのｉ番目の画像データが受信される場合、現在フレームＦのｊ（ｊ＜ｉである自然数）番目の画像データと前のフレーム（Ｆ−１）のｊ番目の画像データに対応する現在フレームＦのｊ番目の補償データとが保存された第１キャッシュメモリと、
   現在フレームＦのｋ（ｋ＜ｉ、ｋ≠ｊである自然数）番目の画像データと前のフレーム（Ｆ−１）のｋ番目の画像データに対応する現在フレームＦのｋ番目の補償データとが保存された第２キャッシュメモリと、を含むことを特徴とする請求項６記載の表示装置。
9. 前記メモリ制御部は、現在フレームＦのｉ番目の画像データと前のフレームのｉ番目の画像データとが前記第１又は第２キャッシュメモリに保存されたデータと同じである場合、前記第１又は第２キャッシュメモリに保存された前記ｊ番目又はｋ番目の補償データを前記ｉ番目の画像データの補償データとして出力し、
   前記第１及び第２キャッシュメモリに保存されたデータを維持することを特徴とする請求項８記載の表示装置。
10. 前記メモリ制御部は、現在フレームＦのｉ番目の画像データと前のフレームのｉ番目の画像データとが前記第１又は第２キャッシュメモリに保存されたデータと同じでない場合、前記ルックアップテーブルメモリに保存された前記ｉ番目の画像データに対応する補償データを前記ｉ番目の画像データの補償データとして出力し、
    前記現在フレームＦのｉ番目の画像データ及び前記前フレームのｉ番目の画像データと前記ルックアップテーブルメモリから得た前記ｉ番目の画像データの補償データとを前記第１又は第２キャッシュメモリにアップデートすることを特徴とする請求項８記載の表示装置。
    

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