JP5485510B2 - 電子デバイス、電子機器、及び電子デバイスの製造方法 - Google Patents

電子デバイス、電子機器、及び電子デバイスの製造方法 Download PDF

Info

Publication number
JP5485510B2
JP5485510B2 JP2008016312A JP2008016312A JP5485510B2 JP 5485510 B2 JP5485510 B2 JP 5485510B2 JP 2008016312 A JP2008016312 A JP 2008016312A JP 2008016312 A JP2008016312 A JP 2008016312A JP 5485510 B2 JP5485510 B2 JP 5485510B2
Authority
JP
Japan
Prior art keywords
crimping
electrode
insulating member
mounting component
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008016312A
Other languages
English (en)
Other versions
JP2008211193A (ja
Inventor
恵一郎 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Priority to JP2008016312A priority Critical patent/JP5485510B2/ja
Publication of JP2008211193A publication Critical patent/JP2008211193A/ja
Application granted granted Critical
Publication of JP5485510B2 publication Critical patent/JP5485510B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82047Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping

Landscapes

  • Wire Bonding (AREA)

Description

本発明は、回路基板と実装部品とを加熱圧着して電子デバイスを製造する製造方法及びその製造装置に関する。
電極を多数有する回路基板とICチップとを接続する方法として、異方性導電フィルム(以下ACFという)、異方性導電ペースト(ACP)、非導電性フィルム(NCF)等の熱硬化型接着材を、回路基板とICチップとの間に介して熱圧着する方法が知られている(例えば特許文献1を参照)。
図24は、従来から公知のCOG(Chip on Glass)実装方法を示す断面図である。図24の断面図は、ガラス基板102の上にICチップを加熱圧着して実装する方法を示している。図24(a)は、回路基板であるガラス基板102の上に第1電極101を形成した状態を示す。第1電極101は図示しない液晶表示装置を駆動させるための電極であり、液晶表示パネル部は省略している。図24(b)は、ガラス基板102の第1電極101の上に接着材103を載置した状態を示す。接着材103の内部には導電性粒子が分散している。導電性粒子は絶縁体である接着材103の中に分散しているので隣り合う電極同士は互いに絶縁されている。図24(c)は、ICチップ105を接着材103の上に装着した状態を示す。この場合に、圧着ステージ106は室温又は所定の温度に加熱する。この加熱は、接着材103の表面の粘着性を向上させて、ガラス基板102と接着材103及び接着材103とICチップ105が相互に移動して位置ずれを発生しないように固定するためである。
ICチップ105の表面には多数の第2電極104が形成されている。ICチップ105を装着する際にはICチップ105の第2電極104とガラス基板102上の第1電極101とを対向するように位置合わせ行う。図24(d)は、ガラス基板102の上に装着したICチップを、圧着ステージ106の上に載置して圧着ヘッド107を降下させ、圧着している状態を示している。圧着ヘッド107を下方に加圧することにより、接着材103中に分散した導電粒子が第1電極101と第2電極104との間に介在して、第1電極101と第2電極104との間の電気的導通をとる。圧着ヘッド107により加圧した後に、圧着ヘッド107を加熱する。圧着ヘッド107を加熱することにより接着材103は流動する。そして接着材が硬化し、その後冷却する。冷却は加圧状態のままに冷却する。そして圧着ヘッド107の圧力を解除してガラス基板102を圧着ステージ106から取り除く。
特許文献1においては、特に、冷却後に接着材103に残留応力が発生し、ガラス基板等が反ることを防止するために、圧着ステージ106と圧着ヘッド107との間の加圧状態を維持しながら加熱を開始する。その結果、接着材103が急激に加熱・昇温されることがなく、硬化した接着材の残留応力を低減させることができる、というものである。
図25は、ガラス基板102とICチップ105とを接着材103を介して熱圧着する場合に、熱圧着後にガラス基板が反る原因を説明するための説明図である。図25(a)は、圧着ステージ106の上にガラス基板102とICチップ105とを接着材103を介して熱圧着している状態を示す模式的断面図であり、図25(b)は、その断面における温度分布を表すグラフである。横軸が温度で縦軸が圧着ステージ106と圧着ヘッド107の断面位置を表している。グラフ112が低温で熱圧着する場合、グラフ113が高温で熱圧着する場合の温度分布を示している。
圧着ステージ106は室温又は所定の低温に維持し、圧着ヘッド107は接着材103の硬化温度に維持している。グラフ112及びグラフ113から、ICチップ105からガラス基板102にかけて温度勾配が生じている。即ち、高温の圧着ヘッド107をICチップ105に当接して加圧する場合に、ICチップ105は圧着ヘッド107の温度と同程度の温度まで上昇するが、ガラス基板102は圧着ヘッド107と圧着ステージ106との間の温度に加熱される。
図25(c)は、熱圧着時のガラス基板102とICチップ105の断面図であり、図25(d)は、室温に冷却したときのガラス基板102とICチップ105の断面図である。圧着時においては、ICチップ105の温度がガラス基板102の温度よりも高いので、熱膨張はガラス基板102よりもICチップ105の伸びが大きい。しかしこれを冷却すると、ICチップ105の縮みがガラス基板102の縮みよりも大きいので、ガラス基板102はICチップ105に対して凹状の反りが発生する。なお、シリコン基板の線熱膨張係数は約3ppm/Kであり、ガラスは約4.8ppm/Kである。
このような反りは、ガラス基板102が液晶表示パネルの場合には特に問題となる。ガラス基板102が反ることにより、液晶層のギャップが変化し、その変化した部分の表示の色が変化する、あるいは液晶表示パネルに色むらが生ずる等の不具合が発生する原因となる。
特開2002−120815号公報
従来例においては、実装時に回路基板と実装部品との間に温度勾配が生じて、冷却後に回路基板に反りが発生した。そこで、本発明は上記点に鑑みてなされたものであり、回路基板に実装部品を実装後においても回路基板の反りを低減した電子デバイス及びその製造方法を提供するものである。
本発明においては、上記課題を解決するために、以下の構成とした。
第1電極を有する回路基板に第2電極を有する実装部品が実装された電子デバイスにおいて、前記回路基板と前記実装部品とは可撓性絶縁部材を介在して積層して接着されており、前記第1電極と前記第2電極とは前記可撓性絶縁部材の表面に形成した配線電極又は前記可撓性絶縁部材を貫通する貫通電極を介して電気的に接続されていることを特徴とする電子デバイスとした。
また、前記可撓性絶縁部材は、ヤング率が0.1GPa〜10GPaである電子デバイスとした。
また、前記可撓性絶縁部材は、厚が1μm〜100μmである電子デバイスとした。
また、前記可撓性絶縁部材は、ポリカーボネイト、ポリエーテルサルファイド、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリイミド、ポリアミド、アラミド、液晶ポリマーのいずれか1又は複合材料からなる電子デバイスとした。
また、前記回路基板は液晶パネルを構成するガラス基板であり、前記実装部品は半導体集積回路チップである電子デバイスとした。
また、前記実装部品を構成するパッケージはガラスであり、前記回路基板は金属材料、無機材料又は有機材料である電子デバイスとした。
また、上記電子デバイスを使用した電子機器とした。
第1電極を有する回路基板と第2電極を有する実装部品とを接着部材を介在して対向させ、圧着ステージ及び圧着ヘッドにより加熱圧着して前記第1電極と前記第2電極とを電気的に接続する電子デバイスの製造方法において、前記接着部材は第3電極が形成された可撓性絶縁部材と異方性導電部材とを有し、前記回路基板と前記実装部品とを対向して位置決めし、前記接着部材を介在して前記実装部品を前記回路基板の上に装着する装着工程と、前記圧着ヘッドを所定の温度まで加熱すると共に、前記実装部品が装着された回路基板を前記圧着ステージに設置する設置工程と、前記圧着ヘッドを前記圧着ステージに対して相対的に移動し、前記実装部品を前記回路基板に圧着して、前記第1電極と前記第2電極とを前記可撓性絶縁部材に形成された第3電極を介して電気的に接続する圧着工程と、を含むことを特徴とする電子デバイスの製造方法とした。
また、前記装着工程の前に、前記可撓性絶縁部材に貫通孔を形成する工程と、前記可撓性絶縁部材にマスクパターンを形成する工程と、前記可撓性絶縁部材の貫通孔に金属メッキ法又は印刷法により貫通電極からなる第3電極を形成する工程と、を備える電子デバイスの製造方法とした。
また、前記第3電極を形成する工程の前に、前記可撓性絶縁部材を前記第2電極が形成された表面側の前記実装部品に接着する工程を有し、前記実装部品に接着された可撓性絶縁部材に貫通孔を形成する電子デバイスの製造方法とした。
また、前記装着工程の前に、前記可撓性絶縁部材を前記第2電極が形成された表面側に前記第2電極の一部が露出する貫通孔を形成しながら塗布する工程と、前記貫通孔に貫通電極からなる第3電極を形成する工程と、を備える電子デバイスの製造方法とした。
また、前記実装部品は前記回路基板よりも線熱膨張係数が小さく、前記設置工程は、 前記圧着ステージ及び前記圧着ヘッドを仮圧着温度に達するまで加熱すると共に、前記回路基板を前記圧着ステージ側に配置して前記実装部品が装着された回路基板を前記圧着ステージに設置する仮圧着前工程と、前記圧着ヘッドを前記圧着ステージに対して相対的に移動して、前記実装部品を前記回路基板に仮圧着する仮圧着工程と、を含み、前記圧着工程は、前記圧着ヘッドを前記圧着ステージの温度よりも高い本圧着温度に達するまで加熱する本圧着前工程と、前記圧着ヘッドを前記圧着ステージに対して相対的に移動して、前記仮圧着された前記実装部品を前記回路基板に本圧着する本圧着工程と、を含む電子デバイスの製造方法とした。
また、前記圧着ステージ及び圧着ヘッドは、第1圧着ステージ及び第1圧着ヘッドと第2圧着ステージ及び第2圧着ヘッドから成り、前記仮圧着前工程は、前記第1圧着ステージ及び前記第1圧着ヘッドを仮圧着温度に達するまで加熱すると共に、前記回路基板を前記第1圧着ステージ側に配置して前記実装部品が装着された回路基板を前記第1圧着ステージに設置する工程であり、前記仮圧着工程は、前記第1圧着ヘッドを前記第1圧着ステージに対して相対的に移動して、前記実装部品を前記回路基板に仮圧着する工程であり、前記本圧着前工程は、前記第2圧着ヘッドを前記第2圧着ステージの温度よりも高い本圧着温度に達するまで加熱すると共に、前記回路基板を前記第2圧着ステージ側に配置して前記実装部品が仮圧着された前記回路基板を前記第2圧着ステージに設置する工程であり、前記本圧着工程は、前記第2圧着ヘッドを前記第2圧着ステージに対して相対的に移動して前記仮圧着された前記実装部品を前記回路基板に本圧着する工程である電子デバイスの製造方法とした。
また、前記仮圧着温度は、前記異方性導電材料の硬化開始温度未満の最も高い温度である電子デバイスの製造方法とした。
また、前記仮圧着温度は、前記異方性導電材料の硬化反応率が0.1%以上かつ10%未満となる温度である電子デバイスの製造方法とした。
また、前記仮圧着温度は、40℃〜100℃である電子デバイスの製造方法とした。
また、前記本圧着温度は、前記異方性導電材料の硬化反応率が80%以上に達する温度である電子デバイスの製造方法とした。
本発明においては、回路基板と実装部品との間の可撓性絶縁部材を介在させることにより、回路基板と実装部品との間の線熱膨張係数差による応力を可撓性絶縁部材により吸収して、回路基板のそりを低減させることができる、という利点を有する。
以下、本発明の実施の形態に図面を用いて詳細に説明する。
<電子デバイスの第1実施形態>
図1は本発明に係る電子デバイス15の第1実施形態を表す断面図である。回路基板1の上に第1電極2が形成され、実装部品3の表面には第2電極4が形成されている。回路基板1と実装部品3とは、異方性導電部材5と可撓性絶縁部材6を介在して積層して接着されている。可撓性絶縁部材6には貫通孔8が形成され、貫通孔8には貫通電極9が形成されている。第1電極2と貫通電極9との間には異方性導電部材5に含まれる導電材料により電気的に接続されている。従って、回路基板1の第1電極2と実装部品3の第2電極4とは貫通電極9を介して電気的に接続されている。
このように、回路基板1と実装部品3の間に可撓性絶縁部材6を介在させることにより、回路基板1に実装部品3を加熱して圧着後に両部材の熱膨張係数差による応力を吸収することができる。その結果、実装後の電子デバイス15に発生するそりを低減することができる。
ここで、回路基板1は、図示しない液晶パネルの一方のガラス基板である。第1電極2は液晶パネルを駆動するための透明電極又は金属電極である。実装部品3は、液晶パネルを駆動するための集積回路が形成された半導体集積回路チップ(以下ICチップという)である。第2電極4は、ICチップの表面に形成されたバンプ電極である。なお、回路基板1として、液晶パネルに限定されず、有機EL発光素子を構成する基板、プリント基板、ガラス基板、その他の回路基板を使用することができる。実装部品3として、ICチップの他に、水晶振動子、電池、LED、照度センサー、他のガラスパッケージの電子デバイス、他の回路基板等を使用することができる。
また、異方性導電部材5として、熱硬化性樹脂に導電性粒子を分散させた異方性導電フィルムを使用した。異方性導電フィルムの他に異方性導電ペーストなどを使用することができる。異方性導電部材5は、加熱硬化後は縦方向の電極間に導電性粒子が介在して導電材料として機能し、横方向の電極間においては絶縁性材料として機能する。熱硬化性樹脂として、エポキシ樹脂、(メタ)アクリル化合物、ウレタン化合物、アクリル樹脂、不飽和ポリエステル樹脂、ポリエステル樹脂等を使用することができる。更に、熱硬化性樹脂の硬化反応の形態も二重結合のラジカル重合や、エポキシ樹脂のイオン重合、重付加等、いずれの重合形態を利用するものであっても良い。また、それ自身熱硬化しないフィルム形成ポリマーを含んでいる場合であっても良い。また、添加物としてラジカル重合開始剤、エポキシ硬化剤、シランカップリング剤を含んでいても良い。
可撓性絶縁部材6として、ヤング率(弾性係数)が0.1GPa〜10GPaの絶縁性材料を使用する。また、可撓性絶縁部材6の厚さを1μm〜100μm、好ましくは1μm〜35μmとする。ヤング率が10GPa以上では回路基板1と実装部品3との間に発生する応力を吸収する効果が少なくなり、0.1GPa以下では実装部品3又は回路基板1との間又は異方性導電部材5との間の接着力が低下する。また、可撓性絶縁部材6の厚さが1μm以下では回路基板1と実装部品3との間に発生する応力を吸収する効果が少なくなり、100μm以上では、例えば塗布により形成するためには何度も重ね塗りをする必要があり工数が多くなる。また、貫通孔8の側壁に電極を形成し難くなる。なお、通常のガラス基板はヤング率が約70GPaであり、シリコン基板は約160GPaである。
可撓性絶縁部材として、例えば、ポリカーボネイト、ポリエーテルサルファイド、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリイミド、ポリアミド、アラミド、液晶ポリマーのいずれか1又は複合材料からなる樹脂を使用することができる。耐熱性や耐薬品性を考慮した場合、ポリイミドフィルムが好適である。また、低誘電損失など電気的特性を考慮した場合、液晶ポリマーが好適に好適である。このほかに可撓性のガラス繊維補強樹脂板を採用することも可能である。ガラス繊維補強樹脂板の樹脂としては、エポキシ、ポリフェニレンサルファイド、ポリフェニレンエーテル、マレイミド(共)重合樹脂、ポリアミド、ポリイミドなどを使用することができる。
<電子デバイスの第2実施形態>
図2は、本発明に係る電子デバイスの第2実施形態を示す断面図である。上記電子デバイスの第1実施形態と異なる部分は、回路基板1の第1電極2と実装部品3の第2電極4との間の位置が対応しない場合である。同一の部分又は同一の機能を有する部分には同一の符号を付し、これらの構成については上記電子デバイスの第1実施形態に順ずる。
可撓性絶縁部材6の回路基板1側の表面に配線10が形成されている。これにより、回路基板1の第1電極2と実装部品3の第2電極4の形成位置が対応しない場合でも、第1電極2と第2電極4とを貫通孔8に設けた貫通電極9とこれに接続する配線10とを介して電気的に接続することができる。
図3は、本発明に係る電子デバイスに用いられる可撓性絶縁部材6の一例であり、電極構成を説明するための図である。図3(a)が可撓性絶縁部材6の上面図、図3(b)が断面図、図3(c)が下面図である。同一の部分及び同一の機能を有する部分には同一の符号を付した。
図3(b)において、可撓性絶縁部材6にはピッチP1で複数の貫通孔8が一列に形成されている。それぞれの貫通孔8には貫通電極9が形成されている。図3(a)に示すように、ピッチP1で形成された複数の貫通電極9が上面12において露出している。このピッチP1は、実装部品3に形成された第2電極4のピッチと合致する。また、図3(c)に示すように、可撓性絶縁部材6の下面13においては、各貫通電極9に接続する配線10が中心線Oを中心にして一本おきに反対側にピッチP2で形成されている。そして、回路基板1の第1電極2が各配線10の端部の接続領域11に対応し、この領域において異方性導電部材5を介して電気的に接続する。
このように、可撓性絶縁部材6の下面13に配線10を設けることにより、高密度のピッチP1で形成された第2電極4と、低密度のピッチP2で2列に形成された第1電極2とを接続することができる。実装部品3として多端子半導体チップを使用する場合に、半導体チップの第2電極4は配列密度が高くなる場合がある。一方、回路基板1が液晶表示パネルのガラスである場合に、電極端子の端子配列を半導体チップの端子配列に合致させて形成することができない場合がある。この場合でも、図3に示すように、可撓性絶縁部材6の表面に配線10を形成して再配線することにより、部品点数を増加させることなく第1電極2と第2電極4とを電気的に接続することができる、という利点を有する。
<電子デバイスの第3実施形態>
図4は、本発明に係る電子デバイスの第3実施形態を示す断面図である。上記電子デバイスの第1実施形態と異なる部分は、可撓性絶縁部材6の表面に電極を構成した点と、可撓性絶縁部材6の上下両面に異方性導電部材5を介在させた点である。同一の部分又は同一の機能を有する部分には同一の符号を付し、これらの構成については上記電子デバイスの第1実施形態に順ずる。
図4において、可撓性絶縁部材6の上面12、側面14及び下面13に配線10を形成している。そして、回路基板1の第1電極2と可撓性絶縁部材6の下面に位置する配線10とは、異方性導電部材5の導電粒子を介して電気的に接続し、実装部品3の第2電極4と可撓性絶縁部材6の上面12に位置する配線10とは、同様に異方性導電部材5’の導電粒子を介して電気的に接続する。これにより、回路基板1の第1電極2と実装部品3の第2電極4の形成位置が合致しない場合でも、これらの電極同士を容易に接続することができる。これにより、電極配線の設計自由度を増大させることができる、という利点を有する。
図5は、上記第1実施形態から第3実施形態の電子デバイス15を電子機器としての携帯電話20に適用した携帯電話の断面模式図である。バックライト26の上部には、メイン液晶表示素子21が設置されている。バックライト26の下部には、サブ液晶表示素子30が設置されている。メイン液晶表示素子21は、2枚のガラス基板とこれを挟むようにして偏光板22、23が貼り付けられている。メイン液晶表示素子21の2枚のガラス基板のうちの一方のガラス基板はメインガラス基板24として延在し、電子デバイスの回路基板の一部をなしている。メインガラス基板24の表面には、実装部品としてメイン駆動ICチップ25が実装されている。回路基板としてのメインガラス基板24と、実装部品としてのメイン駆動ICチップ25とは、表面に配線電極又は貫通電極が形成された可撓性絶縁部材を介在して接着され、また電気的に接続されている。更にメインガラス基板24とメインボード28とはフレキシブルシート27を介して電気的に接続されている。メインボード28は、CPU等が構成されたメインボードIC29等を搭載し、メイン液晶表示素子21の制御等を行うように構成されている。
また、バックライト26の下部に設置されたサブ液晶表示素子30は、2枚のガラス基板と、このガラス基板を挟むようにして偏光板22、23が貼り付けられている。サブ液晶表示素子30の2枚のガラス基板のうち一方のガラス基板はサブガラス基板32として延在し、電子デバイスの回路基板の一部をなしている。サブガラス基板32の表面には、実装部品としてサブ駆動ICチップ31が実装されている。回路基板としてのサブガラス基板32と、実装部品としてのサブ駆動ICチップ31とは、表面に配線電極又は貫通電極が形成された可撓性絶縁部材を介在して接着され、また電気的に接続されている。更に、サブガラス基板32とサブボード34とはフレキシブルシート33を介して電気的に接続されている。サブボード34は、CPU等が構成されたサブボードIC35等を搭載して、サブ液晶表示素子30の表示の制御等を行うように構成されている。
メインガラス基板24とメイン駆動ICチップ25との間、及び、サブガラス基板32とサブ駆動ICチップ31との間に可撓性絶縁部材を介在させて実装することにより、これらの実装部のメインガラス基板24、サブガラス基板32に対する応力が緩和される。これにより、メイン駆動ICチップ25、サブ駆動ICチップ31の近傍のメイン液晶表示素子21、サブ液晶表示素子30の表示色や応答速度のむらが発生することを防止することができる。
図6は、上記第1実施形態の電子デバイスを水晶振動素子70としたときの断面模式図である。同一の部分又は同一の機能を有する部分には同一の符号を付した。
図6において、ガラス基板である回路基板1の内表面には水晶振動片からなる実装部品3が実装され、ガラスからなる蓋74により密閉されている。回路基板1の表面には導体からなる第1電極2が形成され、裏面には外部電極73が形成されている。第1電極2と外部電極73とは、回路基板1のスルーホール71に埋め込まれた導体72を介して電気的に接続されている。水晶振動片からなる実装部品3の表面には第2電極4が形成され、第2電極4の周辺には可撓性絶縁部材6が形成されている。可撓性絶縁部材6には貫通孔8が形成され、貫通孔8には貫通電極9が充填されている。貫通電極9と回路基板1上の第1電極2とは、異方性導電部材5により電気的に接続されているか、はんだ付けによる金属間接合により電気的に接続されているか、または導電ペースト材により電気的に接続されている。前記の異方性導電部材5により電気的に接続されている場合は、水晶振動片からなる実装部品3は、異方性導電部材5により回路基板1に接着されている。
上記水晶振動素子70は、後に詳細に説明する本発明の電子デバイスの製造方法に基づいて製造することができる。簡潔に説明すれば次の通りである。まず、ガラス基板からなる回路基板1に貫通孔8を設けて貫通電極9を充填する。貫通孔8は、回路基板1が軟化する温度まで上昇させてプレス加工により、或いはサンドブラストやレーザ光により形成する。次に、貫通孔8に導体を挿入し、Agとガラスフリットを充填して固化する。次に回路基板1の両面を研磨した後に、表面に第1電極2、裏面に外部電極73を形成する。これらの電極は、メッキ法やスパッタ法又は蒸着法によりAu等の金属を堆積させ、パターンを形成する。また、水晶振動片からなる実装部品3の表面に金バンプ等からなる第2電極4を形成する。次に、実装部品3の第2電極4が形成された表面に可撓性絶縁部材6を接着固定し、可撓性絶縁部材6の表面に貫通孔8を形成し、この貫通孔8にメッキ法又は塗布法等により導体を充填して貫通電極9を形成する。
そして、回路基板1の上に異方性導電部材5を載置し、回路基板1の第1電極2と実装部品3の貫通電極9とを位置合わせして、実装部品3を回路基板1上に装着する(装着工程)。次に、実装部品3を装着した回路基板1を圧着ステージに設置する(設置工程)。次に、圧着ヘッドを圧着ステージに相対的に接近させて加熱圧着する(圧着工程)。これにより、貫通電極9と回路基板1上の第1電極2とは異方性導電部材5を介して電気的に接続される。同時に、水晶振動片である実装部品3は回路基板1上に接着固定される。次に、ガラス基板である回路基板1に蓋74をかぶせて、陽極接合により接着する。接着の際には、周囲を真空に引いて水晶振動片を真空封入する。
このように、ガラス基板である回路基板1と水晶振動片である実装部品3との間に、可撓性絶縁部材6を介在させて、回路基板1と実装部品3との間の熱膨張係数差による回路基板1又は実装部品3に歪みが発生することを防止することができる。なお、上記実施形態において、可撓性絶縁部材6を実装部品3に装着したが、これに代えて、回路基板1に可撓性絶縁部材6を装着してもよい。また、可撓性絶縁部材6の材料等については、上記電子デバイスの第1実施形態において説明したものと同様である。
また、前記水晶振動素子70を樹脂基板にはんだ付けで実装する際に前記水晶振動素子70はガラスパッケージであるため、前記樹脂基板の線膨張係数と前記ガラスパッケージの線膨張係数の差によりガラスパッケージに曲げ応力が発生してしまう。この課題に対して、ガラス基板である回路基板1と前記樹脂基板との間に、可撓性絶縁部材を介在させて、前記ガラスパッケージと前記樹脂基板との間の熱膨張係数差による前記ガラスパッケージ又は前記樹脂基板に歪みが発生することを防止することができる。
図7は、本発明に係る電子デバイスの製造方法を示す工程フロー図である。以下、同一の部分又は同一の機能を有する部分は同一の符号を付して説明する。
図7において、まず、回路基板1の上に接着部材を介して実装部品3を装着する(ステップS1)。接着部材は、第3電極を形成した可撓性絶縁部材6と異方性導電部材5と有している。装着する際には、回路基板1の第1電極2と実装部品3の第2電極4との間、又は、回路基板1と可撓性絶縁部材6に形成した第3電極との間の位置決めを行う。次に、この装着した回路基板1と実装部品3を、圧着ステージ43に設置する(ステップS2)。圧着ステージに設置する場合に、圧着ヘッドは所定の温度に達するように予め加熱しておく。次に、圧着ヘッドを圧着ステージに対して相対的に移動にて、実装部品3を回路基板1に圧着する(ステップS3)。そして、回路基板1の表面に形成した第1電極2と、実装部品3の表面に形成した第2電極4とを、可撓性絶縁部材6に形成した第3電極及び異方性導電部材5を介して電気的に接続する。
このように、回路基板1と実装部品3の間に可撓性絶縁部材6を介在させることにより、回路基板1に実装部品3を加熱して圧着後に両部材の熱膨張係数差による応力を吸収することができ、その結果実装後の電子デバイスに発生するそりを低減することができる。
ここで、回路基板1として液晶パネルを構成するガラス基板とすることができる。このガラス基板には液晶パネルを駆動するための第1電極2が形成されている。実装部品3として液晶パネルを駆動するためのドライバー回路が形成されたICチップとすることができる。ICチップの表面にはバンプ電極である第2電極4が形成されている。なお、回路基板1は液晶パネルに限定されず、有機EL発光素子を構成する基板、プリント基板、ガラス基板、その他の回路基板とすることができる。また、実装部品3はICチップの他に、電池、水晶振動子、他の回路基板等を使用することができる。
異方性導電部材5として、熱硬化性樹脂に導電性粒子を分散させた異方性導電フィルムを使用している。異方性導電フィルムの他に異方性導電ペーストなどを使用することができる。異方性導電部材5は、熱硬化性樹脂の内部に導電性粒子が分散している。熱硬化性樹脂として、エポキシ樹脂、アクリル樹脂、ポリエステル樹脂等を使用している。
可撓性絶縁部材6として、ヤング率が0.1GPa〜10GPaの絶縁性材料を使用する。また、可撓性絶縁部材6の厚さを1μm〜100μm、好ましくは1μm〜35μmとする。可撓性絶縁部材として、例えば、ポリカーボネイト、ポリエーテルサルファイド、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリイミド、ポリアミド、アラミド、液晶ポリマーのいずれか1又は複合材料からなる樹脂を使用することができる。
可撓性絶縁部材6に形成する第3電極は、可撓性絶縁部材6に貫通孔を形成し、この貫通孔に形成した貫通電極とすることができる。また、可撓性絶縁部材に貫通孔を形成しないで、可撓性絶縁部材6の表面に導体からなる配線を形成して第1電極2と第2電極4とを電気的に接続するようにしてもよい。
圧着ヘッド44の温度は、回路基板1や実装部品3の種類により異なる温度に設定する。例えば回路基板1として液晶パネル、実装部品として液晶駆動用ICチップの実装を行う場合には、圧着ヘッド44の温度を180℃〜210℃程度まで上昇させる。以下、本発明に係る電子デバイスの製造方法について詳細に説明する。
<製造方法の第1実施形態>
図8は、本発明に係る電子デバイスの製造方法を工程順に示す説明図であり、電子デバイスの製造方法の第1実施形態を表す。回路基板1として液晶パネルを構成するガラス基板を使用し、実装部品3として液晶パネルを駆動するためのドライバーICチップを使用している。以下の図において、電子デバイスの各構成要素については、その断面により表している。
まず、図8(a)に示すように、第1電極2を形成した回路基板1を準備する。第1電極2は、アルミニュウムやITO(インジウム・スズ酸化物)からなる電極である。スパッタリング法や電子ビーム蒸着法により導体薄膜を形成し、フォトリソグラフィ工程及びエッチング工程によりパターン化して第1電極2とした。図8(b)は、実装部品3の上に異方性導電部材5を載置した状態を表す。異方性導電部材5の表面には粘着剤が塗布されており、載置後に回路基板1上で移動しないようにしている。
図8(c)は、実装部品3に可撓性絶縁部材6を接着して固定した状態を示す。実装部品3としてドライバーICチップを使用している。実装部品3の表面には金バンプ等の導体端子からなる第2電極4が形成されている。予め平板状に可撓性絶縁材料を成形して可撓性絶縁部材6とし、貫通孔8及び貫通電極9を形成し、貫通電極9と第2電極4とを位置合わせを行い、貫通電極9と第2電極4とを導通させて可撓性絶縁部材6と実装部品3とを接着固定する。また、可撓性絶縁部材6を第2電極4が形成された実装部品3の上に塗布し又は貼り付け、その後貫通孔8を形成し、実装部品3上の第2電極4と電気的に接続する貫通電極9を形成してもよい。また、後に詳細に説明するように、実装部品3の表面に、第2電極4の一部を除いて絶縁部材を塗布した後に硬化させて、当該一部を除いた部位を貫通孔とする可撓性絶縁部材6を形成し、この貫通孔8に金属インクや導電ペーストを塗布又は印刷し、第2電極4と電気的に接続する貫通電極9からなる第3電極を形成することができる。
図8(d)は、異方性導電部材5を載置した回路基板1の上に、可撓性絶縁部材6を接着固定した実装部品3を装着した状態を示す断面図である(装着工程)。ここで、異方性導電部材5と可撓性絶縁部材6とにより接着部材41を構成している。本実施の形態においては、回路基板1の第1電極2と実装部品3の第2電極4とは対応する位置関係を有する。従って、回路基板1と実装部品3とは、第1電極2と第2電極4とが対応するように装着する。しかし、回路基板1上の第1電極2と実装部品3の第2電極4とが常に対応関係にあるとは限らない。この場合には、可撓性絶縁部材6の表面に導体からなる配線を形成し、この配線と貫通孔8に形成した貫通電極9とを接続して第3電極とすることができる。実装部品3の第2電極4に合致するように可撓性絶縁部材6に貫通孔8及び貫通電極9を形成し、可撓性絶縁部材6の回路基板1側の表面には、回路基板1の第1電極2に合致するように配線を形成する。
図8(e)は、実装部品3を装着した回路基板1を圧着ステージ43に設置し(設置工程)、圧着ヘッド44を圧着ステージ43に対して相対的に接近させ、加熱圧着する状態を示す断面図である(圧着工程)。圧着の際に、圧着ステージ43は常温に保持し、圧着ヘッド44を加熱する。圧着ヘッド44は、回路基板1や実装部品3の耐熱性、及び異方性導電部材5や可撓性絶縁部材6の種類に応じて所定の温度まで加熱する。回路基板1として液晶パネルのガラス基板を使用し、実装部品3として液晶駆動用のドライバーICチップを使用する場合は、液晶パネルを長時間高温に晒すことができない。液晶パネルを構成する偏光板等の光学部材が劣化するからである。そこで、圧着ヘッド44の温度を180℃〜210℃に加熱し、10秒以内の時間で加熱圧着する。これにより、異方性導電部材5は軟化してつぶれると共に、内部に分散していた粒子状の導電体7により、第1電極2と貫通電極9とが導通する。冷却後は、軟化した異方性導電部材5が接着材として機能し、回路基板1と可撓性絶縁部材6及び実装部品3とを接着固定する。
このように、実装部品3と回路基板1との間に可撓性絶縁部材6を介在させることにより、回路基板1と実装部品3との間の熱膨張係数差による回路基板1の歪の発生を防止することができる。
<製造方法の第2実施形態>
図9は、本発明に係る電子デバイスの製造方法を工程順に示す説明図であり、電子デバイスの製造方法の第2実施形態を表す。回路基板1として液晶パネルを構成するガラス基板を使用し、実装部品3として液晶パネルを駆動するためのドライバーICチップを使用している。図8と異なる部分は、回路基板1の上に、可撓性絶縁部材6、異方性導電部材5の順で設置している点である。同一の部分又は同一の機能を有する部分は同一の符号を付した。
図9(a)は、回路基板1の断面図である。回路基板1の上には端子電極である第1電極が形成されている。第1電極2は、金属導体又は透明導電体からなる。
図9(b)は、回路基板1の上に可撓性絶縁部材6を接着した状態を示す断面図である。可撓性絶縁部材6を回路基板1の上に塗布し又は貼り付ける。この場合に、可撓性絶縁部材6に予め複数の貫通孔8を形成し、その貫通孔8に第3電極としての貫通電極9を形成する。貫通孔8及び貫通電極9は回路基板1の第1電極2の位置及びピッチを合致させておく。この可撓性絶縁部材6を回路基板1に接着して固定する。なお、回路基板1上に可撓性絶縁部材6を塗布又は貼り付け、その後貫通孔8及び貫通電極9を形成することができる。なお、可撓性絶縁部材6の貫通孔8は打ち抜き法、レーザー加工法、エッチング法等により行うことができる。貫通電極9はメッキ法、スパッタリング法、印刷法等により行うことができる。また、回路基板1の表面に、第1電極2の一部を除いて絶縁部材を塗布した後に硬化させて、当該一部を除いた部位を貫通孔とする可撓性絶縁部材6を形成し、この貫通孔8に金属インクや導電ペーストを塗布又は印刷し、第1電極2と電気的に接続する貫通電極9からなる第3電極を形成することができる。
図9(c)は、可撓性絶縁部材6の上に異方性導電部材5を載置した状態を示す断面図である。異方性導電部材5と可撓性絶縁部材6が接着部材41を構成する。図9(d)は、その上に実装部品3を装着した状態を示す断面図である(装着工程)。可撓性絶縁部材6の貫通電極9と実装部品3の第2電極4とを位置合わせを行って装着する。異方性導電部材5の表面に粘着材を形成して、多少の振動によって電極同士の位置ずれを生じないようにしている。なお、異方性導電部材5及び可撓性絶縁部材6により接着部材41を構成している。
図9(e)は、実装部品3を装着した回路基板1を圧着ステージ43に設置し(設置工程)、圧着ヘッド44を圧着ステージ43に相対的に接近させ、加熱圧着する状態を示す断面図である(圧着工程)。圧着方法及び条件等は電子デバイスの製造方法の第1実施形態と同様なので説明を省略する。このように、実装部品3と回路基板1との間に可撓性絶縁部材6を介在させることにより、回路基板1と実装部品3との間の熱膨張係数差による回路基板1の歪の発生を防止することができる。
<製造方法の第3実施形態>
図10は、本発明に係る電子デバイスの製造方法を示す工程フロー図であり、電子デバイスの製造方法の第3実施形態である。製造方法の第1実施形態及び製造方法の第2実施形態と異なるのは、設置工程が仮圧着前工程と仮圧着工程を有し、圧着工程が本圧着前工程と本圧着工程を有する点である。
まず、回路基板1及び実装部品3を準備する。実装部品3は、回路基板1よりも線熱膨張係数が小さくなるように選定する。例えば、回路基板1として液晶表示パネルを構成するガラスとし、実装部品3としてICチップを使用する場合は、ガラスの線膨張係数が約4.8ppm/Kであり、半導体基板の線膨張係数が約3ppm/Kである。故に上記要件を満たす。
装着工程では、上記選定した回路基板1の上に接着部材41を介して実装部品3に装着する(ステップS4)。接着部材41は、第3電極42を形成した可撓性絶縁部材6と異方性導電部材5とを有している。装着の際には、回路基板1の第1電極2と実装部品3の第2電極4との間、又は、回路基板1と可撓性絶縁部材6に形成した第3電極42との間の位置決めを行う。なお、回路基板1は液晶パネルに限定されず、有機EL発光素子を構成する基板、プリント基板、その他の回路基板とすることができる。また、実装部品はICチップの他に、他の回路基板等を使用することができる。また、異方性導電部材5及び可撓性絶縁部材6について、図7で説明したと同様なので、ここでは省略する。
仮圧着前工程では、圧着ステージ43及び圧着ヘッド44を仮圧着温度に達するまで加熱する。そして、回路基板1を圧着ステージ43側に配置して実装部品3が装着された回路基板1を圧着ステージに設置する(ステップS5)。これにより、回路基板1と実装部品3は共に温度上昇する。仮圧着工程では、圧着ヘッド44を圧着ステージ43に対して相対的に移動して、実装部品を回路基板に仮圧着する(ステップS6)。この仮圧着前工程と仮圧着工程が、図7における設置工程(ステップS2)に相当する。
本圧着前工程では、圧着ヘッド44を圧着ステージ43の温度よりも高い温度の本圧着温度に達するまで加熱する(ステップS7)。次に、本圧着工程では、圧着ヘッド44を圧着ステージ43に対して相対的に移動して、仮圧着された実装部品3を回路基板1に本圧着する(ステップS8)。この本圧着前工程と本圧着工程が、図7における圧着工程(ステップS3)に対応する。
上記の製造方法によれば、仮圧着時においては回路基板1のほうが実装部品3よりも熱膨張が大きい状態で仮固定される。そして、本圧着時には圧着ヘッド44よりも圧着ステージ43の温度が低いので、回路基板1は実装部品3よりも熱膨張が小さくなる。その結果、室温に冷却したときに回路基板1と実装部品3との間に熱膨張差が相殺される方向に働き、そりの少ない電子デバイスを得ることができる。
なお、上記実施形態においては、回路基板1の上に、異方性導電部材5及び可撓性絶縁部材6を介して実装部品3を装着する装着工程の後に、実装部品3が装着された回路基板1を圧着ステージ43に設置する仮圧着前工程を行う。しかし、これに代えて、仮圧着前工程において、異方性導電部材5を載置した回路基板1を圧着ステージ43に設置し、仮圧着温度に加熱された圧着ヘッド44が可撓性絶縁部材6を接着した実装部品3を吸着し、圧着ヘッド44を圧着ステージ43上に移動し、圧着ステージ43上の実装部品3と圧着ステージ43上の回路基板1の位置合わせを行い、圧着ヘッド44を移動して実装部品3を回路基板1上に載置するようにしてもよい。
ここで、回路基板としては液晶パネル、実装部品としては液晶表示パネルを駆動するためのドライバーICチップを対象としたが、液晶パネル以外に、有機EL発光素子やその他のプリント基板等を対象とすることができる。実装部品としてドライバーICチップの他に、フレキシブルシート等を対象とすることができる。
また、仮圧着温度は、異方性導電部材5の硬化開始温度未満の最も高い温度に設定する。仮圧着の温度を硬化開始温度未満の最も高い温度に設定して、実装部品3側の熱膨張より回路基板1側の熱膨張を大きくする。そして、本圧着時において回路基板1よりも実装部品3をより高温に加熱して、実装部品3側の熱膨張を回路基板1側の熱膨張より大きくする。これにより、室温に冷却後は熱膨張差が補償され、回路基板に発生する反り量を低減することができる。
また、異方性導電部材5の硬化反応率が0.1%以上であり10%未満となる温度を仮圧着温度とすることができる。仮圧着時の回路基板1と実装部品3との間の熱膨張差を、本圧着時に補償できるようにするためには、仮圧着時において回路基板1と実装部品3とが互いに固定される必要がある。そのために、異方性導電部材5の接着材は硬化反応が発生している必要がある。例えば、接着材としてポリイミド系を使用している場合には、イミド化反応が0.1%〜10%程度まで促進していることが望ましい。エポキシ系を使用する場合には、エポキシ樹脂の重合による硬化反応が0.1%〜10%程度まで促進していることが望ましい。
なお、異方性導電部材5に含まれる接着材中の熱硬化性樹脂成分は、上記の他に(メタ)アクリル化合物、アクリル樹脂、ウレタン化合物、ウレタン樹脂、不飽和ポリエステル樹脂、フェノール樹脂等からなるものを使用することができる。更に、熱硬化性樹脂の硬化反応の形態も二重結合のラジカル重合や、エポキシ樹脂のイオン重合、重付加等、いずれの重合形態を利用するものであっても良い。また、それ自身熱硬化しないフィルム形成ポリマーを含んでいる場合であっても良い。また、添加物としてラジカル重合開始剤、エポキシ硬化剤、シランカップリング剤を含んでいても良い。
また、仮圧着温度として、30℃〜120℃に設定する。また、好ましくは40℃〜100℃に設定する。また、圧着ステージと圧着ヘッドとの間の温度差は±20℃以内に設定し、より好ましくは±5℃以内に設定する。回路基板1として液晶パネルのガラス基板を使用する場合は、液晶パネルを高温にすると液晶の分解や偏光板の劣化等が発生するため、あまりに高温に設定することができない。また、仮圧着温度を低温にすると、回路基板1と実装部品3とが固定されないからである。
また、本圧着温度は、異方性導電部材5の硬化反応率が80%以上に達する温度とする。硬化率が80%以上に達することにより、温度変化や耐湿性、その他の対環境性が向上するからである。異方性導電部材5として異方性導電フィルムを使用する場合には、圧着ヘッドの本圧着温度として150℃〜250℃の範囲に設定する。また、圧着ステージ43は仮圧着温度に設定する。即ち、30℃〜120℃の範囲、また、より好ましくは40℃〜100℃の範囲内に設定する。圧着ヘッド44の圧力は、異方性導電部材5に含まれる導電粒子の径が1/4〜3/4潰れる圧力とするのが好ましい。
<製造方法の第4実施形態>
電子デバイスの製造方法の第4実施形態においては、仮圧着工程における圧着ステージ及び圧着ヘッドと、本圧着工程における圧着ステージ及び圧着ヘッドを異なるようにした。即ち、圧着ステージ43と圧着ヘッド44とは、第1圧着ステージ及び第2圧着ステージと、第1圧着ヘッド及び第2圧着ヘッドとを有する。具体的には、図10に示す装着工程(ステップS4)以降の工程は、次のようになる。
まず、仮圧着前工程においては、第1圧着ステージ及び第1圧着ヘッドを仮圧着温度に達するまで加熱する。そして、回路基板1を第1圧着ステージ側に配置して実装部品3が装着された回路基板1を第1圧着ステージに設置する(仮圧着前工程:ステップS5)。次に、第1圧着ヘッドを第1圧着ステージに相対的に移動して、実装部品3を回路基板1に仮圧着する(仮圧着工程:ステップS6)。また、第2圧着ヘッドを第2圧着ステージよりも高い本圧着温度に達するまで加熱する。そして、回路基板1を第2ステージ側に配置して実装部品3が仮圧着された回路基板1を第2圧着ステージに設置する(本圧着前工程:ステップS7)。次に、第2圧着ヘッドを移動して仮圧着された実装部品3を回路基板1に本圧着する(本圧着工程:ステップS8)。
即ち、第1圧着ステージ及び第1圧着ヘッドが仮圧着専用とし、第2圧着ステージ及び第2圧着ヘッドを本圧着専用としている。これにより、仮圧着から本圧着へ圧着ヘッドの温度を上昇させるための時間を短縮することができる。その結果、実装部品3を回路基板1へ実装するサイクルタイムを短縮することができる。なお、異方性導電部材5、可撓性絶縁部材6、仮圧着温度、本圧着温度等については、製造方法の第3実施形態において説明したとおりであり、ここでは説明を省略する。
図11から図21を用いて、可撓性絶縁部材6を実装部品3に接着して貫通孔8及び貫通電極9等を形成する製造方法を、図22及び図23を用いて、絶縁部材58を実装部品3に塗布して可撓性絶縁部材6を形成する製造方法を説明する。なお、図11から図23は、図7において示した工程フロー図にける接着工程(ステップS1)に含まれる。
<製造方法の第5実施形態>
本発明に係る電子デバイスの製造方法の第5実施形態においては、可撓性絶縁部材6にマスクパターンを形成する工程と、可撓性絶縁部材6の貫通孔8に金属メッキ法又は印刷法により貫通電極9からなる第3電極を形成する工程とを備えている。ここで、可撓性絶縁部材6に貫通孔8及び貫通電極9を形成するまでに、可撓性絶縁部材6を実装部品3又は回路基板1に接着して固定し、その後に貫通孔8及び貫通電極を形成するようにしても良い。以下、具体的に説明する。
図11は、本発明に係る電子デバイスの一実施形態を表し、可撓性絶縁部材6を実装部品3に接着した状態の断面図である。この実施形態は、可撓性絶縁部材6として最も薄い可撓性フィルム基材を使用した例である。同一の部分又は同一の機能を有する部分は同一の符号を付した。
図11において、実装部品3としてのICチップには第2電極4としての電極パッドが設けられている。実装部品3は、シリコンウエハ上に回路素子等を集積化し、チップ状に分割したもので、公知の各種ICチップの使用が可能である。また、実装部品3上の第2電極4は、微量のシリコンや銅を含むアルミニウム電極で構成してあるが、その表面にニッケル、銅、金などの各種電極材料を設けても差し支えない。実装部品3は、前記可撓性絶縁部材6の一方の面6aに取り付けられる。なお、ここでは、可撓性絶縁部材6において、実装部品3が接合される面を一方の面6a、それとは逆側の面を他方の面6bという。
この場合に、実装部品3は、第2電極4の位置が可撓性絶縁部材6に予め形成した貫通孔8に合致するように、実装部品3の電極パッド形成面を位置決めして、可撓性絶縁部材6の一方の面6aに接着する。可撓性絶縁部材6の他方の面6bには金属を設ける。この金属箔層51は、所定の導体パターンを有する。導体パターンは、回路を形成するための導体パターン(狭義の意の導体パターン)のみならず、外部接続のためのリード端子の場合を含む。また、可撓性絶縁部材6の貫通孔8には、メッキ法により貫通電極9を形成している。この貫通電極9を介して実装部品3の第2電極4と金属箔層51の導体パターンとを電気的に接続している。本実施形態においてはアディティブ法により導体パターンを形成するので、実装部品3の第2電極4と導体パターンとをバンプを介さずに直接接続することができる。
また、実装部品3の表面に金属インク等を液状の導体部材60を塗布し、その後硬化して可撓性絶縁部材6と貫通孔8を形成し、この貫通孔8及び可撓性絶縁部材6の上に第2電極4に直に接続する貫通電極9及び導体パターンを形成することができる。
<可撓性絶縁部材を接着する製造方法の第1実施形態>
次に、上記可撓性絶縁部材6を実装部品3に接着する製造方法の第1実施形態について図12および図13(a)〜(e)を参照しながら説明する。図12は、可撓性絶縁部材6を実装部品3に接着する製造方法を示す工程フロー図であり、図13(a)〜(e)は、可撓性絶縁部材6と実装部品3の各工程における断面図である。
まず、熱可塑性フィルム基材からなる可撓性絶縁部材6を用意する。この可撓性絶縁部材6は、回路パターンを形成する工程と実装部品3を実装する工程における熱プロセスに耐えるだけの耐熱性を備えている必要がある。従って、上記アラミドフィルムとは異なるプラスチックフィルムを用いてもよい。具体的には、ポリカーボネイト、ポリエーテルサルファイド、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリイミド、ポリアミド、液晶ポリマーなどから選択される。耐熱性や耐薬品性を考慮した場合、ポリイミドフィルムが好適である。また、低誘電損失など電気的特性を考慮した場合、液晶ポリマーが好適に好適である。このほかに可撓性のガラス繊維補強樹脂板を採用することも可能である。ガラス繊維補強樹脂板の樹脂としては、エポキシ、ポリフェニレンサルファイド、ポリフェニレンエーテル、マレイミド(共)重合樹脂、ポリアミド、ポリイミドなどが挙げられる。
図13(b)に示すように、可撓性絶縁部材6の所定の箇所にドライエッチング、ウエットエッチングおよびレーザー加工法などを利用して貫通孔8を形成する。即ち、孔明け工程(ステップS10)である。
次に、図13(c)に示すように、可撓性絶縁部材6の一方の面6aに実装部品3の第2電極4と貫通孔8とを位置合わせして接着して固定する。即ち、実装部品3を可撓性絶縁部材6へ接着する接着工程(ステップS11)である。次に、図13(c)に示すように、可撓性絶縁部材6の一方の面6aとは逆側の他方の面6bに導体パターンをアディティブ法で製造するためのレジストパターン52を形成する。つまり、レジストパターン形成工程(ステップS12)である。メッキ金属が付着するのを防止するレジストパターン52の形成は、薄膜形成後公知のフォトリソグラフィ工程を用いた方法でも、あるいは印刷法を用いた方法でもよい。また、インクジェット法により選択的にレジストパターン52を塗布して形成してもよい。
次に、図13(d)に示すように、貫通孔8にメッキをして貫通電極9を形成すると同時に、可撓性絶縁部材6の他方の面6b上に、導体パターンを有する金属箔層51を形成する。即ち金属メッキ工程(ステップS13)である。次に、図13(e)に示すように、レジストパターン52を剥離し、導体パターンによる回路を形成する。即ち、レジストパターン除去工程(ステップS14)を経て、図11に示すように、実装部品3及び可撓性絶縁部材6の構成を得ることができる。
なお、本実施形態では、メッキ法により、導体パターンを有する金属箔層51と貫通電極9とを同時一体的に形成しているが、これに限られることなく、メッキ法により貫通電極9のみを設け、金属箔層51はエッチング法により形成しても良い。また、導体パターンを有する金属箔層51と貫通電極9を金属インクを塗布して同一工程により形成してもよい。
<可撓性絶縁部材を接着する製造方法の第2実施形態>
図14(a)〜(e)は、本発明に係る可撓性絶縁部材6を接着する製造方法を説明するための各工程における可撓性絶縁部材6及び実装部品3の断面図であり、可撓性絶縁部材6を実装部品3に接着する製造方法の第2実施形態である。
本第2実施形態では、まず、図14(a)に示すように、他方の面6bの表面にメッキ用シード層53を例えばスパッタリング等により堆積した可撓性絶縁部材6を準備する(シード層形成工程)。この可撓性絶縁部材6としては、前記可撓性絶縁部材を接着する製造方法の第1実施形態で説明したものと同様な材料を用いている。メッキ用シード層53には可撓性絶縁部材6とのメッキの密着性を上げるため、ニッケルおよびクロムの材料またはそれらの複合材料を用いることができる。
次に、図14(b)に示すように、可撓性絶縁部材6の所定の箇所に、ドライエッチング、ウエットエッチングおよびレーザー加工法などを利用して、メッキ用シード層53ごと貫通するように貫通孔8を形成する(孔明け工程)。
次に、図14(c)に示すように可撓性絶縁部材6のメッキ用シード層53に相対する面、つまり可撓性絶縁部材6の前記他方の面とは逆側の一方の面6aに実装部品3の電極形成面を、第2電極4と貫通孔8とを位置合わせして固定して接着する(接着工程)。また、図14(c)に示すように導体パターンをセミアディティブ法で製造するためのレジストパターン52を、メッキ用シード層53上に形成する(レジストパターン形成工程)。
次に、図14(d)に示すように、貫通孔8にメッキ処理を施して貫通電極9を形成すると同時に、導体パターンを有する金属箔層51を形成する(金属メッキ工程)。次に、図14(e)に示すように、レジストパターン52を剥離し、かつメッキ用シード層53をエッチングすることにより、導体パターンによる回路を有する、図11に示す実装部品3及び可撓性絶縁部材6を得る。
この方法では、可撓性絶縁部材6の他方の面6bに予めメッキ用シード層53を形成しているので、可撓性絶縁部材6上に金属メッキによって導体パターンを有する金属箔層51を作製するとき、該金属箔層51と可撓性絶縁部材6との接着強度を高めることができ、電子デバイスの品質を向上させることができる。
<可撓性絶縁部材を接着する製造方法の第3実施形態>
図15(a)〜(f)は、本発明に係る可撓性絶縁部材6を接着する方法を説明するための各工程における可撓性絶縁部材6及び実装部品3の断面図であり、可撓性絶縁部材を実装部品3に接着する製造方法の第3実施形態である。
本第3実施形態では、まず、図15(a)に示すように、片面、つまり他方の面6bに金属箔層51を張り付けた可撓性絶縁部材6を準備する。この可撓性絶縁部材6としては、可撓性絶縁部材6を接着する製造方法の第1実施形態と同様な材料が用いられる。金属箔層51を張り付け方法は接着材による銅箔張り合わせ法、キャスティング法、ラミネート法、およびスパッタリング・メッキ法いずれの方法でも良い。次に、図15(b)に示すように、可撓性絶縁部材6の所定の箇所にドライエッチング、ウエットエッチングおよびレーザー加工法などを利用して金属箔層51ごと貫通するように貫通孔8を形成する。
次に、図15(c)に示すように可撓性絶縁部材6の金属箔層51に相対する面、つまり一方の面6aに予め設けられた離型フィルムを剥離し、この剥離した一方の面6aに実装部品3の電極形成面を、第2電極4が貫通孔8に合致するよう位置合わせして固定する。
次に、図15(d)に示すように、貫通孔8にメッキ処理を施して貫通電極9を形成する。このとき、貫通孔8以外のところは、金属メッキが付着しないようにレジスト材で覆ってもよく、あるいはそのまま金属箔層51上に金属メッキを付着させても良い。金属箔層51上の金属メッキ層は、後述するエッチング工程で金属箔層51とともに除去すればよい。
次に、図15(e)に示すように、金属箔層51の所定の導体パターンを作製するために、レジストパターン52を形成し、金属箔層51の所定部分をエッチングすることにより導体パターンによる回路を形成する。次に、図15(f)に示すように、レジストパターン52を剥離することで、図11に示すような実装部品3及び可撓性絶縁部材6を得る。
なお、本第3実施形態では、貫通電極9をメッキ法によって形成する例に挙げて、可撓性絶縁部材6の一方の面に予め金属箔層51を設けているが、このように予め可撓性絶縁部材6の一方の面に金属箔層51を設けることは、後述する貫通電極9を印刷法により形成する場合にも、適用することができる。
図16は、本発明に係る電子デバイスの一実施形態を表し、可撓性絶縁部材6を実装部品3に接着した状態の断面図である。図16において、ICチップである実装部品3の片面所定位置には第2電極4が形成されている。実装部品3は、前記可撓性絶縁部材6の一方の面6aに取り付けられる。なお、ここでは、可撓性絶縁部材6において、実装部品3が接着される面を一方の面6a、それとは逆側の面を他方の面6bという。
この場合に、実装部品3は、第2電極4の位置が可撓性絶縁部材6に予め形成された貫通孔8に合致するように、位置決めされた状態で、可撓性絶縁部材6の一方の面6aに接着されている。可撓性絶縁部材6の他方の面6bには金属箔層51が形成されている。この金属箔層51には、所定の導体パターンが形成されている。導体パターンには、金属箔層51の端部に外部接続のためのリード端子も含まれる。また、可撓性絶縁部材6の貫通孔8には、印刷法により貫通電極9が設けられている。この貫通電極9を介して実装部品3の第2電極4と金属箔層51の導体パターンとが電気的に接続されている。
上記電子デバイスでは、印刷法で導体パターンを形成することにより、実装部品3の第2電極4と導体パターンとをバンプを介さずに直接接続している。
<可撓性絶縁部材を接着する製造方法の第4実施形態>
次に、上記電子デバイスの製造方法について図17および図18(a)〜(d)を参照しながら説明する。図17は、電子デバイスの製造方法の各工程を説明するフローチャート、図18(a)〜(d)は各工程の電子デバイスの製作途中の断面図であり、本発明に係る可撓性絶縁部材6を実装部品3に接着する製造方法の第4実施形態を示す。
実装部品3は、前述の実装部品3を接着する製造方法の第1実施形態で説明した実装部品と同様、公知の各種ICチップの使用が可能である。また、実装部品3上の第2電極4についても前述の実装部品3を接着する製造方法の第1実施形態で説明した実装部品3と同様、微量のシリコンや銅を含むアルミニウム電極で構成したもの、あるいは、その表面にニッケル、銅、金などの各種電極材料を設けたものであっても差し支えない。
まず、図18(a)に示すように可撓性絶縁部材6としては、前記実装部品3を接着する製造方法の第1実施形態で用いたものと同様の材料が用いられる。
図18(b)に示すように、可撓性絶縁部材6の所定の箇所にドライエッチング、ウエットエッチング、レーザ加工法、パンチ加工、ドリル加工などを利用して貫通孔8を形成する。つまり、孔明け工程(ステップS20)である。
次に、図18(c)に示すように可撓性絶縁部材6の一方の面6aに実装部品3の電極形成面を、第2電極4が貫通孔8に合致するよう位置合わせした状態で、固定して接着する。即ち、実装部品3の可撓性絶縁部材6への接着工程(ステップS21)である。電極形成面の可撓性絶縁部材6への接着方法としては、接着材を用いる方法、あるいは可撓性絶縁部材6を溶着する方法がある。
次に、図18(d)に示すように、可撓性絶縁部材6の一方の面6aとは逆側の他方の面6bから、前記貫通孔8内に導電ペースト54を充填する。図19は、導電ペースト54を印刷法により塗布する例を表している。即ち、貫通孔8を形成した可撓性絶縁部材6の表面に印刷マスク55を形成する。その上に、導電ペースト54を載置してスキージ57を用いて塗布し、貫通孔8に導電ペースト54を充填する。この方法によれば、可撓性絶縁部材6の他方の面6bに形成する印刷マスク55に導体パターンを形成すれば、導電ペースト54により導体パターンを同時に形成することができる。つまり、貫通電極9および金属箔層51を形成するための印刷工程(ステップS22)である。
次に、加熱炉等を利用して可撓性絶縁部材6や実装部品3ごと導電ペースト54を所定温度まで加熱し、この導電ペースト54を硬化させる。つまり、加熱工程(ステップS23)である。これにより、導体パターンおよびリード端子を有する金属箔層51を得るとともに、導体パターンと実装部品3とを電気的に接合する貫通電極9を得る。
その後、可撓性絶縁部材6を切断して、図16に示すような、可撓性絶縁部材6を接着した実装部品3を製造することができる。つまり、切断工程(ステップS24)である。
なお、上述した電子デバイスの製造方法は、一連の工程で、多数の実装部品3が可撓性絶縁部材6に取り付けられ、可撓性絶縁部材6を切断して個々の実装部品3及び可撓性絶縁部材6を形成しているが、これに限られることなく、1つだけ単独に実装部品3と可撓性絶縁部材6とを作製するようにしてもよい。
上述した製造方法によれば、貫通電極9や導体パターンを形成するのに印刷法を用いているので、コストを無理なく低減できる。また、実装部品3等を導体パターンに電気的に接続するにあたり、印刷法を用いてそのまま直に配線しているので、実装部品3及び可撓性絶縁部材6の多品種化を実現できる。
また、予め孔加工を行った後に可撓性絶縁部材6に実装部品3を取り付けているので、先に、実装部品3を可撓性絶縁部材6に取り付けその後レーザー加工等により貫通孔を形成する方法に比べて、実装部品3にダメージを与えるおそれがなく、電子デバイスの品質を向上させることができる。
なお、本実施形態では、印刷法により、導体パターンを有する金属箔層51と貫通電極9とを同時一体的に形成しているが、これに限られることなく、印刷法により貫通電極9のみを設け、金属箔層51は、エッチング法により形成しても良い。
<可撓性絶縁部材を接着する製造方法の第5実施形態>
可撓性絶縁部材6を実装部品3に接着する製造方法の第5実施形態について、図20、図21(a)〜(g)を参照しながら説明する。図20は、可撓性絶縁部材6を実装部品3に接着する製造方法の各工程を説明するフロー図、図21(a)〜(g)は、その製造方法の各工程の可撓性絶縁部材6及び実装部品3の製作途中の断面図である。同一の部分及び同一の機能を有する部分は同一の符号を付した。
本第5実施形態では、まず、図21(a)に示すように、可撓性絶縁部材6を準備する。この可撓性絶縁部材6としては、前記可撓性絶縁部材6を接着する製造方法の第1実施形態で説明したものと同様な材料が用いられる。次に、図21(b)に示すように、可撓性絶縁部材6の一方の面6a(図21(b)における下側の面)に実装部品3の電極形成面を固定して接着する。即ち、実装部品3に可撓性絶縁部材6を接着する接着工程である(ステップS30)である。このとき、実装部品3の可撓性絶縁部材6への位置合わせは、実装部品3の外形を基準に行っても良く、あるいは実装部品3の隅部等に予め設けられた位置合わせようのマークを基準に行っても良い。
次に、図21(c)に示すように、可撓性絶縁部材6の接着面と相対する面つまり他方の面6bに、レジストパターン52を、実装部品3の第2電極4に対向する部分を除いた所定箇所に形成する。即ち、貫通孔形成用のレジストパターン形成工程(ステップS31)である。なお、このように可撓性絶縁部材6を実装部品3に接着後にレジストパターン52を所定箇所に堆積、塗布形成するのでなく、初めからレジストが全面に張り付いた可撓性絶縁部材6に実装部品3を接着し、その後にレジストパターンを選択的に形成してもよい。
次に、図21(d)に示すように、可撓性絶縁部材6においてレジストパターン52が形成されていない箇所に、ドライエッチングあるいはウエットエッチング等の加工法を利用して貫通孔8を形成する。即ち、可撓性絶縁部材6のエッチング工程(ステップS32)である。レジストパターン52を形成する際に、実装部品3に予め形成された位置合わせようのマークを利用して実装部品3の第2電極4の正確な位置を割り出したり、あるいは直接第2電極4の位置を認識しながら形成する。
次に、図21(e)に示すように貫通電極および導体パターンをアディティブ法で製造するためのレジストパターン52を形成する。即ち、メッキ用のレジストパターン形成工程(ステップS33)である。このとき、前記レジストパターン52は、すべて一旦取り除きその後、新たにレジストパターン52を形成しても良く、あるいは前記レジストパターン52を利用できる場合には、それを再利用しつつその一部を除去することにより、レジストパターン52を形成しても良い。
次に、図21(f)に示すように、レジストパターン52を利用したメッキ法により、貫通孔8に貫通電極9を製作すると同時に、所定の導体パターンを有する金属箔層51を作製する。即ち、金属メッキ工程(ステップS34)である。次に、図21(g)に示すように、レジストパターン52を剥離することで(レジストパターン除去工程(ステップS35))、所望の可撓性絶縁部材6を接着した実装部品3を得る。
この本第5実施形態では、可撓性絶縁部材6の一方の面6aに実装部品3の電極形成面を、実装部品3の外形基準、あるいは実装部品3に予め設けたマーク基準で位置あわせして接着するため、可撓性絶縁部材6を接着する製造方法の第1〜第4実施形態で説明したように、可撓性絶縁部材6に予め貫通孔8を形成して、当該貫通孔8に実装部品3の第2電極4が合致するよう、実装部品3を位置合わせして接着する場合に比べて、高精度の位置合わせが不要になる分、簡易で安価な設備を利用して高速接着が可能となる。
また、前記可撓性絶縁部材6を接着する製造方法の第1〜第4実施形態においては、可撓性絶縁部材6に予め形成した貫通孔8に第2電極4が合致するよう、実装部品3を位置合わせして接着した。このため、実装部品3の第2電極4のサイズが20μm角以下になると、例え、高精度位置合わせ装着装置を使用した場合であっても、接着時のばらつきは±5μm程度生ずる。例えば、5μm程度の位置が生ずると、貫通孔8と実装部品3の第2電極4とを接合した場合に、環境試験においては当該接合の信頼性が低下して、断線が発生するおそれが出てくる。
これに対し、本第5実施形態においては、実装部品3を可撓性絶縁部材6に接着した後に、実装部品3の第2電極4の形成面側に予め形成した基準マークに合わせて、あるいは第2電極4自体に合わせて、レジストパターン52を形成する。そのために、位置ずれはレジストパターン52のマスク精度の程度となり、サブミクロンのレベルとなる。従って、貫通孔8を実装部品3の第2電極4に高精度の位置合わせを行うことを可能とした。
さらに、次工程の金属メッキ工程はウェットプロセスである。そのため、金属メッキ工程と同様の設備で可撓性絶縁部材6の所定位置に貫通孔8を形成することができる。これにより、製造設備に多額の費用がかからず、かつ、製作時間の短縮化を図ることができる。
なお、上記のように先に可撓性絶縁部材6を実装部品3に接着し、その後実装部品3の第2電極4に合わせて可撓性絶縁部材6に貫通孔8を形成し、この貫通孔8に貫通電極9を形成しているが、この貫通電極9の形成はメッキ法のみならず印刷法によっても形成することができる。
なお、本発明の技術範囲は、上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、前述した可撓性絶縁部材6を接着する製造方法の第1〜第3実施形態においては、貫通電極9のメッキ可能な金属としては、金、ニッケル、銅およびこれらの合金の一種以上のものが使用できる。また、貫通電極9の形状は問わないものの、円柱状であることが望ましい。すなわち、貫通電極9を円柱状にすることにより、金属メッキされた実装部品3の第2電極4の表面全体が円柱状の貫通電極9と強固に金属接合する。これにより、実装部品3や可撓性絶縁部材6に外部から圧力が加えられて金属疲労が生じた場合でも、金属破断を抑制することができ、導通不良の発生を防止することができる。
また、上記可撓性絶縁部材6を接着する製造方法の第4実施形態では、貫通電極9と金属箔層51とを導電ペーストを充填塗布することにより1工程で形成しているが、これに代えて、貫通孔8へ充填する充填工程と、金属箔層51を塗布する塗布工程とに分離してもよい。
<可撓性絶縁部材を形成する製造方法の実施形態>
可撓性絶縁部材6を実装部品3に形成する製造方法の実施形態について、図22、図23(a)〜(d)を参照しながら説明する。図22は、可撓性絶縁部材6を実装部品3に形成する製造方法の各工程を説明するフロー図、図23(a)〜(d)は、各工程における可撓性絶縁部材6と実装部品3の断面図である。同一の部分又は同一の機能を有する部分には同一の符号を付している。
まず、第2電極4を表面に形成した実装部品3を準備する。次に、第22図(a)に示すように、実装部品3の表面に第2電極4の一部59を除いて液状の絶縁部材58を塗布する。即ち、絶縁部材塗布工程(ステップS40)である。絶縁部材58は、液状の絶縁部材58をインクジェット又はディスペンサーを用いて、或いは印刷法により塗布する。
ここで、実装部品3は、可撓性絶縁部材6を実装部品3に接着する製造方法の第1実施形態で説明した実装部品3と同様に、公知の各種ICチップや表面に電極を形成した各種電子素子を使用することができ、実装部品3に形成した第2電極4は、微量のシリコンは銅を含むアルミニウム電極で構成したもの、あるいは、その表面にニッケル、銅、金などの各種電極材料を設けたものを使用することができる。絶縁部材58は、可撓性絶縁部材6を実装部品3に接着する製造方法の第1実施形態で説明したと同様の材料の液状絶縁部材を使用する。例えば、可撓性絶縁部材6としてポリイミドを形成するときは、絶縁部材58はポリイミド溶液を使用する。
次に、絶縁部材58を形成した実装部品3を加熱処理し、図23(b)に示すように、絶縁部材58を硬化し、絶縁部材58を塗布しない一部59を貫通孔8とする可撓性絶縁部材6を形成する。即ち、可撓性絶縁部材形成工程(ステップS41)である。加熱処理は、絶縁部材58に紫外線を照射して加熱する、或いは、実装部品3を加熱炉等に投入して加熱する。次に、図23(c)に示すように、貫通孔8に導体部材60を塗布する。即ち、導体部材塗布工程(ステップS42)である。導体部材60として、インクジェットやディスペンサーを用いて塗布する金属インクを使用することができる。また、導体部材60として、導電ペースト54を印刷法により塗布することもできる。導体部材60は、貫通孔8の一部に、又は充填するように塗布するとともに、可撓性絶縁部材6上に形成して電極パターンとすることができる。
次に、加熱炉等を利用して可撓性絶縁部材6及び実装部品3ごと金属インク又は導電ペースト54からなる導体部材60を所定の温度まで加熱して硬化させる。即ち、加熱工程(ステップS43)である。これにより、図23(d)に示すように、貫通孔8には貫通電極9を、可撓性絶縁部材6の上にはリード端子を有する金属箔層51や図示しない導体パターンを形成することができる。貫通電極9は、実装部品3の第2電極4と回路基板1の第1電極2とを電気的に接続する。
なお、上記実施形態においては、絶縁部材58を塗布した後に硬化させて可撓性絶縁部材6を形成し、その後導体部材60を塗布又は印刷して加熱し、貫通電極9や導体パターンを形成したが、これに代えて、絶縁部材58を塗布した後に導体部材60を塗布又は印刷し、その後に加熱処理を行って、可撓性絶縁部材6と貫通電極9及び導体パターンとを同時に形成してもよい。
また、上述した電子デバイスの製造方法は、一連の工程で、多数の実装部品3が可撓性絶縁部材6に取り付けられ、可撓性絶縁部材6を切断して個々の実装部品3及び可撓性絶縁部材6を形成してもよいし、これに限られることなく、一つだけ単独に実装部品3と可撓性絶縁部材6とを製作するようにしてもよい。
本実施形態によれば、可撓性絶縁部材6、貫通電極9及び導体パターンをインクジェット法や印刷法を用いて形成するので、可撓性絶縁部材6に貫通孔8を穿設し、可撓性絶縁部材6上の導体パターンを形成するためのレジスト膜の形成、加工等を行う必要がないので、製造コストを低減することができる。また、実装部品3と導体パターンとをインクジェット法や印刷法により直に電気的に接続可能なので、実装部品3及び可撓性絶縁部材6の多品種化に容易に対応することができる。
また、可撓性絶縁部材6を選択的に塗布することにより、予め孔加工を行ったり、可撓性絶縁部材6に実装部品3を取り付け、その後、レーザー加工やエッチング加工等により貫通孔8を形成する必要が無く、実装部品3に加熱によるダメージを与える恐れも無く、簡単な加工で製造コストを抑え、かつ、電子デバイスの品質を向上させることができる。
本発明に係る電子デバイスの第1実施形態を表す断面図である。 本発明に係る電子デバイスの第2実施形態を表す断面図である。 本発明に係る電子デバイスに用いられる可撓性絶縁部材の一例を説明するための図である。 本発明に係る電子デバイスの第3実施形態を示す断面図である。 本発明に係る電子デバイスを用いた携帯電話の断面模式図である。 本発明に係る電子デバイスの実施形態を示す断面図である。 本発明に係る電子デバイスの製造方法を示す工程フロー図である。 本発明に係る電子デバイスの製造方法の第1実施形態の説明図である。 本発明に係る電子デバイスの製造方法の第2実施形態の説明図である。 本発明に係る電子デバイスの製造方法の第3実施形態の説明図である。 本発明に係る電子デバイスに用いられる可撓性絶縁部材を実装部品に接着した状態の断面図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第1実施形態を表す工程フロー図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第1実施形態を説明するための説明図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第2実施形態を説明するための説明図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第3実施形態を説明するための説明図である。 本発明に係る電子デバイスに用いられる可撓性絶縁部材を実装部品に接着した状態の断面図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第4実施形態を説明するための説明図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第4実施形態を説明するための説明図である。 本発明に係る電子デバイスの可撓性絶縁部材に貫通電極及び金属箔層を形成する状態を表す説明図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第5実施形態を表す工程フロー図である。 本発明に係る電子デバイスの可撓性絶縁部材を接着する製造方法の第5実施形態を説明するための説明図である。 本発明に係る電子デバイスの可撓性絶縁部材を形成する製造方法の実施形態を説明するための説明図である。 本発明に係る電子デバイスの可撓性絶縁部材を形成する製造方法の実施形態を説明するための説明図である。 従来から公知のCOG実装方法を示す断面図である。 従来から公知の熱圧着後にガラス基板が反る原因の説明図である。
符号の説明
1 回路基板
2 第1電極
3 実装部品
4 第2電極
5 異方性導電部材
6 可撓性絶縁部材
7 導電体
8 貫通孔
9 貫通電極
10 配線
11 接続領域

Claims (10)

  1. 第1電極を有する回路基板と第2電極を有する実装部品とを接着部材を介在して対向させ、圧着ステージ及び圧着ヘッドにより加熱圧着して前記第1電極と前記第2電極とを電気的に接続する電子デバイスの製造方法において、
    前記接着部材は第3電極が形成された可撓性絶縁部材と異方性導電部材とを有し、前記回路基板と前記実装部品とを対向して位置決めし、前記接着部材を介在して前記実装部品を前記回路基板の上に装着する装着工程と、
    前記圧着ヘッドを所定の温度まで加熱すると共に、前記実装部品が装着された回路基板を前記圧着ステージに設置する設置工程と、
    前記圧着ヘッドを前記圧着ステージに対して相対的に移動し、前記実装部品を前記回路基板に圧着して、前記第1電極と前記第2電極とを前記可撓性絶縁部材に形成された第3電極を介して電気的に接続する圧着工程と、を含むことを特徴とする電子デバイスの製造方法
  2. 前記装着工程の前に、前記可撓性絶縁部材に貫通孔を形成する工程と、前記可撓性絶縁部材にマスクパターンを形成する工程と、前記可撓性絶縁部材の貫通孔に金属メッキ法又は印刷法により貫通電極からなる第3電極を形成する工程と、を備えることを特徴とする請求項1に記載の電子デバイスの製造方法
  3. 前記第3電極を形成する工程の前に、前記可撓性絶縁部材を前記第2電極が形成された表面側の前記実装部品に接着する工程を有し、前記実装部品に接着された可撓性絶縁部材に貫通孔を形成することを特徴とする請求項2に記載の電子デバイスの製造方法
  4. 前記装着工程の前に、前記実装部品の前記第2電極が形成された表面側に、少なくとも前記第2電極の一部を除いて絶縁部材を塗布する工程と、前記絶縁部材を硬化して、前記一部を除いた部位を貫通孔とする可撓性絶縁部材を形成する工程と、前記貫通孔に貫通電極からなる第3電極を形成する工程と、を備えることを特徴とする請求項1に記載の電子デバイスの製造方法
  5. 前記実装部品は前記回路基板よりも線熱膨張係数が小さく、
    前記設置工程は、
    前記圧着ステージ及び前記圧着ヘッドを仮圧着温度に達するまで加熱すると共に、前記回路基板を前記圧着ステージ側に配置して前記実装部品が装着された回路基板を前記圧着ステージに設置する仮圧着前工程と、
    前記圧着ヘッドを前記圧着ステージに対して相対的に移動して、前記実装部品を前記回路基板に仮圧着する仮圧着工程と、を含み、
    前記圧着工程は、
    前記圧着ヘッドを前記圧着ステージの温度よりも高い本圧着温度に達するまで加熱する本圧着前工程と、
    前記圧着ヘッドを前記圧着ステージに対して相対的に移動して、前記仮圧着された前記実装部品を前記回路基板に本圧着する本圧着工程と、を含むことを特徴とする請求項1〜4のいずれか1項に記載の電子デバイスの製造方法
  6. 前記圧着ステージ及び圧着ヘッドは、第1圧着ステージ及び第1圧着ヘッドと第2圧着ステージ及び第2圧着ヘッドから成り、
    前記仮圧着前工程は、前記第1圧着ステージ及び前記第1圧着ヘッドを仮圧着温度に達するまで加熱すると共に、前記回路基板を前記第1圧着ステージ側に配置して前記実装部品が装着された回路基板を前記第1圧着ステージに設置する工程であり、
    前記仮圧着工程は、前記第1圧着ヘッドを前記第1圧着ステージに対して相対的に移動して、前記実装部品を前記回路基板に仮圧着する工程であり、
    前記本圧着前工程は、前記第2圧着ヘッドを前記第2圧着ステージの温度よりも高い本圧着温度に達するまで加熱すると共に、前記回路基板を前記第2圧着ステージ側に配置して前記実装部品が仮圧着された前記回路基板を前記第2圧着ステージに設置する工程であり、
    前記本圧着工程は、前記第2圧着ヘッドを前記第2圧着ステージに対して相対的に移動して前記仮圧着された前記実装部品を前記回路基板に本圧着する工程であることを特徴とする請求項5に記載の電子デバイスの製造方法
  7. 前記仮圧着温度は、前記異方性導電材料の硬化開始温度未満の最も高い温度であることを特徴とする請求項5又は請求項6に記載の電子デバイスの製造方法
  8. 前記仮圧着温度は、前記異方性導電材料の硬化反応率が0.1%以上かつ10%未満となる温度であることを特徴とする請求項5〜7のいずれか1項に記載の電子デバイスの製造方法
  9. 前記仮圧着温度は、40℃〜100℃であることを特徴とする請求項5〜8のいずれか1項に記載の電子デバイスの製造方法
  10. 前記本圧着温度は、前記異方性導電材料の硬化反応率が80%以上に達する温度であることを特徴とする請求項5〜9のいずれか1項に記載の電子デバイスの製造方法
JP2008016312A 2007-02-01 2008-01-28 電子デバイス、電子機器、及び電子デバイスの製造方法 Active JP5485510B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008016312A JP5485510B2 (ja) 2007-02-01 2008-01-28 電子デバイス、電子機器、及び電子デバイスの製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007023139 2007-02-01
JP2007023139 2007-02-01
JP2008016312A JP5485510B2 (ja) 2007-02-01 2008-01-28 電子デバイス、電子機器、及び電子デバイスの製造方法

Publications (2)

Publication Number Publication Date
JP2008211193A JP2008211193A (ja) 2008-09-11
JP5485510B2 true JP5485510B2 (ja) 2014-05-07

Family

ID=39787196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008016312A Active JP5485510B2 (ja) 2007-02-01 2008-01-28 電子デバイス、電子機器、及び電子デバイスの製造方法

Country Status (1)

Country Link
JP (1) JP5485510B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102062108B1 (ko) 2013-06-10 2020-01-03 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310564A (ja) 1993-04-20 1994-11-04 Hitachi Ltd 半導体装置
JPH1131698A (ja) 1997-07-14 1999-02-02 Texas Instr Japan Ltd 半導体装置、その製造方法及び実装構造
JP2000077475A (ja) * 1998-09-01 2000-03-14 Jsr Corp 半導体装置およびその製造方法
JP3640876B2 (ja) 2000-09-19 2005-04-20 株式会社ルネサステクノロジ 半導体装置及び半導体装置の実装構造体
JP2006287102A (ja) 2005-04-04 2006-10-19 Ne Chemcat Corp 半導体チップおよび半導体装置

Also Published As

Publication number Publication date
JP2008211193A (ja) 2008-09-11

Similar Documents

Publication Publication Date Title
US7640655B2 (en) Electronic component embedded board and its manufacturing method
JP5018826B2 (ja) 電子デバイスおよびその製造方法
JP6726070B2 (ja) 電子部品の実装方法、電子部品の接合構造、基板装置、ディスプレイ装置、ディスプレイシステム
US8497432B2 (en) Electronic component mounting structure
WO2010010743A1 (ja) 電子回路装置、その製造方法及び表示装置
JP2005191156A (ja) 電気部品内蔵配線板およびその製造方法
JP2007221077A (ja) プリント配線板の接続構造および接続方法
JP2009157186A (ja) 平面表示装置、及びこの製造方法
KR100551388B1 (ko) 회로기판의평탄화방법및반도체장치의제조방법
JP5125314B2 (ja) 電子装置
JP4525734B2 (ja) 電子部品の実装構造
JP2014146650A (ja) 配線基板およびその製造方法
JP2013030789A (ja) 実装構造体及び実装構造体の製造方法
WO2009107342A1 (ja) 電子部品モジュールの製造方法
JP2007035546A (ja) 圧着装置及び圧着方法
JP5485510B2 (ja) 電子デバイス、電子機器、及び電子デバイスの製造方法
JP3835460B2 (ja) 電子部品実装体の製造方法、及び電気光学装置
JP4133756B2 (ja) プリント配線基板の接続方法
JP2018056279A (ja) 電子部品の実装方法、電子部品の接合構造、基板装置、ディスプレイ装置、ディスプレイシステム
WO2000026959A1 (en) Semiconductor device, method of manufacture thereof, circuit board and electronic device
JP2008235840A (ja) 半導体装置の製造方法、半導体製造装置および半導体モジュール
JP2008112911A (ja) 基板間接続構造、基板間接続方法、表示装置
JP2006179589A (ja) 多層フレキシブル配線基板、その製造方法および多層フレキシブル配線の回路基板との接続方法
JP2008235656A (ja) 回路基板の実装体
JP2002244146A (ja) 不透明基板を具えたフラットパネルディスプレイの内部連接方法とそれにより形成される装置

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091108

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20091113

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101110

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121206

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121225

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130304

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20130311

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20130329

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131225

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20140117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140220

R150 Certificate of patent or registration of utility model

Ref document number: 5485510

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250