JP5478068B2 - 改善されたパイプライン化デジタル信号プロセッサ - Google Patents
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Description
20a 計算ユニット0
20b 計算ユニット1
20c 計算ユニット2
20d 計算ユニット3
50a LUT0
50b LUT1
50c LUT2
50d LUT3
52 乗算器
54 選択回路
56 選択回路
58 多項式乗算器
60 バレルシフタ
62 演算論理ユニット
64 アキュムレータ
66 多重化器
Claims (41)
- アルゴリズムの命令に応答して結果を計算する少なくとも1つの計算ユニットを具備し、
前記計算ユニットは、
(1)パイプラインの第1ステージ内の第1計算ユニットブロックと、
(2)前記パイプラインの第2ステージ内の第2計算ユニットブロックと、
(3)前記パイプラインの第2ステージ内部のローカルランダムアクセスメモリアレーとを具備し、前記アレーは、計算結果の1つ又は複数の関連関数への直接マッピングを前記計算ユニットのパイプライン内部で提供するように、前記アルゴリズムの所定の命令セットに対して前記計算結果に関連付けられる、所定の関数値セットを格納することによって、前記命令の実行中に該所定の関数値セットを取得することを目的とした外部フェッチを行うことを不要とし、該外部フェッチに起因したパイプラインストールの発生を回避し、
前記計算ユニットは、前記ローカルランダムアクセスメモリアレーのセクション内に格納された1つ又は複数の関数値が更新されたことを示すステータスデバイスをさらに具備し、前記ステータスデバイスは、前記ローカルランダムアクセスメモリアレー内の関数値をスピルすべきか維持すべきか決定するとともに、前記ステータスデバイスは、セクション内に格納された1つ又は複数の値が更新されたときに、前記ローカルランダムアクセスメモリアレーの少なくとも1つの前記セクションからの前記値をスピル可能にする、ことを特徴とするプロセッサ。 - 前記計算ユニットによって共有されるレジスタファイルを具備することを特徴とする請求項1に記載のプロセッサ。
- 全ての前記計算ユニットのローカルランダムアクセスメモリアレーは、前記レジスタファイルからの同一の値で並列にフィル(Fill)されることを特徴とする請求項2に記載のプロセッサ。
- ローカルランダムアクセスメモリアレーは、前記レジスタファイルからの異なる値で並列にフィルされることを特徴とする請求項2に記載のプロセッサ。
- 前記ローカルランダムアクセスメモリアレーは、前記レジスタファイルに並列にスピル(Spill)されることを特徴とする請求項2に記載のプロセッサ。
- 前記計算結果の関連関数への前記マッピングは、他の計算結果マッピングから独立であることを特徴とする請求項1に記載の前記プロセッサ。
- 前記計算結果の前記関連関数への前記マッピングは、各計算ユニット間で独立であることを特徴とする請求項1に記載のプロセッサ。
- 前記レジスタファイル内のレジスタは、複数の計算ユニット内の前記ローカルランダムアクセスメモリアレーへのインデックスとして使用しうることを特徴とする請求項2に記載のプロセッサ。
- 複数の計算ユニット内の前記ローカルランダムアクセスメモリアレーの出力は、前記レジスタファイル内の単一のレジスタ内で合算されることを特徴とする請求項2に記載のプロセッサ。
- レジスタファイル内の異なるレジスタが、各計算ユニット内の前記ローカルランダムアクセスメモリアレーへのインデックスとして使用されることを特徴とする請求項7に記載のプロセッサ。
- 各計算ユニット内の各ローカルランダムアクセスメモリアレーの出力は、レジスタファイル内の異なるレジスタに配置されることを特徴とする請求項7に記載のプロセッサ。
- 前記ローカルランダムアクセスメモリアレーは、ルックアップテーブルを具備することを特徴とする請求項1に記載のプロセッサ。
- 前記計算ユニット内で計算結果の関連関数への直接マッピングを提供するように、所定の前記関数値セットを前記ローカルランダムアクセスメモリアレー内に格納する制御ユニットをさらに具備することを特徴とする請求項1に記載のプロセッサ。
- 前記計算ユニットは、各ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレー内で、関連するデータセットを独立のアドレスに格納可能にするように、各ローカルランダムアクセスメモリアレーに関連付けられたテーブルベースレジスタを具備することを特徴とする請求項1に記載のプロセッサ。
- アルゴリズムの命令に応答して結果を計算する少なくとも1つの計算ユニットを具備し、
前記計算ユニットは、
パイプラインの第1ステージ内の第1計算ユニットブロックと、
前記パイプラインの第2ステージ内の第2計算ユニットブロックと、
前記パイプラインの第2ステージ内部のローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーを具備し、前記アレーは、計算結果の1つ又は複数の関連関数への直接マッピングを前記計算ユニットのパイプライン内部で提供するように、前記アルゴリズムの所定の命令セットの前記計算結果に関連付けられた所定の値セットを格納することによって、前記命令の実行中に該所定の関数値セットを取得することを目的とした外部フェッチを行うことを不要とし、該外部フェッチに起因したパイプラインストールの発生を回避し、
前記計算ユニットは、前記ランダムアクセスメモリアレーのセクション内に格納された1つ又は複数の関数値が更新されたことを示すステータスデバイスをさらに具備し、前記ステータスデバイスは、前記ランダムアクセスメモリアレー内の関数値をスピルすべきか維持すべきか決定するとともに、前記ステータスデバイスは、セクション内に格納された1つ又は複数の値が更新されたときに、前記ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーの少なくとも1つの前記セクションからの前記値をスピル可能にする、ことを特徴とするパイプライン化されたデジタル信号プロセッサ。 - 前記計算ユニットによって共有されるレジスタファイルを具備することを特徴とする請求項15に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記レジスタファイルは、全ての前記計算ユニットのローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーに亘って並列に同一の値をフィルする入力レジスタを具備することを特徴とする請求項16に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記レジスタファイルは、各前記計算ユニットのローカルな再構成可能フィル及びスピルランダムアクセスメモリアレー内で、直列に異なる値をフィルする入力レジスタを具備することを特徴とする請求項16に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記レジスタファイルは、ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーから格納された値を並列にスピルする出力レジスタを具備することを特徴とする請求項16に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記レジスタファイルは、ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーから格納された値を直列にスピルする出力レジスタを具備することを特徴とする請求項16に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記計算結果の関連関数値への前記マッピングは、他の計算結果マッピングから独立であることを特徴とする請求項15に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記レジスタファイルは、ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーによって共有される入力レジスタと、ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーによって共有される出力レジスタとを具備することを特徴とする請求項16に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記入力レジスタは、各ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーの異なる計算結果を受信するとともに、前記出力レジスタは、各ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーからの異なる関数値を表すことを特徴とする請求項22に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記入力レジスタは、各ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーの同一の計算結果を受信するとともに、前記出力レジスタは、各前記ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーによって表される関数の部分によって構成される単一の関数値を表すことを特徴とする請求項22に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーは、ルックアップテーブルを具備することを特徴とする請求項15に記載のパイプライン化されたデジタル信号プロセッサ。
- 計算結果の関連関数への直接マッピングを、前記計算ユニット内で提供するように、前記アルゴリズム内の所定の命令セットの前記計算結果に関連付けられた所定の関数値セットを、前記ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレー内に格納する制御ユニットをさらに具備することを特徴とする請求項15に記載のパイプライン化されたデジタル信号プロセッサ。
- 前記計算ユニットは、各ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレー内で、関連するデータセットを独立のアドレスに格納可能にするために、各ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレーに関連付けられたテーブルベースレジスタを具備することを特徴とする請求項15に記載のパイプライン化されたデジタル信号プロセッサ。
- アルゴリズムの命令に応答して、第1及び第2パイプラインステージを有する計算ユニット内で結果を計算する段階と、
前記アルゴリズムの所定の命令セットの計算結果に関連付けられた所定の関数セットを、前記計算ユニット内の第2ステージ内のローカルランダムアクセスメモリアレーに格納する段階と、
前記命令の実行中に該所定の関数値セットを取得することを目的とした外部フェッチを行うことを不要とし、該外部フェッチに起因したパイプラインストールの発生を回避するように、計算結果の1つ又は複数の関連関数への直接マッピングを前記計算ユニットの内部で提供する段階と、
を具備する方法であって、
前記方法は、
前記ローカルランダムアクセスメモリアレーのセクション内に格納された1つ又は複数の値が更新されたことを、前記計算ユニット内のステータスデバイスにおいて示す段階と、
前記ローカルランダムアクセスメモリアレー内の値をスピルすべきか維持すべきかを、前記ステータスデバイス内で決定する段階とをさらに具備し、前記ステータスデバイスは、セクション内に格納された1つ又は複数の値が更新されたときに、前記ローカルランダムアクセスメモリアレーの少なくとも1つの前記セクションからの前記値をスピル可能にする、ことを特徴とするプロセッサ内の計算ユニット及びアドレスユニットの間のパイプラインストールを低減する方法。 - 前記プロセッサは、前記計算ユニットによって共有されるレジスタファイルを具備することを特徴とする請求項28に記載の方法。
- 全ての前記計算ユニットのローカルランダムアクセスメモリアレーを、前記レジスタファイルからの同一の値で、並列にフィルする段階を具備することを特徴とする請求項29に記載の方法。
- ローカルランダムアクセスメモリアレーを、前記レジスタファイルからの異なる値で並列にフィルする段階を具備することを特徴とする請求項29に記載の方法。
- 前記ローカルランダムアクセスメモリアレーを前記レジスタファイルに並列にスピルする段階を具備することを特徴とする請求項29に記載の方法。
- 前記計算結果を関連関数へ、他の計算結果のマッピングとは独立にマッピングする段階をさらに具備することを特徴とする請求項28に記載の方法。
- 前記計算結果を、前記関連関数の値へ、各計算ユニット間で独立にマッピングする段階をさらに具備することを特徴とする請求項28に記載の方法。
- 前記レジスタファイル内のレジスタを、複数の計算ユニット内の前記ローカルランダムアクセスメモリアレーへのインデックスとして使用することを特徴とする請求項29に記載の方法。
- 複数の計算ユニット内の前記ローカルランダムアクセスメモリアレーの出力を、前記レジスタファイル内の単一のレジスタ内で合算する段階をさらに具備することを特徴とする請求項29に記載の方法。
- レジスタファイルからの異なるレジスタを、各計算ユニット内の前記ローカルランダムアクセスメモリアレーへのインデックスとして使用する段階をさらに具備することを特徴とする請求項34に記載の方法。
- レジスタファイル内の異なるレジスタ内の各計算ユニット内に各ローカルランダムアクセスメモリアレーの出力を配置する段階をさらに具備することを特徴とする請求項34に記載の方法。
- 前記ローカルランダムアクセスメモリアレーは、ルックアップテーブルを具備することを特徴とする請求項28に記載の方法。
- 前記計算ユニット内で、計算結果の関連関数値への直接マッピングを提供するために、前記ローカルランダムアクセスメモリアレー内に、前記アルゴリズムの命令の所定のセットを格納する段階をさらに具備することを特徴とする請求項28に記載の方法。
- 関連するデータセットは、各ローカルな再構成可能フィル及びスピルランダムアクセスメモリアレー内の独立のアドレスに、前記計算ユニット内の各ローカルランダムアクセスメモリアレーに関連付けられたテーブルベースレジスタを使用して格納されることを特徴とする請求項28に記載の方法。
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Families Citing this family (13)
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US7728744B2 (en) * | 2005-10-26 | 2010-06-01 | Analog Devices, Inc. | Variable length decoder system and method |
US8024551B2 (en) | 2005-10-26 | 2011-09-20 | Analog Devices, Inc. | Pipelined digital signal processor |
US8301990B2 (en) * | 2007-09-27 | 2012-10-30 | Analog Devices, Inc. | Programmable compute unit with internal register and bit FIFO for executing Viterbi code |
US8099655B1 (en) * | 2007-12-20 | 2012-01-17 | Pmc-Sierra Us, Inc. | Galois field multiplier system and method |
TW201123732A (en) * | 2009-12-31 | 2011-07-01 | Ind Tech Res Inst | Processing devices |
US9501285B2 (en) * | 2010-05-27 | 2016-11-22 | International Business Machines Corporation | Register allocation to threads |
CN101957743B (zh) * | 2010-10-12 | 2012-08-29 | 中国电子科技集团公司第三十八研究所 | 并行数字信号处理器 |
US10261939B2 (en) * | 2014-08-20 | 2019-04-16 | Nxp Usa, Inc. | Performing lookup table operations on a single-instruction multiple data processor |
CN105356996B (zh) * | 2015-12-14 | 2018-11-09 | 联想(北京)有限公司 | 一种密文处理方法、电子设备及密文处理装置 |
US20170315812A1 (en) * | 2016-04-28 | 2017-11-02 | Microsoft Technology Licensing, Llc | Parallel instruction scheduler for block isa processor |
US10453427B2 (en) | 2017-04-01 | 2019-10-22 | Intel Corporation | Register spill/fill using shared local memory space |
CN108052347B (zh) * | 2017-12-06 | 2021-07-20 | 北京中科睿芯智能计算产业研究院有限公司 | 一种执行指令选择的装置、方法及指令映射方法 |
Family Cites Families (86)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1181461B (de) | 1963-10-08 | 1964-11-12 | Telefunken Patent | Adressenaddierwerk einer programm-gesteuerten Rechenmaschine |
US3805037A (en) | 1972-02-22 | 1974-04-16 | J Ellison | N{40 th power galois linear gate |
DE2407241A1 (de) | 1974-02-15 | 1975-08-21 | Ibm Deutschland | Verfahren und anordnung zur erhoehung der verfuegbarkeit eines digitalrechners |
DE3600905A1 (de) | 1986-01-15 | 1987-07-16 | Ant Nachrichtentech | Verfahren zum dekodieren von binaersignalen sowie viterbi-dekoder und anwendungen |
JPH01116730A (ja) * | 1987-10-30 | 1989-05-09 | Mitsubishi Electric Corp | デイジタル信号処理プロセツサ |
DE68925840T2 (de) | 1988-04-27 | 1996-09-12 | Nippon Electric Co | Speicherzugriffssteuerungsvorrichtung, die aus einer verringerten Anzahl von LSI-Schaltungen bestehen kann |
US5287511A (en) | 1988-07-11 | 1994-02-15 | Star Semiconductor Corporation | Architectures and methods for dividing processing tasks into tasks for a programmable real time signal processor and tasks for a decision making microprocessor interfacing therewith |
US5031131A (en) * | 1988-11-14 | 1991-07-09 | Eaton Corporation | Direct digital synthesizer |
US5062057A (en) | 1988-12-09 | 1991-10-29 | E-Machines Incorporated | Computer display controller with reconfigurable frame buffer memory |
DE3909996A1 (de) | 1989-03-25 | 1990-10-04 | Forschungszentrum Juelich Gmbh | Rekuperativer keramischer waermeuebertrager |
JPH03144694A (ja) * | 1989-10-31 | 1991-06-20 | Nippondenso Co Ltd | デジタル画像表示用アドレス生成装置 |
JPH0492921A (ja) * | 1990-08-03 | 1992-03-25 | Fujitsu Ltd | 指数関数演算器 |
CA2074769C (en) | 1991-08-09 | 2001-03-20 | International Business Machines Corporation | Formula processor |
US5386523A (en) | 1992-01-10 | 1995-01-31 | Digital Equipment Corporation | Addressing scheme for accessing a portion of a large memory space |
US5260898A (en) * | 1992-03-13 | 1993-11-09 | Sun Microsystems, Inc. | Result cache for complex arithmetic units |
US5351047A (en) | 1992-09-21 | 1994-09-27 | Laboratory Automation, Inc. | Data decoding method and apparatus |
JPH06110852A (ja) * | 1992-09-29 | 1994-04-22 | Hitachi Ltd | ブロック状並列分散演算アレイプロセッサ |
JP3124648B2 (ja) * | 1993-03-19 | 2001-01-15 | 富士通株式会社 | 色データ管理方法及び装置 |
JPH06324658A (ja) * | 1993-05-17 | 1994-11-25 | Fuji Xerox Co Ltd | 画像表示装置 |
KR0135846B1 (ko) | 1994-02-02 | 1998-06-15 | 김광호 | 룩-업-테이블장치 |
US5530825A (en) * | 1994-04-15 | 1996-06-25 | Motorola, Inc. | Data processor with branch target address cache and method of operation |
US5832290A (en) | 1994-06-13 | 1998-11-03 | Hewlett-Packard Co. | Apparatus, systems and method for improving memory bandwidth utilization in vector processing systems |
US5507000A (en) * | 1994-09-26 | 1996-04-09 | Bull Hn Information Systems Inc. | Sharing of register stack by two execution units in a central processor |
US5689452A (en) | 1994-10-31 | 1997-11-18 | University Of New Mexico | Method and apparatus for performing arithmetic in large galois field GF(2n) |
US5710939A (en) | 1995-05-26 | 1998-01-20 | National Semiconductor Corporation | Bidirectional parallel data port having multiple data transfer rates, master, and slave operation modes, and selective data transfer termination |
US6029242A (en) | 1995-08-16 | 2000-02-22 | Sharp Electronics Corporation | Data processing system using a shared register bank and a plurality of processors |
CN101794212B (zh) * | 1995-08-31 | 2015-01-07 | 英特尔公司 | 控制移位分组数据的位校正的装置 |
US5666116A (en) | 1995-12-01 | 1997-09-09 | U.S. Philips Corporation | High speed variable-length decoder arrangement |
JPH09270971A (ja) * | 1996-04-01 | 1997-10-14 | Matsushita Electric Ind Co Ltd | テレビジョン受信機 |
JP3634379B2 (ja) | 1996-01-24 | 2005-03-30 | サン・マイクロシステムズ・インコーポレイテッド | スタックキャッシングのための方法及び装置 |
US5675332A (en) | 1996-02-01 | 1997-10-07 | Samsung Electronics Co., Ltd. | Plural-step chunk-at-a-time decoder for variable-length codes of Huffman type |
US5996066A (en) * | 1996-10-10 | 1999-11-30 | Sun Microsystems, Inc. | Partitioned multiply and add/subtract instruction for CPU with integrated graphics functions |
US6009499A (en) | 1997-03-31 | 1999-12-28 | Sun Microsystems, Inc | Pipelined stack caching circuit |
GB9707861D0 (en) | 1997-04-18 | 1997-06-04 | Certicom Corp | Arithmetic processor |
US5961640A (en) | 1997-04-22 | 1999-10-05 | Vlsi Technology, Inc. | Virtual contiguous FIFO having the provision of packet-driven automatic endian conversion |
US6674536B2 (en) | 1997-04-30 | 2004-01-06 | Canon Kabushiki Kaisha | Multi-instruction stream processor |
US5790827A (en) * | 1997-06-20 | 1998-08-04 | Sun Microsystems, Inc. | Method for dependency checking using a scoreboard for a pair of register sets having different precisions |
US5937438A (en) | 1997-06-30 | 1999-08-10 | Lucent Technologies Inc. | Sine/cosine lookup table |
US6263420B1 (en) | 1997-09-17 | 2001-07-17 | Sony Corporation | Digital signal processor particularly suited for decoding digital audio |
US6151705A (en) | 1997-10-30 | 2000-11-21 | Hewlett-Packard Company | Efficient use of the base register auto-increment feature of memory access instructions |
US5970241A (en) | 1997-11-19 | 1999-10-19 | Texas Instruments Incorporated | Maintaining synchronism between a processor pipeline and subsystem pipelines during debugging of a data processing system |
US6094726A (en) | 1998-02-05 | 2000-07-25 | George S. Sheng | Digital signal processor using a reconfigurable array of macrocells |
US6223320B1 (en) | 1998-02-10 | 2001-04-24 | International Business Machines Corporation | Efficient CRC generation utilizing parallel table lookup operations |
GB9806687D0 (en) | 1998-03-27 | 1998-05-27 | Memory Corp Plc | Memory system |
US6272452B1 (en) | 1998-04-02 | 2001-08-07 | Ati Technologies, Inc. | Universal asynchronous receiver transmitter (UART) emulation stage for modem communication |
US6067609A (en) | 1998-04-09 | 2000-05-23 | Teranex, Inc. | Pattern generation and shift plane operations for a mesh connected computer |
US6138208A (en) | 1998-04-13 | 2000-10-24 | International Business Machines Corporation | Multiple level cache memory with overlapped L1 and L2 memory access |
US5996057A (en) | 1998-04-17 | 1999-11-30 | Apple | Data processing system and method of permutation with replication within a vector register file |
US6134676A (en) | 1998-04-30 | 2000-10-17 | International Business Machines Corporation | Programmable hardware event monitoring method |
US6332188B1 (en) | 1998-11-06 | 2001-12-18 | Analog Devices, Inc. | Digital signal processor with bit FIFO |
JP3983394B2 (ja) * | 1998-11-09 | 2007-09-26 | 株式会社ルネサステクノロジ | 幾何学処理プロセッサ |
JP2001010119A (ja) * | 1999-06-28 | 2001-01-16 | Canon Inc | データベース及びそれを用いた画像処理装置 |
US6829695B1 (en) | 1999-09-03 | 2004-12-07 | Nexql, L.L.C. | Enhanced boolean processor with parallel input |
US6771196B2 (en) | 1999-12-14 | 2004-08-03 | Broadcom Corporation | Programmable variable-length decoder |
JP2001210357A (ja) | 2000-01-28 | 2001-08-03 | Hitachi Maxell Ltd | アルカリ蓄電池 |
US6539477B1 (en) | 2000-03-03 | 2003-03-25 | Chameleon Systems, Inc. | System and method for control synthesis using a reachable states look-up table |
US6480845B1 (en) | 2000-06-14 | 2002-11-12 | Bull Hn Information Systems Inc. | Method and data processing system for emulating virtual memory working spaces |
US6430672B1 (en) | 2000-07-17 | 2002-08-06 | International Business Machines Corporation | Method for performing address mapping using two lookup tables |
JP2002290494A (ja) * | 2001-03-22 | 2002-10-04 | Ricoh Co Ltd | モデム |
ATE403974T1 (de) | 2001-05-16 | 2008-08-15 | Nxp Bv | Rekonfigurierbare logik-vorrichtung |
US6587057B2 (en) | 2001-07-25 | 2003-07-01 | Quicksilver Technology, Inc. | High performance memory efficient variable-length coding decoder |
KR100437609B1 (ko) | 2001-09-20 | 2004-06-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 변환 방법 및 그 장치 |
US6976152B2 (en) * | 2001-09-24 | 2005-12-13 | Broadcom Corporation | Comparing operands of instructions against a replay scoreboard to detect an instruction replay and copying a replay scoreboard to an issue scoreboard |
US7283628B2 (en) | 2001-11-30 | 2007-10-16 | Analog Devices, Inc. | Programmable data encryption engine |
US6587864B2 (en) | 2001-11-30 | 2003-07-01 | Analog Devices, Inc. | Galois field linear transformer |
US7508937B2 (en) | 2001-12-18 | 2009-03-24 | Analog Devices, Inc. | Programmable data encryption engine for advanced encryption standard algorithm |
EP1456994B1 (en) * | 2001-12-18 | 2018-02-07 | Analog Devices, Inc. | Programmable data encryption engine for advanced encryption standard algorithm |
US6829694B2 (en) | 2002-02-07 | 2004-12-07 | Analog Devices, Inc. | Reconfigurable parallel look up table system |
JP2003264467A (ja) | 2002-03-08 | 2003-09-19 | Matsushita Electric Ind Co Ltd | ビタビ復号回路 |
US20030196072A1 (en) | 2002-04-11 | 2003-10-16 | Chinnakonda Murali S. | Digital signal processor architecture for high computation speed |
US7127667B2 (en) | 2002-04-15 | 2006-10-24 | Mediatek Inc. | ACS circuit and viterbi decoder with the circuit |
US6865659B2 (en) | 2002-06-07 | 2005-03-08 | Sun Microsystems, Inc. | Using short references to access program elements in a large address space |
US7173985B1 (en) | 2002-08-05 | 2007-02-06 | Altera Corporation | Method and apparatus for implementing a Viterbi decoder |
US7424597B2 (en) | 2003-03-31 | 2008-09-09 | Hewlett-Packard Development Company, L.P. | Variable reordering (Mux) instructions for parallel table lookups from registers |
US7693928B2 (en) | 2003-04-08 | 2010-04-06 | Analog Devices, Inc. | Galois field linear transformer trellis system |
US20050228966A1 (en) * | 2004-03-16 | 2005-10-13 | Kabushiki Kaisha Toshiba | Processor system and data processing method |
US7509484B1 (en) * | 2004-06-30 | 2009-03-24 | Sun Microsystems, Inc. | Handling cache misses by selectively flushing the pipeline |
US7302527B2 (en) * | 2004-11-12 | 2007-11-27 | International Business Machines Corporation | Systems and methods for executing load instructions that avoid order violations |
US7506239B2 (en) | 2004-12-23 | 2009-03-17 | Raghavan Sudhakar | Scalable traceback technique for channel decoder |
US7243210B2 (en) | 2005-05-31 | 2007-07-10 | Atmel Corporation | Extracted-index addressing of byte-addressable memories |
US7765459B2 (en) | 2005-09-28 | 2010-07-27 | Samsung Electronics Co., Ltd. | Viterbi decoder and viterbi decoding method |
US8285972B2 (en) | 2005-10-26 | 2012-10-09 | Analog Devices, Inc. | Lookup table addressing system and method |
US8024551B2 (en) | 2005-10-26 | 2011-09-20 | Analog Devices, Inc. | Pipelined digital signal processor |
US7728744B2 (en) | 2005-10-26 | 2010-06-01 | Analog Devices, Inc. | Variable length decoder system and method |
US7882284B2 (en) | 2007-03-26 | 2011-02-01 | Analog Devices, Inc. | Compute unit with an internal bit FIFO circuit |
US8301990B2 (en) | 2007-09-27 | 2012-10-30 | Analog Devices, Inc. | Programmable compute unit with internal register and bit FIFO for executing Viterbi code |
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